JP5920239B2 - 半導体装置 - Google Patents

Description

本発明は、複数のＩＣチップが絶縁膜を介して重ね合わされた半導体装置に関するものである。

従来、例えば特許文献１において、微細化のために、使用時に高電圧が印加される高電圧回路が集積された定電圧チップと、使用時に低電圧が印加される低電圧回路が集積されたＩＣチップとが重ね合わされた半導体装置が開示されている。この装置は、定電圧チップに集積された高電圧回路が、ＩＣチップに集積された低電圧回路の真上に配置された構成とされ、２つのチップは封止用樹脂でモールドされる構成とされている。高電圧回路が集積された定電圧チップの縦および横の各寸法は、共に低電圧回路が集積されたＩＣチップより小さい構成とされている。また、重ね合わされた２つのチップは、上側の定電圧チップが下側のＩＣチップの内側に配置されたレイアウトとされることで、定電圧チップとＩＣチップとにより段付形状を構成しており、定電圧チップの側面とＩＣチップの表面とにより入隅部が構成されている。

特開２００６−２６１６０３号公報

上記特許文献１のような、電圧回路が集積された複数のチップが重ね合わされる半導体装置では一般的に、各チップ同士が重ね合わされる領域に絶縁膜を設けることで各チップ間を電気的に絶縁させている。しかし、膜形成工程における異物の入り込みや、気泡の入り込み等によりピンホールや内部ボイド等が形成されることが原因で、絶縁膜を安定して一定以上の厚さとすることが困難である。絶縁膜の厚さが耐圧性の点から不十分である場合、絶縁膜が各チップの電位差に耐えられず破壊され、低電圧回路に高電圧が印加されて、回路が焼損するという問題が起こりうる。

さらに、各チップ等が封止樹脂でモールドされる工程における気泡の入り込み等により、２つのチップにより形成される入隅部付近に、内部ボイドが形成され得る。このボイドにより非絶縁空間が露出すると、隣り合う２つのチップ間の沿面距離が短いため、低電圧回路へリーク電流が流れやすくなり、低電圧回路に短絡によるリーク電流が流れて回路が焼損するという問題が起こりうる。

本発明は上記点に鑑みて、異なる電圧が印加される複数のＩＣチップが重ね合わされた半導体装置において、各チップ間の電位差に基づく回路の焼損を防止する構成を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、所定電圧で使用される低電圧回路を有する低電圧回路部（２２）および低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部（２１）が配置され、低電圧回路部および高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造（２４）が構成される第１のＩＣチップ（２０）と、所定電圧で使用される低電圧回路を有する低電圧回路部（３２）が配置され、第１のＩＣチップの上面の法線方向から見て、第１のＩＣチップの低電圧回路部とオーバーラップするように、第１のＩＣチップの上面に搭載されている第２のＩＣチップ（３０）と、第１のＩＣチップと第２のＩＣチップの間に形成される絶縁膜（３３）と、第１のＩＣチップ、第２のＩＣチップ、および絶縁膜を被覆する被覆部（８０）と、を有し、高電圧回路部は、第１のＩＣチップの上面の法線方向から見て、第２のＩＣチップの外側に配置され、第２のＩＣチップは、第１のＩＣチップの上面の法線方向から見て、高電圧回路部とトレンチ分離構造との境界位置から離されていることを特徴とする。

このように、低電圧回路同士が、絶縁膜を介して、オーバーラップするように重ね合わされる構成とされている。よって、絶縁膜の両側の回路間の電位差は小さくなる。このため、絶縁膜の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜が破壊されることによる回路の焼損を抑制できる。また、第１のＩＣチップの高電圧回路部を、第１のＩＣチップの上面の法線方向から見て第２のＩＣチップの外側に配置している。さらに、第２のＩＣチップを、その端面（側面）に隣接するトレンチ分離構造のうち端面（側面）に最も近い部分と所定距離を空けて配置している。すなわち、第２のＩＣチップを、高電圧回路部とトレンチ分離構造との境界位置から離すようにしている。よって、第２のＩＣチップは電位差の大きい高電圧回路部から離されるため、２枚のＩＣチップにより形成される入隅部付近において内部ボイドが形成された場合でも、高電圧回路部が内部ボイド内に露出されにくくなる。このため、高電圧回路部から第２のＩＣチップの低電圧回路部への短絡によるリーク電流を抑制でき、第２のＩＣチップの低電圧回路部の焼損を抑制できる。

請求項２に記載の発明は、請求項１に記載の発明に対して、第１のＩＣチップの高電圧回路部および低電圧回路部の配置を逆にし、第２のＩＣチップに配置される回路を高電圧回路部（３１）に変更したものである。

これにより、請求項１に記載の発明と同様、絶縁膜の両側の回路間の電位差は小さくなるため、絶縁膜の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜が破壊されることによる回路の焼損を抑制できる。また、２枚のＩＣチップにより形成される入隅部付近において内部ボイドが形成された場合でも、低電圧回路部が内部ボイド内に露出されにくくなるため、第２のＩＣチップの高電圧回路部から低電圧回路部への短絡によるリーク電流を抑制でき、低電圧回路部の焼損を抑制できる。

請求項３に記載の発明では、請求項１ないし２の半導体装置において、トレンチ分離構造は、第２のＩＣチップの端面と対向する所定幅の辺を有しており、第２のＩＣチップは、第１のＩＣチップの上面の法線方向から見て、第２のＩＣチップの端面に最も近い対向する辺から所定距離を空けて配置されていることを特徴とする。

それによれば、半導体装置の製造時の２枚のＩＣチップ同士を重ね合わせる工程において、チップ間の位置ずれが生じた場合であっても、第２のＩＣチップを電位差の大きい第１のＩＣチップの回路部から離しやすい。このため、内部ボイドが形成されても第１のＩＣチップの回路部が内部ボイド内に露出されにくくなる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の概略断面図である。 第１実施形態における半導体装置について、第１のＩＣチップ２０の上面から見たレイアウトを示した図である。 第１実施形態における半導体装置に形成された内部ボイドを示した概略断面図である。 本発明の第２実施形態における半導体装置の概略断面図である。 第２実施形態における半導体装置について、第１のＩＣチップ２０の上面から見たレイアウトを示した図である。 第２実施形態における半導体装置に形成された内部ボイドを示した概略断面図である。 他の実施形態における半導体装置の一部の概略断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について図１〜３を参照して述べる。図１に示すように、半導体装置１は、リードフレーム１０、第１のＩＣチップ２０、第２のＩＣチップ３０、絶縁膜３３、ワイヤ６１〜６３および被覆部８０を有した構成とされている。

リードフレーム１０は、導電性金属材料からなるもので、アイランド１１およびリード部１２から構成されている。アイランド１１は、長方形状に形成されている薄板部材である。アイランド１１は、第１のＩＣチップ２０を搭載するものであり、グランド（ＧＮＤ）に電気的に接続されることで接地されている。リード部１２は、アイランド１１の周囲に配置されるよう形成されている。リード部１２の一端側はＩＣチップ上の電極パッドと電気的に接続され、被覆部８０により被覆されており、他端側は外部配線と電気的に接続されている。

図２に示すように、第１のＩＣチップ２０は、薄板状に形成されている半導体集積回路である。第１のＩＣチップ２０には、高電圧回路２１ａを集積させた高電圧回路部２１および低電圧回路２２ａを集積させた低電圧回路部２２が構成されている。

図２に示すように、高電圧回路部２１は、第１のＩＣチップ２０の周縁部において高電圧回路２１ａが複数配置される構成とされている。低電圧回路部２２は、第１のＩＣチップ２０の中心部付近において低電圧回路部２２が高電圧回路部２１に囲まれるようにして低電圧回路２２ａが複数配置される構成とされている。

第１のＩＣチップ２０としては、例えば、リチウム電池の各部の電位を入力する複数の素子を形成したものを採用できる。この場合、リチウム電池の各電位が印加される回路のうち、高電位が印加される素子を集積させた回路を高電圧回路部２１とし、低電位が印加される素子を集積させた回路を低電圧回路部２２とする構成を採用できる。

第１のＩＣチップ２０は、ＳＯＩ基板２３を用いて形成されている。ＳＯＩ基板２３は、シリコン基板などで構成された支持基板２３ｃの表面に埋込酸化膜２３ｂを介してシリコン層にて構成される活性層２３ａが備えられた構成とされている。活性層２３には、埋込酸化膜２３ｂまで達するトレンチ分離構造２４が形成されており、このトレンチ分離構造２４によって第１のＩＣチップ２０の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造２４は、本実施形態では、所定幅のトレンチ内を酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ構造によって構成されている。なお、ここでは、トレンチが埋込酸化膜２３ｂにまで達する例を示したが、トレンチが埋込酸化膜２３ｂにまで達しない構造を採用してもよい。また、トレンチ分離構造２４として、ＳＴＩ（Shallow Trench Isolation）のような他の素子分離構造を採用することもできる。

トレンチ分離構造２４は、図２に示すように、複数の四角形枠の形状で構成され、複数の四角形枠が間隔を空けながら任意位置に配置されている。各四角形枠の内側には高電圧回路２１ａまたは低電圧回路２２ａが一ずつ配置される構成とされている。低電圧回路部２２は、図２に示すように、その全体の外形が四角形状とされ、第１のＩＣチップ２０の中央右寄りに配置されるように構成され、高電圧回路部２１は、その外形が低電圧回路部２２の外形の三方を囲むように構成されている。

第１のＩＣチップ２０は、アイランド１１の表面の中央部に搭載されている。第１のＩＣチップ２０の裏面は、アイランド１１に対して銀ペースト７０を介して接着され、グランドに電気的に接続されている。本実施形態ではグランド接続用として導電性接着剤である銀ペースト７０を接着剤として採用しているが、非導電性接着剤を採用することによりアイランド１１と電気的に絶縁する構成としてもよい。

第１のＩＣチップ２０の上面には複数の外部接続用の電極パッド（図示せず）が設けられている。外部接続用の電極パッドは、ワイヤ６１により、リード部１２と電気的に接続されている。

なお、第１のＩＣチップ２０の上面には、各素子と電極パッドとを接続する配線などが層間絶縁膜を介して形成されているが、これら電極パッド以外の部分は、保護膜５０により被覆されることにより保護されている。保護膜５０は、例えば、ポリイミド膜などの絶縁材料により構成されている。

第２のＩＣチップ３０は、薄板状に形成されている半導体集積回路である。第２のＩＣチップ３０には、低電圧回路を集積させた低電圧回路部３２が構成されている。例えば、低電圧回路部３２は、第１のＩＣチップ２０の高電圧回路部２１および低電圧回路部２２を制御するロジック回路として適用できる。

第２のＩＣチップ３０は、図１および図２に示すように、低電圧回路部３２が、絶縁膜３３を介して、第１のＩＣチップ２０の低電圧回路部２２とオーバーラップするように重ね合わされている。絶縁膜３３は、例えば、ＤＡＦシート（ダイアタッチフィルム）などにより構成されている。

第２のＩＣチップ３０は、図２および図３に示すように、第１のＩＣチップ２０と重ね合わされているが、図２の紙面垂直方向から見て第１のＩＣチップ２０の高電圧回路部２１とオーバーラップしないように配置されている。第２のＩＣチップ３０の各辺に対向するようにトレンチ分離構造２４が任意位置に並べられており、トレンチ分離構造２４の縦横の各並列方向に沿って高電圧回路部２１が任意位置に配置されている。第２のＩＣチップ３０は、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けて配置されている。

第２のＩＣチップ３０には複数の外部接続用の電極パッド（図示せず）が設けられている。外部接続用の電極パッドは、ワイヤ６２により第１のＩＣチップ２０の外部接続用の電極パッドと電気的に接続されており、ワイヤ６３によりリード部１２と電気的に接続されている。例えば、電圧に応じた検出信号を、第２のＩＣチップ３０からワイヤ６３により外部へフィードバックするものとできる。

被覆部８０は、リードフレーム１０の一端側を除いた部分、第１のＩＣチップ２０、第２のＩＣチップ３０、ワイヤ６１〜６３、絶縁膜３３を被覆するモールド樹脂によって構成されている。リードフレーム１０の一端側は被覆部８０から露出させられ、この露出した部分を介してリードフレーム１０は外部配線と電気的に接続される。

このように、本実施形態では、異なる電圧が印加される２枚のＩＣチップ２０、３０を重ね合わせつつ、各ＩＣチップ２０、３０に構成された回路のうち、低電圧回路部２２、３２という、低い電圧が印加される回路同士がオーバーラップするように構成している。よって、絶縁膜３３の両側に第１のＩＣチップ２０の低電圧回路部２２と第２のＩＣチップ３０の低電圧回路部３２が配置されるため、絶縁膜３３の両側の回路間の電位差は小さくなる。このため、膜形成工程における異物の入り込み等によりピンホール等が形成されることが原因で絶縁膜３３の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜３３が破壊されることによる回路の焼損を抑制できる。

また、本実施形態では、高電圧回路部２１を、図２の紙面垂直方向から見て第２のＩＣチップ３０の外側に配置し、第２のＩＣチップ３０を、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けて配置している。すなわち、第２のＩＣチップ３０を、高電圧回路部２１とトレンチ分離構造２４との境界位置から離すようにしている。よって、第２のＩＣチップ３０は、電位差の大きい高電圧回路部２１から離されるため、図３に示すように、２枚のＩＣチップ２０、３０により形成される入隅部付近において内部ボイドが形成された場合でも、高電圧回路部２１が内部ボイド内に露出されにくくなる。仮に、内部ボイドに高電圧回路部２１が露出させられると、第２のＩＣチップ３０と高電圧回路部２１の間の沿面距離が短いために、高電圧回路部２１から低電圧回路部３２へ短絡によるリーク電流（図３中矢印）が流れ、低電圧回路部３２が焼損してしまう。しかしながら、本実施形態によれば、高電圧回路部２１は内部ボイド内に露出されにくくなるため、高電圧回路部２１から低電圧回路部３２への短絡によるリーク電流を抑制でき、低電圧回路部３２の焼損を抑制できる。

なお、本実施形態のような２枚のＩＣチップ２０、３０を重ね合わせる半導体装置の製造においては、ＩＣチップ２０、３０同士を重ね合わせる工程でチップ間の位置ずれが生じる場合がある。これにより、第２のＩＣチップ３０を、第１のＩＣチップ２０の高電圧回路部２１から所定距離を空けて配置しようとしても、第２のＩＣチップ３０から第１のＩＣチップ２０の高電圧回路部２１までの距離が短くなってしまう場合がある。これに対して、本実施形態では、上記位置ずれおよび内部ボイドの距離を考慮し、第２のＩＣチップ３０を、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けるように配置している。このため、本実施形態の製造時においては、上記位置ずれが生じた場合であっても第２のＩＣチップ３０を電位差の大きい高電圧回路部２１から離しやすくなり、内部ボイドが形成されても高電圧回路部２１が内部ボイド内に露出されにくくなる。

以上説明したように、本実施形態では、低い電圧が印加される回路同士が、絶縁膜３３を介して、オーバーラップするように重ね合わされる構成とされている。よって、絶縁膜３３の両側の回路間の電位差は小さくなる。このため、絶縁膜３３の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜３３が破壊されることによる回路の焼損を抑制できる。

また、本実施形態では、高電圧回路部２１を、図２の紙面垂直方向から見て第２のＩＣチップ３０の外側に配置し、第２のＩＣチップ３０を、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けて配置している。すなわち、第２のＩＣチップ３０を、高電圧回路部２１とトレンチ分離構造２４との境界位置から離すようにしている。よって、第２のＩＣチップ３０は、電位差の大きい高電圧回路部２１から離されるため、２枚のＩＣチップにより形成される入隅部付近で内部ボイドが形成された場合でも、高電圧回路部２１が内部ボイド内に露出されにくくなる。このため、高電圧回路部２１から低電圧回路部３２への短絡によるリーク電流を抑制でき、低電圧回路部３２の焼損を抑制できる。

（第２実施形態）
本発明の第２実施形態について図４〜６を参照して説明する。本実施形態は、第１実施形態に対して、第１のＩＣチップ２０の高電圧回路部２１および低電圧回路部２２の配置を逆にし、第２のＩＣチップ３０に配置される回路を高電圧回路部３１に変更したものである。その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４に示すように、第１のＩＣチップ２０には、高電圧回路２１ａを集積させた高電圧回路部２１および低電圧回路２２ａを集積させた低電圧回路部２２が構成されている。

図５に示すように、低電圧回路部２２は、第１のＩＣチップ２０の周縁部において低電圧回路２２ａが複数配置される構成とされている。高電圧回路部２１は、第１のＩＣチップ２０の中心部付近において高電圧回路部２１が低電圧回路部２２に囲まれるようにして高電圧回路21ａが複数配置される構成とされている。

高電圧回路部２１は、具体的には、第１のＩＣチップ２０の中央右寄りに配置されるように構成され、その外形の三方が低電圧回路部２２により囲まれるように構成されている。

第２のＩＣチップ３０は、図４および図６に示すように、第２のＩＣチップ３０の高電圧回路部３１が、絶縁膜３３を介して、第１のＩＣチップ２０の高電圧回路部２１とオーバーラップするように重ね合わされている。

第２のＩＣチップ３０は、図５および図６に示すように、第１のＩＣチップ２０と重ね合わされているが、図５の紙面垂直方向から見て第１のＩＣチップ２０の低電圧回路部２２とオーバーラップしないように配置されている。第２のＩＣチップ３０の各辺に対向するようにトレンチ分離構造２４が任意位置に並べられており、トレンチ分離構造２４の縦横の各並列方向に沿って低電圧回路部２２が任意位置に配置されている。第２のＩＣチップ３０は、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けて配置されている。

このように、本実施形態では、異なる電圧が印加される２枚のＩＣチップ２０、３０を重ね合わせつつ、各ＩＣチップ２０、３０に構成された回路のうち、高電圧回路部２１、３１という、高い電圧が印加される回路同士がオーバーラップするように構成している。よって、絶縁膜３３の両側に第１のＩＣチップ２０の高電圧回路部２１と第２のＩＣチップ３０の高電圧回路部３１が配置されるため、絶縁膜３３の両側の回路間の電位差は小さくなる。このため、膜形成工程における異物の入り込み等によりピンホール等が形成されることが原因で絶縁膜３３の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜３３が破壊されることによる回路の焼損を抑制できる。

また、本実施形態では、低電圧回路部２２を、図５の紙面垂直方向から見て第２のＩＣチップ３０の外側に配置し、第２のＩＣチップ３０を、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近い部分と所定距離を空けて配置している。すなわち、第２のＩＣチップ３０を、低電圧回路部２２とトレンチ分離構造２４との境界位置から離すようにしている。よって、第２のＩＣチップ３０は、電位差の大きい低電圧回路部２２から離されるため、図５に示すように、２枚のＩＣチップ２０、３０により形成される入隅部付近において内部ボイドが形成された場合でも、低電圧回路部２２が内部ボイド内に露出されにくくなる。仮に、内部ボイドに低電圧回路部２２が露出させられると、第２のＩＣチップ３０と低電圧回路部２２の間の沿面距離が短いために、高電圧回路部３１から低電圧回路部２２へ短絡によるリーク電流（図６中矢印）が流れ、低電圧回路部２２が焼損してしまう。しかしながら、本実施形態によれば、低電圧回路部２２は内部ボイド内に露出されにくくなるため、高電圧回路部３１から低電圧回路部２２への短絡によるリーク電流を抑制でき、低電圧回路部２２の焼損を抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、第１実施形態では、第１のＩＣチップ２０として、ＳＯＩ基板２３を用いて形成されているものを例に挙げて説明したが、単なるシリコン基板であっても良い。

また、第２のＩＣチップ３０をＳＯＩ基板としてもよい。

また、上記第１実施形態において、本発明をリチウム電池の電圧検出に適用した半導体装置の例を示したが、リチウム電池以外の電圧検出に適用した半導体装置であってもよいし、電圧検出以外を行う半導体装置であってもよい。

また、上記第１、第２実施形態において、低電圧回路部２２と高電圧回路部２１を複数のトレンチ構造２４で囲むレイアウトを示したが、低電圧回路部２２と高電圧回路部２１との間を一本のトレンチ分離構造２４により分離するレイアウトとしてもよい。この場合も、第２のＩＣチップ３０を、その端面（側面）に隣接するトレンチ分離構造２４のうち端面（側面）に最も近いトレンチと所定距離を空けて配置すればよい。

また、図７に示すように、上記第１実施形態において、第１のＩＣチップ２０の上面に形成した層間絶縁膜３４の中に、高電圧回路部２１と接続する金属配線２５を低電圧回路部２２と第２のＩＣチップ３０の間にまで入り込むようにレイアウトする場合がある。この場合でも、低電圧回路部２２と接続する金属配線２６が金属配線２５の上層に配置されるようにレイアウトすることにより、高電圧回路部２１から低電圧回路部３２への短絡によるリーク電流を抑制でき、低電圧回路部３２の焼損を抑制できる。

１ 半導体装置
２０ 第１のＩＣチップ
２１ 高電圧回路部
２２ 低電圧回路部
２４ トレンチ分離構造
３０ 第２のＩＣチップ
３１ 高電圧回路部
３２ 低電圧回路部
３３ 絶縁膜
８０ 被覆部

Claims (3)

1. 所定電圧で使用される低電圧回路を有する低電圧回路部（２２）および前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部（２１）が配置され、前記低電圧回路部および前記高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造（２４）が構成される第１のＩＣチップ（２０）と、
   所定電圧で使用される低電圧回路を有する低電圧回路部（３２）が配置され、前記第１のＩＣチップの上面の法線方向から見て、前記第１のＩＣチップの低電圧回路部とオーバーラップするように、前記第１のＩＣチップの上面に搭載されている第２のＩＣチップ（３０）と、
   前記第１のＩＣチップと前記第２のＩＣチップの間に形成される絶縁膜（３３）と、
   前記第１のＩＣチップ、前記第２のＩＣチップ、および前記絶縁膜を被覆する被覆部（８０）と、
   を有し、
   前記高電圧回路部は、前記第１のＩＣチップの上面の法線方向から見て、第２のＩＣチップの外側に配置され、
   前記第２のＩＣチップは、前記第１のＩＣチップの上面の法線方向から見て、前記高電圧回路部と前記トレンチ分離構造との境界位置から離されている
   ことを特徴とする半導体装置。
2. 所定電圧で使用される低電圧回路を有する低電圧回路部（２１）および前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部（２２）が配置され、前記低電圧回路部および前記高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造（２４）が構成される第１のＩＣチップ（２０）と、
   前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部（３１）が配置され、前記第１のＩＣチップの上面の法線方向から見て、前記第１のＩＣチップの高電圧回路部とオーバーラップするように、前記第１のＩＣチップの上面に搭載されている第２のＩＣチップ（３０）と、
   前記第１のＩＣチップと前記第２のＩＣチップの間に形成される絶縁膜（３３）と、
   前記第１のＩＣチップ、前記第２のＩＣチップ、および前記絶縁膜を被覆する被覆部（８０）と、
   を有し、
   前記低電圧回路部は、前記第１のＩＣチップの上面の法線方向から見て、第２のＩＣチップの外側に配置され、
   前記第２のＩＣチップは、前記第１のＩＣチップの上面の法線方向から見て、前記低電圧回路部と前記トレンチ分離構造との境界位置から離されている
   ことを特徴とする半導体装置。
3. 前記トレンチ分離構造は、前記第２のＩＣチップの端面と対向する所定幅の辺を有しており、
   前記第２のＩＣチップは、前記第１のＩＣチップの上面の法線方向から見て、前記第２のＩＣチップの端面に最も近い前記対向する辺から所定距離を空けて配置されている
   ことを特徴とする請求項１または２の半導体装置。

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