KR100780130B1 - 자기 저항 효과 소자 및 자기 메모리 - Google Patents

자기 저항 효과 소자 및 자기 메모리 Download PDF

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Abstract

프리 강자성층의 형상이 평행사변형의 윤곽을 갖는 제1 부분과, 제1 부분의 한쌍의 대각부로부터 제1 부분의 한쌍의 대변에 평행한 주방향으로 각각 돌출된 제2 부분을 포함하고, 상기 형상은 제1 부분의 중심을 지나고 또한 주방향에 평행한 직선에 대하여 비대칭이고, 프리 강자성층의 자화 용이축은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하고, 상기 제2 방향은 상기 제2 부분의 윤곽끼리 연결하는 가장 긴 선분에 실질적으로 평행한 자기 저항 효과 소자가 제공된다.
핀 강자성층, 프리 강자성층, 자화 용이축, 자기 메모리

Description

자기 저항 효과 소자 및 자기 메모리{MAGNETORESISTANCE EFFECT ELEMENT AND MAGNETIC MEMORY}
도 1은 본 발명의 제1 형태에 따른 자기 저항 효과 소자를 개략적으로 도시하는 사시도.
도 2는 본 발명의 제1 형태에 따른 자기 저항 효과 소자의 다른 예를 개략적으로 도시하는 평면도.
도 3의 (a)는 도 2의 자기 저항 효과 소자에서의 각도 θ와 보자력(保磁力) Hc와의 관계의 일례를 나타내는 그래프, 도 3의 (b)는 도 2의 자기 저항 효과 소자에서의 각도 θ와 각형비(角型比) Mr/Ms와의 관계의 일례를 나타내는 그래프.
도 4는 본 발명의 제2 형태에 따른 자기 저항 효과 소자를 개략적으로 도시하는 사시도.
도 5의 (a) 내지 도 5의 (c)는 본 발명의 제1 형태에 따른 자기 저항 효과 소자의 변형예를 개략적으로 도시하는 사시도.
도 6의 (a) 및 도 6의 (b)는 본 발명의 제1 및 제2 형태에 따른 자기 저항 효과 소자를 이용한 자기 랜덤 액세스 메모리의 예를 개략적으로 도시하는 등가 회로도.
도 7의 (a) 내지 도 7의 (h)는 예 1에서 시뮬레이션에 이용한 프리 강자성층의 평면 형상을 도시하는 도면.
도 8은 도 7의 (a)에 도시하는 형상의 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프.
도 9는 도 7의 (a) 내지 도 7의 (h)에 도시하는 형상의 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프.
도 10의 (a) 및 도 10의 (b)는 외부 자장을 인가하지 않을 때의 프리 강자성층의 자구의 모습을 개략적으로 도시하는 도면.
도 11은 도 7의 (a) 내지 도 7의 (h)에 도시하는 형상을 갖고 또한 자화 용이축을 x 방향으로 한 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프.
도 12는 도 7의 (a) 내지 도 7의 (h)에 도시하는 형상을 갖고 또한 CoFe를 자성 재료로서 사용한 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 자기 저항 효과 소자
2 : 핀 강자성층
3 : 비자성층
4 : 프리 강자성층
4a : 제1 부분
4b : 제2 부분
4a1, 4a2 : 단면
8, 9 : 화살표
11 : 로우 디코더
12 : 컬럼 디코더
13 : 판독용 워드 라인(WL1)
14 : 기입용 워드 라인(WL2)
15 : 비트 라인
20 : 트랜지스터
본 출원은 2002년 3월 29일자 출원된 일본 특허 출원 제2002-097759호에 기초하여 그 우선권을 주장하며, 그 전체 내용이 본 발명에 참조로서 포함되었다.
본 발명은 자기 저항 효과 소자 및 자기 메모리에 관한 것이다.
자기 저항 효과 소자는, 예를 들면 한쌍의 강자성층(ferromagnetic layer)을 비자성층(nonmagnetic layer)을 개재하여 적층한 구조를 갖고 있다. 이 자기 저항 효과 소자의 저항값은, 한쪽의 강자성층의 자화(magnetization)에 대한 다른쪽의 강자성층의 자화의 상대적인 방향에 따라 변화한다. 이러한 자기 저항 효과를 나타내는 자기 저항 효과 소자는 다양한 용도로 이용 가능하며, 자기 메모리는 자기 저항 효과 소자의 주요한 용도 중 하나이다.
자기 메모리에서는, 한쪽의 강자성층을 자장 인가 시에 그 자화의 방향이 변화하지 않는 핀(pinned) 강자성층으로 하고, 다른쪽의 강자성층을 자기 저항 효과 소자에 상기 자장 인가 시에 그 자화의 방향이 변화할 수 있는 프리(free) 강자성층으로서 정보의 기억을 행한다. 즉, 정보를 기입할 때에는 워드선에 전류 펄스를 흘림으로써 발생하는 자장과 비트선에 전류 펄스를 흘림으로써 발생하는 자장과의 합성 자장을 작용시킨다. 이에 따라, 프리 강자성층의 자화를 예를 들면 핀 강자성층의 자화에 대하여 평행한 상태와 반평행한 상태 사이에서 변화시킨다. 이와 같이 하여, 이들 2개의 상태에 대응하여 2진 정보("0", "1")가 기억된다. 또한, 기입된 정보를 판독할 때에는, 자기 저항 효과 소자에 전류를 흘린다. 자기 저항 효과 소자의 저항값은 상기한 2개의 상태 사이에서 서로 다르기 때문에, 흐르는 전류(혹은 저항값)를 검출함으로써 기억된 정보를 판독할 수 있다.
그런데, 자기 메모리를 고집적화하기 위해서는 자기 저항 효과 소자의 소면적화가 매우 유효하다. 그러나, 일반적으로 프리 강자성층에서는 외부 자장이 없거나 혹은 충분히 약할 때, 단부 부근에서 복수의 축으로 이루어지는 복잡한 자구(magnetic domain) 구조를 취한다. 프리 강자성층을 소면적화하면, 전체에 대하여 단부가 차지하는 비율이 커지고, 예를 들면 장방형의 프리 강자성층에서는 그 길이 방향 양단부에서는 자화가 중앙부와는 다른 방향을 향하게 된다. 즉, 소위 「엣지 도메인」이 생기게 된다(예를 들면, J.App.Phys.81,5471(1997)을 참조). 이 경우, 프리 강자성층의 자화가 저하하고, 그 결과 자기 저항 변화율이 저하하게 된다. 또한, 이 경우, 자화 반전 시의 자기적 구조의 변화가 복잡하게 되기 때문에, 노이즈가 발생할 우려가 높아지는데다가, 보자력(coercive force)이 커져, 스위칭에 요하는 자장의 강도(스위칭 자장)가 증대한다.
엣지 도메인을 억제하는 기술로서는 프리 강자성층의 형상을 그 자화 용이축(axis of easy magnetization)에 대하여 비대칭으로 하는, 특히 평행사변형으로 하는 것이 알려져 있다(특개평 11-273337호 공보). 프리 강자성층을 그와 같은 형상으로 한 경우, 엣지 도메인의 면적을 작게 할 수 있어, 강자성층 전체를 거의 단일 자구로 구성할 수 있다.
또한, 자화 반전 시의 자기적 구조 변화의 복잡화를 억제하는 기술로서는, 프리 강자성층의 양단부에 하드 바이어스가 인가되는 구조를 부가함으로써 엣지 도메인을 고정하는 것이 알려져 있다(미국 특허 제5,748,524호, 일본 특개평 2000-100153호 공보).
또한, 프리 강자성층의 형상을 단순한 사각형이 아닌 그 자화 용이축에 수직인 방향을 향하여 돌출된 작은 부분을 형성하여 "H" 또는 "I"형으로 함으로써, 엣지 도메인을 안정화함과 함께, 복잡한 자구가 형성되는 것을 회피하는 기술도 알려져 있다(미국 특허 제6,205,053호).
그러나, 일반적으로 프리 강자성층의 형상을 평행사변형으로 한 경우, 보자력이 지나치게 커진다. 보자력의 크기는 스위칭 자장의 크기가 기준이기 때문에, 이것은 스위칭 자장의 증대를 의미한다. 즉, 이 경우, 기입 시 보다 큰 전류를 기입 배선에 흘려야만 하기 때문에, 소비 전력의 증가나 배선 수명의 단명화 등 바람직하지 못한 결과를 초래한다.
또한, 프리 강자성층의 양단부에 하드 바이어스가 인가되는 구조를 부가한 경우, 자기적 구조 변화의 거동(擧動)을 제어할 수 있지만, 보자력이 증가한다. 더구나, 이 기술에서는 엣지 도메인을 고정하기 위한 구조를 부가할 필요가 있기 때문에, 대용량 메모리 등에 요구되는 고밀도화에는 적합하지 못하다.
또한, 프리 강자성층의 형상을 "H" 또는 "I"형으로 한 경우, 돌출 부분에 의해 얻어지는 효과를 충분히 끌어내기 위해서는 돌출 부분을 크게 할 필요가 있다. 이 경우, 자기 저항 효과 소자가 점유하는 면적이 증가하여, 대용량 메모리에 요구되는 고집적화가 곤란해진다.
본 발명의 제1 측면에 따르면, 자기 저항 효과 소자에 있어서, 자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고, 상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은, 평행사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 각각 돌출된 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 돌출한 한쌍의 제3 부분을 포함하고, 상기 프리 강자성층의 상기 형상은, 상기 제1 부분의 중심을 지나고 또한 상기 주방향에 평행한 직선에 대하여 비대칭이며, 상기 프리 강자성층의 자화 용이축은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하며, 상기 제2 방향은 상기 제2 부분의 윤곽끼리를 연결하는 가장 긴 선분에 실질적으로 평행한 것이 제공된다.
본 발명의 제2 측면에 따르면, 자기 저항 효과 소자에 있어서, 자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고, 상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은 제1 대변이 서로 평행하고 또한 제2 대변이 서로 평행한 사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제2 대변에 평행한 방향으로 각각 연장하고 또한 상기 제1 대변에 평행한 방향의 최대 폭이 상기 제1 대변의 길이보다 좁은 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제2 대변에 평행한 방향으로, 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 연장된 한쌍의 제3 부분을 포함하고, 상기 프리 강자성층의 상기 형상은 상기 제1 부분의 중심을 지나고 또한 상기 제2 대변에 평행한 직선에 대하여 비대칭이며, 상기 프리 강자성층의 자화 용이축은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 제2 대변에 실질적으로 평행하고, 상기 제2 방향은 상기 제2 부분의 윤곽끼리 연결하는 가장 긴 선분에 실질적으로 평행한 것이 제공된다.
본 발명의 제3 측면에 따르면, 자기 저항 효과 소자에 있어서, 자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고, 상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은, 평행사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 각각 돌출된 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 돌출한 한쌍의 제3 부분을 포함하고, 상기 프리 강자성층의 상기 형상은, 상기 제1 부분의 중심을 지나고 또한 상기 주방향에 평행한 직선에 대하여 비대칭이며, 상기 제1 핀 강자성층의 상기 자화의 방향은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하고, 상기 제2 방향은 상기 제2 부분의 윤곽끼리 연결하는 가장 긴 선분에 실질적으로 평행한 것이 제공된다.
본 발명의 제4 측면에 따르면, 자기 저항 효과 소자에 있어서, 자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고, 상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은 제1 대변이 서로 평행하고 또한 제2 대변이 서로 평행한 사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제2 대변에 평행한 방향으로 각각 연장하고 또한 상기 제1 대변에 평행한 방향의 최대폭이 상기 제1 대변의 길이보다 좁은 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제2 대변에 평행한 방향으로, 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 연장된 한쌍의 제3 부분을 포함하고, 상기 프리 강자성층의 상기 형상은 상기 제1 부분의 중심을 지나고 또한 상기 제2 대변에 평행한 직선에 대하여 비대칭이며, 상기 제1 핀 강자성층의 상기 자화의 방향은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하고, 상기 제2 방향은 상기 제2 부분의 윤곽끼리 연결하는 가장 긴 선분에 실질적으로 평행한 것이 제공된다.
본 발명의 제5 측면에 따르면, 자기 메모리에 있어서, 워드선과, 상기 워드선에 교차한 비트선과, 상기 워드선과 상기 비트선과의 교차부 또는 그 근방에 위치하고 또한 제1 내지 제4 측면 중 어느 하나에 따른 소자를 갖는 메모리 셀을 포함한 것이 제공된다.
여기서, 프리 강자성층의 자화 용이축(또는 방향)이 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있는 것은, 그 축(또는 방향)이 제1 및 제2 방향의 한쪽과 평행한 구조나 혹은 그 축(또는 방향)이 제1 및 제2 방향 각각과 앞의 예각보다 좁은 각도로 교차하고 있는 구조에 대응하고 있다.
제1 내지 제5 측면에서, 제1 비자성층은 비자성 금속층이어도 되며 혹은 절연층이어도 된다.
제1 핀 강자성층의 자화의 방향은 앞의 예각에 의해 규정되는 범위 내에 있어도 된다.
자기 저항 효과 소자는, 제1 비자성층 및 프리 강자성층을 개재하여 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 자화의 방향이 유지되는 제2 핀 강자성층과, 프리 강자성층과 제2 핀 강자성층 사이에 개재한 제2 비자성층을 더 포함하여도 된다. 이 경우, 제1 및 제2 비자성층 각각은 비자성 금속층이어도 되며 혹은 절연층이어도 된다.
이와 같이, 자기 저항 효과 소자는 거대 자기 저항 효과(giant magnetoresistance effect)를 나타내어도 되며, 혹은 강자성 1중(重) 터널 접합(ferromagnetic single tunnel junction)을 형성한 강자성 1중 터널 접합 소자나 강자성 2중 터널 접합(ferromagnetic double tunnel junction)을 형성한 강자성 2중 터널 접합 소자와 같은 강자성 터널 접합 소자(ferromagnetic tunnel junction element)라도 된다.
제1 내지 제5 측면에서, 제1 부분의 형상은 정방형 또는 장방형이어도 된다.
제2 부분은 제1 부분의 중심을 지나고 또한 프리 강자성층의 주면에 수직인 2회 회전축(2-fold axis)에 대하여 회전 대칭이어도 된다. 제2 부분 각각은, 형상이 삼각형, 반원형, 정방형, 및 장방형 중 어느 하나라도 된다.
프리 강자성층의 상기 형상은 제1 부분 및 제2 부분만을 포함하고 있어도 된다. 또, 여기서, 「실질적으로 평행」이란, 예를 들면 평행한 상태로부터의 편차가 수° 이내에 있는 것을 의미한다.
이하, 본 발명의 형태에 대하여 도면을 참조하여 설명하기로 한다. 또, 각 도면에 있어서, 동일 또는 유사한 기능을 갖는 구성 요소에는 동일한 참조 부호를 붙이고, 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 제1 형태에 따른 자기 저항 효과 소자의 일례를 개략적으로 도시하는 사시도이다. 도 1에 도시한 자기 저항 효과 소자(1)는, 핀 강자성층(2)과 비자성층(3)과 프리 강자성층(4)을 적층한 구조를 갖는다.
핀 강자성층(2)에는 화살표(8)로 나타낸 방향에 1방향 자기 이방성(unidirectional magnetic anisotropy)이 부여되어 있다. 즉, 핀 강자성층(2)의 자화는 화살표(8)로 나타낸 방향을 향하며, 그 상태는 자기 저항 효과 소자(1)에 기입용 자장을 인가했을 때에도 유지된다.
한편, 프리 강자성층(4)에는 양(兩) 화살표(9)로 나타낸 방향에 1축 자기 이방성(uniaxial magnetic anisotropy)이 부여되어 있다. 즉, 양 화살표(9)는 프리 강자성층(4)의 자화 용이축에 상당한다. 프리 강자성층(4)에서는 양 화살표(9)로 나타낸 바와 같이, 그 자화가 우측을 향한 상태와 좌측을 향한 상태의 2개의 상태가 안정되고, 이들 상태 간의 전환은 기입용 자장을 인가함으로써 행할 수 있다.
프리 강자성층(4)은 그 주면에 수직인 방향으로부터 관찰한 경우, 제1 부분(4a)과 한쌍의 제2 부분(4b)을 포함한 형상을 갖는다. 또, 도 1에서는 제1 부분(4a)과 제2 부분(4b)과의 경계를 파선으로 나타내고 있다.
제1 부분(4a)은 프리 강자성층(4)으로서의 주요한 역할을 완수하는 부분으로, 서로 평행한 한쌍의 변 혹은 단면을 갖고 있다. 제1 부분(4a)의 상기 한쌍의 변 혹은 단면에 평행한 방향의 폭 W1은, 이들 변 혹은 단면 사이에서 일정하다. 이러한 형상은, 자기 저항 효과 소자(1)를 자기 메모리 등에서 이용하는 경우, 자기 메모리를 고집적화하는 관점에서 유리하다.
한쌍의 제2 부분(4b)은, 프리 강자성층(4)의 엣지 도메인의 위치나 크기 및 자화 반전 시의 자기적 구조 변화 등을 제어하는 보조적인 역할을 완수하는 부분이다. 이들 제2 부분(4b)은 제1 부분(4a)의 좌우의 변 혹은 단면(4a1, 4a2)으로부터 이들에 수직인 방향으로 각각 연장되어 있다. 또, 이들 제2 부분(4b) 각각의 폭 W2는 제1 부분(4a)의 폭 W1보다 좁고, 제2 부분(4b) 각각의 면적은 제1 부분(4a)의 면적보다 작다.
본 형태에서는, 프리 강자성층(4)의 그 주면에 수직인 방향으로부터 관찰한 형상은, 제1 부분(4a)의 중심을 지나고 또한 제1 부분(4a)의 좌우의 변 혹은 단면에 수직인 직선에 대하여 비대칭이다. 또한, 본 형태에서는 프리 강자성층(4)의 자화 용이축과 프리 강자성층(4)의 형상은 소정의 관계를 만족하고 있다. 이에 대해서는, 도 2를 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 형태에 따른 자기 저항 효과 소자의 다른 예를 개략적으로 도시하는 평면도이다. 도 2에서 세로 방향으로 연장된 일점쇄선(41)은 제1 부분(4)의 세로의 변에 평행한 직선으로, 경사 방향으로 연장된 일점쇄선(42)은 한쌍의 제2 부분(4b)의 한쪽의 윤곽과 다른쪽의 윤곽을 연결하는 선분 중 가장 긴 것 혹은 그것에 평행한 직선이다. 또한, 각도 θ는 프리 강자성층(4)의 자화 용이축(9)이 직선(41)에 대하여 이루는 각도를 나타내며, 각도 θ1은 직선(42)이 제1 부분의 세로의 변(또는 직선(41))에 대하여 이루는 각도를 나타내고 있다.
본 형태에서는, 각도 θ를 0° 이상으로 하고 또한 θ1 이하로 한다. 이러한 구조에 따르면, 프리 강자성층(4)을 소면적화한 경우에 있어서도, 충분히 큰 잔류 자화(residual magnetization)를 얻는 것 및 비교적 약한 자장에서 자화 반전을 생기게 하는 것을 동시에 실현할 수 있다. 이것에 대해서는, 도 3의 (a) 및 3의 (b)를 참조하여 설명하기로 한다.
도 3의 (a)는 도 2의 자기 저항 효과 소자에서의 각도 θ와 보자력 Hc와의 관계의 일례를 나타내는 그래프이다. 또한, 도 3의 (b)는 도 2의 자기 저항 효과 소자에서의 각도 θ와 각형비(squareness ratio) Mr/Ms(물질 상수에 대한 잔류 자화의 비)와의 관계의 일례를 나타내는 그래프이다. 도 3의 (a) 및 도 3의 (b)에서, 횡축은 각도 θ를 나타내고 있다. 또한, 도 3의 (a)에서 종축은 보자력 Hc를 나타내고, 도 3의 (b)에서 종축은 각형비 Mr/Ms을 나타내고 있다.
또, 도 3의 (a) 및 도 3의 (b)에 도시하는 데이터는, 이하의 조건으로 시뮬레이션을 행함으로써 얻어진 것이다. 즉, 제2 부분(4b)을 직각 이등변 삼각형으로 하고, 제1 부분(4a)의 폭 W1에 대한 제2 부분(4b)의 최대 폭 W2의 비 W2/W 1을 0.25로 하였다. 또한, 프리 강자성층(4)의 재료로서 NiFe를 사용하고, 그 두께는 2㎚로 하였다.
도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 각도 θ가 0°이상이고 또한 θ1 이하인 경우, 보자력 Hc 및 각형비 Mr/Ms의 쌍방이 높은 값을 나타내고 있다. 즉, 각도 θ를 그와 같은 범위 내로 함으로써, 충분히 큰 잔류 자화를 얻는 것 및 비교적 약한 자장에서 자화 반전을 생기게 하는 것을 동시에 실현할 수 있다.
또한, 이러한 구조에 의하면, 제2 부분(4b)의 형상의 변동에 기인하여 프리 강자성층(4)의 각형비 Mr/Ms나 보자력 Hc가 크게 변동되지는 않는다. 더구나, 도 1 에 도시한 구조에 있어서, 프리 강자성층(4)의 자화 용이축(9) 및/또는 핀 강자성층(2)의 자화의 방향(8)을 제1 부분(4a)의 좌우의 변 혹은 단면에 대하여 거의 수직으로 한 경우, 거의 평행으로 한 경우에 비해, 이하의 점에서 유리하다.
즉, 예를 들면 프리 강자성층(4)의 자화 용이축(9)이나 핀 강자성층(2)의 자화의 방향(8)을 도 1에 도시한 상태에서 90°회전시킨 구조에서는, 프리 강자성층(4)의 폭(W1 방향)에 대한 길이(L1 방향)의 비인 어스펙트비를 작게 한 경우, 각형비 Mr/Ms의 저하가 크다. 이에 대하여, 프리 강자성층(4)의 자화 용이축(9)이나 핀 강자성층(2)의 자화의 방향(8)을, 예를 들면 도 1에 도시한 상태로 한 구조에서는 프리 강자성층(4)의 어스펙트비를 작게 한 경우라도 높은 각형비 Mr/Ms을 얻을 수 있다. 따라서, 자기 메모리를 고집적화하는 관점에서 보다 유리하다.
본 형태에 있어서, 제1 부분(4a)은 서로 평행한 한쌍의 변 혹은 단면을 가지며 또한 이들에 평행한 방향의 폭 W1이 이들 변 혹은 단면 사이에서 일정하면, 그 형상에 특히 제한은 없다. 단, 제1 부분(4a)을 그 주면에 수직인 방향에서부터 본 형상이 정방형 또는 장방형인 경우, 자기 메모리를 고집적화하는 관점에서 보다 유리하다.
본 형태에 있어서, 프리 강자성층(4)의 폭에 대한 길이의 비인 어스펙트비는 1 내지 3의 범위 내에 있는 것이 바람직하며, 1 내지 2의 범위 내에 있는 것이 보다 바람직하고, 1 내지 1.5의 범위 내에 있는 것이 가장 바람직하다. 상기한 바와 같이, 일반적으로 각형비 Mr/Ms의 저하는 어스펙트비를 작게 한 경우에 특히 문제가 된다. 따라서, 상술한 효과는 프리 강자성층(4)의 어스펙트비가 상기 범위 내에 있는 경우에 특히 중요하다.
본 형태에 있어서, 제2 부분(4b)은 제1 부분(4a)의 중심을 지나고 또한 프리 강자성층(4)의 주면에 수직인 2회 회전축에 대하여 회전 대칭인 것이 바람직하다. 이 경우, 자기 저항 효과 소자(1)를 자기 메모리에 이용했을 때에, 정보 "0"으로부터 정보 "1"로의 재기입 시와 정보 "1"로부터 정보 "0"으로의 재기입 시에 서로 같은 효과를 얻을 수 있다.
제2 부분(4b) 각각의 형상에 특히 제한은 없으며, 예를 들면 삼각형, 반원형, 반타원형, 정방형, 혹은 장방형 등이어도 된다. 단, 통상 제2 부분(4b)의 각각은 제1 부분(4a) 측에서 가장 폭이 넓은 형상으로 한다.
상술된 바와 같이, 제1 부분(4a)은 프리 강자성층(4)으로서의 주요한 역할을 완수하고, 제2 부분(4b)은 프리 강자성층(4)의 엣지 도메인의 위치나 크기 및 자화 반전 시의 자기적 구조 변화 등을 제어하는 보조적인 역할을 수행한다. 그 때문에, 제2 부분(4b)은 제1 부분(4a)에 대하여 보다 작은 것이 바람직하다. 예를 들면, 제1 부분(4a)의 길이 L1에 대한 제2 부분(4b)의 길이 L2의 비 L2/L 1은 1 이하인 것이 바람직하고, 0.75 이하인 것이 보다 바람직하다. 또한, 제1 부분(4a)의 폭 W1에 대한 제2 부분(4b)의 최대 폭 W2의 비 W2/W1은 0.5 이하인 것이 바람직하고, 0.3 이하인 것이 보다 바람직하다.
그러나, 제2 부분(4b)이 제1 부분(4a)에 대하여 지나치게 작은 경우, 제2 부분(4b)이 충분한 효과를 발휘할 수 없는 경우가 있다. 따라서, 비 L2/L1은 0.05이상인 것이 바람직하고, 0.1 이상인 것이 보다 바람직하다. 또한, 제1 부분(4a)의 폭 W1에 대한 제2 부분(4b)의 최대 폭 W2의 비 W2/W1은 0.05 이상인 것이 바람직하고, 0.1 이상인 것이 보다 바람직하다.
제2 부분(4b)은 제1 부분(4a)의 대각 위치에 형성하는 것이 바람직하다. 이 경우, 제2 부분(4b)이 작아도 엣지 도메인의 위치나 크기 및 자화 반전 시의 자기적 구조 변화 등을 충분히 제어할 수 있다.
본 형태에 있어서, 프리 강자성층(4)의 두께는 50㎚ 이하인 것이 바람직하고, 10㎚ 이하인 것이 보다 바람직하며, 5㎚ 이하인 것이 가장 바람직하다. 프리 강자성층(4)의 두께의 하한값은 그것이 강자성층으로서의 기능을 잃게 되지 않을 정도의 두께이다. 프리 강자성층(4)이 보다 얇은 경우, 그 보자력이 작아진다. 그 때문에, 자기 저항 효과 소자(1)를 자기 메모리에 이용했을 때에, 기입 시의 소비 전력을 저감할 수 있다.
다음에, 본 발명의 제2 형태에 대하여 설명하기로 한다.
도 4는 본 발명의 제2 형태에 따른 자기 저항 효과 소자를 개략적으로 도시하는 사시도이다. 도 4에 도시하는 자기 저항 효과 소자(1)는 프리 강자성층(4)의 형상이 다른 것을 제외하고 도 1에 도시한 자기 저항 효과 소자(1)와 거의 마찬가지의 구조를 갖는다. 즉, 본 형태에서는 프리 강자성층(4)은 제1 부분(4a)과 한쌍 의 제2 부분(4b)과 한쌍의 제3 부분(4c)으로 구성되어 있다.
제3 부분(4c)은 제2 부분(4b)으로부터 이격하고 있고, 제1 부분(4a)의 좌우 변 혹은 단면으로부터 이들에 수직인 방향으로 각각 연장되어 있다. 제3 부분(4c)은 제2 부분(4b)보다 소면적이며, 제2 부분(4b)을 형성함으로써 얻어지는 각종 효과를 증대 및/또는 균형을 맞추는 역할을 수행한다.
제2 부분(4b)의 길이 L2에 대한 제3 부분(4c)의 길이 L3의 비 L3/L2 는 1 이하인 것이 바람직하고, 0.7 이하인 것이 보다 바람직하다. 또한, 제2 부분(4b)의 최대 폭 W2에 대한 제3 부분(4c)의 최대 폭 W3의 비 W3/W2는, 1 이하인 것이 바람직하고, 0.7 이하인 것이 보다 바람직하다. 이 경우, 엣지 도메인의 위치나 크기 및 자화 반전 시의 자기적 구조 변화 등을 제어하는 효과가 저감하는 것을 억제할 수 있다. 또, 비 L3/L2가 W3/W2의 하한값에 특히 제한은 없지만, 통상 제3 부분(4c)을 형성함으로써 생기는 효과는 비 L3/L2가 0.6 이상인 경우나 비 W3/W2 가 0.5 이상인 경우로 현저하다.
이상 설명한 제1 및 제2 형태에 따른 자기 저항 효과 소자(1)에는 다양한 변형이 가능하다.
도 5의 (a) 내지 도 5의 (c)는 본 발명의 제1 형태에 따른 자기 저항 효과 소자의 변형예를 개략적으로 도시하는 사시도이다.
도 5의 (a)에 도시하는 자기 저항 효과 소자(1)에서는, 핀 강자성층(2)의 프리 강자성층(4)에 대향한 면의 이면에 반강자성층(antiferromagnetic layer)(5)이 형성되어 있다. 이와 같이 핀 강자성층(2)에 인접하여 반강자성층(5)을 형성한 경우, 핀 강자성층(2)의 자화의 방향을 보다 강고하게 고착시킬 수 있다. 또한, 도 5의 (a)에 도시하는 자기 저항 효과 소자(1)에서는 핀 강자성층(2), 비자성층(3), 반강자성층(5) 전부가 프리 강자성층(4)과 같은 형상을 갖고 있다. 이러한 구조를 채용한 경우, 핀 강자성층(2), 비자성층(3), 프리 강자성층(4), 반강자성층(5)의 패터닝을 단일 프로세스로 실시할 수 있다.
도 5의 (b)에 도시하는 자기 저항 효과 소자(1)에서는 프리 강자성층(4)의 핀 강자성층(2)에 대향한 면의 이면에 비자성층(6) 및 핀 강자성층(7)이 순차 형성되고 있다. 즉, 도 5의 (b)에 도시하는 자기 저항 효과 소자(1)는, 예를 들면 비자성층(3, 6)이 터널 절연막인 강자성 2중 터널 접합 소자이다. 이러한 구조는, 보다 큰 출력 전압을 얻는 데에 있어서 유리하다. 또한, 도 5의 (b)에 도시하는 자기 저항 효과 소자(1)에서는, 비자성층(3)과 프리 강자성층(4)이 서로 같은 형상을 가지며, 비자성층(6)과 핀 강자성층(7)이 서로 같은 형상을 갖는다. 이러한 자기 저항 효과 소자(1)는, 예를 들면 핀 강자성층(2)의 패터닝 이후, 비자성층(3) 및 프리 강자성층(4)의 패터닝을 단일 프로세스로 실시하고, 또한 그 후 비자성층(6) 및 핀 강자성층(7)의 패터닝을 단일 프로세스로 실시함으로써 얻어진다.
도 5의 (c)에 도시하는 자기 저항 효과 소자(1)는, 핀 강자성층(2, 7), 비자성층(3, 6) 및 프리 강자성층(4)의 형상이 서로 같은 것 이외에는 도 5의 (b)에 도시하는 자기 저항 효과 소자(1)와 마찬가지의 구조를 갖고 있다. 이러한 자기 저 항 효과 소자(1)는, 예를 들면 핀 강자성층(2), 비자성층(3), 프리 강자성층(4), 비자성층(6), 및 핀 강자성층(7)의 패터닝을 단일 프로세스로 실시함으로써 얻어진다. 또한, 도 5의 (b) 및 도 5의 (c)에 도시하는 자기 저항 효과 소자(1)에는 핀 강자성층(2, 7) 중 어느 한쪽 위에 반강자성층을 형성하여도 되며, 혹은 핀 강자성층(2, 7)의 쌍방 위에 반강자성층을 형성하여도 된다.
또, 도 5의 (a) 내지 도 5의 (c)를 참조하여 설명한 구조는, 제1 형태에 따른 자기 저항 효과 소자뿐만 아니라, 제2 형태에 따른 자기 저항 효과 소자라도 이용 가능하다.
도 1, 도 2 및 도 3의 (a) 내지 도 3의 (c)를 참조하여 설명한 자기 저항 효과 소자(1)는 반도체 프로세스를 이용하여 형성할 수 있다. 그 때, 도면 중, 아래쪽에 도시되고 있는 층이 기판에 대향하고 있어도 되며, 혹은 위쪽에 도시되고 있는 층이 기판에 대향하고 있어도 된다.
프리 강자성층(4)은, 예를 들면 스퍼터링법 등을 이용하여 자성막 또는 자성 적층막을 성막하고, 그 후 통상의 포토리소그래피 기술을 이용하여 패터닝함으로써 형성할 수 있다. 이 방법으로는, 패터닝 시에 프리 강자성층(4)의 평면 형상에 대응한 패턴을 갖는 포토마스크를 사용함으로써, 상술한 형상의 프리 강자성층(4)을 얻을 수 있다. 또, 상기와 같이, 본 형태에 따르면, 제2 부분(4b)의 형상이 다소 변동되었다고 해도, 프리 강자성층(4)의 보자력이 크게 변동되는 것은 없다. 따라서, 가공 정밀도 오차에 의해 프리 강자성층(4)의 형상이 변동되었다고 해도, 그 보자력의 변동은 충분히 작게 할 수 있으며, 특히 비 W2/W1이 0.5 이하인 경우에는 보자력의 변동을 매우 작게 할 수 있다.
또한, 프리 강자성층(4)은 이하의 방법으로 형성해도 된다. 즉, 우선 제1 단계로서, 자성막 또는 자성 적층막을 라인 앤드 스페이스 패턴으로 가공한다. 이러한 패터닝은 라인 및 스페이스 폭 각각을 예를 들면 0.1㎛로 한 경우에도 몇% 이하의 오차로 행할 수 있다. 또, 라인 및 스페이스의 길이 방향을 자화 용이축의 방향으로 한다. 계속해서, 제2 단계로서, 라인 앤드 스페이스 패턴에 대하여, 자화 용이축 방향에 수직인 방향으로 가공을 행한다. 이상과 같이 하여, 상술한 형상의 프리 강자성층(4)을 얻는다. 또, 제2 단계의 가공은 제1 단계의 가공과 마찬가지의 직선 가공이어도 되며, 혹은 통상의 마스크를 이용한 가공이어도 된다. 마스크를 이용함으로써 생기는 오차가 자기적 성질, 특히 보자력에 미치는 영향은 상기와 같이 작다.
또한, 프리 강자성층(4)은 전자 빔 묘화법을 이용하여 형성할 수도 있다. 이 경우, 원하는 형상의 제2 부분(4b)을 형성하기 위해서, 제2 부분(4b)의 근방에서 전자 빔의 도우즈량을 늘리거나 혹은 전자 빔을 도트 형상으로 조사함으로써 고정밀도의 형상 제어가 가능하다.
상술한 자기 저항 효과 소자(1)는, 예를 들면 자기 메모리, 자기 센서, 및 자기 재생 장치의 자기 헤드 등의 다양한 용도로 이용할 수 있다. 이하, 자기 저항 효과 소자(1)를 이용한 자기 메모리에 대하여 설명하기로 한다.
도 6의 (a) 및 6의 (b)는 본 발명의 제1 및 제2 형태에 따른 자기 저항 효과 소자를 이용한 자기 랜덤 액세스 메모리의 예를 개략적으로 도시하는 등가 회로도이다.
도 6의 (a)에 도시하는 자기 랜덤 액세스 메모리(이하, MRAM이라 함)에서는, 로우 디코더(11)에 접속된 판독용 워드 라인(WL1)(13) 및 기입용 워드 라인(WL2)(14)과, 컬럼 디코더(12)에 접속된 비트 라인(15)이 교차하고 있다. 워드 라인(13, 14)과 비트 라인(15)과의 각 교차부 또는 그 근방에는, 자기 저항 효과 소자(1) 및 MOSFET과 같은 트랜지스터(20)를 포함하는 메모리 셀이 배치되어 있다.
이 MRAM에서는 자기 저항 효과 소자(1)에 정보를 기입함에 있어서, 워드 라인(14)에 전류 펄스를 흘림으로써 발생하는 자계와 비트 라인(15)에 전류 펄스를 흘림으로써 발생하는 자계와의 합성 자계에 의해, 자기 저항 효과 소자(1)의 프리 강자성층(4)의 자화를 반전시킨다. 또한, 이 MRAM에서는 자기 저항 효과 소자(1)에 기입된 정보를 판독함에 있어서, 트랜지스터(20)에 의해 선택한 자기 저항 효과 소자(1)에 전류를 흘리고, 자기 저항 효과 소자(1)의 저항에 따라 기입되어 있는 정보가 "1" 및 "0" 중 어느 하나를 판단한다.
도 6의 (b)에 도시하는 MRAM에서는, 도시하지 않은 로우 디코더에 접속된 워드 라인(WL)(16)과, 도시하지 않은 컬럼 디코더에 접속된 비트 라인(BL)(17)이 교차되어 있다. 워드 라인(16)과 비트 라인(17)과의 각 교차부 근방에서는 자기 저항 효과 소자(1) 및 다이오드(21)를 포함하는 메모리셀이 이들에 직렬 접속되어 있 다. 이러한 회로 구성을 채용하는 것도 가능하다.
도 6의 (a) 및 도 6의 (b)에 도시하는 MRAM에서는 상술한 자기 저항 효과 소자(1)를 사용하고 있다. 그 때문에, 고집적화한 경우라도 기입 시의 소비 전력이 현저히 증대하지 않고, 또한 노이즈가 적은 큰 신호를 얻을 수 있다.
또, 상술한 자기 저항 효과 소자(1)는 도 6의 (a) 및 도 6의 (b)에 도시하는 MRAM에 한정되지 않고, 다양한 MRAM에서 이용 가능하다. 예를 들면, 도 6의 (a) 및 도 6의 (b)에 도시하는 MRAM에서는, 메모리 셀을 자기 저항 효과 소자(1)와 트랜지스터나 다이오드 등의 스위칭 소자로 구성하여 비파괴 판독(nondestructive read) 가능하게 하였지만, 파괴 판독(destructive read)을 행하는 경우에는 메모리 셀에 스위칭 소자를 사용하지 않아도 된다. 또한, 도 6의 (a) 및 도 6의 (b)에 도시하는 MRAM에서는, 하나의 메모리 셀을 하나의 자기 저항 효과 소자와 하나의 스위칭 소자로 구성하였지만, 하나의 메모리 셀을 복수의 자기 저항 효과 소자와 복수의 스위칭 소자로 구성하여 차동 증폭(differential amplification) 판독이나 다치 기억(multiple-valued storage)을 행해도 된다.
이하, 본 발명의 실시예에 대하여 설명하기로 한다.
(예 1)
본 예에서는 프리 강자성층(4)에 대하여 계산기를 이용하여 시뮬레이션을 행하고, 그 평면 형상과 특성과의 관계를 조사하였다. 또, 본 예에서는 프리 강자성층(4)의 재료로서 NiFe를 사용하고, 그 두께는 2㎚로 하였다.
도 7의 (a) 내지 도 7의 (h)는, 예 1에서 시뮬레이션에 이용한 프리 강자성 층의 평면 형상을 도시하는 도면이다. 도 7의 (a) 내지 도 7의 (h)에 도시하는 프리 강자성층(4)은 모두 y 방향으로 평행한 자화 용이축을 갖고 있다. 또한, 도 7의 (a) 내지 도 7의 (d)에 도시하는 형상의 프리 강자성층(4)을 갖는 자기 저항 효과 소자(1)는 본 발명의 예에 상당하고, 도 7의 (e) 내지 도 7의 (h)에 도시하는 형상의 프리 강자성층(4)을 갖는 자기 저항 효과 소자(1)는 비교예에 상당한다. 또, 도 7의 (a) 내지 도 7의 (d)의 경사의 일점쇄선은 도 2에 도시하는 직선(42)에 상당한다.
이하, 시뮬레이션에 이용한 프리 강자성층(4)의 치수 등에 대하여 설명하기로 한다.
도 7의 (a) 내지 도 7의 (c)에 도시하는 프리 강자성층(4)에 대해서는, 제1 부분(4a)을 1변의 길이가 0.1㎛인 정방형으로 하고, 제2 부분(4b)은 각각 삼각형, 반원형 및 정방형으로 하였다. 도 7의 (a)에 도시한 프리 강자성층(4)에 대해서는 제2 부분(4b)을 직각 이등변 삼각형으로 하고, 먼저 설명한 비 W2/W1이 0.05, 0.1, 0.25, 0.5, 0.75인 경우에 대해 계산을 행하였다. 또한, 제2 부분(4b)을 삼각형으로 하는 경우, 직각 이등변 삼각형에 한정되는 것은 아니다. 도 7의 (b)에 도시한 프리 강자성층(4)에 관해서는 비 W2/W1이 0.25, 0.5, 0.75인 경우에 대해 계산을 행하였다. 도 7의 (c)에 도시한 프리 강자성층(4)에 대해서는 비 W2/W1이 0.25, 0.5, 0.75인 경우에 대해 계산을 행하였다.
도 7의 (d)에 도시하는 프리 강자성층(4)에 관해서는 제1 부분(4a)을 1변의 길이가 0.1㎛인 정방형으로 하고, 제2 부분(4b) 및 제3 부분(4c)의 쌍방을 반원형으로 하였다. 이 프리 강자성층(4)에 대해서는, 비 W2/W1이 0.5이고 또한 비 W3 /W1이 0.25인 경우에 대해 계산을 행하였다.
도 7의 (e) 내지 도 7의 (g)에 도시하는 프리 강자성층(4)에 대해서는, 제1 부분(4a)을 1변의 길이가 0.1㎛인 정방형으로 하고, 제2 부분(4b) 및 제3 부분(4c)은 각각 삼각형, 반원형, 및 정방형으로 하였다. 도 7의 (e)에 도시하는 프리 강자성층(4)에 대해서는, 비 W2/W1 및 비 W3/W1의 쌍방이 0.25 및 0.5인 경우에 대해 계산을 행하였다. 도 7의 (f)에 도시하는 프리 강자성층(4)에 대해서는, 비 W2/W1 및 비 W3/W1의 쌍방이 0.05, 0.25, 0.5인 경우에 대해 계산을 행하였다. 도 7의 (g)에 도시하는 프리 강자성층(4)에 대해서는 비 W2/W1 및 비 W3/W1 의 쌍방이 0.25인 경우에 대해 계산을 행하였다.
도 7의 (h)에 도시하는 프리 강자성층(4)은 평행사변형이다. 이 프리 강자성층(4)에 대해서는 저변이 0.1㎛이고 또한 높이가 0.1㎛이며, 45°의 예각을 갖는 평행사변형으로서 계산을 행하였다.
도 8은 도 7의 (a)에 도시하는 형상의 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프이다. 도 8 중, 횡축은 프리 강자성층(4)의 보자력 Hc를 나타내고 있으며, 종축은 그 각형비 Mr/Ms을 나타내고 있다. 또한, 도 8에 도시하는 히스테리시스 곡선 중, 곡선(31 내지 35)은 각각 비 W2/W1이 0.05, 0.1, 0.25, 0.5, 0.75인 경우에 얻어진 데이터를 나타내고 있다. 도 8에서 알 수 있듯이, 각형비 Mr/Ms 및 보자력 Hc의 쌍방이 제2 부분(4b)의 크기에 의존하고 있다.
도 9는 도 7의 (a) 내지 7의 (h)에 도시하는 형상의 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프이다. 도 9 중 횡축은 프리 강자성층(4)의 보자력 Hc를 나타내고 있으며, 종축은 그 각형비 Mr/Ms을 나타내고 있다. 또한, 도 9 중 "Normal"은 프리 강자성층(4)의 평면 형상이 정방형인 경우에 얻어진 데이터를 나타내고 있다. 또, 도 9에 대응한 데이터를 이하의 표 1에 도시한다.
Figure 112003011139439-pat00001
도 9 및 표 1에서 알 수 있듯이, 도 7의 (a)에 도시하는 형상의 프리 강자성층(4)에 대하여 얻어진 경향은, 다른 형상의 프리 강자성층(4)이라도 마찬가지였다. 또한, 제2 부분(4b)을 형성한 경우, 그 형상에 의존하지 않고, 각형비 Mr/Ms을 개선할 수 있었다. 실제, 평면 형상이 정방형인 프리 강자성층(4)에서는 각형비 Mr/Ms은 0.7인데 대하여, 평면 형상이 도 7의 (a)에 도시하는 형상이고 또한 비 W2/W1이 0.05인 프리 강자성층(4)에서는 각형비 Mr/Ms는 0.73이었다. 즉, 각형비 Mr/Ms는 4% 증가하였다. 또한, 평면 형상이 도 7의 (a) 내지 도 7의 (d)에 도시하는 형상인 다른 프리 강자성층(4)에서는 더 높은 각형비 Mr/Ms이 얻어졌다.
또한, 앞에서 설명한 바와 같이, 보자력이 지나치게 큰 것은 실용 상 바람직하지 못하다. 표 1을 참조하면, 제2 부분(4b)을 형성한 경우, 프리 강자성층(4)의 평면 형상이 정방형인 경우(Normal)에 비해, 프리 강자성층(4)의 보자력이 커지고 있다. 그러나, 도 7의 (h)에 도시하는 평면 형상을 갖는 프리 강자성층(4)에 비하면, 보자력의 증대는 훨씬 억제되고 있다. 특히, 프리 강자성층(4)에 도 7의 (a)에 도시하는 평면 형상을 채용하고 또한 비 W2/W1이 0.05, 0.1, 0.25인 경우, 프리 강자성층(4)에 도 7의 (b)에 도시하는 평면 형상을 채용하고 또한 비 W2/W1이 0.25인 경우 및 프리 강자성층(4)에 도 7의 (c)에 도시하는 평면 형상을 채용하고 또한 비 W2/W1이 0.05, 0.25인 경우에는 제2 부분(4b)을 형성함에 따른 보자력의 증대는 매우 작다. 이와 같이, 프리 강자성층(4)에 도 7의 (a) 내지 도 7의 (d)에 도시하 는 구조를 채용한 경우, 보자력의 대폭적인 증대를 수반하지 않고, 각형비 Mr/Ms을 현저히 향상시킬 수 있다.
또한, 프리 강자성층(4)에 도 7의 (a) 내지 도 7의 7(d)에 도시하는 구조를 채용한 경우, 보자력의 변동을 억제하는 것이 가능하다. 이에 대해서는, 도 10의 (a) 및 도 10의 (b)를 참조하여 설명하기로 한다.
도 10의 (a) 및 도 10의 (b)는 외부 자장을 인가하지 않을 때의 프리 강자성층의 자구의 모습을 개략적으로 도시하는 도면이다. 도 10의 (a)는 도 7의 (a)에 도시하는 프리 강자성층(4)의 자구를 마이크로 마그네틱스에 기초하여 계산한 결과를 나타내고 있다. 또한, 도 10의 (b)는 도 7의 (f)에 도시하는 프리 강자성층(4)의 자구를 마이크로 마그네틱스에 기초하여 계산한 결과를 나타내고 있다. 또, 도 10의 (a) 및 도 10의 (b)에서 화살표는 자화의 방향을 나타내고 있다.
도 10의 (a)에서는, 자화의 방향은 프리 강자성층(4)의 윤곽을 따라 완만하게 변화하고 있으며, 평균적으로는 거의 정방형의 대각선 방향을 향하고 있다. 또한, 도 10의 (b)에서는, 자화가 평균적인 방향은 겨우 y축 방향(도 10 중, 세로 방향)으로부터 기울어져 있지만, 각각은 거의 동일한 방향을 향하고 있다. 즉, 도 10의 (a) 및 도 10의 (b)에 도시한 어느 하나의 상태에도, 프리 강자성층(4)은 거의 단일의 자구로 구성되어 있다고 생각된다.
표 1을 참조하면, 비 W2/W1 및 비 W3/W1의 쌍방이 일정(=0.25)한 조건 하에서는, 프리 강자성층(4)에 도 7의 (e) 내지 도 7의 (g)에 도시하는 구조를 채용한 경 우, 보자력은 48.7 내지 116.0Oe의 범위 내에서 변동되고 있다. 이에 대하여, 프리 강자성층(4)에 도 7의 (a) 내지 도 7의 (c)에 도시하는 구조를 채용한 경우, 비 W2/W1이 일정(=0.25)한 조건 하에서의 보자력의 변동은 47.0 내지 79.2Oe의 범위 내에 억제되고 있다. 따라서, 프리 강자성층(4)에 도 7의 (a) 내지 도 7의 (d)에 도시하는 구조를 채용한 경우, 패터닝 시에 프리 강자성층(4)의 형상으로 변동이 생겼다고 해도, 보자력이 변동되는 것을 억제할 수 있다.
(예 2)
본 예에서는, 도 7의 (a) 내지 도 7의 (h)에 도시하는 평면 형상의 프리 강자성층(4)의 자화 용이축을 x 방향으로 한 것 이외에는 예 1에서 설명한 것과 마찬가지 조건으로 시뮬레이션을 행하였다. 또한, 그와 같은 프리 강자성층(4)을 갖는 자기 저항 효과 소자(1)는 비교예에 해당한다.
도 11은 도 7의 (a) 내지 도 7의 (h)에 도시한 형상을 갖고 또한 자화 용이축을 x 방향으로 한 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프이다. 도 11 중, 횡축은 프리 강자성층(4)의 보자력 Hc를 나타내고 있고, 종축은 그 각형비 Mr/Ms을 나타내고 있다. 또한 도면 중, "Normal"은 프리 강자성층(4)의 평면 형상이 정방형인 경우에 얻어진 데이터를 나타내고 있다. 또, 도 11에 대응한 데이터를 이하의 표 2에 도시한다.
Figure 112003011139439-pat00002
도 11 및 표 2에서 알 수 있듯이, 자화 용이축을 x 방향으로 하면, 제2 부분(4b)을 형성한 경우, 프리 강자성층(4)의 평면 형상이 정방형인 경우에 비하여, 각형비 Mr/Ms은 저하하는 경향에 있다. 더구나, 각형비 Mr/Ms 은 제2 부분(4b)의 크기나 형상에 의존하여 크게 변동되고 있다. 즉, 자화 용이축을 x 방향으로 한 경우, 높은 각형비 Mr/Ms을 안정적으로 얻는 것은 곤란하다.
(예 3)
본 예에서는 프리 강자성층(4)의 재료에 CoFe를 사용한 것 이외에는 예 1에 서 설명한 것과 마찬가지의 조건으로 시뮬레이션을 행하였다.
도 12는 도 7의 (a) 내지 도 7의 (h)에 도시하는 형상을 갖고 또한 CoFe를 자성 재료로서 사용한 프리 강자성층에 대하여 얻어진 데이터를 나타내는 그래프이다. 도 12 중, 횡축은 프리 강자성층(4)의 보자력 Hc를 나타내고 있고, 종축은 그 각형비 Mr/Ms을 나타내고 있다. 또한, 도 12 중, "Normal"은 프리 강자성층(4)의 평면 형상이 정방형인 경우에 얻어진 데이터를 나타내고 있다. 또, 도 12에 대응한 데이터를 이하의 표 3에 도시한다.
Figure 112003011139439-pat00003
도 12 및 표 3에서 알 수 있듯이, 프리 강자성층(4)의 재료로서 CoFe를 사용 한 경우라도, NiFe를 사용한 경우와 마찬가지의 결과가 얻어졌다. 즉, 프리 강자성층(4)에 도 7의 (a) 내지 도 7의 (d)에 도시하는 평면 형상을 채용한 경우, 보자력 Hc의 대폭적인 증대를 수반하지 않고 각형비 Mr/Ms을 향상시킬 수 있고, 또 제2 부분(4b)의 형상의 변동에 기인하여 보자력 Hc나 각형비 Mr/Ms이 크게 변동되지 않는다.
상기한 예 1 내지 예 3에서는, 프리 강자성층(4)의 재료로서 NiFe 및 CoFe를 사용한 경우에 대해 설명하였지만, 프리 강자성층(4)의 재료는 이들에 한정되는 것은 아니다. 예를 들면, 프리 강자성층(4)의 재료로서, Fe, Ni, Co 등의 금속이나 이들의 합금 및 Fe2O3이나 LaMnO3 등의 산화물 자성체 등을 사용할 수 있다. 또한, 프리 강자성층(4)은 단층 구조를 가져도 되며 적층 구조를 가져도 된다. 프리 강자성층(4)에 적층 구조를 채용하는 경우, 복수종의 자성층을 적층해도 되고, 혹은 비자성 금속층이나 유전체층 혹은 절연층과 자성층을 교대로 적층해도 된다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
본 발명에 따르면, 대용량 메모리 등에 요구되는 고밀도화 및 고집적화에 유리한 자기 저항 효과 소자 및 자기 메모리를 제공할 수 있다.

Claims (23)

  1. 자기 저항 효과 소자로서,
    자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고,
    상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은, 평행사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 각각 돌출된 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 돌출한 한쌍의 제3 부분을 포함하고,
    상기 프리 강자성층의 상기 형상은, 상기 제1 부분의 중심을 지나고 또한 상기 주방향에 평행한 직선에 대하여 비대칭이며,
    상기 프리 강자성층의 자화 용이축은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하고, 상기 제2 방향은 상기 제2 부분의 윤곽끼리를 연결하는 가장 긴 선분에 실질적으로 평행하는 것을 특징으로 하는 자기 저항 효과 소자.
  2. 제1항에 있어서,
    상기 제1 핀 강자성층의 상기 자화의 방향은 상기 예각에 의해 규정되는 상기 범위 내에 있는 것을 특징으로 하는 자기 저항 효과 소자.
  3. 제1항에 있어서,
    상기 자장의 인가 시에 자화의 방향이 유지되는 제2 핀 강자성층과, 상기 프리 강자성층과 상기 제2 핀 강자성층 사이에 개재한 제2 비자성층을 더 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  4. 제1항에 있어서,
    상기 제1 부분의 형상은 정방형 또는 장방형인 것을 특징으로 하는 자기 저항 효과 소자.
  5. 제1항에 있어서,
    상기 제2 부분은 상기 제1 부분의 중심을 지나고 또한 상기 프리 강자성층의 주면에 수직인 2회 회전축에 대하여 회전 대칭인 것을 특징으로 하는 자기 저항 효과 소자.
  6. 제1항에 있어서,
    상기 제2 부분 각각의 형상은 삼각형, 반원형, 정방형, 및 장방형 중 어느 하나인 것을 특징으로 하는 자기 저항 효과 소자.
  7. 제1항에 있어서,
    상기 프리 강자성층의 상기 형상은 상기 제1 부분 및 상기 제2 부분만을 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  8. 자기 메모리로서,
    워드선;
    상기 워드선과 교차하는 비트선; 및
    상기 워드선과 상기 비트선의 교차부 또는 그 근방에 제1항에 기재된 자기 저항 효과 소자를 배치하여 이루어진 메모리 셀
    을 포함하는 것을 특징으로 하는 자기 메모리.
  9. 제8항에 있어서,
    상기 제1 핀 강자성층의 상기 자화의 방향은 상기 예각에 의해 규정되는 상기 범위 내에 있는 것을 특징으로 하는 자기 메모리.
  10. 제8항에 있어서,
    상기 자기 저항 효과 소자는,
    상기 자장의 인가 시에 자화의 방향이 유지되는 제2 핀 강자성층과, 상기 프리 강자성층과 상기 제2 핀 강자성층 사이에 개재한 제2 비자성층을 더 포함하는 것을 특징으로 하는 자기 메모리.
  11. 제8항에 있어서,
    상기 제1 부분은 정방형 또는 장방형의 형상을 갖고 있는 것을 특징으로 하는 자기 메모리.
  12. 제8항에 있어서,
    상기 제2 부분의 한쪽은 상기 제2 부분의 다른쪽에 대하여, 상기 제1 부분의 중심을 지나고 또한 상기 프리 강자성층의 주면에 수직인 축을 2회 회전축으로 한 회전 대칭의 관계에 있는 것을 특징으로 하는 자기 메모리.
  13. 제8항에 있어서,
    상기 제2 부분 각각은, 삼각형, 반원형, 정방형, 및 장방형 중 어느 하나의 형상을 갖고 있는 것을 특징으로 하는 자기 메모리.
  14. 제8항에 있어서,
    상기 프리 강자성층의 상기 형상은 상기 제1 부분 및 상기 제2 부분만을 포함하는 것을 특징으로 하는 자기 메모리.
  15. 자기 저항 효과 소자로서,
    자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고,
    상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은, 제1 대변이 서로 평행하고 또한 제2 대변이 서로 평행한 사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제2 대변에 평행한 방향으로 각각 연장하고 또한 상기 제1 대변에 평행한 방향의 최대 폭이 상기 제1 대변의 길이보다 좁은 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제2 대변에 평행한 방향으로, 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 연장된 한쌍의 제3 부분을 포함하고,
    상기 프리 강자성층의 상기 형상은 상기 제1 부분의 중심을 지나고 또한 상기 제2 대변에 평행한 직선에 대하여 비대칭이고,
    상기 프리 강자성층의 자화 용이축은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 제2 대변에 실질적으로 평행하며, 상기 제2 방향은 상기 제2 부분의 윤곽끼리를 연결하는 가장 긴 선분에 실질적으로 평행한 것을 특징으로 하는 자기 저항 효과 소자.
  16. 제15항에 있어서,
    상기 제1 핀 강자성층의 상기 자화의 방향은 상기 예각에 의해 규정되는 상기 범위 내에 있는 것을 특징으로 하는 자기 저항 효과 소자.
  17. 제15항에 있어서,
    상기 자장의 인가 시에 자화의 방향이 유지되는 제2 핀 강자성층과, 상기 프리 강자성층과 상기 제2 핀 강자성층 사이에 개재한 제2 비자성층을 더 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  18. 자기 메모리로서,
    워드선;
    상기 워드선과 교차하는 비트선; 및
    상기 워드선과 상기 비트선의 교차부 또는 그 근방에 제15항에 기재된 자기 저항 효과 소자를 배치하여 이루어진 메모리 셀
    을 포함하는 것을 특징으로 하는 자기 메모리.
  19. 자기 저항 효과 소자로서,
    자장 인가 시에 그 자화의 방향을 유지하는 제1 핀 강자성층과, 상기 제1 핀 강자성층에 대향하고 또한 상기 자장의 인가 시에 그 자화의 방향을 변화시킬 수 있는 프리 강자성층과, 상기 제1 핀 강자성층과 상기 프리 강자성층 사이에 개재한 제1 비자성층을 포함하고,
    상기 프리 강자성층의 그 주면에 대하여 수직으로 관찰한 형상은, 평행사변형의 윤곽을 갖는 제1 부분과, 상기 제1 부분의 한쌍의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 각각 돌출된 한쌍의 제2 부분과, 상기 제1 부분의 한쌍의 다른 쪽의 대각부로부터 상기 제1 부분의 한쌍의 대변에 평행한 주방향으로 상기 제2 부분과 이격되고, 또한 상기 제2 부분보다 소면적으로 각각 돌출한 한쌍의 제3 부분을 포함하고,
    상기 프리 강자성층의 상기 형상은, 상기 제1 부분의 중심을 지나고 또한 상기 주방향에 평행한 직선에 대하여 비대칭이며,
    상기 제1 핀 강자성층의 상기 자화의 방향은 제1 방향이 제2 방향에 대하여 이루는 예각에 의해 규정되는 범위 내에 있으며, 상기 제1 방향은 상기 주방향에 실질적으로 평행하며, 상기 제2 방향은 상기 제2 부분의 윤곽끼리를 연결하는 가장 긴 선분에 실질적으로 평행한 것을 특징으로 하는 자기 저항 효과 소자.
  20. 자기 메모리로서,
    워드선;
    상기 워드선과 교차하는 비트선; 및
    상기 워드선과 상기 비트선의 교차부 또는 그 근방에 제19항에 기재된 자기 저항 효과 소자를 배치하여 이루어진 메모리 셀
    을 포함하는 것을 특징으로 하는 자기 메모리.
  21. 제1, 15, 또는 19항 중 어느 한 항에 있어서,
    상기 제2 부분의 길이 L2와 상기 제3 부분의 길이 L3과의 비 L3/L2가 0.6~0.7인 것을 특징으로 하는 자기 저항 효과 소자.
  22. 제1, 15, 또는 19항 중 어느 한 항에 있어서,
    상기 제2 부분의 최대폭 W2와 상기 제3 부분의 최대폭 W3과의 비 W3/W2가 0.5~0.7인 것을 특징으로 하는 자기 저항 효과 소자.
  23. 제1, 15, 또는 19항 중 어느 한 항에 있어서,
    상기 제2 부분의 길이 L2와 상기 제3 부분의 길이 L3과의 비 L3/L2가 0.6~0.7이고, 또한, 상기 제2 부분의 최대폭 W2와 상기 제3 부분의 최대폭 W3과의 비 W3/W2가 0.5~0.7인 것을 특징으로 하는 자기 저항 효과 소자.
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Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736483B2 (ja) * 2002-03-20 2006-01-18 ソニー株式会社 強磁性トンネル接合素子を用いた磁気記憶装置
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7911832B2 (en) * 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US20050141148A1 (en) * 2003-12-02 2005-06-30 Kabushiki Kaisha Toshiba Magnetic memory
JP2005317739A (ja) * 2004-04-28 2005-11-10 Toshiba Corp 磁気記憶装置およびその製造方法
US20060101111A1 (en) * 2004-10-05 2006-05-11 Csi Technology, Inc. Method and apparatus transferring arbitrary binary data over a fieldbus network
JP4594694B2 (ja) * 2004-10-08 2010-12-08 株式会社東芝 磁気抵抗効果素子
US7355884B2 (en) * 2004-10-08 2008-04-08 Kabushiki Kaisha Toshiba Magnetoresistive element
US7599156B2 (en) * 2004-10-08 2009-10-06 Kabushiki Kaisha Toshiba Magnetoresistive element having specially shaped ferromagnetic layer
WO2006092849A1 (ja) * 2005-03-01 2006-09-08 Fujitsu Limited 磁気抵抗効果素子及び磁気メモリ装置
JP2007027415A (ja) * 2005-07-15 2007-02-01 Toshiba Corp 磁気記憶装置
US20070019337A1 (en) * 2005-07-19 2007-01-25 Dmytro Apalkov Magnetic elements having improved switching characteristics and magnetic memory devices using the magnetic elements
US7230845B1 (en) * 2005-07-29 2007-06-12 Grandis, Inc. Magnetic devices having a hard bias field and magnetic memory devices using the magnetic devices
JP4557841B2 (ja) * 2005-08-30 2010-10-06 株式会社東芝 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリのデータ書き込み方法、および、磁気ランダムアクセスメモリの製造方法
US20070187785A1 (en) * 2006-02-16 2007-08-16 Chien-Chung Hung Magnetic memory cell and manufacturing method thereof
WO2008047536A1 (fr) * 2006-10-16 2008-04-24 Nec Corporation Cellule mémoire magnétique et mémoire vive magnétique
US8675399B2 (en) * 2007-02-23 2014-03-18 Nec Corporation Magnetic unit and magnetic storage device
JPWO2008146610A1 (ja) * 2007-05-28 2010-08-19 日本電気株式会社 磁性体記憶装置
JP4724871B2 (ja) * 2007-10-12 2011-07-13 キヤノンアネルバ株式会社 磁気抵抗素子を用いた増幅装置
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
KR101473516B1 (ko) * 2008-06-24 2014-12-16 후지 덴키 가부시키가이샤 스핀 밸브 소자 및 기억 장치
EP2306510B1 (en) * 2008-06-25 2013-01-23 Fuji Electric Co., Ltd. Magnetic memory element and its driving method and nonvolatile memory device
JP5441024B2 (ja) * 2008-12-15 2014-03-12 ルネサスエレクトロニクス株式会社 磁気記憶装置
US8279662B2 (en) * 2010-11-11 2012-10-02 Seagate Technology Llc Multi-bit magnetic memory with independently programmable free layer domains
CN102148327A (zh) * 2010-12-31 2011-08-10 钱正洪 小磁滞自旋阀磁敏电阻
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
FR3031622B1 (fr) * 2015-01-14 2018-02-16 Centre National De La Recherche Scientifique Point memoire magnetique
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0326749B1 (en) 1988-02-05 1994-03-09 Seagate Technology International Magneto-resistive sensor element
JPH0818120A (ja) * 1994-06-30 1996-01-19 Yamaha Corp 磁気抵抗素子
US5757695A (en) 1997-02-05 1998-05-26 Motorola, Inc. Mram with aligned magnetic vectors
US6005800A (en) 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
US6104633A (en) 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
JP2002280637A (ja) 2001-03-16 2002-09-27 Toshiba Corp 磁気抵抗効果素子、その製造方法、磁気ランダムアクセスメモリ、携帯端末装置、磁気ヘッド及び磁気再生装置
JP2003163330A (ja) 2001-11-27 2003-06-06 Toshiba Corp 磁気メモリ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4731757A (en) * 1986-06-27 1988-03-15 Honeywell Inc. Magnetoresistive memory including thin film storage cells having tapered ends
US5748524A (en) * 1996-09-23 1998-05-05 Motorola, Inc. MRAM with pinned ends
US6072717A (en) 1998-09-04 2000-06-06 Hewlett Packard Stabilized magnetic memory cell
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
EP1115164B1 (en) * 2000-01-07 2005-05-25 Sharp Kabushiki Kaisha Magnetoresistive device and magnetic memory using the same
US6205053B1 (en) * 2000-06-20 2001-03-20 Hewlett-Packard Company Magnetically stable magnetoresistive memory element

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0326749B1 (en) 1988-02-05 1994-03-09 Seagate Technology International Magneto-resistive sensor element
JPH0818120A (ja) * 1994-06-30 1996-01-19 Yamaha Corp 磁気抵抗素子
US5757695A (en) 1997-02-05 1998-05-26 Motorola, Inc. Mram with aligned magnetic vectors
US6104633A (en) 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
US6005800A (en) 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
JP2002280637A (ja) 2001-03-16 2002-09-27 Toshiba Corp 磁気抵抗効果素子、その製造方法、磁気ランダムアクセスメモリ、携帯端末装置、磁気ヘッド及び磁気再生装置
JP2003163330A (ja) 2001-11-27 2003-06-06 Toshiba Corp 磁気メモリ

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