KR100779886B1 - 개선된 전원 제거비 특성 및 협응답 대역을 갖는 전압조정기 - Google Patents

개선된 전원 제거비 특성 및 협응답 대역을 갖는 전압조정기 Download PDF

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Abstract

전압 조정기에서, 기준 전압 생성 회로 (1) 는 기준 전압 (VREF) 을 생성한다. 구동 트랜지스터 (5) 는 제 1 전원 단자 (VCC) 와 출력 단자 (OUT) 사이에 접속되며 제어 단자를 가진다. 전압 분할기 (3 및 4) 는 출력 단자와 제 1 전원 단자에서의 전압 사이의 중간 전압인 피드백 전압 (VFB) 을 생성한다. 차동 증폭기 (2) 는 전압 분할기의 피드백 전압과 기준 전압에 따라 에러 전압 (VER) 을 생성하여 구동 트랜지스터의 제어 단자로 이를 송신한다. 발진 방지 커패시터 (6) 는 구동 트랜지스터의 제어 단자와 출력 단자 사이에 접속된다. 커패시터 (7) 는 제 1 전원 단자와 차동 증폭기의 제 1 입력 사이에 접속된다.
전압 조정기, 피드백 전압, PSRR

Description

개선된 전원 제거비 특성 및 협응답 대역을 갖는 전압 조정기{VOLTAGE REGULATOR WITH IMPROVED POWER SUPPLY REJECTION RATIO CHARACTERISTICS AND NARROW RESPONSE BAND}
도 1은 제 1 종래 기술의 전압 조정기를 도시하는 회로도.
도 2a는 차동 증폭기의 회로 전류가 상대적으로 작고 발진 방지 커패시터의 커패시턴스가 상대적으로 큰 도 1의 전압 조정기의 이득 특성을 도시하는 그래프.
도 2b는 차동 증폭기의 회로 전류가 상대적으로 작고 발진 방지 커패시터의 커패시턴스가 상대적으로 큰 도 1의 전압 조정기의 PSRR 특성을 도시하는 그래프.
도 3a는 차동 증폭기의 회로 전류가 상대적으로 크거나 발진 방지 커패시터의 커패시턴스가 상대적으로 작은 도 1의 전압 조정기의 이득 특성을 도시하는 그래프.
도 3b는 차동 증폭기의 회로 전류가 상대적으로 크거나 발진 방지 커패시터의 커패시턴스가 상대적으로 작은 도 1의 전압 조정기의 PSRR 특성을 도시하는 그래프.
도 4는 제 2 종래 기술의 전압 조정기를 도시하는 회로도.
도 5는 본 발명에 따른 전압 조정기의 제 1 실시형태를 도시하는 회로도.
도 6a는 차동 증폭기의 회로 전류가 상대적으로 작고 발진 방지 커패시터의 커패시턴스가 상대적으로 큰 도 5의 전압 조정기의 이득 특성을 도시하는 그래프.
도 6b는 차동 증폭기의 회로 전류가 상대적으로 작고 발진 방지 커패시터의 커패시턴스가 상대적으로 큰 도 5의 전압 조정기의 PSRR 특성을 도시하는 그래프.
도 7은 본 발명에 따른 전압 조정기의 제 2 실시형태를 도시하는 회로도.
도 8은 본 발명에 따른 전압 조정기의 제 3 실시형태를 도시하는 회로도.
도 9는 본 발명에 따른 전압 조정기의 제 4 실시형태를 도시하는 회로도.
도 10은 도 5의 전압 조정기의 변형을 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기준 전압 생성 회로 2 : 차동 증폭기
3, 4 : 전압 분할기 5: 구동 트랜지스터
6 : 발진 방지 커패시터 7 : 커패시터
10, 20, 30, 40, 100, 200 : 전압 조정기
11 : 외부 커패시터 12 : 외부 부하
21-1, 21-2, 21-3 : 커패시터 22-1, 22-2, 22-3 : 스위치
23, 33, 42 : 제어 회로 41 : 가변 커패시터
221, 331, 421 : 트랜지스터 222, 332, 422 : 저항
233, 234 : 비교기 235 : 논리 회로
333 : A/D 변환기
본 발명은 협응답 대역을 유지하면서 개선된 전원 제거비 (Power Supply Rejection Ratio : PSRR) 특성을 갖는 전압 조정기에 관한 것이다.
전압 조정기는 크기 및 전력 소모 모두가 작게될 필요가 있는 이동 전화 세트 또는 전자 노트북과 같은 이동국에 통합되었다.
제 1 종래 기술의 전압 조정기 (일본국특허공개공보 평10-260741 호의 도 2 참조) 에서, 기준 전압 생성 회로는 기준 전압을 생성한다. 구동 트랜지스터가 전원 단자와 출력 단자 사이에 접속되며 제어 단자를 갖는다. 전압 분할기는 출력 단자와 접지 단자에서의 전압 사이의 중간 전압인 피드백 전압을 생성한다. 차동 증폭기는 전압 분할기의 피드백 전압 및 기준 전압에 따라 에러 전압을 생성하고 그것을 구동 트랜지스터의 제어 단자로 송신한다. 발진 방지 커패시터가 구동 트랜지스터의 제어 단자와 출력 단자 사이에 접속된다. 이것은 나중에 상세히 설명한다.
전술한 제 1 종래 기술의 전압 조정기에서, 차동 증폭기의 회로 전류가 상대적으로 작고 발진 방지 커패시터의 커패시턴스가 상대적으로 크기 때문에, 응답 대역이 매우 좁아서 동작이 안정적이다. 그러나, 소정의 값보다 더 높은 고주파수 잡음이 전원 전압에 인가되면, PSRR 특성이 급속하게 저하되어서, 고주파수 잡음이 네거티브 피드백 제어에 의해 보상될 수 없다. 그 결과, 이러한 고주파수 잡음이 출력 단자에 나타난다.
전술한 제 1 종래 기술의 전압 조정기에서, 고주파수에서 PSRR 특성을 개선 시키기 위해, 차동 증폭기의 회로 전류를 증가시키는 것이 하나의 접근방식이고, 발진 방지 커패시터의 커패시턴스를 감소시키는 것이 다른 접근방식이다. 그러나, 이러한 경우에, 응답 대역 또한 확장되어서, 동작이 안정하지 않을 수 있다. 또한, 전자의 접근방식은 전력 소모를 증가시킨다.
제 2 종래 기술의 전압 조정기 (일본국특허공개공보 제 2001-159922 호 참조) 에서, 차동 증폭기 (연산 증폭기) 가 전술한 제 1 종래 기술의 전압 조정기의 소자에 추가된다. 이것 또한 나중에 상세히 설명한다. 그 결과, 차동 증폭기에 의해 형성된 차동 증폭기 섹션의 증폭이 증가되어 PSRR 특성을 개선시킨다.
그러나, 전술한 제 2 종래 기술의 전압 조정기에서도, 응답 대역이 확장되게 된다. 또한, 차동 증폭기 (연산 증폭기) 의 수가 증가되기 때문에, 전력 소모가 증가되어 회로 크기가 증가된다.
본 발명의 목적은 협응답 대역을 유지하면서 개선된 PSRR 특성을 가지며, 크기 및 전력 소모 모두에서 작아질 필요가 있는 이동국에 통합될 수 있는 전압 조정기를 제공하는 것이다.
본 발명에 따르면, 전압 조정기에서, 기준 전압 생성 회로는 기준 전압을 생성한다. 구동 트랜지스터가 제 1 전원 단자와 출력 단자 사이에 접속되며 제어 단자를 갖는다. 전압 분할기는 출력 단자 및 제 1 전원 단자에서의 전압 사이의 중간 전압인 피드백 전압을 생성한다. 차동 증폭기는 전압 분할기의 피드백 전압과 기준 전압에 따라 에러 전압을 생성하고, 그것을 구동 트랜지스터의 제어 단자로 송신한다. 발진 방지 커패시터가 구동 트랜지스터의 제어 단자와 출력 단자 사이에 접속된다. 커패시터는 제 1 전원 단자와 차동 증폭기의 제 1 입력 사이에 접속된다.
커패시터는 차동 증폭기 및 구동 트랜지스터의 네거티브 피드백 제어에 의해 형성되는 응답 대역에 의해 결정되는 소정의 값보다 높은 고주파수 잡음을 통과시킨다. 따라서, 커패시터는 이러한 고주파수 잡음을 네거티브 피드백 제어로 통과시켜서 PSRR 특성을 개선시킨다. 커패시터가 네거티브 피드백 제어 내에 있지 않기 때문에, 커패시터는 네거티브 피드백 제어의 응답 대역을 확장시키지 않는다.
본 발명은 첨부한 도면을 참조하여, 종래 기술과 비교할 때, 아래에 설명하는 상세한 설명으로부터 더욱 명백하게 이해될 것이다.
바람직한 실시형태를 설명하기 이전에, 종래 기술의 전압 조정기를 도 1, 2a, 2b, 3a, 3b 및 4를 참조하여 설명한다.
제 1 종래 기술의 전압 조정기 (100) (일본국특허공개공보 평10-260741 호의 도 2 참조) 를 도시하는 도 1에서, 기준 전압 생성 회로 (1) 는 기준 전압 (VREF) 을 생성하고, 저항 (3 및 4) 에 의해 형성되는 전압 분할기로부터의 피드백 전압 (VFB) 을 포지티브 입력에서 수신하는 차동 증폭기 (연산 증폭기) 의 네거티브 입력으로 그 기준 전압 (VREF) 을 인가한다.
회로 전류가 상대적으로 작은 차동 증폭기 (2) 는 피드백 전압 (VFB) 과 기준 전압 (VREF) 사이의 차이에 따라 에러 전압 (VER) 을 생성하고, 구동 P-채널 MOS 트랜지스터 (5) 의 게이트로 그 에러 전압 (VER) 을 인가한다. 그 결과, 구동 P-채널 MOS 트랜지스터 (5) 는 드레인, 즉 출력 단자 (OUT) 에서의 출력 전압 (VOUT) 을 생성한다.
커패시턴스가 상대적으로 큰 발진 방지 커패시터 (6) 가 구동 P-채널 MOS 트랜지스터 (5) 의 게이트와 드레인 사이에 접속된다.
외부 커패시터 (11) 및 외부 부하 (12) 가 출력 단자 (OUT) 에 접속된다.
전원 전압 (VCC) 및 접지 전압 (GND) 은 구동 P-채널 MOS 트랜지스터 (5) 및 저항 (3 및 4) 이 직렬로 접속되는 단자 (T1, T2) 에 각각 인가된다.
도 1에서, 네거티브 피드백 제어가 수행되어, 즉 출력 전압 (VOUT) 이 피드백 전압 (VFB) 으로서 차동 증폭기 (2) 를 경유하여 구동 P-채널 MOS 트랜지스터 (5) 로 피드백되어, 출력 전압 (VOUT) 의 변동이 억제될 수 있다.
또한, 발진 방지 커패시터 (6) 가 제공되기 때문에, 소정의 값 (f1) 보다 더 낮은 저주파수 잡음이 전원 전압 (VCC) 에 인가되는 경우에도, 도 1의 전압 조정기 (100) 의 이득 특성을 도시하는 도 2a의 X1로 표시된 개방루프 이득 A0에서 이득이 유지되고, 도 1의 전압 조정기 (100) 의 이득 특성을 도시하는 도 2b의 X1로 표시 된 바와 같이 전원 제거비 (PSRR) 는 저하되지 않는다.
도 1 의 전압 조정기 (100) 에서, 차동 증폭기 (2) 의 회로 전류는 상대적으로 작고 발진 방지 커패시터 (6) 의 커패시턴스는 상대적으로 크기 때문에, 도 2a의 X1로 표시된 응답 대역이 매우 좁아서 동작은 안정적이다. 그러나, 주파수 (f1) 보다 더 높은 고주파수 잡음이 전원 전압 (VCC) 에 인가되면, 이득은 도 2a의 X2로 표시된 바와 같이 감소하고, 동시에 PSRR 특성은 도 2b의 X2로 표시된 바와 같이 급속하게 저하되어서, 이러한 고주파수 잡음은 네거티브 피드백 제어에 의해 보상될 수 없다. 그 결과, 이러한 고주파수 잡음이 출력 단자 (OUT) 에서 나타날 것이다.
도 1의 전압 조정기 (100) 에서, 도 3b의 X1'로 표시된 고주파수에서의 PSRR 특성을 개선시키기 위해, 차동 증폭기 (2) 의 회로 전류를 증가시키는 것이 하나의 접근방식이고, 발진 방지 커패시터 (6) 의 커패시턴스를 감소시키는 것이 다른 접근방식이다. 그러나, 이 경우, 응답 대역이 또한 도 3a의 X1'로 표시된 바와 같이 확장되어, 동작이 불안정할 것이다. 또한, 전자의 접근방식은 전력 소모를 증가시킬 것이다.
제 2 종래 기술의 전압 조정기 (일본국특허공개공보 제 2001-159922 호 참조) 를 도시하는 도 4에서, 전압 조정기 (200) 는 도 1 의 전압 조정기 (100) 에 추가하여 차동 증폭기 (연산 증폭기) (21 및 22) 를 포함한다. 그 결과, 차동 증폭부의 증폭이 증가되어 도 3b에 도시된 바와 같이 PSRR을 개선시킨다. 이러 한 경우에도, 응답 대역은 도 3a에 도시된 바와 같이 확장될 것이다. 또한, 차동 증폭기 (연산 증폭기) 의 수가 증가되기 때문에, 전력 소모가 증가되고 회로 크기가 증가될 것이다.
본 발명에 따른 전압 조정기의 제 1 실시형태를 도시하는 도 5에서, 전압 조정기 (10) 는 도 1의 전압 조정기 (100) 에 추가하여 커패시터 (7) 를 포함한다.
도 5의 전압 조정기 (10) 의 이득 특성은 응답 대역이 발진 방지 커패시터 (6) 에 의해 제한되는 도 6a에 도시된 바와 같다. 발진 방지 커패시터 (6) 의 커패시턴스는 상대적으로 크기 때문에, 응답 대역에 의해 규정되는 상위 주파수 (F1) 는 예를 들어 80Hz임을 유의해야 한다. 따라서, 주파수 (f1) 보다 더 낮은 저주파수 잡음이 전원 전압 (VCC) 에 인가되면, 피드백 전압 (VFB) 을 사용하는 네거티브 전압 제어가 저주파수 잡음을 보상하기 위해 수행되어, 출력 전압 (VOUT) 은 저주파수 잡음에 의해 영향받지 않는다.
반면, 커패시터 (7) 의 커패시턴스가 결정되어 전원 전압 (VCC) 에 인가되는 주파수 (f1) 보다 더 높은 고주파수 잡음을 피드백 전압 (VFB) 을 수신하는 차동 증폭기 (2) 의 입력으로 통과시킨다. 따라서, 커패시터 (7) 는 도 6a에 도시된 바와 같이, 이득 특성에 영향을 주지 않지만, 커패시터 (7) 는 PSRR이 주파수 (f1) 보다 더 높은 500Hz와 같은 주파수 (f2) 로 증가되도록 개시되는 도 6b에 도시된 바와 같이 PSRR 특성에 영향을 주어, 즉 PSRR 특성을 개선시킨다.
그 결과, 주파수 (f1) 보다 더 높은 주파수를 가지는 고주파수 잡음이 전원 전압 (VCC) 에 인가되면, 이러한 잡음은 피드백 전압 (VFB) 에 중첩되고, 차동 증폭기 (2) 로 피드백되어 고주파수 잡음이 보상된다.
도 5의 전압 조정기 (10) 에서, 차동 증폭기 (2) 의 회로 전류는 상대적으로 작기 때문에, 전력 소모는 작다.
따라서, 단지 커패시터 (7) 가 도 1의 전압 조정기 (100) 에 추가되기 때문에, 도 5의 전압 조정기 (10) 는 크기면에서 크지 않다.
도 5의 전압 조정기 (10) 에서, 외부 부하 (12) 의 저항값이 변경되는 경우, 구동 P-채널 MOS 트랜지스터 (5) 의 이득도 또한 변경되어, 도 6a의 주파수 (f1) 에 의해 규정되는 응답 대역은 변경된다. 즉, 외부 부하 (12) 의 저항값이 작을수록 도 6a의 주파수 (f1) 는 더 커진다. 따라서, 커패시터 (7) 의 커패시턴스가 다음의 제 2, 제 3 및 제 4 실시형태에 의해 실현되는 외부 저항 (12) 에 따라 변경되는 것이 바람직하다.
본 발명에 따른 전압 조정기의 제 2 실시형태를 도시하는 도 7에서, 전압 조정기 (20) 는 P-채널 MOS 트랜지스터 (22-1, 22-2 및 22-3) 에 의해 형성되는 스위치와 각각 연결된 커패시터 (21-1, 21-2 및 21-3), 및 도 5의 전압 조정기 (10) 의 커패시터 (7) 를 대신하는 제어 회로 (23) 를 포함한다. 이 경우, 커패시터 (21-1, 21-2 및 21-3) 의 커패시턴스 (C1, C2 및 C3) 는 서로 상이하여, 즉, C1 < C2 < C3 이다.
제어 회로 (23) 는, 외부 부하 (12) 의 저항값에 따라 구동 P-채널 MOS 트랜지스터 (5) 의 소스-투-게이트 전압을 검출하기 위한 P-채널 MOS 트랜지스터 (231) 에 의해 형성되는 전압 검출기, P-채널 MOS 트랜지스터 (231) 의 드레인에 접속되는 저항 (232), P-채널 MOS 트랜지스터 (231) 와 저항 (232) 사이의 전압과 기준 전압 (VR1 및 VR2) 을 비교하기 위한 비교기 (233 및 234) 및 게이트 회로 (235) 로 구성된다. 그 결과, V1 < VR1 인 경우, 스위치 P-채널 MOS 트랜지스터 (22-1) 는 턴온되어 커패시터 (21-1) 를 선택한다. 또한, VR1
Figure 112005022804791-pat00001
V1 < VR2 인 경우, 스위치 (P-채널 MOS 트랜지스터) (22-2) 는 턴온되어 커패시터 (21-2) 를 선택한다. 또한, V1
Figure 112005022804791-pat00002
VR2 인 경우, 스위치 (P-채널 MOS 트랜지스터) (22-3) 는 턴온되어 커패시터 (21-3) 를 선택한다.
본 발명에 따른 전압 조정기의 제 3 실시형태를 도시하는 도 8에서, 전압 조정기 (30) 는 스위치 (P-채널 MOS 트랜지스터) (32-1, 32-2 및 32-3) 와 각각 연결된, 커패시턴스가 C0 : 2C0 : 4C0 인 커패시터 (31-1, 31-2 및 31-3), 및 도 5의 전압 조정기 (10) 의 커패시터 (7) 를 대신하는 제어 회로 (33) 를 포함한다.
제어 회로 (33) 는 부하 (12) 의 저항에 따라 구동 P-채널 MOS 트랜지스터 (5) 의 소스-투-게이트 전압을 검출하기 위한 P-채널 MOS 트랜지스터 (331), P-채널 MOS 트랜지스터 (331) 의 드레인에 접속되는 저항 (332), 및 P-채널 MOS 트랜지스터 (331) 와 저항 (332) 사이의 전압 (V1) 에 대한 아날로그/디지털 (A/D) 변환 을 수행하여 3-비트 데이터 (D0, D1, D2) 를 생성하기 위한 A/D 변환기 (333) 로 구성된다. 그 결과, 스위치 (P-채널 MOS 트랜지스터) (32-1, 32-2 및 32-3) 가 A/D 변환기 (333) 의 출력 신호에 따라 턴온된다. 예를 들어, (D0, D1, D2) = (0, 1, 0) 이면, 단지 커패시터 (31-2) 만 선택되어, 커패시터 (31-1, 31-2 및 31-3) 의 전체 커패시턴스는 2C0가 된다. 또한, (D0, D1, D2) = (1,1,1) 이면, 커패시터 (31-1, 31-2 및 31-3) 가 선택되어, 커패시터 (31-1, 31-2 및 31-3) 의 전체 커패시턴스는 7C0 (= C0 + 2C0 + 4C0) 가 된다. 데이터 (0,0,0) 는 금지됨을 유의해야 한다. 또한, A/D 변환기 (333) 의 각 비트 "1" 은 로우 레벨을 표시하고, A/D 변환기 (333) 의 각 비트 "0" 은 하이 레벨을 표시한다.
본 발명에 따른 전압 조정기의 제 4 실시형태를 도시하는 도 9에서, 전압 조정기 (40) 는 도 5의 전압 조정기의 커패시터 (7) 대신에, 가변 커패시터 (41) 및 제어 회로 (42) 를 포함한다.
제어 회로 (42) 는 부하 (12) 의 저항값에 따라 구동 P-채널 MOS 트랜지스터 (5) 의 소스-투-게이트 전압을 검출하기 위한 P-채널 MOS 트랜지스터 (421) 에 의해 형성되는 전압 검출기 및 P-채널 MOS 트랜지스터 (421) 의 드레인에 접속되는 저항 (422) 으로 구성된다. 그 결과, 가변 커패시터 (41) 의 커패시턴스는 P-채널 MOS 트랜지스터의 드레인과 저항 (422) 사이의 전압 (V1) 에 따라 제어된다.
도 7 및 도 8에서, 스위치와 연결되는 커패시터의 수는 4 개 이상일 수 있다. 또는, 도 7, 도 8 및 도 9에서, 부하 (12) 의 저항값은 전원 전압 (VCC) 및 에러 전압 (VER) 대신에, 전원 전압 (VCC) 및 출력 전압 (VOUT) 에 의해 모니터링될 수 있다.
또한, 도 5, 도 7, 도 8 및 도 9에서, 구동 트랜지스터 (5) 는 도 5의 전압 조정기 (10) 의 변형을 도시하는 도 10에 도시된 바와 같이, N-채널 MOS 트랜지스터로 치환될 수 있다.
이상 설명한 바와 같이, 본 발명에 따라, PSRR 특성은 협응답 대역을 유지하면서 개선될 수 있다.

Claims (16)

  1. 제 1 및 제 2 전원 단자 (T1, T2);
    출력 단자 (OUT);
    기준 전압 (VREF) 을 생성하는 기준 전압 생성 회로 (1);
    상기 제 1 전원 단자와 상기 출력 단자 사이에 접속되며 제어 단자를 가지는 구동 트랜지스터 (5);
    상기 출력 단자와 상기 제 2 전원 단자 사이에 접속되어, 상기 출력 단자와 상기 제 1 전원 단자의 전압 사이의 피드백 전압 (VFB) 을 생성하는 전압 분할기 (3 및 4);
    상기 전압 분할기에 접속되는 제 1 입력, 상기 기준 전압 생성 회로에 접속되는 제 2 입력 및 상기 구동 트랜지스터의 제어 단자에 접속되는 출력을 가지며, 상기 피드백 전압 및 상기 기준 전압에 따라 에러 전압 (VER) 을 생성하여 상기 구동 트랜지스터의 상기 제어 단자에 상기 에러 전압을 송신하는 차동 증폭기 (2);
    상기 구동 트랜지스터의 제어 단자와 상기 출력 단자 사이에 접속되는 발진 방지 커패시터 (6); 및
    상기 제 1 전원 단자와 상기 차동 증폭기의 상기 제 1 입력 사이에 접속되는 커패시터 (7) 를 구비하는, 전압 조정기.
  2. 제 1 항에 있어서,
    상기 커패시터의 커패시턴스는 상기 제 1 전원 단자에 인가되는 잡음을 통과시키도록 결정되고,
    상기 잡음은 상기 구동 트랜지스터, 상기 발진 방지 커패시터, 상기 전압 분할기 및 상기 차동 증폭기의 네거티브 피드백 제어에 의해 규정되는 소정의 값보다 더 높은 주파수를 가지는, 전압 조정기.
  3. 제 1 및 제 2 전원 단자 (T1, T2);
    출력 단자 (OUT);
    기준 전압 (VREF) 을 생성하는 기준 전압 생성 회로 (1);
    상기 제 1 전원 단자와 상기 출력 단자 사이에 접속되며 제어 단자를 가지는 구동 트랜지스터 (5);
    상기 출력 단자와 상기 제 2 전원 단자 사이에 접속되어, 상기 출력 단자와 상기 제 1 전원 단자의 전압 사이의 피드백 전압 (VFB) 을 생성하는 전압 분할기 (3 및 4);
    상기 전압 분할기에 접속되는 제 1 입력, 상기 기준 전압 생성 회로에 접속되는 제 2 입력 및 상기 구동 트랜지스터의 제어 단자에 접속되는 출력을 가지며, 상기 피드백 전압 및 상기 기준 전압에 따라 에러 전압 (VER) 을 생성하여 상기 구동 트랜지스터의 상기 제어 단자에 상기 에러 전압을 송신하는 차동 증폭기 (2);
    상기 구동 트랜지스터의 제어 단자와 상기 출력 단자 사이에 접속되는 발진 방지 커패시터 (6);
    상기 제 1 전원 단자와 상기 차동 증폭기의 상기 제 1 입력 사이에 접속되는 가변 커패시터 (41) ; 및
    상기 가변 커패시터 (41) 에 접속되며, 상기 출력 단자에 접속되는 외부 부하 (12) 의 저항값에 따라 상기 가변 커패시터 (41) 의 커패시턴스를 변경시키는 제어 회로 (42) 를 구비하는, 전압 조정기.
  4. 제 3 항에 있어서,
    상기 제어 회로는,
    상기 제 1 전원 단자 및 상기 구동 트랜지스터의 제어 단자에 접속되어, 상기 제 1 전원 단자와 상기 구동 트랜지스터의 제어 단자 사이의 전압에서의 차이에 따른 전류를 생성하는 트랜지스터 (421); 및
    상기 트랜지스터와 상기 제 2 전원 단자 사이에 접속되어 상기 트랜지스터를 통해 흐르는 전류에 따라 상기 커패시터의 커패시턴스를 제어하기 위한 전압 (V1) 을 생성하는 저항 (422) 을 구비하는, 전압 조정기.
  5. 제 1 항에 있어서,
    상기 구동 트랜지스터는 상기 제 1 전원 단자의 전압이 상기 제 2 전원 단자의 전압보다 더 높다는 조건 하에 P-채널 MOS 트랜지스터를 구비하는, 전압 조정기.
  6. 제 1 항에 있어서,
    상기 구동 트랜지스터는 상기 제 1 전원 단자의 전압이 상기 제 2 전원 단자의 전압보다 더 낮다는 조건 하에 N-채널 MOS 트랜지스터를 구비하는, 전압 조정기.
  7. 제 1 및 제 2 전원 단자 (T1, T2);
    출력 단자 (OUT);
    기준 전압 (VREF) 을 생성하는 기준 전압 생성 회로 (1);
    상기 제 1 전원 단자와 상기 출력 단자 사이에 접속되며 제어 단자를 가지는 구동 트랜지스터 (5);
    상기 출력 단자와 상기 제 2 전원 단자 사이에 접속되어, 상기 출력 단자와 상기 제 1 전원 단자의 전압 사이의 피드백 전압 (VFB) 을 생성하는 전압 분할기 (3 및 4);
    상기 전압 분할기에 접속되는 제 1 입력, 상기 기준 전압 생성 회로에 접속되는 제 2 입력 및 상기 구동 트랜지스터의 상기 제어 단자에 접속되는 출력을 가지며, 상기 피드백 전압 및 상기 기준 전압에 따라 에러 전압 (VER) 을 생성하여 상기 구동 트랜지스터의 상기 제어 단자에 상기 에러 전압을 송신하는 차동 증폭기 (2);
    상기 구동 트랜지스터의 제어 단자와 상기 출력 단자 사이에 접속되는 발진 방지 커패시터 (6);
    스위치 (22-1, 22-2, ...; 32-1, 32-2, ...) 와 연결되며 상기 제 1 전원 단자와 상기 차동 증폭기의 상기 제 1 입력 사이에 접속되는 복수의 커패시터 (21-1, 21-2, ..., 31-1, 31-2, ...); 및
    상기 복수의 커패시터에 접속되며, 상기 출력 단자에 접속되는 외부 부하 (12) 의 저항값에 따라 상기 복수의 커패시터를 선택하는 제어 회로 (23 및 33) 를 구비하는, 전압 조정기.
  8. 제 7 항에 있어서,
    상기 제어 회로는,
    상기 제 1 전원 단자 및 상기 구동 트랜지스터의 제어 단자에 접속되어, 상 기 제 1 전원 단자와 상기 구동 트랜지스터의 제어 단자 사이의 전압에서의 차이에 따른 전류를 생성하는 트랜지스터 (221);
    상기 트랜지스터와 상기 제 2 전원 단자 사이에 접속되어 상기 트랜지스터를 통해 흐르는 전류에 따라 전압 (V1) 을 생성하는 저항 (222); 및
    상기 저항에 접속되어 상기 복수의 커패시터 중 하나의 커패시터를 선택하는 논리 회로 (233, 234, 235) 를 구비하는, 전압 조정기.
  9. 제 7 항에 있어서,
    상기 제어 회로는,
    상기 제 1 전원 단자 및 상기 구동 트랜지스터의 제어 단자에 접속되어, 상기 제 1 전원 단자와 상기 구동 트랜지스터의 제어 단자 사이의 전압에서의 차이에 따른 전류를 생성하는 트랜지스터 (321);
    상기 트랜지스터와 상기 제 2 전원 단자 사이에 접속되어 상기 트랜지스터를 통해 흐르는 전류에 따라 전압 (V1) 을 생성하는 저항 (322); 및
    상기 저항에 접속되어 상기 복수의 커패시터 중 하나 이상의 커패시터를 선택하는 아날로그/디지털 변환기 (333) 를 구비하는, 전압 조정기.
  10. 제 7 항에 있어서,
    상기 구동 트랜지스터는 상기 제 1 전원 단자의 전압이 상기 제 2 전원 단자 의 전압보다 더 높다는 조건 하에 P-채널 MOS 트랜지스터를 구비하는, 전압 조정기.
  11. 제 7 항에 있어서,
    상기 구동 트랜지스터는 상기 제 1 전원 단자의 전압이 상기 제 2 전원 단자의 전압보다 더 낮다는 조건 하에 N-채널 MOS 트랜지스터를 구비하는, 전압 조정기.
  12. 제 1 및 제 2 전원 단자;
    출력 단자;
    기준 전압을 생성하는 기준 전압 생성 회로;
    상기 제 1 전원 단자와 상기 출력 단자 사이에 접속되며, 상기 출력 단자에 출력 전압을 출력하고, 제어 단자를 가지는 구동 트랜지스터;
    상기 출력 전압을 수신하고 상기 출력 전압에 따라 피드백 전압을 생성하는 피드백 회로;
    기준 단자에서 상기 기준 전압을 수신하고 피드백 단자에서 상기 피드백 전압을 수신하며, 상기 피드백 전압과 상기 기준 전압을 비교함으로써 제어 저압을 생성하고 상기 구동 트랜지스터의 상기 제어 단자에 상기 제어 전압을 출력하는 제어 회로; 및
    상기 제 1 전원 단자 및 상기 피드백 단자 사이에 접속되는 제 1 커패시터
    를 구비하는, 전압 조정기.
  13. 제 12 항에 있어서,
    상기 피드백 회로는 제 1 저항을 가지며,
    상기 제 1 저항은 상기 피드백 전압으로부터 상기 제 2 전원 단자의 전압으로의 IR 강하를 야기시키는, 전압 조정기.
  14. 제 13 항에 있어서,
    상기 피드백 회로는 제 2 저항을 더 가지며,
    상기 제 2 저항은 상기 제 1 전원 단자로부터 상기 피드백 전압으로의 IR 강하를 야기시키는, 전압 조정기.
  15. 제 12 항에 있어서,
    상기 제어 회로는 차동 증폭기인, 전압 조정기.
  16. 제 12 항에 있어서,
    상기 제어 단자와 상기 출력 단자 사이에 접속되는 제 2 커패시터를 더 구비하는, 전압 조정기.
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