KR100741835B1 - 적층형 칩의 고속 승온 소성 방법 - Google Patents

Abstract

본 발명은 적층형 칩의 고속 승온 소성 방법에 관한 것으로, 적층형 칩을 소성시킬 때, 소성 온도로 곧바로 승온시키지 않고 소성 온도보다 일정 온도(예를 들어, 20℃ 정도) 낮은 온도까지는 고속으로 승온시키고, 그 다음 소성 온도까지는 일정 시간동안 서서히 승온시킴으로써, 고속 승온시 발생되는 오버슈팅(overshooting)을 크게 줄일 수 있다. 이를 위해, 본 발명의 적층형 칩의 고속 승온 소성 방법은, 적층형 칩을 제 1 소성 온도까지 소정의 속도로 승온하여 소성시키는 제 1 단계; 상기 제 1 소성 온도에서 제 2 소성 온도가 될 때까지 상기 제 1 단계의 승온 속도보다 낮은 속도로 승온하면서 소성시키는 제 2 단계; 상기 제 2 소성 온도에서 일정 시간동안 소성시키는 제 3 단계; 상기 제 2 소성 온도에서 제 3 소성 온도로 하강시키는 제 4 단계; 및 상기 제 3 소성 온도에서 일정 시간동안 소성시키는 제 5 단계;를 포함하는 것을 특징으로 한다.

적층형 칩, 소성, 고속 승온, 프로화일, 경사, 기울기

Description

적층형 칩의 고속 승온 소성 방법{HIGH-SPEED RISING TEMPERATURE PLASTICITY METHOD OF MULTI LAYER CHIP}

도 1은 종래 기술에 따른 적층형 칩의 고속 승온 소성 방법을 설명하기 위한 그래프도

도 2는 본 발명에 의한 적층형 칩의 고속 승온 소성 방법을 설명하기 위한 그래프도

본 발명은 적층형 칩의 고속 승온 소성 방법에 관한 것으로, 특히 적층형 칩을 고속 승온에 의해 소성시킬 때 오버슈팅(overshooting)이 발생되는 문제를 해결한 적층형 칩의 고속 승온 소성 방법에 관한 것이다.

일반적으로, 적층형 세라믹 캐패시터(Multi Layer Ceramic Capacitor: MLCC), 칩인덕터, 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic: LTCC) 등의 칩 부품들은 박막의 유전체 시트인 세라믹 그린시트와 내부전극층을 교 대로 적층하여 압착한 후 바인더를 없앤 다음 고온에서 소결하고, 그 다음 외부전극을 도포한 다음 소결하여 단자전극을 형성한 뒤, 단자전극부를 도금하여 완성한다.

최근 전자제품의 소형화와 고속화 추세에 따라 칩부품 또한 소형화 및 대용량화가 요구되고 있다. 대용량을 얻`기 위해서는 아래의 수학식 1과 같이, 유전체의 유전율(ε _o )을 높이거나 또는 유전체 시트 두께(t)를 낮추거나 적층수(n)를 높여야 한다. 이에 따라 유전체 시트 두께가 2㎛이하로 낮아지고 적층수도 1000층 이상을 적층하게 되었다.

적층형 칩의 정전용량(C)은 다음의 수학식 1과 같이 나타낼 수 있다.

여기서, S : 유전체 시트의 면적, ε _o : 유전체 시트간의 물질의 비유전율, ε _r : 비례상수, Q : 전하, n : 유전체 시트의 층수, t : 유전체 시트의 두께를 나타낸다.

상기 수학식 1로부터, 상기 정전 용량(C)을 증가시키려면 상기 유전체 시트의 면적(S)을 증가시키든지, 비유전율이 큰 물질을 유전체 시트 사이에 사용하든지, 또는 상기 유전체 시트 간의 거리를 작게 하면 된다.

오늘날, 적층형 칩은 용량을 크게 하기 위해, 상기 유전체 시트의 두께가 점 차 박형화가 되어지고 있고 이에 사용되는 유전체 파우더도 점차 미립화가 되어가고 있다. 또한, 내부전극의 두께도 얇아지고 있으며, 이에 사용되는 니켈(Ni)의 크기도 미립화가 되고 있다.

이에 따라, 종래에는 적층형 칩을 소성시킬 때, 유전체의 과도한 입성장을 방지하기 위하여 고속 승온의 필요성이 요구되고 있다. 이러한 고속 승온 방법은 내부전극의 연결성을 우수하게 만들지만, 높은 소성 온도를 짧은 시간에 고속으로 승온함으로써 오버슈트(overshoot)가 크게 발생되는 문제점을 갖고 있다. 그러면, 도 1을 참조하여 종래의 문제점에 대해 더 상세히 설명하기로 한다.

도 1은 종래 기술에 따른 적층형 칩의 고속 승온 소성 방법을 설명하기 위한 그래프도이다.

종래의 고속 승온 소성 방법은 도 1의 그래프 ①과 같이, 원하는 소성온도(a)에 도달할 때까지 승온 속도(V=Δ℃/t)를 15℃/sec 이상으로 오토 튜닝(auto tuning)을 하게 된다. 이 경우, 원하는 소성 온도(a)보다 더 높은 온도를 갖는 오버슈팅(overshooting) 현상이 발생하게 된다. 이때, 오버슈팅이 10℃ 이상 발생되게 되면 오버슈팅을 제어하기가 힘들다.

또한, 그래프 ①과 같이 고속 승온을 할 경우 칩이 받는 열량을 동일하게 해주기 위해서는 소성 온도보다 더 높은 온도에서 소성을 시켜야 한다. 이때, 소성 온도보다 더 높은 온도에서 고속 승온을 하게 되면 내부전극이 열로 인해 끊어지게 되어 쇼트(short)가 발생되고 이로 인해 제품의 신뢰성이 나빠지는 문제점이 있었 다.

반면에, 도 1의 그래프 ②와 같이, 승온 속도(V=Δ℃/t)를 단위 시간당 2℃/sec 내지 10℃/sec로 오토 튜닝(auto tuning)을 하게 되면 상술한 바와 같은 오버슈팅(overshooting) 문제는 해결할 수 있지만, 승온 속도가 늦어서 유전체의 과도한 입성장이 발생하고 소성 시간이 많이 소요되는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 적층형 칩을 소성시킬 때, 소성 온도로 곧바로 승온시키지 않고 소성 온도보다 일정 온도 낮은 온도까지는 고속으로 승온시키고, 그 다음 소성 온도까지는 일정 시간동안 서서히 승온시킴으로써, 고속 승온시 발생되는 오버슈팅(overshooting)을 크게 줄일 수 있는 적층형 칩의 고속 승온 소성 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 적층형 칩의 고속 승온 소성 방법은, 적층형 칩을 제 1 소성 온도까지 소정의 속도로 승온하여 소성시키는 제 1 단계; 상기 제 1 소성 온도에서 제 2 소성 온도가 될 때까지 상기 제 1 단계의 승온 속도보다 낮은 속도로 승온하면서 소성시키는 제 2 단계; 상기 제 2 소성 온도에서 일정 시간동안 소성시키는 제 3 단계; 상기 제 2 소성 온도에서 제 3 소성 온도로 하 강시키는 제 4 단계; 및 상기 제 3 소성 온도에서 일정 시간동안 소성시키는 제 5 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 적층형 칩의 소성 온도는 1100℃ 내지 1300℃ 정도인 것을 특징으로 한다.

그리고, 상기 제 1 소성 온도는 상기 적층형 칩의 소성 온도보다 실질적으로 20℃ 정도 낮은 것을 특징으로 한다.

또한, 상기 제 1 소성 온도는 상기 제 2 소성 온도보다 실질적으로 10℃ 정도 낮은 것을 특징으로 한다.

또한, 상기 제 3 소성 온도는 상기 제 2 소성 온도보다 실질적으로 10℃ 정도 낮은 것을 특징으로 한다.

또한, 상기 제 2 단계에서의 승온 시간은 대략 10분 내지 30분 정도인 것을 특징으로 한다.

또한, 상기 제 3 단계에서의 소성 시간은 대략 2시간 내지 3시간 정도인 것을 특징으로 한다.

이하, 본 발명의 실시예에 대해 첨부된 도면에 의거하여 상세히 설명하기로 한다.

도 2는 본 발명에 의한 적층형 칩의 고속 승온 소성 방법을 설명하기 위한 그래프도로서, 그래프 ①은 종래의 고속 승온 소성 프로화일을 나타낸 것이고, 그래프 ②는 본 발명에 의한 고속 승온 소성 프로화일을 나타낸 것이다.

먼저, 종래의 소성 프로화일(그래프 ①)에 대해 설명한 후 본 발명의 소성 프로파일(그래프 ②)에 대해 설명하기로 한다.

종래의 소성 프로화일(그래프 ①)은 도 2와 같이, t2∼t8 구간으로 이루어져 있다.

여기서, 0∼t2 구간은 적층형 칩을 소성 온도(a)(대략 1100℃ 내지 1300℃ 정도)로 고속 승온시키는 구간이다. 이 구간에서의 승온 속도(V=Δ℃/t)는 통상적으로 단위시간당 10℃/sec 이상(특히, 15℃/sec 이상)의 값을 갖는다.

그 다음, t2∼t4 구간은 상기 적층형 칩을 상기 소성 온도(a)에서 일정 시간동안(예를 들어, 대략 2시간 정도) 소성시키는 구간이다.

그 다음, t4∼t5 구간은 상기 소성 온도(a)에서 c(대략 20℃ 정도)만큼 낮은 소성 온도(a-c)로 낮추는 구간이다.

그 다음, t5∼t8 구간은 상기 소성 온도(a-c)에서 일정 시간동안 소성시키는 구간이다.

마지막으로, t8 이하의 구간은 상기 소성 온도(a-c)에서 서서히 온도를 낮추는 구간이다.

상기 그래프 ①과 같은 소성 프로화일을 갖는 종래의 소성 프로화일 방법은 앞에서도 설명한 바와 같이, 승온 속도(V=Δ℃/t)를 단위시간당 10℃/sec 이상(특히, 15℃ 이상)으로 오토 튜닝(auto tuning)을 하더라도 오버슈팅(overshooting)이 크게 발생되고(10℃ 이상), 고속 승온에 의해 내부전극이 끊어져 쇼트(short)가 발생되는 문제점이 있었다.

이러한 문제점을 해결하기 위하여, 본 발명은 도 2의 그래프 ②와 같이, 소성 온도보다 약 20℃ 낮은 온도에서 스텝(step)을 주어 소성시킨 후 상기 소성 온도보다 약 10℃ 낮은 온도에서 2시간 내지 3시간으로 소성시킴으로써, 고속 승온시 발생되는 오버슈팅(overshooting)을 최대한 줄일 수 있도록 하였다.

이하, 도 2의 그래프 ②를 참조하여 본 발명에 의한 적층형 칩의 고속 승온 소성 방법에 대해 상세히 설명하기로 한다.

먼저, 도 2의 0∼t1 구간은 적층형 칩을 소성 온도(a)(대략 1100℃ 내지 1300℃ 정도)보다 20℃ 정도 낮은 소성 온도(a-c)로 고속 승온시키는 구간이다. 이 구간에서의 승온 속도(V=Δ℃/t)는 10℃ 이상(특히, 15℃ 이상)의 값을 갖는다.

그 다음, t1∼t3 구간은 상기 소성 온도(a)(대략 1100℃ 내지 1300℃ 정도)보다 20℃ 정도 낮은 소성 온도(a-c)에서 상기 소성 온도(a)보다 10℃ 정도 낮은 소성 온도(a-b)가 될 때까지 10분 내지 30분 정도로 서서히 소성시키는 구간이다.

그 다음, t3∼t6 구간은 상기 소성 온도(a)보다 10℃ 정도 낮은 소성 온도(a-b)에서 2시간 내지 3시간 정도 소성시키는 구간이다. 이때, 종래에는 그래프 ①과 같이 상기 소성 온도(a)에서(t2∼t4 구간) 2시간 정도 소성하였지만, 본 발명에서는 상기 소성 온도(a)보다 10℃ 정도 낮은 소성 온도(a-b)에서 2시간 내지 3시간 정도 소성시킴으로써, 칩이 받는 열량을 동일하게 하면서 전극 연결성을 향상시킬 수가 있다.

그 다음, t6∼t7 구간은 상기 소성 온도(a)보다 10℃ 정도 낮은 소성 온도(a-b)에서 재산화 온도로 변화시키는 구간이다.

그 다음, t7∼t9 구간은 재산화 온도에서 2시간 내지 3시간 정도 소성시키는 구간이다.

마지막으로, t9 이하의 구간은 재산화 온도에서 서서히 온도를 낮추는 구간이다.

이와 같이, 도 2의 그래프 ②에 도시된 바와 같이, 본 발명에서는 소성 온도보다 20℃ 정도 낮은 온도까지는 고속 승온 속도, 가령 단위시간당 15℃ 이상의 속도로 승온시키고, 상기 소성 온도보다 20℃ 정도 낮은 온도에서부터 상기 소성 온도보다 10℃ 정도 낮은 온도까지는 10분 내지 30분의 소성 시간으로 천천히 소성시킴으로써, 아래 표 1에서 확인되는 바와 같이 기존에 오버슈팅(overshooting)이 10℃ 이상 발생되던 것을 5℃ 이하로 줄였다.

표 1은 스텝(step) 조건에 따른 오버 슈팅(Over Shooting) 발생에 관한 것을 나타낸다.

또한, 고속 승온시 칩이 받는 열량을 동일하게 해주기 위해서는 소성 온도를 높여야만 했다. 이를 위해, 종래(그래프 ①)에는 소성 온도에서 2시간 정도 소성하였다. 이 경우, 앞에서도 설명한 바와 같이 높은 소성 온도로 인해 내부전극의 끊어짐이 발생되어 쇼트(short)가 발생되는 문제점이 있었다. 하지만, 본 발명에서는 기존의 소성 온도보다 약 10℃ 낮은 온도에서 2시간 내지 3시간 정도 소성시킴으로써, 종래기술에 있어서의 소성 온도에서 2시간 소성할 때와 동일한 열량을 받도록 구현하였다. 이와 같이, 본 발명에서는 기존의 소성 온도보다 낮은 온도에서도 칩(chip)이 받는 열량을 동일하게 할 수 있기 때문에 과열로 인해 내부전극이 끊어지는 것을 방지할 수 있다. 이로 인해 칩의 용량을 증가시킬 수 있고, 신뢰성도 향상시킬 수 있는데, 이는 세팅(Setting) 온도와 유지시간과의 관계를 나타내는 표 2에서 확인할 수 있다.

이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 적층형 칩의 고속 승온 소성 방법에 의하면, 적층형 칩을 소성시킬 때, 소성 온도보다 20℃ 정도 낮은 온도까지는 고속으로 승온시키고, 그 다음 소성 온도까지는 20분 내지 30분 정도로 서서히 승온시킴으로써, 고속 승온시 발생되는 오버슈팅(overshooting)을 크게 줄일 수 있는 효과가 있다.

또한, 고속 승온시 칩이 받는 열량을 동일하게 해주기 위해, 기존에는 소성 온도에서 2시간 소성하던 것을 본 발명에서는 소성 온도보다 10℃ 낮은 온도에서 2시간 내지 3시간 정도 소성시킴으로써, 높은 소성 온도에 의해 내부전극이 끊어지는 것을 방지하여 쇼트(short)를 억제시킬 수 있다. 이로 인해, 칩의 용량을 증가시킬 수 있을 뿐만 아니라 제품의 신뢰성을 크게 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 적층형 칩을 상기 칩의 소성 온도보다 20℃ 낮은 제 1 소성 온도까지 적어도 10℃/sec 의 속도로 승온하여 소성시키는 제 1 단계;

   상기 제 1 소성 온도에서부터 상기 적응형 칩의 소성 온도보다 10℃ 낮은 제 2 소성 온도가 될 때까지, 10분 내지 30분의 시간 동안 승온하여 소성시키는 제 2 단계;

   상기 제 2 소성 온도하에서 일정 시간동안 소성시키는 제 3 단계;

   상기 제 2 소성 온도보다 10℃ 낮은 제 3 소성 온도로 하강시키는 제 4 단계; 및

   상기 제 3 소성 온도에서 일정 시간동안 소성시키는 제 5 단계;

   를 포함하는 적층형 칩의 고속 승온 소성 방법.
2. 제1항에 있어서,

   상기 적층형 칩의 소성 온도는 1100℃ 내지 1300℃ 인 것을 특징으로 하는 적층형 칩의 고속 승온 소성 방법.
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 제1항에 있어서,

   상기 제 3 단계에서의 소성 시간은 2시간 내지 3시간인 것을 특징으로 하는 적층형 칩의 고속 승온 소성 방법.

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