KR100737438B1 - 박막반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 박막반도체장치 제조방법에서는, 유리 등의 기층 상에 퇴적된 비단결정반도체박막을, 레이저선조사를 행하기 전에 섬모양으로 가공하며, 그 위에 절연막층과 게이트전극을 형성 배치한 후, 게이트전극을 마스크로 하여 레이저선조사를 행함으로써, 섬모양 반도체박막층 중에서, 마스크된 중앙부분의 결정화와, 마스크되지 않은 양측부분들의 어닐을 동시에 행하고, 그런 후, 상기 어닐 개소에 소스전극 및 드레인전극을 형성 배치한다. 불순물이온의 주입은, 레이저선조사 전에 행하여도 좋고, 레이저선조사 후에 행하여도 좋다. 이 방법에 의해, 종래의 제조방법에 의한 박막반도체장치보다도, 단위전극마다의 결정립의 수나 입경의 편차가 작게 되고, 또 결정반도체박막층과 절연막층 간의 계면이 평활한 박막반도체장치를, 효율적으로 제조할 수 있다.
채널영역, 마스크, 레이저조사, 어닐, 차단, 결정화

Description

박막반도체장치 및 그 제조방법{Thin-film semiconductor device and its manufacturing method}
본 발명은 박막반도체장치를 가지는 반도체장치 및 그 제조방법에 관한 것이다.
박막반도체장치 혹은 박막트랜지스터(TFT)는, 주지된 대로, 알칼리유리, 비알칼리유리, 석영유리 등의 절연체로 이루어진 기층(기판)상에, 실리콘 등의 반도체물질의 박막층이 형성되며, 그 반도체박막층 내에, 소스영역 및 드레인영역과 그 중간에 개재하는 채널영역이 형성되고, 1단위의 채널영역마다, 절연막을 개재하여 게이트전극이 마련되는 기본구성으로 되어 있다.
상기와 같은 박막반도체장치의 제조공정으로서는, 종래에는, 도 4에 보인바와 같이, 절연체물질(예컨대 유리)의 기층(201)상에 비단결정반도체(예컨대 실리콘)를 박막모양으로 퇴적(202)하며(도 4a), 그 박막에 에너지선(203)(예컨대 엑시머레이저)을 조사하여 박막 내의 반도체를 결정화(204)(도 4b)하고, 결정화된 반도체박막(204)을 섬모양으로 가공(205)한 후, 그 위에 산화실리콘(SiO2) 등의 물질로 이루어진 게이트절연막(206)을 형성하며(도 4c), 그런 후에, 게이트절연막 상에 게 이트전극(207)을 배치하며, 게이트전극을 마스크로 하여, 인 등의 불순물이온(208)을 결정화된 반도체박막층 내에 주입하여(도 4d), 활성화된 소스영역(209) 및 드레인영역(210) 그리고 그 중간에 위치하는 채널영역(211)을 형성하고, 소스영역 및 드레인영역 상에 콘택트홀을 형성하여 홀 내에 소스전극 및 드레인전극을 배치하는(도 4e), 순서로 행하는 것이 통상적이다.
그러나, 상기의 종래방법에서의 큰 난점들 중의 하나는, 결정화된 반도체의 결정립경(結晶粒經)에 편차가 생기고, 그 결과, 각 단위채널영역마다, 그것을 횡절하는 입자경계들의 수가 다양하게 서로 다르게 된다는 것이다.
채널마다의 입경수의 편차는, 이동도나 동작문턱값전압 등, TFT특성의 어긋남을 초래하기 쉽다. 이 경우, TFT의 채널길이를 Lg, 결정립경을 φ라 하면, φ/Lg << 1의 경우에는, 폴리실리콘의 결정성에 다소 편차가 있어도 TFT소자특성의 어긋남은 그 정도 현저하지는 않을 가능성이 있다. 그러나, φ/Lg >> 1/5 정도로 된다면, φ/Lg 의 증가에 수반하여, TFT의 성능(이동도)은 향상되지만 TFT어레이들 간에서의 성능의 편차가 현저하게 된다.
예를 들면, 채널사이즈 5미크론 ×5미크론 정도의 박막트랜지스터(표준사이즈)를 제작하는 때에, 입자지름 1㎛부터 수십㎛의 결정립들로 이루어진 폴리실리콘박막을 사용한 경우, 채널폴리실리콘영역에서 소스/드레인방향을 횡절하는 결정립계(結晶粒界)들의 수는, 0~5 사이에서 흩어져 있고, 이것에 의한 TFT특성의 편차는 크게 될 수밖에 없다.
또, 상기의 종래 방법과 같이, 레이저조사에 의한 어닐법으로 결정화된 반도 체박막에서는, 결정립계의 3중점의 개소에 산모양의 돌기가 생길 수밖에 없다. 돌기의 높이는, 예를 들면 폴리실리콘의 막두께가 50㎚인 경우에는 30~80㎚에도 달하여, 그 돌기의 존재에 의해, 게이트절연막과 반도체박막 사이의 경계가 평활하게 될 수 없어, TFT동작 시에는, 캐리어의 계면 산란에 의한 이동도의 저하나, 드레인 끝에서의 전계집중에 의한 성능열화를 초래하게 된다.
이와 같은 불리함을 줄이기 위해서는, 게이트절연막의 막두께를, 예컨대 100㎚ 정도로까지 두껍게 해야만 하지만, 그것에 의해, 온(on)전류가 적게 된다는 문제가 생긴다. 또, 소스/드레인영역들로의 불순물주입에 의한 활성화율이, 이온주입 전의 폴리실리콘의 결정성에 의존하여 다양하게 되고, 그것에 의해 전극저항이 어긋나버린다. 이것은, 불순물활성화의 온도제어에 의해, 불순물원자가 실리콘의 결정립계에 편석(偏析)하기 때문이다.
상기 종래방법의 공정 순서를 기초로 하여, 결정립계의 대형화나 입자지름의 어긋남 방지를 도모하는 것이 다양하게 시도되고 있다. 예를 들면, 본 출원인은, 일본특원2001-218370호에서, 조사에너지선의 강도가, 소정의 조사면적 내에서, 최대값부터 최소값에 이르기까지 연속적으로 저감하는 강도분포양태로 조사를 행하고, 그것에 따라, 평균화된 큰 입자지름의 결정립이 규칙적으로 배열된 박막반도체장치 및 그 기판을 얻는 방법을 제안하였다.
본 발명자 등은, 상기와 같은 종래의 공정순서, 특히 레이저조사와 게이트전극배치의 순서에 얽매이는 일이 없고, 그것에 의해, 큰 입자지름의 결정립이 채널 마다 가지런하게 배치되는 반도체장치 및 그 제조방법을 개발하는 것에 착안하였다. 즉, 본 발명의 과제는, 종래와는 다른 공정순서(특히 레이저조사에 의한 결정화공정의 순서의 변경)를 이용하고, 그것에 의해, 큰 입자지름의 결정립이 채널마다 가지런하게 배열되며, 게다가, 게이트절연막과 결정화된 반도체박막 사이의 계면이 평활한 박막반도체장치, 그리고 그와 같은 장치를 효율적으로 얻는 것이 가능한 제조방법을 제공하는 것이다.
본 발명의 박막반도체장치 제조방법에서는, 종래에는 공정의 후반단계에서 행해지던 게이트전극의 형성배치가, 공정의 전반단계에서 행해진다. 즉, 본 발명의 박막반도체장치 제조방법은, 절연재료로 이루어진 기판 상에 복수의 섬모양 비단결정반도체박막층을 형성하는 공정과, 상기 섬모양 비단결정반도체박막층을 덮는 절연막층을 형성하는 공정과, 상기 섬모양 비단결정 비정질 반도체층에 대응하는 위쪽 개소에서 상기 절연막층 상에 게이트전극을 마련하는 공정과, 상기 게이트전극을 마스크로 하여 위쪽에서부터의 레이저조사를 행함으로써, 게이트전극에 의해 마스크되지 않은 소스/드레인영역의 비단결정반도체를 어닐함과 동시에, 소스/드레인영역의 중간에 위치하여 게이트전극에 의해 마스크되는 채널영역을 결정화시키는 공정과, 상기 절연막층에 콘택트홀을 형성한 후에 상기 소스/드레인영역 상에 소스전극 및 드레인전극을 형성하는 공정을 가지는 것을 특징으로 하는 박막반도체장치 제조방법이다.
또, 본 발명의 박막반도체장치는, 절연재료로 이루어진 기층 상에 형성된 반도체박막층 내에 소스전극영역, 드레인전극영역 및 그것들의 중간의 채널영역이 형 성되며, 채널영역의 위쪽에 게이트전극이 배치되어 있는 박막반도체장치로서, 상기 채널영역은, 상기 게이트전극을 마스크로 하는 위쪽에서부터의 레이저조사에 의해 결정화된 것임을 특징으로 하는 박막반도체장치이다.
본 발명의 방법에 의하면, 비정질반도체박막층의 일부(채널영역)가 게이트전극에 의해 마스크된 상태로 위쪽에서부터 레이저조사를 행한다는 간편한 수단에 의해, 채널영역의 가열온도가 큰 입자지름의 결정립의 생성에 적합한 온도로 됨과 동시에 양측의 소스영역 및 드레인영역이 될 부분들의 가열온도가 활성화에 적합한 온도로 되게 하는 것이 가능하다. 따라서, 채널영역의 대(大)결정화와 소스/드레인영역의 활성화를 동시에 행할 수 있어, 공정수와 비용을 현저히 저감하는 것이 가능하다.
또, 게이트전극에 의해 마스크된 채널영역의 가열온도가, 큰 결정립의 생성에 적합한 온도로 되게 하는 것이 용이하게 될 수 있으므로, 결정화된 채널영역 내의 입계수 그리고 각 단위채널마다의 입계수의 어긋남을 저감하는 것이 가능하고, 이것에 의해, 이동도나 동작문턱전압 등의 특성의 어긋남의 적은 TFT를 얻는 것이 가능하다.
채널영역 내의 입계수가 적고, 또 채널영역이 절연막으로 덮인 상태 하에서 결정화가 행해지기 때문에, 입계 개소의 돌기에 의한 결정박막층 표면의 거칠기(roughness)가 저감하여 게이트절연막과의 계면이 평활하게 되고, 그것에 의해, 게이트절연막의 막두께의 저감이나 계면영역에서의 캐리어의 산란을 방지하여, 이동도나 온전류가 큰 TFT를 얻는 것이 가능하다.
섬모양으로 가공된 후의 비단결정반도체박막층을 대상으로 하여 스폿적으로 레이저조사를 행하는 것이 가능하므로, 조사에너지를 절감함과 동시에, 현저히 비용을 저감하는 것이 가능하다.
게이트전극용으로서 텅스텐 등의 고가인 물질을 이용하지 않고, 게이트전극을, 폴리실리콘에 의해 형성 배치하는 것이 가능하고, 그것에 의해 제조비용을 현저히 저감하는 것이 가능하다.
도 1은 본 발명의 박막반도체 제조방법의 일 실시형태를 보여주는 모식도이다.
도 2는 본 발명의 방법에서의 게이트전극의 표면부 구성형태를 보여주는 모식도이다.
도 3은 본 발명의 방법에서의 레이저조사의 조사선강도분포양태의 예를 보여주는 모식도이다.
도 4는 종래의 박막반도체 제조방법의 공정순서를 보여주는 모식도이다.
본 발명의 박막반도체장치 제조방법에 있어서, 절연재료로 이루어진 기층 상에 비단결정반도체박막층을 형성하며, 상기 비단결정반도체박막층을 섬모양으로 가공하기까지의 공정은, 일반적인 방법에 쫓아서 행해진다. 즉, 규산유리, 석영유리, 사파이어, 플라스틱, 폴리이미드 등의 박판으로 이루어진 기층(101) 상에, 실리콘(Si), 게르마늄(Ge), SiGe 등의 반도체물질을, 화학기상성장법이나 스퍼터법 등을 이용하여 퇴적(102)시킨다(도 1a). 그 때, 박막의 두께는 60㎚ 이하가 되는 것이 바람직하다. 또, 비단결정반도체박막층으로서는, 비정질반도체를 퇴적시킨 것으로도 좋고, 혹은, 미리 미소입경의 결정이 형성되어 있는 반도체의 층이어도 좋다.
다음으로, 상기의 반도체박막층에, 에칭 등의 방법에 의해 다수의 섬모양부들(105)을 형성한다. 섬모양부의 크기는 통상 30×10㎛이다.
다음에, 상기의 섬모양의 비단결정반도체박막층 위에, 섬모양부를 덮도록, 절연층(106)이 퇴적 형성된다(도 1b). 도 1b는, 1개의 섬모양부와 그 주변영역의 단면도이다. 절연막형성물질로는, 통상, 산화실리콘(SiO2)이 이용되며, 예컨대, 테트라에틸오르소실리케이트(TEOS)와 O2의 플라즈마화학기상성장법에 의한 SiO2막이 형성된다.
본 발명의 방법에서는, 상기의 절연막이 형성된 후, 절연막으로 덮인 섬모양의 비단결정반도체박막층이 아직 어닐되지 않은 상태에서, 절연막의 위쪽에 게이트전극(107)이 배치 형성된다(도 1c). 게이트전극용 물질로는, 예컨대, 알루미늄, 인이 고농도로 도핑된 폴리실리콘(p-Si), 텅스텐(W), TiW, WSi2, MoSi2 등이 이용된다. 게이트전극은, 섬모양 비단결정반도체박막층의 단면의 거의 중앙에 대응하는 위쪽위치에 배치되며, 그것에 의해, 비단결정반도체박막층에는, 위쪽의 게이트전극에 의해 마스크되는 중앙부분과, 마스크되지 않는 양측의 부분들이 생기게 된다.
본 발명의 방법에서 이용되는 게이트전극은, 나란하게 레이저선을 반사시키 지 않고 흡수투과하게 되는 것이 바람직하다. 그것에 의해, 그 아래쪽의 비단결정반도체박막층(채널영역)에 적당한 정도의 레이저선이 도달하여, 큰 입경의 결정화에 적합한 어닐조건이 될 수 있게 된다. 그것을 위한 수단으로서 도 2a와 같이, 게이트전극(107)의 표면에 요철(107A)을 형성한 것(도 2a), 혹은, 도 2b와 같이, 표면부분에, 반사방지용의 다층막(107B)(예컨대 강유전체물질의 다층막)을 형성한 것이 바람직하다.
게다가, 본 발명의 방법에서는, 게이트전극으로서, 폴리실리콘막, 예컨대, 인 등의 불순물을 도핑한 폴리실리콘박막을 이용하는 것이 가능하다. 종래의 방법에서 폴리실리콘으로 게이트전극을 형성하기 위해서는, 노(爐)내에서 900℃의 어닐링을 행하여야만 하기 때문에, 절연기층으로서 유리를 이용하는 것이 불가능하지만, 본 발명의 방법에서는 그와 같은 고온을 이용할 필요가 없으므로, 유리판을 기층으로서 이용하는 박막반도체장치를 제조할 때에도, 고가인 텅스텐 등을 이용하는 일 없이, 폴리실리콘을 게이트전극으로서 이용하는 것이 가능하다.
상기와 같이 일부가 마스크된 섬모양 비단결정반도체박막의 위쪽부터, 에너지선, 예컨대, 엑시머레이저선(103)이 조사된다(도 1d). 그것에 의해, 비단결정반도체박막층은 어닐링에 의한 결정화작용을 받게 되지만, 그 때, 위쪽의 게이트전극에 의해 마스크되는 중앙부분(채널영역)은, 게이트전극에 의해 조사선이 차단됨으로써, 마스크되지 않은 양측부분들(소스/드레인영역들)보다도 투사량(수광량)이 적게 된다. 그 결과, 마스크되지 않은 양측부분들은 강한 어닐링작용을 받아 미소한 결정립 층이 되지만, 마스크된 중앙부분은, 그것보다도 어닐링작용이 약하기 때문 에, 그 부분에 결정종(結晶種)이 생겨 크게 성장하고, 큰 입경의 결정이 생성된다.
또, 상기의 제조방법에서, 섬모양 반도체박막층에 불순물이온(108)을 주입하는 공정은, 레이저조사를 행하기 전에 행하여도 좋고, 혹은, 레이저조사를 행한 후에 이온주입을 행하여도 좋다. 도 1c는 레이저조사를 행하기 전에 이온주입을 행하는 형태를 보여준다.
불순물이온의 주입은, 예를 들면, N형TFT인 경우라면 인이온(P+)을 1015/㎝2 정도의 오더로 주입하며, P형TPT인 경우라면 BF2 +를 1015/㎝2 정도의 오더로 주입한다. 이것에 의해, 섬모양 비단결정반도체박막층 중에서, 게이트전극에 의해 마스크되지 않은 양측부분들은, 이온에 의해 활성화되어 소스영역(109) 및 드레인영역(110)으로 되며, 마스크된 중앙부분은 채널영역(111)이 된다.
또, 레이저조사는, 종래방법의 조사공정에서와 같이, 웨이퍼 전면에 대하여 행하여도 좋지만, 본 발명의 제조방법에서는, 레이저조사 공정을 할 때에는 미리 반도체박막층이 섬모양으로 가공되어 있으므로, 레이저조사는, 섬모양 반도체박막층 또는 그 근방을 포함한 영역만에 대하여 스폿모양으로 행하는 것이 가능하다.
게다가, 레이저선의 조사는, 방사되는 레이저선의 강도분포의 양태를 변경하는 것에 의해, 채널영역 내의 결정성장양태를 제어하는 것이 가능하다. 예를 들면, 도 3a와 같이, 섬모양 반도체박막층의 영역 전체에 대하여 강도분포를 균일하게 한 레이저조사를 행하면, 채널영역의 중앙에서부터 도시된 화살표와 같이 양쪽 방향으로 향하여 큰 결정립이 성장하므로, 채널영역의 중앙에 입계가 생기게 된다. 혹은, 도 3b와 같이, 한쪽측에서부터 다른 쪽측으로 향하여 조사강도가 점차 저감(또는 증가)하는 경사분포형태로 레이저조사를 행하면, 채널영역 내에서는, 도시된 화살표들과 같이 그 한 끝부터 다른 끝으로 향하는 방향으로 큰 결정립이 성장하여, 채널영역 내에서 단일의 큰 결정립을 형성하는 것이 가능하다.
상기와 같이 레이저조사를 행한 후, 소스영역 및 드레인영역 상의 게이트절연막층에 콘택트홀을 형성하고 홀 내에 전극물질을 충전하여, 소스전극(112) 및 드레인전극(113)을 형성하여, 박막반도장치로 한다(도 1e).

Claims (10)

  1. 절연재로 이루어진 기층 상에 비단결정반도체층을 형성하며, 상기 비단결정반도체층에 에너지선을 조사하여 비단결정반도체를 결정화 또는 재결정화시켜 박막반도체장치기반을 형성하고, 상기 박막반도체장치기반에, 게이트전극, 소스전극 및 드레인전극을 가지는 전기회로를 형성 배치하여 박막반도체장치로 하는 박막반도체장치의 제조방법에 있어서,
    상기 절연재로 이루어진 기층 상에 복수의 섬모양 비단결정반도체박막층을 형성하는 공정;
    상기 섬모양 비단결정반체박막층을 덮는 절연막층을 형성하는 공정;
    상기 섬모양 비단결정반체박막층에 대응하는 위쪽 개소에서 상기 절연막층 상에 상기 에너지선을 흡수투과할 수 있는 게이트전극을 마련하는 공정;
    상기 게이트 전극의 위쪽으로부터 조사강도가 저감 또는 증가하는 경사분포형태로 상기 에너지선 조사를 행하는 것에 의해, 채널영역을 단일 결정립으로 결정화하는 공정; 및
    상기 절연막층에 콘택트홀을 형성한 후에 소스/드레인영역들 상에 소스전극 및 드레인전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막반도체장치 제조방법.
  2. 제1항에 있어서, 상기 에너지선 조사공정 전에, 상기 게이트전극을 마스크로 하여 섬모양 비단결정반도체박막층에 불순물이온을 주입하는 것을 특징으로 하는 박막반도체장치 제조방법.
  3. 제1항에 있어서, 상기 에너지선 조사공정 후에, 상기 게이트전극을 마스크로 하여 섬모양 비단결정반도체박막층에 불순물이온을 주입하는 것을 특징으로 하는 박막반도체장치 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트전극은, 그 표면영역에 에너지선 조사광의 반사를 방지하는 박막층을 가지도록 형성되는 것을 특징으로 하는 박막반도체장치 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트전극은, 그 표면에 에너지선 조사광의 반사를 방지하는 요철을 가지도록 형성되는 것을 특징으로 하는 박막반도체장치 제조방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트전극은, 불순물이온이 도핑된 폴리실리콘물질로 이루어진 것인 박막반도체장치 제조방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 에너지선 조사를, 상기 섬모양 비단결정반도체박막층의 영역을 대상으로 하여 스폿모양으로 행하는 것을 특징으로 하는 박막반도체장치 제조방법.
  8. 삭제
  9. 삭제
  10. 절연재료로 이루어진 기층 상에 형성된 반도체박막층 내에 소스전극영역, 드레인전극영역 및 그것들 중간의 채널영역이 형성되며, 채널영역의 위쪽에 게이트전극이 배치되어 있는 박막반도체장치에 있어서,
    상기 채널영역은 단일의 결정립인 것을 특징으로 하는 박막반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11063155B2 (en) 2018-12-06 2021-07-13 Samsung Display Co., Ltd. Display device including thin film transistor with active layer portions having different thicknesses

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059104B2 (ja) * 2003-02-28 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器
KR100558284B1 (ko) * 2003-12-24 2006-03-10 한국전자통신연구원 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법
JP4570028B2 (ja) * 2004-06-03 2010-10-27 株式会社アルバック ポリシリコンパターンの形成方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100773359B1 (ko) * 2006-11-20 2007-11-05 삼성전자주식회사 높은 이동도를 갖는 트랜지스터들의 제조방법 및 그에 의해제조된 트랜지스터들
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7569886B2 (en) * 2007-03-08 2009-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacture method thereof
JP4805299B2 (ja) * 2008-03-28 2011-11-02 古河電気工業株式会社 電界効果トランジスタの製造方法
US8242354B2 (en) * 2008-12-04 2012-08-14 Sunpower Corporation Backside contact solar cell with formed polysilicon doped regions
JP4948629B2 (ja) * 2010-07-20 2012-06-06 ウシオ電機株式会社 レーザリフトオフ方法
CN103081078A (zh) 2011-07-05 2013-05-01 松下电器产业株式会社 薄膜晶体管及其制造方法以及显示装置
CN105161454B (zh) * 2015-07-10 2018-09-28 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN108428620B (zh) * 2018-03-27 2021-03-12 京东方科技集团股份有限公司 低温多晶硅及其产品、制备方法和制备装置、激光组件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0456199A2 (en) 1990-05-11 1991-11-13 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120802B2 (ja) 1985-08-08 1995-12-20 ソニー株式会社 半導体装置の製造方法
JPS63102265A (ja) 1986-10-20 1988-05-07 Agency Of Ind Science & Technol 半導体装置の製造方法
JP3110792B2 (ja) * 1990-05-15 2000-11-20 旭硝子株式会社 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板
JP3254072B2 (ja) * 1994-02-15 2002-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3778456B2 (ja) * 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP2001127302A (ja) * 1999-10-28 2001-05-11 Hitachi Ltd 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0456199A2 (en) 1990-05-11 1991-11-13 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11063155B2 (en) 2018-12-06 2021-07-13 Samsung Display Co., Ltd. Display device including thin film transistor with active layer portions having different thicknesses
US11563126B2 (en) 2018-12-06 2023-01-24 Samsung Display Co., Ltd. Method of manufacturing thin film transistor and display device including polishing capping layer coplanar with active layer

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