JPH10189995A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10189995A JPH10189995A JP35071296A JP35071296A JPH10189995A JP H10189995 A JPH10189995 A JP H10189995A JP 35071296 A JP35071296 A JP 35071296A JP 35071296 A JP35071296 A JP 35071296A JP H10189995 A JPH10189995 A JP H10189995A
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- silicon film
- gate electrode
- crystallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】ボトムゲート型多結晶シリコン薄膜トランジス
タ（ＴＦＴ）における、チャネル領域とそれ以外の部分
での非晶質シリコンの結晶化に要するレーザーエネルギ
ーの差、又は、チャネル領域における非晶質シリコンの
結晶化とソース／ドレイン領域における不純物の活性化
に要するレーザーエネルギーの差を補償する。 【解決手段】チャネル領域の非晶質シリコン膜の上に、
（λ／４）×（２ｍ−１）−λ／５≦ｄ≦（λ／４）×
（２ｍ−１）＋λ／５の範囲の膜厚ｄのＳｉＯ2又はＳ
ｉＮx からなる反射防止膜を設ける。但し、λは、反射
防止膜中でのレーザー光の波長、ｍは正の整数である。
タ（ＴＦＴ）における、チャネル領域とそれ以外の部分
での非晶質シリコンの結晶化に要するレーザーエネルギ
ーの差、又は、チャネル領域における非晶質シリコンの
結晶化とソース／ドレイン領域における不純物の活性化
に要するレーザーエネルギーの差を補償する。 【解決手段】チャネル領域の非晶質シリコン膜の上に、
（λ／４）×（２ｍ−１）−λ／５≦ｄ≦（λ／４）×
（２ｍ−１）＋λ／５の範囲の膜厚ｄのＳｉＯ2又はＳ
ｉＮx からなる反射防止膜を設ける。但し、λは、反射
防止膜中でのレーザー光の波長、ｍは正の整数である。
Description
【０００１】
【発明の属する技術分野】本発明は、ボトムゲート型多
結晶シリコン薄膜トランジスタ（ＴＦＴ）等の半導体装
置の製造方法に関する。
結晶シリコン薄膜トランジスタ（ＴＦＴ）等の半導体装
置の製造方法に関する。
【０００２】
【従来の技術】高解像度ディスプレイ用として、スイッ
チング素子に多結晶シリコン薄膜トランジスタ（ＴＦ
Ｔ）を用いた小型、高精細のアクティブマトリクス型液
晶表示（ＬＣＤ）パネルが開発されている。ＬＣＤのア
クティブエレメントに多結晶シリコンＴＦＴを用いる
と、同一透明絶縁基板上に画素アレイ部と駆動アレイ部
とを同一プロセスで作製できるため、ワイヤーボンディ
ングや駆動ＩＣの実装等の工程を削減できる利点が有
る。
チング素子に多結晶シリコン薄膜トランジスタ（ＴＦ
Ｔ）を用いた小型、高精細のアクティブマトリクス型液
晶表示（ＬＣＤ）パネルが開発されている。ＬＣＤのア
クティブエレメントに多結晶シリコンＴＦＴを用いる
と、同一透明絶縁基板上に画素アレイ部と駆動アレイ部
とを同一プロセスで作製できるため、ワイヤーボンディ
ングや駆動ＩＣの実装等の工程を削減できる利点が有
る。
【０００３】一方、多結晶シリコンＴＦＴを用いて大型
且つ高精細のＬＣＤパネルを実現するために低温化技術
が注目されている。この低温化技術は、プロセス温度を
６００℃以下まで下げたもので、この温度領域であれ
ば、安価で大面積のハードガラス基板が使えるため、駆
動回路一体型の大型ＬＣＤやより低コストの小型ＬＣＤ
が実現できる。
且つ高精細のＬＣＤパネルを実現するために低温化技術
が注目されている。この低温化技術は、プロセス温度を
６００℃以下まで下げたもので、この温度領域であれ
ば、安価で大面積のハードガラス基板が使えるため、駆
動回路一体型の大型ＬＣＤやより低コストの小型ＬＣＤ
が実現できる。
【０００４】しかしながら、この温度領域で高性能の多
結晶シリコンＴＦＴを作ることは技術的に容易ではな
く、従来、種々の手法が試みられている。例えば、化学
気相成長（ＣＶＤ）法で形成した非晶質シリコン薄膜若
しくはＣＶＤ法で形成した多結晶シリコン薄膜にシリコ
ンをイオン注入して非晶質化したものに、例えば、パル
スレーザー等のレーザーエネルギーを照射して結晶化さ
せるレーザーアニール法は、結晶粒径（グレイン）の成
長を促進させて結晶性を高め、これにより、ＴＦＴの移
動度を改善しようとするものである。
結晶シリコンＴＦＴを作ることは技術的に容易ではな
く、従来、種々の手法が試みられている。例えば、化学
気相成長（ＣＶＤ）法で形成した非晶質シリコン薄膜若
しくはＣＶＤ法で形成した多結晶シリコン薄膜にシリコ
ンをイオン注入して非晶質化したものに、例えば、パル
スレーザー等のレーザーエネルギーを照射して結晶化さ
せるレーザーアニール法は、結晶粒径（グレイン）の成
長を促進させて結晶性を高め、これにより、ＴＦＴの移
動度を改善しようとするものである。
【０００５】
【発明が解決しようとする課題】特に、ボトムゲート型
多結晶シリコンＴＦＴの場合、レーザーアニールにより
非晶質シリコン膜を結晶化する際、ゲート電極上とそれ
以外の部分とで非晶質シリコン膜の結晶化に要するエネ
ルギーが異なる。即ち、熱伝導率の高い金属膜であるゲ
ート電極が下に存在するチャネル部分では、非晶質シリ
コン膜の結晶化に必要な熱の一部がそのゲート電極を通
して逃げるため、結晶化に必要なレーザーエネルギーが
他の部分よりも大きくなる。このため、このチャネル部
分でのシリコン膜の結晶性を良くすべく全体のレーザー
エネルギーを大きくすると、下にゲート電極が無い部分
で過剰のエネルギーが供給され、その部分のシリコン膜
に表面荒れが発生して後のエッチング工程等に支障が生
じたり、膜が破壊されたりするという問題が有った。
多結晶シリコンＴＦＴの場合、レーザーアニールにより
非晶質シリコン膜を結晶化する際、ゲート電極上とそれ
以外の部分とで非晶質シリコン膜の結晶化に要するエネ
ルギーが異なる。即ち、熱伝導率の高い金属膜であるゲ
ート電極が下に存在するチャネル部分では、非晶質シリ
コン膜の結晶化に必要な熱の一部がそのゲート電極を通
して逃げるため、結晶化に必要なレーザーエネルギーが
他の部分よりも大きくなる。このため、このチャネル部
分でのシリコン膜の結晶性を良くすべく全体のレーザー
エネルギーを大きくすると、下にゲート電極が無い部分
で過剰のエネルギーが供給され、その部分のシリコン膜
に表面荒れが発生して後のエッチング工程等に支障が生
じたり、膜が破壊されたりするという問題が有った。
【０００６】また、特に、ボトムゲート型多結晶シリコ
ンＴＦＴの場合には、ＴＦＴのソース／ドレインとなる
領域に非晶質シリコン膜の状態で不純物を導入してお
き、その後のレーザーアニールにより、非晶質シリコン
膜の結晶化と、その非晶質シリコン膜に導入した不純物
の活性化とを同時に行うのが簡便である。
ンＴＦＴの場合には、ＴＦＴのソース／ドレインとなる
領域に非晶質シリコン膜の状態で不純物を導入してお
き、その後のレーザーアニールにより、非晶質シリコン
膜の結晶化と、その非晶質シリコン膜に導入した不純物
の活性化とを同時に行うのが簡便である。
【０００７】しかしながら、この場合にも、不純物を導
入した部分における不純物の活性化に必要なエネルギー
と、不純物を導入しないチャネル領域での非晶質シリコ
ン膜の結晶化に必要なエネルギーとが異なる。即ち、不
純物を導入した部分は導入していない部分を結晶化する
エネルギーよりも低い値でシリコン膜にアブレーション
（abrasion) を起こすので、その部分に、不純物を導入
していない部分の結晶化に必要な高いエネルギーを照射
すると膜の破壊が発生する。
入した部分における不純物の活性化に必要なエネルギー
と、不純物を導入しないチャネル領域での非晶質シリコ
ン膜の結晶化に必要なエネルギーとが異なる。即ち、不
純物を導入した部分は導入していない部分を結晶化する
エネルギーよりも低い値でシリコン膜にアブレーション
（abrasion) を起こすので、その部分に、不純物を導入
していない部分の結晶化に必要な高いエネルギーを照射
すると膜の破壊が発生する。
【０００８】そこで、本発明の目的は、例えば、ボトム
ゲート型多結晶シリコンＴＦＴのチャネル領域の部分の
非晶質シリコン膜の結晶化とそれ以外の部分の非晶質シ
リコン膜の熱処理に必要なレーザーエネルギーの差を実
質的に補償した状態でレーザー光の照射を行うことがで
きる半導体装置の製造方法を提供することである。
ゲート型多結晶シリコンＴＦＴのチャネル領域の部分の
非晶質シリコン膜の結晶化とそれ以外の部分の非晶質シ
リコン膜の熱処理に必要なレーザーエネルギーの差を実
質的に補償した状態でレーザー光の照射を行うことがで
きる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、絶縁基板上に薄膜ト
ランジスタのゲート電極を所定パターンに形成する工程
と、前記ゲート電極上を含む前記絶縁基板上の全面に前
記薄膜トランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の全面に非晶質シリコン膜を形成す
る工程と、前記ゲート電極の直上位置の部分の前記非晶
質シリコン膜の上に、その部分の前記非晶質シリコン膜
の結晶化とそれ以外の部分の前記非晶質シリコン膜の熱
処理に必要なレーザーエネルギーの差を実質的に補償す
る膜厚の反射防止膜を形成する工程と、前記反射防止膜
で覆われた部分を含む前記非晶質シリコン膜の全面にレ
ーザー光を照射して、少なくとも前記ゲート電極の直上
位置の部分の前記非晶質シリコン膜を結晶化する工程
と、を有する。
本発明の半導体装置の製造方法は、絶縁基板上に薄膜ト
ランジスタのゲート電極を所定パターンに形成する工程
と、前記ゲート電極上を含む前記絶縁基板上の全面に前
記薄膜トランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の全面に非晶質シリコン膜を形成す
る工程と、前記ゲート電極の直上位置の部分の前記非晶
質シリコン膜の上に、その部分の前記非晶質シリコン膜
の結晶化とそれ以外の部分の前記非晶質シリコン膜の熱
処理に必要なレーザーエネルギーの差を実質的に補償す
る膜厚の反射防止膜を形成する工程と、前記反射防止膜
で覆われた部分を含む前記非晶質シリコン膜の全面にレ
ーザー光を照射して、少なくとも前記ゲート電極の直上
位置の部分の前記非晶質シリコン膜を結晶化する工程
と、を有する。
【００１０】例えば、前記反射防止膜を、前記ゲート電
極の直上位置の部分の前記非晶質シリコン膜の結晶化と
それ以外の部分の前記非晶質シリコン膜の結晶化に必要
なレーザーエネルギーの差を実質的に補償する膜厚に形
成する。
極の直上位置の部分の前記非晶質シリコン膜の結晶化と
それ以外の部分の前記非晶質シリコン膜の結晶化に必要
なレーザーエネルギーの差を実質的に補償する膜厚に形
成する。
【００１１】また、例えば、前記ゲート電極の直上位置
の部分以外の部分の前記非晶質シリコン膜に不純物を導
入する工程を更に有し、前記レーザー光を照射する工程
が、前記ゲート電極の直上位置の部分の前記非晶質シリ
コン膜を結晶化すると同時に、それ以外の部分の前記非
晶質シリコン膜中に導入した前記不純物を活性化させる
工程であって、前記反射防止膜を、前記ゲート電極の直
上位置の部分の前記非晶質シリコン膜の結晶化とそれ以
外の部分の前記非晶質シリコン膜中の前記不純物の活性
化に必要なレーザーエネルギーの差を実質的に補償する
膜厚に形成する。
の部分以外の部分の前記非晶質シリコン膜に不純物を導
入する工程を更に有し、前記レーザー光を照射する工程
が、前記ゲート電極の直上位置の部分の前記非晶質シリ
コン膜を結晶化すると同時に、それ以外の部分の前記非
晶質シリコン膜中に導入した前記不純物を活性化させる
工程であって、前記反射防止膜を、前記ゲート電極の直
上位置の部分の前記非晶質シリコン膜の結晶化とそれ以
外の部分の前記非晶質シリコン膜中の前記不純物の活性
化に必要なレーザーエネルギーの差を実質的に補償する
膜厚に形成する。
【００１２】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１３】図１に、反射防止膜として用いる酸化シリ
コン（ＳｉＯ2 ）膜の膜厚〔μｍ〕とその下の非晶質シ
リコン膜表面での反射率との関係を示す。なお、レーザ
ー光としては、発振波長３０８ｎｍ（＝０．３０８μ
ｍ）の塩化キセノン（ＸｅＣｌ）のエキシマレーザーを
用いた。
コン（ＳｉＯ2 ）膜の膜厚〔μｍ〕とその下の非晶質シ
リコン膜表面での反射率との関係を示す。なお、レーザ
ー光としては、発振波長３０８ｎｍ（＝０．３０８μ
ｍ）の塩化キセノン（ＸｅＣｌ）のエキシマレーザーを
用いた。
【００１４】この図から分かるように、ＳｉＯ2 の膜厚
ｄが、ＳｉＯ2 中でのレーザー光の波長λ（ＳｉＯ2 の
屈折率ｎ＝１．５から、λ＝０．３０８／１．５≒０．
２０６〔μｍ〕）の１／４倍、３／４倍、…の所で、そ
の下の非晶質シリコン膜表面での反射率が最小になる。
即ち、ｍを正の整数とした時、ＳｉＯ2 膜厚ｄ＝（λ／
４）×（２ｍ−１）の時、その下の非晶質シリコン膜表
面での反射率が最小になる。
ｄが、ＳｉＯ2 中でのレーザー光の波長λ（ＳｉＯ2 の
屈折率ｎ＝１．５から、λ＝０．３０８／１．５≒０．
２０６〔μｍ〕）の１／４倍、３／４倍、…の所で、そ
の下の非晶質シリコン膜表面での反射率が最小になる。
即ち、ｍを正の整数とした時、ＳｉＯ2 膜厚ｄ＝（λ／
４）×（２ｍ−１）の時、その下の非晶質シリコン膜表
面での反射率が最小になる。
【００１５】そこで、今、非晶質シリコン膜表面での反
射率を、反射防止膜を設けない場合と比較して１０％以
上低減する場合を考えると、この図１から、ＳｉＯ2 の
膜厚ｄを、λ／２０≦ｄ≦９λ／２０、１１λ／２０≦
ｄ≦１９λ／２０、…、即ち、（λ／４）×（２ｍ−
１）−λ／５≦ｄ≦（λ／４）×（２ｍ−１）＋λ／５
の範囲に設定すれば良いことが分かる。なお、非晶質シ
リコン膜表面での反射率の低減が、反射防止膜を設けな
い場合と比較して１０％よりも小さいと、反射防止膜を
設けた効果が殆ど得られない虞が有る。
射率を、反射防止膜を設けない場合と比較して１０％以
上低減する場合を考えると、この図１から、ＳｉＯ2 の
膜厚ｄを、λ／２０≦ｄ≦９λ／２０、１１λ／２０≦
ｄ≦１９λ／２０、…、即ち、（λ／４）×（２ｍ−
１）−λ／５≦ｄ≦（λ／４）×（２ｍ−１）＋λ／５
の範囲に設定すれば良いことが分かる。なお、非晶質シ
リコン膜表面での反射率の低減が、反射防止膜を設けな
い場合と比較して１０％よりも小さいと、反射防止膜を
設けた効果が殆ど得られない虞が有る。
【００１６】図２に、反射防止膜として窒化シリコン
（ＳｉＮX ）膜を用いた場合のＳｉＮX 膜の膜厚〔μ
ｍ〕とその下の非晶質シリコン膜表面での反射率との関
係を示す。
（ＳｉＮX ）膜を用いた場合のＳｉＮX 膜の膜厚〔μ
ｍ〕とその下の非晶質シリコン膜表面での反射率との関
係を示す。
【００１７】この図から分かるように、反射防止膜とし
てＳｉＮX 膜を用いた場合も、非晶質シリコン膜表面で
の反射率を、反射防止膜を設けない場合と比較して１０
％以上低減するためには、ＳｉＮX 中でのレーザー光の
波長λ、ｍを正の整数として、ＳｉＮX 膜の膜厚ｄを、
（λ／４）×（２ｍ−１）−λ／５≦ｄ≦（λ／４）×
（２ｍ−１）＋λ／５の範囲に設定すれば良い。
てＳｉＮX 膜を用いた場合も、非晶質シリコン膜表面で
の反射率を、反射防止膜を設けない場合と比較して１０
％以上低減するためには、ＳｉＮX 中でのレーザー光の
波長λ、ｍを正の整数として、ＳｉＮX 膜の膜厚ｄを、
（λ／４）×（２ｍ−１）−λ／５≦ｄ≦（λ／４）×
（２ｍ−１）＋λ／５の範囲に設定すれば良い。
【００１８】そこで、本発明では、例えば、ボトムゲー
ト型多結晶シリコン薄膜トランジスタ（ＴＦＴ）の製造
過程において、下にゲート電極が存在するチャネル領域
の部分の非晶質シリコン膜の結晶化に必要なレーザーエ
ネルギー（例えば、３８０ｍＪ／ｃｍ2 程度）とそれ以
外の部分の非晶質シリコン膜の結晶化に必要なレーザー
エネルギー（例えば、３２０ｍＪ／ｃｍ2 程度）との差
を補償する膜厚（例えば、ＳｉＯ2 の場合ｄ≒０．０２
０〔μｍ〕＝２０〔ｎｍ〕）の反射防止膜をチャネル領
域の部分の非晶質シリコン膜の上に設ける。
ト型多結晶シリコン薄膜トランジスタ（ＴＦＴ）の製造
過程において、下にゲート電極が存在するチャネル領域
の部分の非晶質シリコン膜の結晶化に必要なレーザーエ
ネルギー（例えば、３８０ｍＪ／ｃｍ2 程度）とそれ以
外の部分の非晶質シリコン膜の結晶化に必要なレーザー
エネルギー（例えば、３２０ｍＪ／ｃｍ2 程度）との差
を補償する膜厚（例えば、ＳｉＯ2 の場合ｄ≒０．０２
０〔μｍ〕＝２０〔ｎｍ〕）の反射防止膜をチャネル領
域の部分の非晶質シリコン膜の上に設ける。
【００１９】また、例えば、チャネル領域における非晶
質シリコン膜の結晶化とソース／ドレイン領域において
非晶質シリコン膜中に導入した不純物の活性化とを１回
のレーザーアニールで同時に行う場合に、その結晶化に
必要なエネルギー（例えば、３８０ｍＪ／ｃｍ2 程度）
と不純物の活性化に必要なエネルギー（例えば、２８０
ｍＪ／ｃｍ2 程度）との差を補償する膜厚（例えば、Ｓ
ｉＯ2 の場合ｄ≒０．０２５〔μｍ〕＝２５〔ｎｍ〕）
の反射防止膜をチャネル領域の部分の非晶質シリコン膜
の上に設ける。
質シリコン膜の結晶化とソース／ドレイン領域において
非晶質シリコン膜中に導入した不純物の活性化とを１回
のレーザーアニールで同時に行う場合に、その結晶化に
必要なエネルギー（例えば、３８０ｍＪ／ｃｍ2 程度）
と不純物の活性化に必要なエネルギー（例えば、２８０
ｍＪ／ｃｍ2 程度）との差を補償する膜厚（例えば、Ｓ
ｉＯ2 の場合ｄ≒０．０２５〔μｍ〕＝２５〔ｎｍ〕）
の反射防止膜をチャネル領域の部分の非晶質シリコン膜
の上に設ける。
【００２０】これらにより、チャネル領域における非晶
質シリコン膜の結晶化に必要なレーザーエネルギーと、
それ以外の部分における非晶質シリコン膜の結晶化又は
不純物の活性化に必要なレーザーエネルギーの差が実質
的に補償されて、レーザーアニール処理を好適に行うこ
とができる。
質シリコン膜の結晶化に必要なレーザーエネルギーと、
それ以外の部分における非晶質シリコン膜の結晶化又は
不純物の活性化に必要なレーザーエネルギーの差が実質
的に補償されて、レーザーアニール処理を好適に行うこ
とができる。
【００２１】次に、図３〜図６を参照して、Ｎチャネル
型のボトムゲート型多結晶シリコン薄膜トランジスタ
（ＴＦＴ）の製造方法に本発明を適用した実施の形態を
説明する。
型のボトムゲート型多結晶シリコン薄膜トランジスタ
（ＴＦＴ）の製造方法に本発明を適用した実施の形態を
説明する。
【００２２】まず、図３（ａ）に示すように、ガラス基
板等の透明絶縁基板１上に、Ｍｏ、Ｔａ、Ｍｏ−Ｔａ等
の金属からなる膜厚２００ｎｍ程度のゲート電極２を所
定パターンに形成する。
板等の透明絶縁基板１上に、Ｍｏ、Ｔａ、Ｍｏ−Ｔａ等
の金属からなる膜厚２００ｎｍ程度のゲート電極２を所
定パターンに形成する。
【００２３】次に、図３（ｂ）に示すように、ゲート電
極２上を含む透明絶縁基板１上の全面に、プラズマＣＶ
Ｄ（化学気相成長）法により、ゲート絶縁膜となる、膜
厚５０ｎｍ程度の窒化シリコン（ＳｉＮx ）膜３及びそ
の上に膜厚１００ｎｍ程度の酸化シリコン（ＳｉＯ2 ）
膜４を順次形成する。
極２上を含む透明絶縁基板１上の全面に、プラズマＣＶ
Ｄ（化学気相成長）法により、ゲート絶縁膜となる、膜
厚５０ｎｍ程度の窒化シリコン（ＳｉＮx ）膜３及びそ
の上に膜厚１００ｎｍ程度の酸化シリコン（ＳｉＯ2 ）
膜４を順次形成する。
【００２４】次に、図３（ｃ）に示すように、酸化シリ
コン膜４の上に、やはりプラズマＣＶＤ法により非晶質
シリコン膜５を形成する。
コン膜４の上に、やはりプラズマＣＶＤ法により非晶質
シリコン膜５を形成する。
【００２５】次に、図４（ａ）に示すように、非晶質シ
リコン膜５上の全面に、やはりプラズマＣＶＤ法により
酸化シリコン（ＳｉＯ2 ）膜６を形成する。この時、酸
化シリコン膜６の膜厚は、既述したように、後のレーザ
ーアニール時に、非晶質シリコン膜５表面でのレーザー
光の反射率が所望量低減する値に設定する。
リコン膜５上の全面に、やはりプラズマＣＶＤ法により
酸化シリコン（ＳｉＯ2 ）膜６を形成する。この時、酸
化シリコン膜６の膜厚は、既述したように、後のレーザ
ーアニール時に、非晶質シリコン膜５表面でのレーザー
光の反射率が所望量低減する値に設定する。
【００２６】次に、図４（ｂ）に示すように、酸化シリ
コン膜６上の全面に形成したフォトレジスト７を、ゲー
ト電極２をマスクとして透明絶縁基板１の裏面側から露
光し、現像して、図示の如く、ゲート電極２に対し自己
整合的にフォトレジスト７のパターンを残す。
コン膜６上の全面に形成したフォトレジスト７を、ゲー
ト電極２をマスクとして透明絶縁基板１の裏面側から露
光し、現像して、図示の如く、ゲート電極２に対し自己
整合的にフォトレジスト７のパターンを残す。
【００２７】次に、図４（ｃ）に示すように、そのパタ
ーニングされたフォトレジスト７をマスクとして酸化シ
リコン膜６を、例えば、バッファードフッ酸でエッチン
グし、図示の如く、酸化シリコン膜６をゲート電極２に
対応したパターンに残した後、アッシングによりフォト
レジスト７を除去する。しかる後、全面にパルスレーザ
ー８を照射して、非晶質シリコン膜６を多結晶シリコン
膜９に結晶化する。
ーニングされたフォトレジスト７をマスクとして酸化シ
リコン膜６を、例えば、バッファードフッ酸でエッチン
グし、図示の如く、酸化シリコン膜６をゲート電極２に
対応したパターンに残した後、アッシングによりフォト
レジスト７を除去する。しかる後、全面にパルスレーザ
ー８を照射して、非晶質シリコン膜６を多結晶シリコン
膜９に結晶化する。
【００２８】この時、本実施の形態では、ゲート電極２
の直上位置に設けた酸化シリコン膜６により、ゲート電
極２から放散され易い熱エネルギーが酸化シリコン膜６
の反射低減作用（レーザー光反射防止作用）で補償さ
れ、これによりゲート電極２部分とそれ以外の部分での
シリコン膜の結晶化エネルギーの不均一が補償されて、
非晶質シリコン膜５の全体がほぼ均一に結晶化される。
の直上位置に設けた酸化シリコン膜６により、ゲート電
極２から放散され易い熱エネルギーが酸化シリコン膜６
の反射低減作用（レーザー光反射防止作用）で補償さ
れ、これによりゲート電極２部分とそれ以外の部分での
シリコン膜の結晶化エネルギーの不均一が補償されて、
非晶質シリコン膜５の全体がほぼ均一に結晶化される。
【００２９】次に、図５（ａ）に示すように、ゲート電
極２の直上位置に設けた酸化シリコン膜６をイオン注入
マスクとして用い、例えば、ＰＨ3 により、多結晶シリ
コン膜９にゲート電極２と自己整合的にＮ型不純物１
０、例えば、リン（Ｐ）を比較的低濃度にイオン注入
し、例えば、１０18〜１０19／ｃｍ3 程度の濃度のＮ型
低濃度拡散層１１を形成する。
極２の直上位置に設けた酸化シリコン膜６をイオン注入
マスクとして用い、例えば、ＰＨ3 により、多結晶シリ
コン膜９にゲート電極２と自己整合的にＮ型不純物１
０、例えば、リン（Ｐ）を比較的低濃度にイオン注入
し、例えば、１０18〜１０19／ｃｍ3 程度の濃度のＮ型
低濃度拡散層１１を形成する。
【００３０】次に、図５（ｂ）に示すように、酸化シリ
コン膜６、即ち、ゲート電極２を含む比較的幅広の領域
にフォトレジスト１２を形成し、このフォトレジスト１
２をイオン注入マスクとして用いて、例えば、ＰＨ3 に
より、多結晶シリコン膜９にＮ型不純物１０、例えば、
リン（Ｐ）を比較的高濃度にイオン注入し、例えば、１
０19〜１０21／ｃｍ3 程度の濃度のＮ型高濃度拡散層１
３を形成する。これにより、ＴＦＴのソース／ドレイン
を主として構成するＮ型高濃度拡散層１３の内側にＮ型
低濃度拡散層１１が設けられたＬＤＤ（Lightly Doped
Drain)構造が形成される。
コン膜６、即ち、ゲート電極２を含む比較的幅広の領域
にフォトレジスト１２を形成し、このフォトレジスト１
２をイオン注入マスクとして用いて、例えば、ＰＨ3 に
より、多結晶シリコン膜９にＮ型不純物１０、例えば、
リン（Ｐ）を比較的高濃度にイオン注入し、例えば、１
０19〜１０21／ｃｍ3 程度の濃度のＮ型高濃度拡散層１
３を形成する。これにより、ＴＦＴのソース／ドレイン
を主として構成するＮ型高濃度拡散層１３の内側にＮ型
低濃度拡散層１１が設けられたＬＤＤ（Lightly Doped
Drain)構造が形成される。
【００３１】次に、図５（ｃ）に示すように、フォトレ
ジスト１２をアッシングして除去した後、全面にパルス
レーザー１４を照射し、多結晶シリコン膜９に注入した
Ｎ型不純物を活性化させる。
ジスト１２をアッシングして除去した後、全面にパルス
レーザー１４を照射し、多結晶シリコン膜９に注入した
Ｎ型不純物を活性化させる。
【００３２】なお、ボトムゲート型ＴＦＴの場合には、
既述した非晶質シリコン膜５の結晶化工程と上述の不純
物活性化工程を１回のレーザーアニール処理により同時
に行うことが簡便である。即ち、非晶質シリコン膜５の
状態で、各不純物のイオン注入工程までを行い、その
後、パルスレーザーを照射して、非晶質シリコン膜５の
結晶化とそれに注入された不純物の活性化を同時に行
う。これにより、例えば、図４（ｃ）の工程を省略し
て、工程を簡略化することができる。そして、その場
合、本実施の形態では、ゲート電極２の直上位置の非晶
質シリコン膜の上に設けた酸化シリコン膜６の膜厚を適
宜に制御することにより、不純物を注入したソース／ド
レイン部分における不純物の活性化のためのエネルギー
と、不純物を注入しなかったチャネル部分における非晶
質シリコン膜の結晶化エネルギーとの差を補償すること
ができるので、非晶質シリコン膜の結晶化処理と不純物
の活性化処理の同時処理を好適に行うことができる。
既述した非晶質シリコン膜５の結晶化工程と上述の不純
物活性化工程を１回のレーザーアニール処理により同時
に行うことが簡便である。即ち、非晶質シリコン膜５の
状態で、各不純物のイオン注入工程までを行い、その
後、パルスレーザーを照射して、非晶質シリコン膜５の
結晶化とそれに注入された不純物の活性化を同時に行
う。これにより、例えば、図４（ｃ）の工程を省略し
て、工程を簡略化することができる。そして、その場
合、本実施の形態では、ゲート電極２の直上位置の非晶
質シリコン膜の上に設けた酸化シリコン膜６の膜厚を適
宜に制御することにより、不純物を注入したソース／ド
レイン部分における不純物の活性化のためのエネルギー
と、不純物を注入しなかったチャネル部分における非晶
質シリコン膜の結晶化エネルギーとの差を補償すること
ができるので、非晶質シリコン膜の結晶化処理と不純物
の活性化処理の同時処理を好適に行うことができる。
【００３３】次に、図６（ａ）に示すように、フォトリ
ソグラフィー法でレジストマスク（不図示）を形成した
後、例えば、ＢＨＦ（バッファードフッ酸）によるウェ
ットエッチングでゲート電極上の酸化シリコン膜６を各
ＴＦＴの領域毎に島状に切り離し（図６（ａ）の紙面に
垂直な方向）、その後、ＳＦ6 等のガスでドライエッチ
ングして多結晶シリコン膜９を各ＴＦＴの領域毎に島状
に切り離し、各ＴＦＴを電気的に分離する。この後、上
述のレジストマスクを除去する。
ソグラフィー法でレジストマスク（不図示）を形成した
後、例えば、ＢＨＦ（バッファードフッ酸）によるウェ
ットエッチングでゲート電極上の酸化シリコン膜６を各
ＴＦＴの領域毎に島状に切り離し（図６（ａ）の紙面に
垂直な方向）、その後、ＳＦ6 等のガスでドライエッチ
ングして多結晶シリコン膜９を各ＴＦＴの領域毎に島状
に切り離し、各ＴＦＴを電気的に分離する。この後、上
述のレジストマスクを除去する。
【００３４】次に、図６（ｂ）に示すように、層間絶縁
膜として膜厚１００ｎｍ程度の酸化シリコン（Ｓｉ
Ｏ2 ）膜１５、及び、その上にパッシベーション膜とし
て膜厚２００ｎｍ程度の窒化シリコン（ＳｉＮx ）膜１
６を順次形成する。この後、３５０℃程度で窒素アニー
ルを行い、各膜中の欠陥準位を低減する。次いで、フォ
トリソグラフィー及びドライエッチングにより、窒化シ
リコン膜１６及び酸化シリコン膜１５にＮ型高濃度拡散
層１３にまで達する開孔１７を形成する。
膜として膜厚１００ｎｍ程度の酸化シリコン（Ｓｉ
Ｏ2 ）膜１５、及び、その上にパッシベーション膜とし
て膜厚２００ｎｍ程度の窒化シリコン（ＳｉＮx ）膜１
６を順次形成する。この後、３５０℃程度で窒素アニー
ルを行い、各膜中の欠陥準位を低減する。次いで、フォ
トリソグラフィー及びドライエッチングにより、窒化シ
リコン膜１６及び酸化シリコン膜１５にＮ型高濃度拡散
層１３にまで達する開孔１７を形成する。
【００３５】次に、図６（ｃ）に示すように、開孔１７
内を含む全面に膜厚５００ｎｍ程度のアルミ（Ａｌ）膜
１８を形成した後、フォトリソグラフィー及びドライエ
ッチングにより、このＡｌ膜１８をパターニングして、
図示の如く、開孔１８の位置でＴＦＴのソース／ドレイ
ンであるＮ型高濃度拡散層１３に夫々電気的に接続する
Ａｌ配線１８を形成する。この後、全面にリンシリケー
トガラス（ＰＳＧ）等からなる平坦化膜１９を形成す
る。
内を含む全面に膜厚５００ｎｍ程度のアルミ（Ａｌ）膜
１８を形成した後、フォトリソグラフィー及びドライエ
ッチングにより、このＡｌ膜１８をパターニングして、
図示の如く、開孔１８の位置でＴＦＴのソース／ドレイ
ンであるＮ型高濃度拡散層１３に夫々電気的に接続する
Ａｌ配線１８を形成する。この後、全面にリンシリケー
トガラス（ＰＳＧ）等からなる平坦化膜１９を形成す
る。
【００３６】以上の工程により、Ｎチャネル型のボトム
ゲート型多結晶シリコンＴＦＴが製造される。なお、Ｎ
チャネル型多結晶シリコンＴＦＴのソース／ドレイン領
域に導入するＮ型不純物としては、上述の例のリン
（Ｐ）に限らず、ヒ素（Ａｓ）を用いても良い。また、
Ｐチャネル型多結晶シリコンＴＦＴの場合には、そのソ
ース／ドレイン領域に導入する不純物としてＰ型不純
物、例えば、ボロン（Ｂ）を用いることにより、上述の
Ｎチャネル型多結晶シリコンＴＦＴとほぼ同様の工程で
製造することができる。
ゲート型多結晶シリコンＴＦＴが製造される。なお、Ｎ
チャネル型多結晶シリコンＴＦＴのソース／ドレイン領
域に導入するＮ型不純物としては、上述の例のリン
（Ｐ）に限らず、ヒ素（Ａｓ）を用いても良い。また、
Ｐチャネル型多結晶シリコンＴＦＴの場合には、そのソ
ース／ドレイン領域に導入する不純物としてＰ型不純
物、例えば、ボロン（Ｂ）を用いることにより、上述の
Ｎチャネル型多結晶シリコンＴＦＴとほぼ同様の工程で
製造することができる。
【００３７】また、チャネル領域の部分の非晶質シリコ
ン膜５の上に設ける反射防止のための透明膜としては、
酸化シリコン膜６以外に、窒化シリコン膜又は酸化シリ
コン膜と窒化シリコン膜の積層膜を用いても良い。
ン膜５の上に設ける反射防止のための透明膜としては、
酸化シリコン膜６以外に、窒化シリコン膜又は酸化シリ
コン膜と窒化シリコン膜の積層膜を用いても良い。
【００３８】
【発明の効果】本発明においては、例えば、ボトムゲー
ト型多結晶シリコンＴＦＴの製造過程において、チャネ
ル領域の部分の非晶質シリコン膜の結晶化とそれ以外の
部分の非晶質シリコン膜の熱処理に必要なレーザーエネ
ルギーの差を実質的に補償する膜厚の反射防止膜をチャ
ネル領域の部分の非晶質シリコン膜の上に設ける。
ト型多結晶シリコンＴＦＴの製造過程において、チャネ
ル領域の部分の非晶質シリコン膜の結晶化とそれ以外の
部分の非晶質シリコン膜の熱処理に必要なレーザーエネ
ルギーの差を実質的に補償する膜厚の反射防止膜をチャ
ネル領域の部分の非晶質シリコン膜の上に設ける。
【００３９】従って、例えば、チャネル領域の部分の非
晶質シリコン膜の結晶化とそれ以外の部分の非晶質シリ
コン膜の結晶化に必要なレーザーエネルギーの差が実質
的に補償され、チャネル領域以外の部分に過剰のレーザ
ーエネルギーが供給されることによる膜質の劣化を引き
起こすことなく、全体にほぼ均一に結晶化された膜質の
良い多結晶シリコン膜を得ることができる。この結果、
特性の良いボトムゲート型多結晶シリコンＴＦＴを得る
ことができる。
晶質シリコン膜の結晶化とそれ以外の部分の非晶質シリ
コン膜の結晶化に必要なレーザーエネルギーの差が実質
的に補償され、チャネル領域以外の部分に過剰のレーザ
ーエネルギーが供給されることによる膜質の劣化を引き
起こすことなく、全体にほぼ均一に結晶化された膜質の
良い多結晶シリコン膜を得ることができる。この結果、
特性の良いボトムゲート型多結晶シリコンＴＦＴを得る
ことができる。
【００４０】また、例えば、非晶質シリコン膜の結晶化
とその非晶質シリコン膜中に導入した不純物の活性化と
を同時に行う場合に、不純物を導入しないチャネル領域
の部分の非晶質シリコン膜の結晶化のためのレーザーエ
ネルギーと、不純物を導入したそれ以外の部分での不純
物の活性化のためのレーザーエネルギーとの差を、チャ
ネル領域の部分の非晶質シリコン膜の上に設けた反射防
止膜の膜厚により補償することができるので、非晶質シ
リコン膜の結晶化処理と不純物の活性化処理を１回のレ
ーザーアニールにより好適に行うことができて、工程を
簡便化することができる。
とその非晶質シリコン膜中に導入した不純物の活性化と
を同時に行う場合に、不純物を導入しないチャネル領域
の部分の非晶質シリコン膜の結晶化のためのレーザーエ
ネルギーと、不純物を導入したそれ以外の部分での不純
物の活性化のためのレーザーエネルギーとの差を、チャ
ネル領域の部分の非晶質シリコン膜の上に設けた反射防
止膜の膜厚により補償することができるので、非晶質シ
リコン膜の結晶化処理と不純物の活性化処理を１回のレ
ーザーアニールにより好適に行うことができて、工程を
簡便化することができる。
【図１】反射防止膜としてＳｉＯ2 膜を用いた場合のＳ
ｉＯ2 膜厚とその下の非晶質シリコン膜表面での反射率
との関係を示すグラフである。
ｉＯ2 膜厚とその下の非晶質シリコン膜表面での反射率
との関係を示すグラフである。
【図２】反射防止膜としてＳｉＮx 膜を用いた場合のＳ
ｉＮx 膜厚とその下の非晶質シリコン膜表面での反射率
との関係を示すグラフである。
ｉＮx 膜厚とその下の非晶質シリコン膜表面での反射率
との関係を示すグラフである。
【図３】本発明の実施の形態によるボトムゲート型多結
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
【図４】本発明の実施の形態によるボトムゲート型多結
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
【図５】本発明の実施の形態によるボトムゲート型多結
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
【図６】本発明の実施の形態によるボトムゲート型多結
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
晶シリコンＴＦＴの製造方法を工程順に示す断面図であ
る。
１…透明絶縁基板、２…ゲート電極、３…窒化シリコン
膜、４…酸化シリコン膜、５…非晶質シリコン膜、６…
酸化シリコン膜（透明膜）、７、１２…フォトレジス
ト、８、１４…パルスレーザー、９…多結晶シリコン
膜、１０…Ｎ型不純物、１１…Ｎ型低濃度拡散層、１３
…Ｎ型高濃度拡散層、１５…酸化シリコン膜、１６…窒
化シリコン膜、１８…アルミ配線、１９…平坦化膜
膜、４…酸化シリコン膜、５…非晶質シリコン膜、６…
酸化シリコン膜（透明膜）、７、１２…フォトレジス
ト、８、１４…パルスレーザー、９…多結晶シリコン
膜、１０…Ｎ型不純物、１１…Ｎ型低濃度拡散層、１３
…Ｎ型高濃度拡散層、１５…酸化シリコン膜、１６…窒
化シリコン膜、１８…アルミ配線、１９…平坦化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１９Ａ
Claims (7)
- 【請求項１】 絶縁基板上に薄膜トランジスタのゲート
電極を所定パターンに形成する工程と、 前記ゲート電極上を含む前記絶縁基板上の全面に前記薄
膜トランジスタのゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上の全面に非晶質シリコン膜を形成す
る工程と、 前記ゲート電極の直上位置の部分の前記非晶質シリコン
膜の上に、その部分の前記非晶質シリコン膜の結晶化と
それ以外の部分の前記非晶質シリコン膜の熱処理に必要
なレーザーエネルギーの差を実質的に補償する膜厚の反
射防止膜を形成する工程と、 前記反射防止膜で覆われた部分を含む前記非晶質シリコ
ン膜の全面にレーザー光を照射して、少なくとも前記ゲ
ート電極の直上位置の部分の前記非晶質シリコン膜を結
晶化する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記反射防止膜を、前記ゲート電極の直
上位置の部分の前記非晶質シリコン膜の結晶化とそれ以
外の部分の前記非晶質シリコン膜の結晶化に必要なレー
ザーエネルギーの差を実質的に補償する膜厚に形成す
る、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極の直上位置の部分以外の
部分の前記非晶質シリコン膜に不純物を導入する工程を
更に有し、前記レーザー光を照射する工程が、前記ゲー
ト電極の直上位置の部分の前記非晶質シリコン膜を結晶
化すると同時に、それ以外の部分の前記非晶質シリコン
膜中に導入した前記不純物を活性化させる工程であっ
て、前記反射防止膜を、前記ゲート電極の直上位置の部
分の前記非晶質シリコン膜の結晶化とそれ以外の部分の
前記非晶質シリコン膜中の前記不純物の活性化に必要な
レーザーエネルギーの差を実質的に補償する膜厚に形成
する、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記反射防止膜を、その下の前記非晶質
シリコン膜表面における前記レーザー光の反射率を、前
記反射防止膜を設けない場合に比較して、１０％以上減
少させる膜厚に形成する、請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記反射防止膜の膜厚ｄを、前記反射防
止膜中での前記レーザー光の波長をλ、ｍを正の整数と
した時、（λ／４）×（２ｍ−１）−λ／５≦ｄ≦（λ
／４）×（２ｍ−１）＋λ／５の範囲に設定する、請求
項４に記載の半導体装置の製造方法。 - 【請求項６】 前記反射防止膜として、酸化シリコン膜
及び窒化シリコン膜からなる群より選ばれた少なくとも
１種を用いる、請求項１に記載の半導体装置の製造方
法。 - 【請求項７】 前記絶縁基板として透明絶縁基板を用
い、前記反射防止膜を、前記透明絶縁基板の裏面側から
前記ゲート電極を露光マスクとしたフォトリソグラフィ
ー法を用いてパターニングする、請求項１に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35071296A JPH10189995A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35071296A JPH10189995A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189995A true JPH10189995A (ja) | 1998-07-21 |
Family
ID=18412346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35071296A Pending JPH10189995A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189995A (ja) |
-
1996
- 1996-12-27 JP JP35071296A patent/JPH10189995A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333153B1 (ko) | 반도체장치제작방법 | |
| JP3312083B2 (ja) | 表示装置 | |
| KR100229676B1 (ko) | 셀프얼라인 박막트랜지스터 제조방법 | |
| US6569720B2 (en) | Method for fabricating thin-film transistor | |
| JPH0758339A (ja) | 半導体装置およびその作製方法 | |
| JPH06296023A (ja) | 薄膜状半導体装置およびその作製方法 | |
| JPH0794757A (ja) | 半導体装置の作製方法 | |
| US5786241A (en) | Method for forming a thin film semiconductor device utilizing a gate and gate side walls as masks | |
| US6586287B2 (en) | Method for fabricating thin film transistor including crystalline silicon active layer | |
| JP4084039B2 (ja) | 薄膜半導体装置及びその製造方法 | |
| JP4312741B2 (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| US6921685B2 (en) | Method of fabricating thin film transistor | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07135324A (ja) | 薄膜状半導体集積回路 | |
| JPH10189450A (ja) | 半導体装置の製造方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JP3465772B2 (ja) | 半導体装置の製造方法 | |
| JPH10189995A (ja) | 半導体装置の製造方法 | |
| JP2546524B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0582552A (ja) | 薄膜トランジスタの製造方法 | |
| KR100498629B1 (ko) | 액정표시장치의제조방법 | |
| KR0170467B1 (ko) | 비단결정 반도체 장치 및 그 제조 방법 | |
| JP4514908B2 (ja) | 半導体装置の製造方法 | |
| JPH10189499A (ja) | 半導体装置の製造方法 | |
| JPH07193252A (ja) | 薄膜トランジスタ及びその製造方法 |