JPS63102265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63102265A JPS63102265A JP24753186A JP24753186A JPS63102265A JP S63102265 A JPS63102265 A JP S63102265A JP 24753186 A JP24753186 A JP 24753186A JP 24753186 A JP24753186 A JP 24753186A JP S63102265 A JPS63102265 A JP S63102265A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｓ ＯＩ （Ｓｅｍｉｃｏｎｄｕｃｔｏｔ
０ｎＩｎｓｕｌａｔｏｒ）構造の半導体装置の製造方法
に関するものである。
０ｎＩｎｓｕｌａｔｏｒ）構造の半導体装置の製造方法
に関するものである。
従来の技術
従来より高集積、高速、多機能の高性能半導体装置の実
現を月相して、ＳＯＩデバイスの開発が活発に行われて
いる。ＳＯＩデバイスを作成する上で最も基本的な技術
として、絶縁基板上に単結晶半導体層を形成するいわゆ
る単結晶化技術がある（Ｂ、Ｒ，Ａｐｐｌｅｔｏｎ ＆
Ｇ、に、Ｃｅｌｌｅｒ編、Ｌａ５ｅｒａｎｄ Ｅｌｅ
ｃｔｒｏｎ−Ｂｅａｍ Ｉｎｔｅｒａｃｔｉｏｎ ｗｉ
ｔｈＳｏｌ ｉｄｓ （レーザー アンド エレクトロ
ンビームインタラフター ウィズ ソリッズ）Ｎｏｒｔ
ｈ−Ｈｏｌ １ａｎｃｉ 、Ｎｅｗ Ｙｏｒｋ、 （１
９８２）等〕。たとえば３１０２等の非晶質絶縁基板上
に形成された多結晶シリコン層をレーザビームや電子ビ
ーム照射もしくは、カーボンヒータやランプ加熱等によ
り溶融、再結晶化する方法がある。ＳＯＩにデノくイス
を形成する場合、単結晶が必要な部分はＭＯＳ）ランジ
スタのゲート部分とソース・ドレインの接合領域のみの
局所的に限定された部分である。
現を月相して、ＳＯＩデバイスの開発が活発に行われて
いる。ＳＯＩデバイスを作成する上で最も基本的な技術
として、絶縁基板上に単結晶半導体層を形成するいわゆ
る単結晶化技術がある（Ｂ、Ｒ，Ａｐｐｌｅｔｏｎ ＆
Ｇ、に、Ｃｅｌｌｅｒ編、Ｌａ５ｅｒａｎｄ Ｅｌｅ
ｃｔｒｏｎ−Ｂｅａｍ Ｉｎｔｅｒａｃｔｉｏｎ ｗｉ
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ンビームインタラフター ウィズ ソリッズ）Ｎｏｒｔ
ｈ−Ｈｏｌ １ａｎｃｉ 、Ｎｅｗ Ｙｏｒｋ、 （１
９８２）等〕。たとえば３１０２等の非晶質絶縁基板上
に形成された多結晶シリコン層をレーザビームや電子ビ
ーム照射もしくは、カーボンヒータやランプ加熱等によ
り溶融、再結晶化する方法がある。ＳＯＩにデノくイス
を形成する場合、単結晶が必要な部分はＭＯＳ）ランジ
スタのゲート部分とソース・ドレインの接合領域のみの
局所的に限定された部分である。
発明が解決しようとする問題点
前記に述べた、従来技術を用いたＳＯＩ ＭＯＳトラン
ジスタ作成の一例を第４図に示す断面の工程流れ図に従
って簡単に述べる。絶縁基板たとえばシリコン基板上に
形成した５１０２１上にＩ、ＰＣＶＤ法により多結晶シ
リコン膜２を形成し、連続発振アルゴン（ＣＷＡｒ ）
レーザ９を矢印Ｘの方向に走査しながら照射し、多結晶
シリコン２を溶融、再結晶化する（第４図のａ）。その
後、通常の局所酸化法（ＬＯＣＯＳ法）により再結晶化
シリコン膜を絶縁分離して、Ｓ １０２１上に再結晶化
シリコン島４を形成する（第４図のｂ）。この再結晶化
シリコン島４を形成するには、第４図のｃ、ｄに示す工
程で形成することもできる。即ち、Ｓ ｉＯ２１上に形
成した多結晶シリコン膜２をＬＯＣＯ８法により多結晶
シリコン島３を形成したのちレーザ９を矢印Ｘの方向に
走査して照射し多結晶シリコン島３を溶融、再結晶化し
て（第４図のｃ）、Ｓｉ○２１上に再結晶化シリコン島
４を形成する（第４図のｄ）。しかる後、通常のＭＯＳ
）ランジスタ形成工程を用いて、ゲート酸化膜５′、ゲ
ート電極５、ソース曖ドレイン電極８等を形成して、Ｓ
ＯＩデバイスを作成する（第４図のｅ）。
ジスタ作成の一例を第４図に示す断面の工程流れ図に従
って簡単に述べる。絶縁基板たとえばシリコン基板上に
形成した５１０２１上にＩ、ＰＣＶＤ法により多結晶シ
リコン膜２を形成し、連続発振アルゴン（ＣＷＡｒ ）
レーザ９を矢印Ｘの方向に走査しながら照射し、多結晶
シリコン２を溶融、再結晶化する（第４図のａ）。その
後、通常の局所酸化法（ＬＯＣＯＳ法）により再結晶化
シリコン膜を絶縁分離して、Ｓ １０２１上に再結晶化
シリコン島４を形成する（第４図のｂ）。この再結晶化
シリコン島４を形成するには、第４図のｃ、ｄに示す工
程で形成することもできる。即ち、Ｓ ｉＯ２１上に形
成した多結晶シリコン膜２をＬＯＣＯ８法により多結晶
シリコン島３を形成したのちレーザ９を矢印Ｘの方向に
走査して照射し多結晶シリコン島３を溶融、再結晶化し
て（第４図のｃ）、Ｓｉ○２１上に再結晶化シリコン島
４を形成する（第４図のｄ）。しかる後、通常のＭＯＳ
）ランジスタ形成工程を用いて、ゲート酸化膜５′、ゲ
ート電極５、ソース曖ドレイン電極８等を形成して、Ｓ
ＯＩデバイスを作成する（第４図のｅ）。
前記に述べたように、従来法でＳＯＩデバイスを作成す
る場合、再結晶化シリコン島を形成したのち、ゲート電
極形成以降の工程を行う。多結晶シリコンを溶融して再
結晶化する機構は未だ解明されていないが、基本的には
、溶融したシリコンが熱の放散によシ、最も温度の低い
場所から固化し再結晶化することはわかっている。この
ために、レーザのエネルギー分布を制御したり、反射防
止膜やヒートシンクを部分的に設けた試料構造にするな
どの工夫がなされ、かなり良質の再結晶化シリコン膜が
形成できるようになってきている。しかし、現状では、
最適条件で再結晶化シリコンを形成した場合でも、結晶
粒界や結晶欠陥さらにマクロな結晶層の部分的欠如等が
存在している。したがって再結晶化シリコン島を作成し
た後、ゲート電極やソース・ドレイン領域を形成すると
、結晶欠陥等を含まない単結晶領域をゲート部分やソー
スドレインの接合部分に整合して形成することは、きわ
めて困難であり、その結果、作成したＳＯＩデバイスの
特性は劣化してしまう。
る場合、再結晶化シリコン島を形成したのち、ゲート電
極形成以降の工程を行う。多結晶シリコンを溶融して再
結晶化する機構は未だ解明されていないが、基本的には
、溶融したシリコンが熱の放散によシ、最も温度の低い
場所から固化し再結晶化することはわかっている。この
ために、レーザのエネルギー分布を制御したり、反射防
止膜やヒートシンクを部分的に設けた試料構造にするな
どの工夫がなされ、かなり良質の再結晶化シリコン膜が
形成できるようになってきている。しかし、現状では、
最適条件で再結晶化シリコンを形成した場合でも、結晶
粒界や結晶欠陥さらにマクロな結晶層の部分的欠如等が
存在している。したがって再結晶化シリコン島を作成し
た後、ゲート電極やソース・ドレイン領域を形成すると
、結晶欠陥等を含まない単結晶領域をゲート部分やソー
スドレインの接合部分に整合して形成することは、きわ
めて困難であり、その結果、作成したＳＯＩデバイスの
特性は劣化してしまう。
問題点を解決するための手段
本発明は、前記問題点を解決するために、レーザビーム
等で再結晶化する前の多結晶シリコン島にゲート電極部
分を形成したのち、再結晶化することにより、ゲート直
下の再結晶化シリコン層を自己整合で単結晶化する方法
を提供するものである。
等で再結晶化する前の多結晶シリコン島にゲート電極部
分を形成したのち、再結晶化することにより、ゲート直
下の再結晶化シリコン層を自己整合で単結晶化する方法
を提供するものである。
作 用
ゲート電極が形成されている多結晶シリコン島をレーザ
照射するとき、ゲート電極の下の多結晶シリコンに供給
されるレーザエネルギーは、ゲート電極に遮蔽されて、
ゲート電極のない多結晶シリコンよシ温度が低くなり、
多結晶シリコン島が溶融して固化する場合、ゲート電極
の下のシリコンから先に固化し、島全体が固化して、再
結晶化シリコン島が得られる。したがって、ゲート電極
の下の再結晶化シリコンは、他の再結晶化シリコン部に
比べて、結晶粒界等の欠陥のない良質の単結晶になる。
照射するとき、ゲート電極の下の多結晶シリコンに供給
されるレーザエネルギーは、ゲート電極に遮蔽されて、
ゲート電極のない多結晶シリコンよシ温度が低くなり、
多結晶シリコン島が溶融して固化する場合、ゲート電極
の下のシリコンから先に固化し、島全体が固化して、再
結晶化シリコン島が得られる。したがって、ゲート電極
の下の再結晶化シリコンは、他の再結晶化シリコン部に
比べて、結晶粒界等の欠陥のない良質の単結晶になる。
実施例
本発明の一実施例を第１図及び第２図に従って説明する
。第１図は、本発明の一実施例の断面の工程流れ図であ
る。
。第１図は、本発明の一実施例の断面の工程流れ図であ
る。
絶縁物基板として、たとえば、シリコン基板上形成した
Ｓ Ｘ Ｏ２１を用い、この上にＬＰＣＶＤ法で厚さ０
，６μｍの多結晶シリコン膜２を形成する（第１図のａ
）。次に、第１図のｂに示すように、通常のＬＯＣＯ３
法を用いて、前記多結晶シリコン膜２を絶縁分離して、
Ｓ ！ ０２１ 、Ｉ Ａで囲まれた多結晶シリコン島
３を形成する。さらに、たとえば、９００℃〜１１ｏｏ
℃程度の通常の熱酸化法により、５００人程鹿のＳ ｚ
０２５ Ａを多結晶シリコン島３の表面に形成し、多
結晶シリコンや高融点金属及びそのシリサイド等から成
るゲート電極５を形成する。ゲート電極６の表面を、Ｓ
１０２やＳｉ３Ｎ４等の絶縁物の保護膜６で被覆する
（第１図のＣ）。
Ｓ Ｘ Ｏ２１を用い、この上にＬＰＣＶＤ法で厚さ０
，６μｍの多結晶シリコン膜２を形成する（第１図のａ
）。次に、第１図のｂに示すように、通常のＬＯＣＯ３
法を用いて、前記多結晶シリコン膜２を絶縁分離して、
Ｓ ！ ０２１ 、Ｉ Ａで囲まれた多結晶シリコン島
３を形成する。さらに、たとえば、９００℃〜１１ｏｏ
℃程度の通常の熱酸化法により、５００人程鹿のＳ ｚ
０２５ Ａを多結晶シリコン島３の表面に形成し、多
結晶シリコンや高融点金属及びそのシリサイド等から成
るゲート電極５を形成する。ゲート電極６の表面を、Ｓ
１０２やＳｉ３Ｎ４等の絶縁物の保護膜６で被覆する
（第１図のＣ）。
しかる後、たとえばＣＷＡｒレーザ９をパワー１〜１０
Ｗで１０ｃｒｎ／秒の走査速度で矢印Ｘの方向に照射す
る。このときの条件は、多結晶シリコン島３は溶融し、
レーザ走査終了後直ちに固化し再結晶化するように選ば
れている。また、この条件で、ゲート電極５は、レーザ
光９を反射して溶融しないか、又は、レーザ光９を一部
吸収して溶融しても保護膜６によりパターン形状は破壊
されないことが必要であり、パワー等の最適に選べばこ
の条件が得られることがわかっている。第１図のｄは、
レーザ照射により、多結晶シリコン島３を再結晶化した
後の断面図である。再結晶化シリコン島４のゲート電極
５の下の領域４ａは再結晶化に際してはじめに固化する
部分でちるので結晶粒界等の欠陥のほとんどない単結晶
となっている。
Ｗで１０ｃｒｎ／秒の走査速度で矢印Ｘの方向に照射す
る。このときの条件は、多結晶シリコン島３は溶融し、
レーザ走査終了後直ちに固化し再結晶化するように選ば
れている。また、この条件で、ゲート電極５は、レーザ
光９を反射して溶融しないか、又は、レーザ光９を一部
吸収して溶融しても保護膜６によりパターン形状は破壊
されないことが必要であり、パワー等の最適に選べばこ
の条件が得られることがわかっている。第１図のｄは、
レーザ照射により、多結晶シリコン島３を再結晶化した
後の断面図である。再結晶化シリコン島４のゲート電極
５の下の領域４ａは再結晶化に際してはじめに固化する
部分でちるので結晶粒界等の欠陥のほとんどない単結晶
となっている。
第２図は、第１図のＣ及びｄの工程における特に、シリ
コン島の結晶化の状態を説明するための平面図であり、
第２図のａ及びｂはそれぞれ、第１図のＣ及びｄに対応
する。レーザ光９が矢印Ｘの方向に走査され、ゲート電
極５を有する多結晶シリコン島３の高中全体が一回の走
査で溶融する（第２図のａ）。レーザ光９の走査が終了
し、シリコン島が再結晶化した後の図が第２図のｂに示
されている。再結晶化シリコン島４のゲート電極５の下
部４ａはゲート電極５の存在しない部分４ｂに比べて、
結晶欠陥の極端に少ない良質の単結晶となっている。ま
た、前述したように、ゲート電極５はレーザ照射後も、
形状が破壊されずに保持されていることは言うまでもな
い。以上の工程によりゲート電極５が形成されている再
結晶化シリコン島４が得られる。次に第１図のｅに示す
ように、通常のＭＯＳ）ランジスタデバイスを用いて、
ソース・ドレイン領域１０、ンースφドレイン電極８等
を形成し、ＳＯＩＭＯ３）ランジスタを作成する。
コン島の結晶化の状態を説明するための平面図であり、
第２図のａ及びｂはそれぞれ、第１図のＣ及びｄに対応
する。レーザ光９が矢印Ｘの方向に走査され、ゲート電
極５を有する多結晶シリコン島３の高中全体が一回の走
査で溶融する（第２図のａ）。レーザ光９の走査が終了
し、シリコン島が再結晶化した後の図が第２図のｂに示
されている。再結晶化シリコン島４のゲート電極５の下
部４ａはゲート電極５の存在しない部分４ｂに比べて、
結晶欠陥の極端に少ない良質の単結晶となっている。ま
た、前述したように、ゲート電極５はレーザ照射後も、
形状が破壊されずに保持されていることは言うまでもな
い。以上の工程によりゲート電極５が形成されている再
結晶化シリコン島４が得られる。次に第１図のｅに示す
ように、通常のＭＯＳ）ランジスタデバイスを用いて、
ソース・ドレイン領域１０、ンースφドレイン電極８等
を形成し、ＳＯＩＭＯ３）ランジスタを作成する。
前述したようにレーザ照射の条件を最適に選択すること
によシゲート電極５を破壊せずにゲート電極５の下の再
結晶化シリコン領域４ａを単結晶化することができるが
、さらに試料構造を変えた場合の一実施例を第３図によ
り示す０第３図のａ。
によシゲート電極５を破壊せずにゲート電極５の下の再
結晶化シリコン領域４ａを単結晶化することができるが
、さらに試料構造を変えた場合の一実施例を第３図によ
り示す０第３図のａ。
ｂはそれぞれ平面図と断面図を示す０多結晶シリコン島
にゲート電極５を形成したのち、５ｉＯ２１２Ａで表面
を被覆し、ゲート電極５を被覆できる大きさのたとえば
多結晶シリコン等の過料でパターン１１を形成しＳ ｉ
０２１２でさらにその表面を被う。しかる後、レーザ９
を矢印Ｘの方向に走査してシリコン島を再結晶化する。
にゲート電極５を形成したのち、５ｉＯ２１２Ａで表面
を被覆し、ゲート電極５を被覆できる大きさのたとえば
多結晶シリコン等の過料でパターン１１を形成しＳ ｉ
０２１２でさらにその表面を被う。しかる後、レーザ９
を矢印Ｘの方向に走査してシリコン島を再結晶化する。
ゲート電極５の下を含む多結晶シリコンの被覆パターン
１１の下の再結晶化シリコン島４の領域４ａは、前述し
た理由で単結晶化しており、この多結晶シリコンの被覆
パターン１１のない場合に比べてゲート巾より、より広
く単結晶領域を得られる。しかし、この多結晶シリコン
の被覆パターン１１の大きさがゲート巾に比べて大きく
なりすぎると再結晶化の際に固化はじまる場所を限定し
にくくなり単結晶化できにくくなるので注意する必要が
ある。
１１の下の再結晶化シリコン島４の領域４ａは、前述し
た理由で単結晶化しており、この多結晶シリコンの被覆
パターン１１のない場合に比べてゲート巾より、より広
く単結晶領域を得られる。しかし、この多結晶シリコン
の被覆パターン１１の大きさがゲート巾に比べて大きく
なりすぎると再結晶化の際に固化はじまる場所を限定し
にくくなり単結晶化できにくくなるので注意する必要が
ある。
また、本発明の方法は、単層のＳＯＩデバイス作成のみ
ならず、下層にデバイスを有する多層構造の言わゆる三
次元デバイス作成の際の各層でのＳＯＩ再結晶化層を形
成することが可能であることは言うまでもない。
ならず、下層にデバイスを有する多層構造の言わゆる三
次元デバイス作成の際の各層でのＳＯＩ再結晶化層を形
成することが可能であることは言うまでもない。
発明の効果
以上、本発明は、多結晶シリコン島を再結晶化すること
により、デバイスとして単結晶が必要なゲート電極下及
び、ソース・ドレイン接合部を自己整合で形成でき、リ
ーク電流の少ないきわめて良好の素子特性を有するＭＯ
Ｓ）ランジスタデバイスをＬＳＩレベルで形成可能なら
しめるものであり、ＳＯＩデバイス及び三次元デバイス
の実現にとってきわめて有益な発明と言える。
により、デバイスとして単結晶が必要なゲート電極下及
び、ソース・ドレイン接合部を自己整合で形成でき、リ
ーク電流の少ないきわめて良好の素子特性を有するＭＯ
Ｓ）ランジスタデバイスをＬＳＩレベルで形成可能なら
しめるものであり、ＳＯＩデバイス及び三次元デバイス
の実現にとってきわめて有益な発明と言える。
第１図は本発明の一実施例の断面工程流れ図、第２図は
本発明の他の実施例の構造説明図、第３図は本発明の主
要工程の平面図、第４図は従来の方法の工程流れ図であ
る。 １・・・・・・絶縁基板（Ｓ ｚ Ｏ２）、２，１１・
・・・・・多結晶シリコン層、３・・・・・・多結晶シ
リコン島、４・・・・・・再結晶化シリコン島、５・・
・・・・ゲート電極、６′・・・・・・ゲート酸化膜、
９・・・・・・レーザ光、１ｏ・・・・・・ソース・ド
レイン領域、８・・・・・・ソース・ドレイン電極。 特許出願人 工業技術院長 飯 塚 幸 三どヘ
ハ
ど＼０ ％
ｃ）第 ２ 区 （久） 第３図
本発明の他の実施例の構造説明図、第３図は本発明の主
要工程の平面図、第４図は従来の方法の工程流れ図であ
る。 １・・・・・・絶縁基板（Ｓ ｚ Ｏ２）、２，１１・
・・・・・多結晶シリコン層、３・・・・・・多結晶シ
リコン島、４・・・・・・再結晶化シリコン島、５・・
・・・・ゲート電極、６′・・・・・・ゲート酸化膜、
９・・・・・・レーザ光、１ｏ・・・・・・ソース・ド
レイン領域、８・・・・・・ソース・ドレイン電極。 特許出願人 工業技術院長 飯 塚 幸 三どヘ
ハ
ど＼０ ％
ｃ）第 ２ 区 （久） 第３図
Claims (1)
- 絶縁基板上に多結晶半導体薄膜を堆積する工程と、素子
領域となる前記半導体薄膜の所望の部分を島状に絶縁分
離する工程と、前記多結晶半導体の島の表面に絶縁膜を
形成する工程と、所望の位置にゲート電極を形成し前記
ゲート電極を絶縁膜で被覆する工程と、エネルギービー
ムを照射して前記多結晶半導体の島を溶融し前記ゲート
電極下の部分から固化させて再結晶化する工程と、その
後、トランジスタのソース・ドレインを形成する工程と
を備えてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24753186A JPS63102265A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24753186A JPS63102265A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102265A true JPS63102265A (ja) | 1988-05-07 |
| JPH0588544B2 JPH0588544B2 (ja) | 1993-12-22 |
Family
ID=17164884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24753186A Granted JPS63102265A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102265A (ja) |
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-
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Also Published As
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|---|---|
| JPH0588544B2 (ja) | 1993-12-22 |
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