KR100712784B1 - 영상 신호 변환 방법 - Google Patents
영상 신호 변환 방법 Download PDFInfo
- Publication number
- KR100712784B1 KR100712784B1 KR1020047007863A KR20047007863A KR100712784B1 KR 100712784 B1 KR100712784 B1 KR 100712784B1 KR 1020047007863 A KR1020047007863 A KR 1020047007863A KR 20047007863 A KR20047007863 A KR 20047007863A KR 100712784 B1 KR100712784 B1 KR 100712784B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- conversion
- horizontal
- output
- line
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 589
- 238000000034 method Methods 0.000 title claims description 47
- 230000015654 memory Effects 0.000 claims abstract description 395
- 238000012545 processing Methods 0.000 claims abstract description 208
- 230000000750 progressive effect Effects 0.000 claims description 56
- 238000003860 storage Methods 0.000 claims description 38
- 230000006835 compression Effects 0.000 claims description 22
- 238000007906 compression Methods 0.000 claims description 22
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 27
- 238000010586 diagram Methods 0.000 description 63
- 230000003111 delayed effect Effects 0.000 description 40
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 33
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 33
- 230000008569 process Effects 0.000 description 32
- 230000009467 reduction Effects 0.000 description 16
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 15
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 15
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 14
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 238000011946 reduction process Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 9
- 241001139947 Mida Species 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 241000283984 Rodentia Species 0.000 description 5
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 239000002699 waste material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000002194 synthesizing effect Effects 0.000 description 3
- 101000611655 Homo sapiens Prolactin regulatory element-binding protein Proteins 0.000 description 2
- 208000014413 Maternally-inherited diabetes and deafness Diseases 0.000 description 2
- 102100040658 Prolactin regulatory element-binding protein Human genes 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
- H04N21/4402—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display
- H04N21/440218—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display by transcoding between formats or standards, e.g. from MPEG-2 to MPEG-4
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
필드 메모리부(7)에 IP 변환 및 주사선 변환에 필요한 필드의 영상 데이터를 축적하고, 필드 메모리부에 축적된 데이터를 이용하여, 메모리 제어 처리부(2)에 의해 수직 주파수 변환이 행해지고, IP 변환 처리부(3)에 의해 IP 변환이 행해지고, 주사선 변환 처리부(4)에 의해 주사선 변환이 행해지고, 수평 화소 변환 처리부(5)에 의해 수평 화소 변환이 행해지며, 동기 처리부(6)는 소정의 클럭, 수평 동기 신호 및 수직 동기 신호를 각 블럭에 부여한다. 하나의 시스템으로 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행한다.
Description
도 1은 본 발명의 실시예 1에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도,
도 2는 수평 주사 기간과 유효 영상 기간의 관계를 설명하기 위한 모식도,
도 3은 주사선 변환 전후의 수평 주사 기간과 영상 기간의 관계를 설명하기 위한 타이밍도,
도 4는 클럭을 전환시킨 경우의 주사선 변환 전후의 수평 주사 기간과 영상 기간의 관계를 설명하기 위한 타이밍도,
도 5는 본 발명의 실시예 2에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도,
도 6은 도 5에 도시하는 영상 신호 변환 장치의 동기 신호의 타이밍을 설명하기 위한 도면,
도 7은 도 5에 도시하는 영상 신호 변환 장치의 상세한 구성을 도시하는 제 1 블럭도,
도 8은 도 5에 도시하는 영상 신호 변환 장치의 상세한 구성을 도시하는 제 2 블럭도,
도 9는 도 5에 도시하는 영상 신호 변환 장치의 상세한 구성을 도시하는 제 3 블럭도,
도 10은 도 7에 도시하는 메모리 제어부에 의한 필드 메모리의 기입 및 판독 동작을 설명하기 위한 타이밍도,
도 1l은 라인 메모리의 동작을 설명하기 위한 타이밍도,
도 12는 최적 필터 보간, 필드간 보간 및 필드내 보간을 설명하기 위한 모식도,
도 13은 IP 변환을 행하는 경우의 주사선 변환 전후의 각 라인을 설명하기 위한 모식도,
도 14는 기수 필드인 경우의 IP 변환 및 주사선 변환의 데이터의 전송 타이밍을 설명하기 위한 도면,
도 15는 우수 필드인 경우의 IP 변환 및 주사선 변환의 데이터의 전송 타이밍을 설명하기 위한 도면,
도 16은 IP 변환용 라인 메모리를 모식적으로 도시하는 도면,
도 l7은 주사선 변환용 라인 메모리를 모식적으로 도시하는 도면,
도 18은 IP 변환을 행하지 않고서 주사선 변환을 행하는 경우의 데이터의 전송 타이밍을 설명하기 위한 도면,
도 19는 IP 변환을 행하지 않는 경우의 주사선 변환 전후의 각 라인을 설명하기 위한 모식도,
도 20은 IP 변환의 데이터의 전송 타이밍을 설명하기 위한 도면,
도 21은 수평 화소 변환의 동작을 설명하기 위한 타이밍도,
도 22는 본 발명의 실시예 3에 따른 영상 신호 변환 장치의 주요부의 구성을 도시하는 블럭도,
도 23은 주사선 변환에 의한 확대 처리시의 각 수평 동기 신호의 타이밍도,
도 24는 주사선 변환에 의한 확대 처리를 설명하기 위한 표시 화상을 도시하는 모식도,
도 25는 확대 처리시의 필드 메모리의 기입 및 판독 어드레스를 설명하기 위한 모식도,
도 26은 주사선 변환에 의한 축소 처리시의 각 수평 동기 신호의 타이밍도,
도 27은 주사선 변환에 의한 축소 처리를 설명하기 위한 표시 화상을 도시하는 모식도,
도 28은 축소 처리시의 필드 메모리의 기입 및 판독 어드레스를 설명하기 위한 모식도,
도 29는 본 발명의 실시예 4에 따른 영상 신호 변환 장치의 주요부의 구성을 도시하는 블럭도,
도 30은 필드 판별 동작을 설명하기 위한 타이밍도,
도 31은 도 29에 도시하는 영상 신호 변환 장치의 IP 변환 및 수직 주파수 변환을 할 때의 동작을 설명하기 위한 타이밍도,
도 32는 본 발명의 실시예 5에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도,
도 33은 도 32에 도시하는 메모리 출력 동기 발생부의 일례의 구성을 도시하는 블럭도,
도 34는 도 33에 도시하는 메모리 출력 동기 발생부의 동작의 일례를 설명하기 위한 타이밍도,
도 35는 종래의 주사선 변환 회로의 구성을 도시하는 블럭도,
도 36은 도 35에 도시하는 주사선 변환 회로의 필터 계수를 도시하는 도면,
도 37은 종래의 화상 처리 장치의 구성을 도시하는 블럭도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 화소 변환 장치 2 : 메모리 제어 처리부
3 : IP 변환 처리부 4 : 주사선 변환 처리부
5 : 수평 화소 변환 처리부 6: 동기 처리부
7 : 필드 메모리부 11: 수평 필터
12: 라인 메모리 23: 판독 제어부
본 발명은 영상 신호를 표시 장치에 적합한 영상 신호로 변환하는 영상 신호 변환 장치 및 영상 신호 변환 방법에 관한 것으로, 특히 영상 신호를, 매트릭스 표 시를 행하는 표시 장치에 적합한 영상 신호로 변환하는 영상 신호 변환 장치 및 영상 신호 변환 방법에 관한 것이다.
도트 매트릭스 표시 디스플레이 패널로서는 PDP(플라즈마 디스플레이 패널) 및 액정 패널 등이 있고, 이들의 디스플레이 패널에 필요 불가결한 신호 처리 기술로서는 IP(인터레이스/프로그레시브) 변환, 주사선 변환, 수평 화소 변환 및 수직 주파수 변환을 들 수 있다.
IP 변환은 인터레이스 신호를 프로그레시브 신호로 변환하는 처리이다. 주사선 변환은 표시 화상의 수직 방향의 확대 및 축소를 행하는 처리이다. 수평 화소 변환은 표시 화상의 수평 방향의 확대 및 축소를 행하는 처리이다. 이들의 각 변환은 수평 및 수직 방향의 화소수가 결정되어 있는 도트 매트릭스형 표시 장치에 필요 불가결한 기술이다.
또한, 수직 주파수 변환은 영상 신호의 수직 주파수를 표시 장치에 적합한 수직 주파수로 변환하는 처리이며, PDP에서는 계조 표현 방법의 제한 때문에, 한편 액정 패널에서는 계조 표현 방법 및 그 동작 속도의 제한 때문에, 수직 주파수는 60㎐로 하는 것이 가장 바람직하다. 따라서, 영상 신호의 수직 주파수가 60㎐보다도 큰 경우, 이 수직 주파수를 60㎐로 변환하는 수직 주파수 변환 회로가 대단히 유용하게 된다.
상기한 IP 변환을 행하는 종래의 영상 신호 변환 장치로서는, 예컨대 일본 특허 공개 평성 제 7-123367 호 공보에 개시되는 주사선 변환 회로가 있다. 도 35는 종래의 주사선 변환 회로의 구성을 도시하는 회로도이고, 도 36은 도 35에 도시 하는 주사선 변환 회로의 필터 계수를 나타내는 도면이다.
도 35에 도시하는 주사선 변환 회로는 전후의 필드 데이터와 현재 필드의 데이터로부터 현재 필드의 보간 라인을 합성하는 것이다. 우선, 입력 단자(331)에 공급된 휘도 신호는 제 1 고역 통과 필터(330)에 공급된다. 제 1 고역 통과 필터(330)는 1H(H는 수평 주사 기간)의 지연 시간을 갖는 종속 접속된 한 쌍의 지연 수단(332, 333)을 가지며, 그들의 입출력단의 휘도 신호는 대응하는 계수기(334, 335, 336)를 거쳐서 가산기(337)에서 합성된다.
계수기(334∼336)의 각 계수는 도 36에 나타내는 계수가 이용된다. 도 36에서는 그 횡(橫) 방향이 필드에 대응하고, 종(縱) 방향이 그 필드에 있어서의 수직 방향 V를 나타낸다. 동일 필드의 각 라인에 대해서는 도시한 바와 같은 필터 계수가 정해진다. 따라서, 도 35에 도시하는 주사선 변환 회로에서는 실제 라인에 대응하는 계수기(335)의 계수는 6/24이고, 상하의 계수기(334, 336)는 모두 -3/24이다. 계수기(334∼336)는 앰프를 사용할 수 있으며, 앰프를 사용한 경우, 도시한 바와 같이 상하의 계수기(334, 336)는 인버터 구성이다.
2H 지연된 휘도 신호는 거의 1 필드분의 지연 시간을 얻기 위하여, 260H의 지연 수단(360)에 공급되고, 입력 단자(331)에 공급된 휘도 신호가 정확히 1 필드분 지연되어 출력된다. 1 필드 지연된 이 휘도 신호는 저역 통과 필터(340)에 공급된다.
저역 통과 필터(340)는, 도 36에 도시하는 바와 같이 7 라인의 데이터에 근거하여 필터 특성을 부여한다. 따라서, 저역 통과 필터(340)는 1H의 지연 시간을 갖는 종속 접속된 3개의 지연 수단(341∼343)을 갖고, 각각의 입출력 신호는 대응하는 계수기(344∼347)에 의해서 소정의 계수가 승산된 후, 가산기(348)에서 합성된다. 지연 수단(341)으로부터 출력된 휘도 신호는 현재 라인에서의 휘도 신호 L1로서 사용되고, 이것이 전환 스위치(366)에 공급된다. 저역 통과 필터(340)에는, 도 36에 도시하는 바와 같이 제 1 라인과 제 7 라인에 대해서는 2/24의 필터 계수가 선정되고, 제 3 라인과 제 5 라인에 대해서는 10/24의 필터 계수가 선택된다.
저역 통과 필터(340)에 의해 3H분 더 지연된 휘도 신호는 260H의 지연 수단(362)을 거쳐서 제 2 고역 통과 필터(350)에 공급된다. 지연 수단(362)을 마련함으로써 입력 단자(331)에 공급된 휘도 신호는 2 필드분이 지연되게 된다. 2 필드분이 지연된 휘도 신호는 이 제 2 고역 통과 필터(350)에서 소정의 고역 통과 특성이 부여되고, 그 구성은 제 1 고역 통과 필터(330)와 마찬가지이다.
가산기(356)의 출력은 또한 가산기(364)에 공급되어, 각 필터 출력이 합성된다. 이렇게 해서, 이후 필드의 제 4 라인과 이전 필드의 제 4 라인이 현재 필드의 제 3 라인과 제 5 라인 사이에 있을 때, 이 사이의 보간 라인은 전후 필드의 각각 3 라인분의 고역 통과 필터의 출력과 현재 필드의 4 라인분의 저역 통과 필터의 출력을 가산기(364)에 의해 가산하여 얻어진다.
또한, 주사선 변환 및 수평 화소 변환을 행하는 종래의 영상 신호 변환 장치로서는, 예컨대 일본 특허 공개 평성 제 10-134175 호 공보에 개시되는 화상 처리 장치가 있다. 도 37은 종래의 화상 처리 장치의 구성을 도시하는 블럭도이다.
잉여 회로(301)는 소정의 장치로부터 공급된 위상 변화분 Pd와 레지스터(302) 값의 합의 소수부를 레지스터(302)로 출력한다. 근사(近似) 회로(303)는 위상 x가 레지스터(302)의 값에 가장 가까운 위상에 대응하는 필터 계수 세트에 대응하는 필터 신호 Pi를 계수 메모리(400)로 출력한다. 이렇게 해서, 소정의 화소 데이터의 보간에 있어서, 소정의 수의 필터 계수 세트중 최적인 필터 계수 세트가 선택된다. 그리고, Cubic 근사법에 따라서, 그 4개의 필터 계수 세트와 4개의 화소 데이터의 곱/합 연산이 승산기(405∼408)와 가산기(409)에 의해 실행되고, 화소의 보간값이 산출되어, 임의의 변환 비율의 화상의 확대 또는 축소를 행할 수 있다.
상기한 바와 같이, 종래의 장치에서는 IP 변환, 주사선 변환, 수평 화소 변환 등의 개개의 변환에 관하여 상세히 개시되어 있지만, IP 변환, 주사선 변환, 수평 화소 변환 및 수직 주파수 변환을 시스템적으로 정리한 장치에 대해서는 보고되어 있지 않고, 하나의 장치에 의해 상기 각 변환을 행하여, 영상 신호를 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로 변환할 수 없다.
본 발명의 목적은, 1개소에 축적된 적은 데이터량의 영상 신호를 이용하여 하나의 시스템으로서 종합적으로 낭비 없이, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행하여, 영상 신호를 표시 장치에 적합한 영상 신호로 변환할 수 있는 영상 신호 변환 장치 및 영상 신호 변환 방법을 제공하는 것이다.
본 발명의 일 국면에 따른 영상 신호 변환 장치는, 입력되는 영상 신호를 표 시 장치에 적합한 영상 신호로 변환하는 영상 신호 변환 장치로서, 영상 신호를 기억하는 기억부와, 입력되는 영상 신호를 기억부에 기입하기 위한 기입 제어 신호 및 기억부에 기억되어 있는 영상 신호를 판독하기 위한 판독 제어 신호를 기억부로 출력하여, 기억부로의 영상 신호의 입출력을 제어하고, 또한 기억부에 기억되어 있는 영상 신호의 수직 주파수를 변환하는 수직 주파수 변환 처리 회로와, 수직 주파수 변환 처리 회로로부터 출력되는 영상 신호가 인터레이스신호인 경우, 인터레이스 신호로부터 프로그레시브 신호로 변환하는 인터레이스/프로그레시브 변환 처리 회로와, 인터레이스/프로그레시브 변환 처리 회로로부터 출력되는 영상 신호의 주사선수를 변환하는 주사선 변환 처리 회로와, 주사선 변환 처리 회로로부터 출력되는 영상 신호의 수평 화소수를 변환하는 수평 화소 변환 처리 회로와, 수직 주파수 변환 처리 회로, 인터레이스/프로그레시브 변환 처리 회로, 주사선 변환 처리 회로 및 수평 화소 변환 처리 회로의 동작을 제어하기 위한 동기 제어 신호를 수직 주파수 변환 처리 회로, 인터레이스/프로그레시브 변환 처리 회로, 주사선 변환 처리 회로 및 수평 화소 변환 처리 회로로 출력하는 동기 제어 회로를 구비한다.
그 영상 신호 변환 장치에서는 하나의 기억부에 기억되어 있는 영상 신호의 수직 주파수를 변환하여, 수직 주파수 변환된 영상 신호가 인터레이스 신호인 경우에 인터레이스 신호로부터 프로그레시브 신호로 변환하고, 인터레이스/프로그레시브 변환된 영상 신호의 주사선수를 변환하며, 주사선 변환된 영상 신호의 수평 화소수를 변환하고 있다. 따라서, 1개소에 축적된 적은 데이터량의 영상 신호를 이용하여 하나의 시스템으로서 종합적으로 낭비 없이, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행해서, 영상 신호를 표시 장치에 적합한 영상 신호로 변환할 수 있다.
기억부는 필드 메모리를 포함하고, 수직 주파수 변환 처리 회로는 동기 제어 회로로부터 출력되는 제 1 클럭을 기준으로 기입 동작을 행하고, 또한 동기 제어 회로로부터 출력되는 제 2 클럭을 기준으로 판독 동작을 행하며, 동기 제어 회로로부터 출력되는 제 1 계통의 수평 동기 신호에 따라서 영상 신호의 기입 및 판독 동작을 행하는 제 1 라인 메모리와, 제 2 클럭을 기준으로 동작하여, 제 1 계통의 수평 동기 신호 및 동기 제어 회로로부터 출력되는 제 1 계통의 수직 동기 신호에 따라서 기입 제어 신호를 출력하고, 또한 동기 제어 회로로부터 출력되는 제 2 계통의 수평 동기 신호 및 제 2 계통의 수직 동기 신호에 따라서 판독 제어 신호를 출력하며, 제 1 라인 메모리로부터 출력되는 영상 신호의 수직 주파수를 제 1 계통의 수직 동기 신호의 주파수로부터 제 2 계통의 수직 동기 신호의 주파수로 변환하는 수직 주파수 변환 회로를 포함하고, 인터레이스/프로그레시브 변환 처리 회로는 제 2 클럭을 기준으로 동작하여, 제 2 계통의 수평 동기 신호에 따라서 수직 주파수 변환 회로로부터 출력되는 영상 신호의 기입 및 판독 동작을 행하는 제 2 라인 메모리와, 제 2 클럭을 기준으로 동작하여, 제 2 계통의 수평 동기 신호에 따라서 제 2 라인 메모리로부터 출력되는 영상 신호를 인터레이스 신호로부터 프로그레시브 신호로 변환하는 인터레이스/프로그레시브 변환 회로를 포함하고, 주사선 변환 처리 회로는 제 2 클럭을 기준으로 동작하여, 제 2 계통의 수평 동기 신호에 따라서 인터레이스/프로그레시브 변환 회로로부터 출력되는 영상 신호의 기입 동작을 실행 하고, 또한 동기 제어 회로로부터 출력되는 제 3 계통의 수평 동기 신호에 따라서 기입된 영상 신호의 판독 동작을 행하는 제 3 라인 메모리와, 제 2 클럭을 기준으로 동작하여, 제 3 계통의 수평 동기 신호 및 제 2 계통의 수직 동기 신호에 따라서 제 3 라인 메모리로부터 출력되는 영상 신호의 주사선수를 변환하는 주사선 변환 회로를 포함하며, 수평 화소 변환 처리 회로는 제 2 클럭을 기준으로 동작하여, 제 3 계통의 수평 동기 신호에 따라서 주사선 변환 회로로부터 출력되는 영상 신호의 수평 화소수를 압축하는 수평 압축 회로와, 제 2 클럭을 기준으로 기입 동작을 실행하고, 또한 동기 제어 회로로부터 출력되는 제 3 클럭을 기준으로 판독 동작을 행하며, 제 3 계통의 수평 동기 신호에 따라서 수평 압축 회로로부터 출력되는 영상 신호의 기입 및 판독 동작을 행하는 제 4 라인 메모리와, 제 3 클럭을 기준으로 동작하여, 제 3 계통의 수평 동기 신호에 따라서 제 4 라인 메모리로부터 출력되는 영상 신호의 수평 화소수를 확대하는 수평 확대 회로를 포함하는 것이 바람직하다.
이 경우, 제 1 라인 메모리에 의해 입력측의 클럭인 제 1 클럭으로부터 장치 내부의 클럭으로 되는 제 2 클럭으로 전환할 수 있고, 또한 제 4 라인 메모리에 의해 제 2 클럭으로부터 출력측의 클럭으로 되는 제 3 클럭으로 전환시킬 수 있다. 또한, 수직 주파수 변환 회로에 의해 입력측의 수평 동기 신호인 제 1 계통의 수평 동기 신호로부터 장치 내부의 수평 동기 신호로 되는 제 2 계통의 수평 동기 신호로 전환시킬 수 있고, 또한 입력측의 수직 동기 신호인 제 1 계통의 수직 동기 신호로부터 출력측의 수직 동기 신호로 되는 제 2 계통의 수직 동기 신호로 전환할 수 있다. 또한, 제 3 라인 메모리에 의해 제 2 계통의 수평 동기 신호로부터 출력 측의 수평 동기 신호로 되는 제 3 수평 동기 신호로 전환시킬 수 있다.
따라서, 인터레이스/프로그레시브 변환 및 주사선 변환에 적합한 높은 주파수에서 내부의 클럭을 출력할 수 있고, 또한 필드 메모리 전후에서 수평 동기 신호 및 수직 동기 신호의 전환을 실행할 수 있고, 또한 주사선 변환 전에 수평 동기 신호를 전환시킬 수 있다. 이 결과, 수직 주파수 변환, 인터레이스/프로그레시브 변환, 주사선 변환 및 수평 화소 변환을 행하는 개별의 블록 사이에서 신호의 수수를 적절한 타이밍에서 행할 수 있고, 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로의 변환에 요구되는 신호 처리를 종합적이고 또한 간단히 실현할 수 있다.
기억부는 필드 메모리를 포함하고, 인터레이스/프로그레시브 변환 처리 회로는 복수의 라인 메모리를 포함하고, 인터레이스/프로그레시브 변환전의 수평 동기 신호에 대하여 위상이 지연된 지연 수평 동기 신호에 따라서 필드 메모리로부터 복수의 라인 메모리중 적어도 하나에 영상 신호가 전송되어, 복수의 라인 메모리 사이에서의 데이터의 로테이션을 실행하고, 또한 복수의 라인 메모리의 데이터를 이용하여 보간 라인의 합성을 행하며, 수평 동기 신호에 따라서 복수의 라인 메모리중 영상 신호가 전송된 라인 메모리 이외의 하나의 라인 메모리로부터 현재 라인의 데이터를 판독하는 것이 바람직하다.
이 경우, 인터레이스/프로그레시브 변환을 행하는 경우의 신호의 수수 및 그 타이밍을 명확하게 할 수 있고, 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로의 변환에 요구되는 신호 처리를 종합적이고 또한 간단히 실현할 수 있다.
기억부는 필드 메모리를 포함하고, 수직 주파수 변환 처리 회로는 필드 메모리의 판독 개시 어드레스로서, 주사선 변환 처리 회로에 의해 주사선수를 증가시켜 수직 방향의 확대 처리를 행하는 경우에 필드 메모리의 기입 개시 어드레스보다 큰 판독 개시 어드레스를 발생시키고, 또한 주사선 변환 처리 회로에 의해 주사선수를 감소시켜 수직 방향의 축소 처리를 행하는 경우에 부수(負數)의 판독 개시 어드레스를 발생시키는 어드레스 발생 회로와, 어드레스 발생 회로에 의해 부수의 판독 개시 어드레스가 발생된 경우, 그 부수의 값만큼 흑(黑)라인의 데이터를 삽입하는 흑라인 삽입 회로를 포함하고, 동기 제어 회로는 수직 방향의 확대 처리를 행하는 경우에 필드 메모리의 판독시의 수평 동기 신호의 주파수를 저하시키고, 수직 방향의 축소 처리를 행하는 경우에 필드 메모리의 판독시의 수평 동기 신호의 주파수를 높게 하는 수평 동기 신호 발생 회로를 포함하며, 수직 주파수 변환 처리 회로는 수평 동기 신호 발생 회로로부터 출력되는 수평 동기 신호에 따라서 필드 메모리의 판독 동작을 제어하는 것이 바람직하다.
이 경우, 필드 메모리의 전후에서 수평 주파수의 변환을 행하여, 출력측의 수평 동기 신호 및 클럭의 주파수의 변동을 억제할 수 있으므로, 다음 단의 회로나 표시 장치를 보다 안정적으로 동작시킬 수 있고, 또한 회로 구성을 간략화할 수 있다.
기억부는 필드 메모리를 포함하고, 동기 제어 회로는 수직 주파수 변환 처리 회로로 입력되는 영상 신호가 기수 필드인지 우수 필드인지를 판별하는 판별 회로를 포함하고, 수직 주파수 변환 처리 회로는 판별 회로에 의해 판별된 필드 정보를 수직 주파수 변환전의 수직 동기 신호에 따라 기억하여, 수직 주파수 변환후의 수직 동기 신호에 따라 필드 메모리에 기억되어 있는 영상 신호와 링크시켜서 기억한 필드 정보를 판독하는 필드 정보 기억 회로를 포함하며, 수직 주파수 변환 처리 회로는 필드 정보 기억 회로에 의해 판독된 필드 정보에 따라 영상 신호를 인터레이스/프로그레시브 변환 처리 회로로 출력하고, 인터레이스/프로그레시브 변환 처리 회로는 필드내 보간에 의해 수직 주파수 변환 처리 회로로부터 출력되는 영상 신호를 인터레이스 신호로부터 프로그레시브 신호로 변환하는 것이 바람직하다.
이 경우, 필드 정보를 영상 신호에 링크시켜 판독하는 것에 의해, 수직 주파수 변환 및 인터레이스/프로그레시브 변환을 양립하는 것이 가능하게 되고, 60㎐보다도 높은 수직 주파수의 인터레이스 신호에도 대응할 수 있다.
동기 제어 회로는 수직 주파수 변환 처리 회로의 출력측 및 주사선 변환 처리 회로의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 제 1 수평 동기 신호 발생 회로와, 제 1 수평 동기 신호 발생 회로로부터 발생되는 수평 동기 신호를 이용하여 수직 동기 신호를 발생시키는 수직 동기 신호 발생 회로와, 주사선 변환 처리 회로의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 제 2 수평 동기 신호 발생 회로와, 수직 주파수 변환 처리 회로에 입력되는 영상 신호의 수직 동기 신호로부터 작성된 수직 동기 신호 및 수직 동기 신호 발생 회로로부터 출력되는 수직 동기 신호를 수신하여, 수직 주파수 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호를 작 성하기 위한 수직 동기 신호로서, 수직 주파수 변환 처리 회로가 수직 주파수 변환을 행하는 경우에 수직 동기 신호 발생 회로의 수직 동기 신호를 선택하여 출력하고, 수직 주파수 변환 처리 회로가 수직 주파수 변환을 행하지 않는 경우에 수직 주파수 변환 처리 회로에 입력되는 영상 신호의 수직 동기 신호로부터 작성된 수직 동기 신호를 선택하여 출력하는 선택 회로를 포함하며, 제 1 및 제 2 수평 동기 신호 발생 회로는 선택 회로로부터 출력되는 수직 동기 신호를 기준으로 리셋되는 것이 바람직하다.
이 때, 수직 주파수 변환 처리 회로의 뒤에 주사선 변환 처리 회로를 배치하는 경우에 있어서, 수직 주파수 변환의 유무에 관계없이, 제 1 수평 동기 신호 발생 회로에 의해 수직 주파수 변환 처리 회로의 출력측 및 주사선 변환 처리 회로의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 제 1 수평 동기 신호 발생 회로와는 다른 제 2 수평 동기 신호 발생 회로에 의해 주사선 변환 처리 회로의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 수직 주파수 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호를 작성하기 위한 수직 동기 신호를 기준으로 제 1 및 제 2 수평 동기 신호 발생 회로를 리셋하고 있다. 따라서, 주사선 변환에 의한 확대 축소에 관계없이, 장치의 출력측의 동기 신호를 거의 일정하게 유지할 수 있다.
제 1 수평 동기 신호 발생 회로는 수직 주파수 변환 처리 회로의 출력측의 기준 및 주사선 변환 처리 회로의 입력측으로 되는 수평 동기 신호를 작성하기 위 한 수평 동기 신호를 발생시키는 제 1 카운터를 포함하고, 수직 동기 신호 발생 회로는 제 1 카운터로부터 발생되는 수평 동기 신호를 분주하여 수직 동기 신호를 발생시키는 제 2 카운터를 포함하며, 제 2 수평 동기 신호 발생 회로는 주사선 변환 처리 회로의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 또한 해당 수평 동기 신호를, 소정의 클럭을 발생시키는 PLL 회로의 기준 펄스로서 출력하는 제 3 카운터와, PLL 회로의 분주비를 결정하여, PLL 회로로부터 출력되는 클럭을 분주하여 수평 화소 변환 처리 회로의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 제 4 카운터를 포함하고, 제 1 및 제 3 카운터는 선택회로로부터 출력되는 수직 동기 신호를 기준으로 리셋되는 것이 바람직하다.
이 경우, 제 1 카운터에 의해 수직 주파수 변환 처리 회로의 출력측 및 주사선 변환 처리 회로의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 다시 만들고, 제 1 카운터와는 다른 제 3 카운터에 의해 주사선 변환 처리 회로의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 또한 PLL 회로의 기준 펄스를 작성하고, 수직 주파수 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 처리 회로의 출력측의 기준으로 되는 수직 동기 신호를 작성하기 위한 수직 동기 신호를 기준으로 제 1 및 제 3 카운터를 리셋하고 있으므로, 주사선 변환 처리 회로에 의한 확대 및 축소 처리에 의하지 않고, 장치의 출력측의 수평 동기 신호 및 클럭을 거의 일정하게 유지하는 것이 가능해진다. 또한, 수직 주파수 변환 이후의 각 카운터의 설정은, 입력되는 영상 신호의 주파수나 화소수에 관계없이, 항상 주사선 변환에서의 변환비만으로 결정되기 때문에, 각 카운터의 설정도 용이하게 된다.
제 4 카운터는 선택 회로로부터 출력되는 수직 동기 신호를 기준으로 리셋되는 것이 바람직하다.
이 경우, PLL 회로의 기준 펄스 및 피드백 펄스를 출력하는 제 3 및 제 4 카운터를 동시에 리셋할 수 있으므로, 해당 PLL 회로의 발진 동작을 안정적으로 실행할 수 있다.
본 발명의 다른 국면에 따른 영상 신호 변환 방법은, 영상 신호를 기억하기 위한 기억부를 이용하여, 입력되는 영상 신호를 표시 장치에 적합한 영상 신호로 변환하는 영상 신호 변환 방법으로서, 입력되는 영상 신호를 기억부에 기입하기 위한 기입 제어 신호 및 기억부에 기억되어 있는 영상 신호를 판독하기 위한 판독 제어 신호를 기억부로 출력하고, 기억부로의 영상 신호의 입출력을 제어하고, 또한 기억부에 기억되어 있는 영상 신호의 수직 주파수를 변환하는 단계와, 수직 주파수 변환 단계에 있어서 변환된 영상 신호가 인터레이스 신호인 경우에 인터레이스 신호로부터 프로그레시브 신호로 변환하는 단계와, 인터레이스/프로그레시브 변환 단계에 있어서 변환된 영상 신호의 주사선수를 변환하는 단계와, 주사선 변환 단계에 있어서 변환된 영상 신호의 수평 화소수를 변환하는 단계와, 각 단계에 있어서 이용되는 동기 제어 신호를 발생시키는 단계를 포함한다.
그 영상 신호 변환 방법에 있어서는, 하나의 기억부에 기억되어 있는 영상 신호의 수직 주파수를 변환하고, 수직 주파수 변환된 영상 신호가 인터레이스 신호 인 경우에 인터레이스 신호로부터 프로그레시브 신호로 변환하고, 인터레이스/프로그레시브 변환된 영상 신호의 주사선수를 변환하며, 주사선 변환된 영상 신호의 수평 화소수를 변환하고 있다. 따라서, 1개소에 축적된 적은 데이터량의 영상 신호를 이용하여 하나의 시스템으로서 종합적으로 낭비 없이, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행하여, 영상 신호를 표시 장치에 적합한 영상 신호로 변환할 수 있다.
기억부는 필드 메모리를 포함하고, 수직 주파수 변환 단계는 동기 제어 신호 발생 단계에 있어서 발생되는 제 1 클럭을 기준으로 기입 동작을 실행하고, 또한 동기 제어 신호 발생 단계에 있어서 발생되는 제 2 클럭을 기준으로 판독 동작을 실행하는 제 1 라인 메모리를 이용하여, 동기 제어 신호 발생 단계에 있어서 발생되는 제 1 계통의 수평 동기 신호에 따라서 영상 신호의 기입 및 판독 동작을 행하는 단계와, 제 2 클럭을 기준으로 동작하는 수직 주파수 변환 회로를 이용하여, 제 1 계통의 수평 동기 신호 및 동기 제어 신호 발생 단계에 있어서 발생되는 제 1 계통의 수직 동기 신호에 따라서 기입 제어 신호를 출력하고, 또한 동기 제어 신호 발생 단계에 있어서 발생되는 제 2 계통의 수평 동기 신호 및 제 2 계통의 수직 동기 신호에 따라서 판독 제어 신호를 출력하며, 제 1 라인 메모리로부터 출력되는 영상 신호의 수직 주파수를 제 1 계통의 수직 동기 신호의 주파수로부터 제 2 계통의 수직 동기 신호의 주파수로 변환하는 단계를 포함하고, 인터레이스/프로그레시브 변환 단계는 제 2 클럭을 기준으로 동작하는 제 2 라인 메모리를 이용하여, 제 2 계통의 수평 동기 신호에 따라서 수직 주파수 변환 회로로부터 출력되는 영상 신 호의 기입 및 판독 동작을 행하는 단계와, 제 2 클럭을 기준으로 동작하는 인터레이스/프로그레시브 변환 회로를 이용하여, 제 2 계통의 수평 동기 신호에 따라서 제 2 라인 메모리로부터 출력되는 영상 신호를 인터레이스 신호로부터 프로그레시브 신호로 변환하는 단계를 포함하고, 주사선 변환 단계는 제 2 클럭을 기준으로 동작하는 제 3 라인 메모리를 이용하여, 제 2 계통의 수평 동기 신호에 따라서 인터레이스/프로그레시브 변환 회로로부터 출력되는 영상 신호의 기입 동작을 실행하고, 또한 동기 제어 신호 발생 단계에 있어서 발생되는 제 3 계통의 수평 동기 신호에 따라서 기입된 영상 신호의 판독 동작을 실행하는 단계와, 제 2 클럭을 기준으로 동작하는 주사선 변환 회로를 이용하여, 제 3 계통의 수평 동기 신호 및 제 2 계통의 수직 동기 신호에 따라서 제 3 라인 메모리로부터 출력되는 영상 신호의 주사선수를 변환하는 단계를 포함하며, 수평 화소 변환 단계는 제 2 클럭을 기준으로 동작하는 수평 압축 회로를 이용하여, 제 3 계통의 수평 동기 신호에 따라서 주사선 변환 회로로부터 출력되는 영상 신호의 수평 화소수를 압축하는 단계와, 제 2 클럭을 기준으로 기입 동작을 실행하고, 또한 동기 제어 신호 발생 단계에 있어서 발생되는 제 3 클럭을 기준으로 판독 동작을 실행하는 제 4 라인 메모리를 이용하여, 제 3 계통의 수평 동기 신호에 따라서 수평 압축 회로로부터 출력되는 영상 신호의 기입 및 판독 동작을 실행하는 단계와, 제 3 클럭을 기준으로 동작하는 수평 확대 회로를 이용하여, 제 3 계통의 수평 동기 신호에 따라서 제 4 라인 메모리로부터 출력되는 영상 신호의 수평 화소수를 확대하는 단계를 포함하는 것이 바람직하다.
이 경우, 제 1 라인 메모리에 의해 입력측의 클럭인 제 1 클럭으로부터 장치 내부의 클럭으로 되는 제 2 클럭으로 전환시킬 수 있고, 또한 제 4 라인 메모리에 의해 제 2 클럭으로부터 출력측의 클럭으로 되는 제 3 클럭으로 전환시킬 수 있다. 또한, 수직 주파수 변환 회로에 의해 입력측의 수평 동기 신호인 제 1 계통의 수평 동기 신호로부터 장치 내부의 수평 동기 신호로 되는 제 2 계통의 수평 동기 신호로 전환시킬 수 있고, 또한 입력측의 수직 동기 신호인 제 1 계통의 수직 동기 신호로부터 출력측의 수직 동기 신호로 되는 제 2 계통의 수직 동기 신호로 전환시킬 수 있다. 또한, 제 3 라인 메모리에 의해 제 2 계통의 수평 동기 신호로부터 출력측의 수평 동기 신호로 되는 제 3 수평 동기 신호로 전환시킬 수 있다.
따라서, 인터레이스/프로그레시브 변환 및 주사선 변환에 적합한 높은 주파수로 내부의 클럭을 출력할 수 있고, 또한 필드 메모리의 전후에서 수평 동기 신호 및 수직 동기 신호의 전환을 실행할 수 있고, 또한 주사선 변환전에 수평 동기 신호를 전환시킬 수 있다. 이 결과, 수직 주파수 변환, 인터레이스/프로그레시브 변환, 주사선 변환 및 수평 화소 변환을 행하는 개별의 블록 사이에서 신호의 수수를 적절한 타이밍에서 실행할 수 있고, 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로의 변환에 요구되는 신호 처리를 종합적이고 또한 간단히 실현할 수 있다.
기억부는 필드 메모리를 포함하고, 인터레이스/프로그레시브 변환 단계는 복수의 라인 메모리를 이용하여, 인터레이스/프로그레시브 변환전의 수평 동기 신호에 대하여 위상이 지연된 지연 수평 동기 신호에 따라서 필드 메모리로부터 복수의 라인 메모리중 적어도 하나에 영상 신호를 전송하여, 복수의 라인 메모리 사이에서의 데이터의 로테이션을 실행하고, 또한 복수의 라인 메모리의 데이터를 이용하여 보간 라인의 합성을 행하며, 수평 동기 신호에 따라서 복수의 라인 메모리중 영상 신호가 전송된 라인 메모리 이외의 하나의 라인 메모리로부터 현재 라인의 데이터를 판독하는 단계를 포함하는 것이 바람직하다.
이 경우, 인터레이스/프로그레시브 변환을 행하는 경우의 신호의 수수 및 그 타이밍을 명확하게 할 수 있고, 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로의 변환에 요구되는 신호 처리를 종합적이고 또한 간단히 실현할 수 있다.
기억부는 필드 메모리를 포함하고, 수직 주파수 변환 단계는 필드 메모리의 판독 개시 어드레스로서, 주사선 변환 단계에 있어서 주사선수를 증가시켜서 수직 방향의 확대 처리를 행하는 경우에 필드 메모리의 기입 개시 어드레스보다 큰 판독 개시 어드레스를 발생시키고, 또한 주사선 변환 단계에 있어서 주사선수를 감소시켜서 수직 방향의 축소 처리를 행하는 경우에 부수의 판독 개시 어드레스를 발생시키는 단계와, 어드레스 발생 단계에 있어서 부수의 판독 개시 어드레스가 발생된 경우, 그 부수의 값만큼 흑라인의 데이터를 삽입하는 단계를 포함하고, 동기 제어 신호 발생 단계는 수직 방향의 확대 처리를 행하는 경우에 필드 메모리의 판독시의 수평 동기 신호의 주파수를 저하시키고, 수직 방향의 축소 처리를 행하는 경우에 필드 메모리의 판독시의 수평 동기 신호의 주파수를 높게 하는 단계를 포함하며, 수직 주파수 변환 단계는 동기 제어 신호 발생 단계에 있어서 출력되는 수평 동기 신호에 따라서 필드 메모리의 판독 동작을 제어하는 단계를 포함하는 것이 바람직 하다.
이 경우, 필드 메모리의 전후에서 수평 주파수의 변환을 행하여, 출력측의 수평 동기 신호 및 클럭의 주파수의 변동을 억제할 수 있으므로, 다음 단의 회로나 표시 장치를 보다 안정적으로 동작시킬 수 있고, 또한 회로 구성을 간략화할 수 있다.
기억부는 필드 메모리를 포함하고, 동기 제어 신호 발생 단계는 수직 주파수 변환 단계에 있어서 입력되는 영상 신호가 기수 필드인지 우수 필드인지를 판별하는 단계를 포함하고, 수직 주파수 변환 단계는 판별 단계에 있어서 판별된 필드 정보를 수직 주파수 변환전의 수직 동기 신호에 따라서 기억하여, 수직 주파수 변환후의 수직 동기 신호에 따라서 필드 메모리에 기억되어 있는 영상 신호와 링크시켜서 기억한 필드 정보를 판독하는 단계를 포함하고, 수직 주파수 변환 단계는 판독된 필드 정보에 따라서 영상 신호를 출력하는 단계를 포함하며, 인터레이스/프로그레시브 변환 단계는 필드내 보간에 의해 필드 정보에 따라서 출력되는 영상 신호를 인터레이스 신호로부터 프로그레시브 신호로 변환하는 단계를 포함하는 것이 바람직하다.
이 경우, 필드 정보를 영상 신호에 링크시켜서 판독하는 것에 의해, 수직 주파수 변환 및 인터레이스/프로그레시브 변환을 양립하는 것이 가능하게 되고, 60㎐보다도 높은 수직 주파수의 인터레이스 신호에도 대응할 수 있다.
동기 제어 신호 발생 단계는 제 1 수평 동기 신호 발생 회로를 이용하여, 수직 주파수 변환 단계에 있어서의 출력측 및 주사선 변환 단계에 있어서의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 단계와, 수직 동기 신호 발생 회로를 이용하여, 제 1 수평 동기 신호 발생 회로로부터 발생되는 수평 동기 신호를 이용하여 수직 동기 신호를 발생시키는 단계와, 제 2 수평 동기 신호 발생 회로를 이용하여, 주사선 변환 단계에 있어서의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 단계와, 수직 주파수 변환 단계에 있어서의 입력측의 영상 신호의 수직 동기 신호로부터 작성된 수직 동기 신호 및 수직 동기 신호 발생 회로로부터 출력되는 수직 동기 신호를 수신하여, 수직 주파수 변환 단계에 있어서의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 단계에 있어서의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 단계에 있어서의 출력측의 기준으로 되는 수직 동기 신호를 작성하기 위한 수직 동기 신호로서, 수직 주파수 변환 단계에 있어서 수직 주파수 변환을 행하는 경우에 수직 동기 신호 발생 회로의 수직 동기 신호를 선택하여 출력하고, 수직 주파수 변환 단계에 있어서 수직 주파수 변환을 행하지 않는 경우에 수직 주파수 변환 단계에 있어서의 입력측의 영상 신호의 수직 동기 신호로부터 작성된 수직 동기 신호를 선택하여 출력하는 단계와, 선택 단계에 있어서 선택된 수직 동기 신호를 기준으로 제 1 및 제 2 수평 동기 신호 발생 회로를 리셋하는 단계를 포함하는 것이 바람직하다.
이 때, 수직 주파수 변환 처리후에 주사선 변환 처리를 행하는 경우에 있어서, 수직 주파수 변환의 유무에 관계없이, 제 1 수평 동기 신호 발생 회로에 의해 수직 주파수 변환 처리의 출력측 및 주사선 변환 처리의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 제 1 수평 동기 신호 발생 회로와는 다른 제 2 수평 동기 신호 발생 회로에 의해 주사선 변환 처리의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 수직 주파수 변환 처리의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 처리의 출력측의 기준으로 되는 수직 동기 신호를 작성하기 위한 수직 동기 신호를 기준으로 제 1 및 제 2 수평 동기 신호 발생 회로를 리셋하고 있다. 따라서, 주사선 변환에 의한 확대 축소에 관계없이, 변환 처리 전체의 출력측의 동기 신호를 거의 일정하게 유지할 수 있다.
제 1 수평 동기 신호 발생 회로를 이용하여 수평 동기 신호를 발생시키는 단계는 제 1 카운터를 이용하여, 수직 주파수 변환 단계에 있어서의 출력측 및 주사선 변환 단계에 있어서의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 단계를 포함하고, 수직 동기 신호 발생 회로를 이용하여 수직 동기 신호를 발생시키는 단계는 제 2 카운터를 이용하여, 제 1 카운터로부터 발생되는 수평 동기 신호를 분주하여 수직 동기 신호를 발생시키는 단계를 포함하고, 제 2 수평 동기 신호 발생 회로를 이용하여 수평 동기 신호를 발생시키는 단계는 제 3 카운터를 이용하여, 주사선 변환 단계에 있어서의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 또한 해당 수평 동기 신호를, 소정의 클럭을 발생시키는 PLL 회로의 기준 펄스로서 출력하는 단계와, 제 4 카운터를 이용하여, PLL 회로의 분주비를 결정하여, PLL 회로로부터 출력되는 클럭을 분주하여 수평 화소 변환 단계에 있어서의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키는 단계를 포함하며, 제 1 및 제 2 수평 동기 신호 발생 회로를 리셋하는 단계는 선택 단계에 있어서 선택된 수직 동기 신호를 기준으로 제 1 및 제 3 카운터를 리셋하는 단계를 포함하는 것이 바람직하다.
이 경우, 제 1 카운터에 의해 수직 주파수 변환 처리의 출력측 및 주사선 변환 처리의 입력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 다시 만들어, 제 1 카운터와는 다른 제 3 카운터에 의해 주사선 변환 처리의 출력측의 기준으로 되는 수평 동기 신호를 작성하기 위한 수평 동기 신호를 발생시키고, 또한 PLL 회로의 기준 펄스를 작성하여, 수직 주파수 변환 처리의 출력측의 기준으로 되는 수직 동기 신호 및 주사선 변환 처리의 출력측의 기준으로 되는 수직 동기 신호를 작성하기 위한 수직 동기 신호를 기준으로 제 1 및 제 3 카운터를 리셋하고 있으므로, 주사선 변환 처리에 의한 확대 및 축소 처리에 의하지 않고, 변환 처리 전체의 출력측의 수평 동기 신호 및 클럭을 거의 일정하게 유지하는 것이 가능하게 된다. 또한, 수직 주파수 변환 이후의 각 카운터의 설정은 입력되는 영상 신호의 주파수나 화소수에 관계없이, 항상 주사선 변환에서의 변환비만으로 결정되기 때문에, 각 카운터의 설정도 용이하게 된다.
제 1 및 제 2 수평 동기 신호 발생 회로를 리셋하는 단계는 선택 단계에 있어서 선택된 수직 동기 신호를 기준으로 제 4 카운터를 리셋하는 단계를 더 포함하는 것이 바람직하다.
이 경우, PLL 회로의 기준 펄스 및 피드백 펄스를 출력하는 제 3 및 제 4 카 운터를 동시에 리셋할 수 있으므로, 해당 PLL 회로의 발진 동작을 안정적으로 할 수 있다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 영상 신호 변환 장치의 각 실시예에 대하여 설명한다. 본 발명에 따른 영상 신호 변환 장치는 PDP(플라즈마 디스플레이 패널), 액정 패널 등의 도트 매트릭스 표시를 행하는 표시 장치에 적합하게 이용되는 영상 신호를 출력하는 것으로, 매트릭스 표시를 행하는 표시 장치이면, CRT(음극선관) 등에도 이용할 수 있다.
(실시예 1)
우선, 본 발명의 실시예 1에 따른 영상 신호 변환 장치에 대하여 설명한다. 도 1은 본 발명의 실시예 1에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도이다.
도 1에 도시하는 영상 신호 변환 장치는 화소 변환 장치(1) 및 필드 메모리부(7)를 구비한다. 화소 변환 장치(1)는 메모리 제어 처리부(2), IP(인터레이스/프로그레시브) 변환 처리부(3), 주사선 변환 처리부(4), 수평 화소 변환 처리부(5) 및 동기 처리부(6)를 포함한다.
메모리 제어 처리부(2)는 장치 외부의 AD(아날로그/디지털) 변환기(도시하지 않음)에 의해 디지털화된 영상 신호 DV가 입력되고, 기입 및 판독 어드레스 등의 제어 신호를 발생시켜서 필드 메모리부(7)로 출력하여, 필드 메모리부(7)와의 영상 신호의 수수를 행한다.
IP 변환 처리부(3)는 메모리 제어 처리부(2)로부터 출력되는 영상 신호가 인터레이스 신호였던 경우에 프로그레시브 신호로 변환하고, 반대로 프로그레시브 신호인 경우에 그대로 통과시켜 주사선 변환 처리부(4)로 출력한다.
주사선 변환 처리부(4)는 IP 변환 처리부(3)로부터 출력되는 영상 신호의 주사선수를 증감시켜서 수직 방향의 확대 처리 및 축소 처리를 행한다. 수평 화소 변환 처리부(5)는 주사선 변환 처리부(4)로부터 출력되는 영상 신호의 수평 화소수를 증감하여 수평 방향의 확대 처리 및 축소 처리를 행하고, 변환된 영상 신호 TV를 표시 장치(도시하지 않음)로 출력한다.
동기 처리부(6)는 외부에서 동기 신호 SY가 입력되고, 이 동기 신호 SY를 기초로, 메모리 제어 처리부(2), IP 변환 처리부(3), 주사선 변환 처리부(4) 및 수평 화소 변환 처리부(5)의 동작을 적정하게 제어하기 위하여, 소정의 클럭, 수평 동기 신호 및 수직 동기 신호를 각 블럭에 부여한다.
본 실시예에서는 필드 메모리부(7)가 기억부에 상당하고, 메모리 제어 처리부(2)가 수직 주파수 변환 처리 회로에 상당하고, IP 변환 처리부(3)가 인터레이스/프로그레시브 변환 처리 회로에 상당하고, 주사선 변환 처리부(4)가 주사선 변환 처리 회로에 상당하고, 수평 화소 변환 처리부(5)가 수평 화소 변환 처리 회로에 상당하며, 동기 처리부(6)가 동기 제어 회로에 상당한다.
다음에, 상기한 바와 같이 구성된 영상 신호 변환 장치의 동작에 대하여 설명한다. 필드 메모리부(7)는 IP 변환 및 주사선 변환에 필요로 되는 필드의 데이터를 축적하고, 필드 메모리부(7)에 축적된 데이터를 이용하여, 메모리 제어 처리부(2)에 의해 수직 주파수 변환이 행해지고 IP 변환 처리부(3)에 의해 IP 변환이 행해지고, 주사선 변환 처리부(4)에 의해 주사선 변환이 행해지며, 수평 화소 변환 처리부(5)에 의해 수평 화소 변환이 행해진다. 또한, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환의 각 처리는 개별적으로 행해도 무방하고, 이 중 2개 또는 3개의 처리만을 행해도 무방하다.
상기와 같이, 필드 메모리부(7)는 수직 주파수 변환이 필요한 영상 신호에 대해서는 수직 주파수 변환용 메모리로서 이용되고, IP 변환이 필요한 영상 신호에 대하여 IP 변환용 메모리로서 이용되며, 주사선 변환이 필요한 영상 신호에 대해서는 주사선 변환용 메모리로서 이용된다.
이와 같이, 본 실시예에서는 영상 신호를 1개소의 필드 메모리부(7)에 일단 축적하고, 필드 메모리부(7)에 기억한 데이터를 이용하여, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환의 각 처리를 실행함으로써, 매트릭스 표시를 실행하는 표시 장치에 필요한 상기의 4개의 처리를 통합하여 실행하는 시스템을 구축할 수 있고, 또한 각 처리를 분산하여 개개의 회로에 의해 실행하는 시스템에 대하여 회로 구성을 각별히 간략화할 수 있다.
또한, 수평 화소 변환 처리부(5)를 후단에 배치하는 것에 의해, AD(아날로그/디지털) 변환을 행할 때의 샘플링 주파수를 미리 낮게 설정해 두고, 필드 메모리부(7)에 입력되는 데이터량을 작게 하고, 마지막으로 수평 화소 변환 처리부(5)에 의해 수평 방향의 확대 처리를 실행함으로써, 보다 적은 데이터량으로 상기 처리를 실행할 수 있다.
(실시예 2)
수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행하는 영상 신호 변환 장치를 구성하는 경우, 각 블럭의 동작을 적정하게 제어하기 위해서, 동기 신호로서, 복수의 클럭, 수평 동기 신호 및 수직 동기 신호가 필요하게 된다.
우선, 클럭에 대하여 설명한다. 영상 신호 변환 장치의 입력측의 클럭은 디지털화된 영상 신호로 동기하고, 아날로그의 영상 신호를 디지털의 영상 신호로 변환하는 장치 외부의 AD 변환기의 샘플링 클럭과 동일한 클럭으로 된다. 이 샘플링 클럭은, 도 2에 도시하는 바와 같이 수평 방향으로 852개의 화소를 갖는 디스플레이 패널인 경우, 수평 주사 기간 y 및 유효 영상 기간 x로부터 샘플링 클럭의 분주비는 y/x ×852로 되어, 수평 주사 기간의 대부분이 영상 데이터에 의해 채워진 영상 기간으로 된다.
여기서, 도 3의 (a)에 도시하는 바와 같이, 주사선 변환에 의해 2개의 주사선을 3개의 주사선으로 늘리고, 주사선 변환전의 2 수평 주사 기간이 주사선 변환후의 3 수평 주사 기간에 대응하는 2→3 변환인 경우, 영상 기간이 주사선 변환전의 수평 주사 기간의 2/3 이상이었던 때에, 영상 기간이 주사선 변환후의 수평 주사 기간을 초과해 버려서, 모든 영상을 부여할 수 없게 되어 버렸다.
이 때문에, 도 3의 (b)에 도시하는 바와 같이, 주사선 변환후의 클럭의 주파수를 충분히 높게 설정해 둘 필요가 있다. 또한, IP 변환의 경우도 상기와 마찬가지이며, IP 변환에서는 수평 동기 신호의 주파수가 배(倍)로 되기 때문에, 입력측의 수평 동기 신호의 절반의 주기로 유효 영상 기간의 모든 데이터를 저장할 수 있도록, IP 변환후의 클럭의 주파수도 충분히 빠른 것이 아니면 안된다.
한편, 출력측의 클럭의 주파수는 다음 단의 회로가 요구하는 클럭의 주파수로 설정하지 않으면 안된다. 따라서, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행하는 영상 신호 변환 장치의 클럭으로서는 샘플링 클럭과 동일한 입력측의 클럭과, IP 변환 및 주사선 변환을 고려하여 주파수가 충분히 높게 되도록 설정된 내부의 클럭 및 다음 단의 회로에서 요구되는 출력측의 클럭의 3개의 클럭을 이용하는 것이 바람직하다.
다음에, 상기 3 종류의 클럭의 전환에 대하여 설명한다. 먼저, 입력측의 클럭으로부터 내부의 클럭으로의 전환에 대하여 설명한다.
입출력의 클럭을 따로따로 설정할 수 있는 듀얼 포트의 라인 메모리나 필드 메모리라고 하는 메모리를 이용하는 경우에는 클럭의 전환을 용이하게 실행할 수 있지만, 필드 메모리로서 일반적으로 이용되고 있는 SDRAM(Synchronous Dynamic Random Access Memory)이나 SGRAM(Synchronous Graphics Random Access Memory)에서는 입출력의 클럭을 따로따로 설정할 수가 없다. 이 때문에, 클럭을 기입 기간과 판독 기간으로 시계열적으로 분할할 필요가 있다.
그러나, 메모리의 동작 주파수가 빨라지면, 이러한 회로를 실현하는 것은 대 단히 곤란하고, 회로도 복잡하게 되어 버린다. 따라서, 필드 메모리는 동일한 클럭에 의해 동작시키는 것이 바람직하다. 또한, 도 3을 이용하여 설명한 바와 같이, IP 변환을 고려하면, 필드 메모리의 출력은 충분히 빠른 주파수인 것이 바람직하다. 따라서, 입력측의 클럭으로부터 내부의 클럭으로의 전환은 필드 메모리로 입력되기 전에 라인 메모리를 삽입하고, 이 라인 메모리에 의해 실행하는 것이 바람직하다.
다음에, 내부의 클럭으로부터 출력측의 클럭으로의 전환에 대하여 도 4를 이용해서 설명한다. 주사선 변환전의 유효 영상 기간이 수평 주사 기간의 80%이고, 주사선 변환전의 유효 영상 기간도 80%가 되도록 클럭을 설정하여, 주사선 변환용 라인 메모리에 의해 클럭의 전환을 동시에 실행하는 경우, 도 4의 (a)에 파선에서 도시하는 바와 같이, 라인 메모리의 기입 클럭보다도 판독 클럭이 빠르기 때문에, 데이터의 추월이 발생한다. 구체적으로는, 판독 기간의 영역 A는 직전의 기입 기간의 영역 A에 대응하지만, 판독 기간의 영역 B는 1 라인전의 기입기간의 영역 B에 대응하여, 정확한 주사선 변환을 행할 수 없게 되어 버렸다.
한편, 도 4의 (b)에 도시하는 바와 같이 주사선 변환후에 라인 메모리를 이용하여 클럭을 변환시킨 경우, 추월하거나 또는 추월당하는 것이 발생하지 않는다. 또한, 상기한 바와 같이 주사선 변환에 의한 확대 처리를 행하는 경우 등을 고려하면, 주사선 변환에서는 충분히 빠른 주파수의 클럭이 필요해지기 때문에, 내부의 클럭으로부터 출력측의 클럭으로의 전환은 주사선 변환후의 수평 화소 변환용 라인 메모리에 의해 실행하는 것이 적절하다.
다음에, 수직 동기 신호 및 수평 동기 신호의 전환에 대하여 설명한다. 수직 동기 신호의 전환은 영상 신호를 축적하는 메모리가 필드 메모리밖에 존재하지 않는 경우, 필드 메모리를 제어하는 메모리 제어 처리부의 전후에서 실행하고, 그것과 동시에 수평 동기 신호의 전환을 실행할 필요가 있다. 또, 수직 주파수 변환을 행하지 않는 경우는 수평 동기 신호를 전환시킬 필요는 없는 것 같이 생각되지만, 후술하는 바와 같이, 수평 동기 신호는 주사선 변환시에도 전환시킬 필요가 있다. 따라서, 수직 동기 신호로서는 입력측의 수직 동기 신호 및 출력측의 수직 동기 신호의 2개의 계통의 수직 동기 신호를 이용하고, 수평 동기 신호로서는 입력측의 수평 동기 신호, 내부의 수평 동기 신호 및 출력측의 수평 동기 신호의 3개의 계통의 수평 동기 신호를 이용하는 것이 바람직하다.
다음에, 본 발명의 실시예 2에 따른 영상 신호 변환 장치에 대하여 설명한다. 도 5는 본 발명의 실시예 2에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도이다. 상기의 검토에 근거하여, 본 실시예에서는 클럭으로서는 입력측의 클럭, 내부의 클럭 및 출력측의 클럭의 3개의 클럭을 이용하고, 수직 동기 신호로서는 입력측의 수직 동기 신호 및 출력측의 수직 동기 신호의 2개의 계통의 수직 동기 신호를 이용하며, 수평 동기 신호로서는 입력측의 수평 동기 신호, 내부의 수평 동기 신호 및 출력측의 수평 동기 신호의 3개의 계통의 수평 동기 신호를 이용하여, 각각의 전환을 후술하는 바와 같이 행하고 있다.
도 5에 도시하는 영상 신호 변환 장치는 수평 필터(11), 라인 메모리(l2, 31, 51, 81), 필드 메모리부(7), 메모리 제어부(21), IP 변환부(41), 주사선 변환 부(61), 수평 압축부(71), 수평 확대부(91) 및 동기 처리부(6)를 구비한다.
수평 필터(11)는 소정의 샘플링 클럭에서 외부의 AD 변환기(도시하지 않음)에 의해 디지털화된 영상 신호 DV를 입력되고, 이 샘플링 클럭과 동일한 입력측의 클럭인 제 1 클럭 CLK1에 의해 에지 인핸스먼트 처리, LPF(저역 통과 필터) 처리 등의 수평 방향의 처리를 행한다. 또한, 수평 필터(11)는 필요에 따라 부가되는 것으로, 생략하는 것도 가능하다.
라인 메모리(12)는 듀얼 포트의 라인 메모리이며, 기입 클럭으로서 제 1 클럭 CLK1이 입력되고, 판독 클럭으로서 내부의 클럭으로 되는 제 2 클럭 CLK2가 입력되며, 입력측의 수평 동기 신호인 제 1 계통의 수평 동기 신호 H1에 따라 동작한다.
메모리 제어부(21)의 입력측(기입 제어측)에는 제 1 계통의 수평 동기 신호 H1 및 입력측의 수직 동기 신호인 제 1 계통의 수직 동기 신호 V1이 입력되고, 그 출력측(판독 제어측)에는 내부의 수평 동기 신호인 제 2 계통의 수평 동기 신호 H2 및 출력측의 수직 동기 신호인 제 2 계통의 수직 동기 신호 V2가 입력되며, 동작 클럭은 제 2 클럭 CLK2이다. 메모리 제어부(21)는 상기 각 신호에 따른 기입 및 판독 어드레스 등의 제어 신호를 발생시켜, 필드 메모리부(7)에 대하여 영상 신호의 입출력을 행하고, 또한 영상 신호의 수직 주파수를 제 1 계통의 수직 동기 신호 V1의 주파수로부터 제 2 계통의 수직 동기 신호 V2의 주파수로 변환한다.
라인 메모리(31)는 IP 변환용 데이터를 축적하는 라인 메모리이고, 입출력 모두 제 2 클럭 CLK2를 기준으로 하여 제 2 계통의 수평 동기 신호 H2에 따라 동작 한다. IP 변환부(41)는 제 2 클럭 CLK2, 제 2 계통의 수평 동기 신호 H2 및 제 2 계통의 수직 동기 신호 V2에 의해 동작하고, 전단(前段)의 라인 메모리(31)로부터 출력되는 데이터를 이용하여 IP 변환을 위한 소정의 연산을 행하고, 입력되는 영상 신호가 프로그레시브 신호인 경우에는 통과시킨다.
라인 메모리(51)는 주사선 변환용 데이터를 축적하는 라인 메모리이고, 제 2 계통의 수평 동기 신호 H2로부터 출력측의 수평 동기 신호인 제 3 계통의 수평 동기 신호 H3으로의 전환을 실행하고, 동작 클럭은 제 2 클럭 CLK2이다. 주사선 변환부(61)는 제 2 클럭 CLK2, 제 3 계통의 수평 동기 신호 H3 및 제 2 계통의 수직 동기 신호 V2에 의해 동작하고, 라인 메모리(51)에 축적한 데이터를 이용하여 주사선 변환을 위한 소정의 연산을 실행한다.
수평 압축부(71)는 제 2 클럭 CLK2 및 제 3 계통의 수평 동기 신호 H3에 의해 동작하고, 주사선 변환부(61)로부터 출력되는 영상 신호에 수평 압축 처리를 실행하고, 그 연산 결과를 라인 메모리(81)에 저장한다. 라인 메모리(81)는 수평 화소 변환용 데이터를 축적하는 라인 메모리이고, 제 2 클럭 CLK2로부터 출력측의 클럭인 제 3 클럭 CLK3으로의 전환을 실행하여, 기입측의 클럭은 제 2 클럭 CLK2로 되고, 판독측의 클럭은 제 3 클럭 CLK3으로 되며, 제 3 계통의 수평 동기 신호 H3에 따라 동작한다.
수평 확대부(91)는 제 3 클럭 CLK3을 기준으로 하여 제 3 계통의 수평 동기 신호 H3에 따라 동작하고, 라인 메모리(81)에 축적된 데이터를 이용하여 수평 확대 처리를 행한다. 동기 처리부(6)는 외부로부터 소정의 동기 신호 SY를 수신하여, 동기 신호로서 각 블럭에 상기한 제 1 내지 제 3 클럭 CLK1∼CLK3, 제 1 내지 제 3 계통의 수평 동기 신호 H1∼H3, 및 제 1 및 제 2 계통의 수직 동기 신호 V1, V2를 출력한다.
도 6은 도 5에 도시하는 영상 신호 변환 장치의 각 동기 신호를 설명하기 위한 타이밍도이다. 도 6에 도시하는 바와 같이, 제 1 클럭 CLK1계의 동기 신호에는, 입력측의 수평 동기 신호인 제 1 수평 동기 신호 H11과, 입력측의 수직 동기 신호인 제 1 수직 동기 신호 V11이 있다.
제 2 클럭 CLK2계의 동기 신호에는 제 1 수평 동기 신호 H11을 제 2 클럭 CLK2에서 다시 래치한 제 1 래치 수평 동기 신호 H12와, 제 1 수직 동기 신호 V11을 제 2 클럭 CLK2에서 다시 래치한 제 1 래치 수직 동기 신호 V12가 있고, 또한 제 2 수평 동기 신호 H21과, 제 2 수평 동기 신호 H21을 반(半)위상 지연시킨 제 2 지연 수평 동기 신호 H2D와, 제 2 수평 동기 신호 H21의 배 주파수인 제 2 배 수평 동기 신호 H2H와, 수직 주파수 변환후(필드 메모리후)의 제 2 수직 동기 신호 V21이 있으며, 또한 주사선 변환후에는, 제 3 수평 동기 신호 H31과, 제 2 수직 동기 신호 V21을 제 3 수평 동기 신호 H31에서 동기시킨 제 2 래치 수직 동기 신호 V2P가 있다.
제 3 클럭 CLK3계에는 제 3 수평 동기 신호 H31을 제 3 클럭 CLK3에서 다시 래치한 제 3 래치 수평 동기 신호 H33이 있다.
상기 동기 신호중, 제 1 수평 동기 신호 H11 및 제 1 래치 수평 동기 신호 H12가 제 1 계통의 수평 동기 신호 H1로 되고, 제 1 수직 동기 신호 V11 및 제 1 래치 수직 동기 신호 V12가 제 1 계통의 수직 동기 신호 V1로 되고, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D 및 제 2 배 수평 동기 신호 H2H가 제 2 계통의 수평 동기 신호 H2로 되고, 제 2 수직 동기 신호 V21 및 제 2 래치 수직 동기 신호 V2P가 제 2 계통의 수직 동기 신호 V2로 되며, 제 3 수평 동기 신호 H31 및 제 3 래치 수평 동기 신호 H33이 제 3 계통의 수평 동기 신호 H3으로 되어, 각각 동기 제어부(6)로부터 각 블럭으로 출력된다.
또한, IP 변환시에 수평 동기 신호 및 수직 동기 신호가 동일 위상인 경우를 기수 필드로 하고, 반위상 어긋나 있는 경우를 우수 필드로 한다. 또한, IP 변환을 행하지 않는 경우, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D 및 제 2 배 수평 동기 신호 H2H는 동일한 신호로 된다.
상기한 각 동기 신호가 어떻게 공급되는지에 대하여 더 상세히 설명한다. 도 7 내지 도 9는 도 5에 도시하는 영상 신호 변환 장치의 구성을 더 구체적으로 도시하는 블럭도이다.
도 7에 도시하는 AD 변환기(8)는 도 5에 도시하는 영상 신호 변환 장치 외부에 배치되고, 아날로그 영상 신호(AV)를 디지털 영상 신호로 변환하여 수평 필터(11)로 출력한다. 수평 필터(11)에는 AD 변환기(8)의 샘플링 클럭과 동일한 제 1 클럭 CLK1이 공급된다.
라인 메모리(12)는 2개의 병렬로 연결된 라인 메모리(14a, 14b), 전환 회로(13, 15)를 포함한다. 라인 메모리(12)의 기입측에는 제 1 클럭 CLK1 및 제 1 수평 동기 신호 H11이 공급되고, 그 판독측에는 제 2 클럭 CLK2 및 제 1 래치 수평 동기 신호 H12가 공급된다.
필드 메모리부(7)는 필드 메모리(7a, 7b, 7c)를 포함하고, 본 실시예의 경우, 필드 메모리(7a, 7b, 7c)에는 32 비트폭의 16M 비트의 용량을 갖는 SDRAM이 이용되고 있다.
메모리 제어부(21)는 기입 제어부(22), 판독 제어부(23), 비트폭 변환부(24) 및 비트폭 역변환부(25)를 포함한다. 메모리 제어부(21)는 3개의 필드 메모리(7a, 7b, 7c)를 제어한다.
기입 제어부(22)는 제 2 클럭 CLK2, 제 1 래치 수평 동기 신호 H12 및 제 1 래치 수직 동기 신호 V12가 공급되어, 기입 어드레스 및 제어 신호를 발생시켜, 필드 메모리(7a, 7b, 7c)의 기입 동작을 제어한다.
판독 제어부(23)는 제 2 클럭 CLK2, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D, 제 2 배 수평 동기 신호 H2H 및 제 2 수직 동기 신호 V21이 공급되어, 판독 어드레스 및 제어 신호를 발생시켜, 필드 메모리(7a, 7b, 7c)의 판독 동작을 제어한다.
비트폭 변환부(24)는 라인 메모리(12)로부터 출력되는 영상 신호의 비트폭을 필드 메모리(7a, 7b, 7c)의 비트폭인 32 비트폭으로 변환하여 필드 메모리(7a, 7b, 7c)중 하나에게 출력한다. 비트폭 역변환부(25)는 필드 메모리(7a, 7b, 7c)로부터 출력되는 32 비트폭의 데이터를 다음 단의 라인 메모리(31)가 요구하는 비트폭으로 변환한 신호 S1∼S3을 도 8에 도시하는 라인 메모리(31)로 출력한다.
다음에, 도 8에 도시하는 라인 메모리(31)는 라인 메모리(32b, 32c, 33b, 33c, 33d, 34b, 34c)를 포함한다. 라인 메모리(31)는 IP 변환용 데이터를 축적하는 라인 메모리이고, 그 기입측에는 제 2 클럭 CLK2 및 제 2 지연 수평 동기 신호 H2D가 공급되고, 그 판독측에는 제 2 클럭 CLK2, 제 2 수평 동기 신호 H21 및 제 2 지연 수평 동기 신호 H2D가 공급된다.
라인 메모리(32b, 32c)는 직렬로 접속되고, 라인 메모리(33b, 33c, 33d)는 직렬로 접속되며, 라인 메모리(34b, 34c)는 직렬로 접속되어, 각각 판독과 다음 단의 기입이 동시에 발생하도록 구성되어 있다.
라인 메모리(32b, 32c)는 N+1 필드(이후 필드)의 데이터를 축적하는 라인 메모리이며, 필드 메모리부(7)로부터의 스루 출력 PREA, 라인 메모리(32b)의 출력 PREB, 라인 메모리(32c)의 출력 PREC의 순서대로 오래된 라인의 출력으로 된다.
라인 메모리(33b, 33c, 33d)는 N 필드(자신의 필드)의 데이터를 축적하는 라인 메모리이고, 필드 메모리부(7)로부터의 스루 출력 MIDA, 라인 메모리(33b)의 출력 MIDB, 라인 메모리(33c)의 출력 MIDC, 라인 메모리(33d)의 출력 MIDD의 순서대로 오래된 라인 출력으로 된다.
라인 메모리(34b, 34c)는 N-1 필드(이전 필드)의 데이터를 축적하는 라인 메모리이고, 필드 메모리부(7)로부터의 스루 출력 POSA, 라인 메모리(34b)의 출력 POSB, 라인 메모리(34c)의 출력 POSC의 순서대로 오래된 라인의 출력으로 된다.
IP 변환부(41)는 고역 통과 필터(42a, 42b), 저역 통과 필터(43), 보간 라인 합성부(44) 및 전환 회로(45)를 포함한다. IP 변환부(41)는 제 2 클럭 CLK2, 제 2 수평 동기 신호 H21 및 제 2 배 수평 동기 신호 H2H에 의해 동작한다.
고역 통과 필터(42a)는 N+1 필드의 3 라인분의 고역 통과 필터이고, 저역 통과 필터(43)는 N 필드의 4 라인분의 저역 통과 필터이며, 고역 통과 필터(42b)는 N-1 필드의 3 라인분의 고역 통과 필터이다.
보간 라인 합성부(44)는 고역 통과 필터(42a, 42b) 및 저역 통과 필터(43)의 출력으로부터 보간 라인을 합성하여, 전환 회로(45)에 출력한다. 전환 회로(45)는 보간 라인의 출력과 현재 라인의 출력 MIDC을 전환하여 출력하고, 입력되는 신호가 프로그레시브 신호인 경우, 항상 현재 라인측을 선택한다. 또한, 라인 메모리(31) 및 IP 변환부(41)로서, 도 35에 도시하는 주사선 변환 회로와 마찬가지의 것을 이용하였지만, 이 예에 특별히 한정되지 않고, 다른 IP 변환을 행하는 회로를 이용해도 무방하다.
라인 메모리(51)는 라인 메모리(52a∼52d)를 포함한다. 라인 메모리(51)는 주사선 변환용 데이터를 축적하는 라인 메모리이고, 그 기입측은 제 2 클럭 CLK2 및 제 2 배 수평 동기 신호 H2H에 의해 제어되고, 판독측은 제 2 클럭 CLK2 및 제 3 수평 동기 신호 H31에 의해 제어된다. 라인(52a∼52d)은 판독과 다음 단의 기입이 동시에 발생하도록 구성되고, 출력 PA∼PD를 각각 출력한다.
주사선 변환부(61)는 계수 발생부(62), 승산기(63a~63d) 및 가산기(64)를 포함한다. 주사선 변환부(61)는 제 2 클럭 CLK2, 제 3 수평 동기 신호 H31 및 제 2 래치 수직 동기 신호 V2P에 의해 동작한다.
승산기(63a∼63d)는 라인 메모리(51)의 출력 PA∼PD의 각 데이터와 계수 발생부(62)에 의해 발생되는 계수를 곱한다. 가산기(64)는 승산기(63a∼63d)로부터 출력되는 데이터를 가산하여, 주사선 변환후의 영상 데이터 S4를 도 9에 도시하는 수평 압축부(71)로 출력한다. 또한, 주사선 변환부(61)로서, 도 37에 도시하는 화상 처리 장치와 마찬가지의 것을 이용하였지만, 이 예에 특별히 한정되지 않고, 다른 주사선 변환을 행하는 회로를 이용해도 무방하다.
다음에, 도 9에 도시하는 수평 압축부(71)는 제 2 클럭 CLK2에 의해 동작하고, 계수 발생부(72), 래치 회로(73), 승산기(74a, 74b) 및 가산기(75)를 포함한다. 승산기(74a)는 계수 발생부(72)로부터 출력되는 계수와 주사선 변환후의 영상 데이터 S4를 승산하고, 승산기(74b)는 계수 발생부(72)로부터 출력되는 계수와 주사선 변환후의 영상 데이터 S4를 래치 회로(73)에 의해 1T(1 클럭)에서 래치한 데이터를 승산한다. 가산기(75)는 승산기(74a)의 출력 및 승산기(74b)의 출력을 가산하여, 라인 메모리(81)에 출력한다.
라인 메모리(81)는 수평 화소 변환용 데이터를 축적하는 라인 메모리이고, 그 기입측은 제 2 클럭 CLK2 및 제 3 수평 동기 신호 H31에 의해 동작하고, 그 판독측은 제 3 클럭 CLK3 및 제 3 래치 수평 동기 신호 H33에 의해 동작한다.
수평 확대부(91)는 제 3 클럭 CLK3에 의해 동작하고, 계수 발생부(92), 래치 회로(93), 승산기(94a, 94b) 및 가산기(95)를 포함한다. 수평 확대부(91)는 수평 압축부(71)와 마찬가지로 구성되고, 계수 발생부(92)로부터 출력되는 계수와 라인 메모리(81)로부터 출력되는 데이터를 승산하여, 변환후의 영상 신호 TV를 출력한다.
또한, 본 실시예에서는, 예컨대 영상 신호의 비트폭이 8 비트폭이고 RGB 방 식의 영상 신호인 경우, 8 비트 ×3 = 24 비트폭에 대응하는 회로가 마련되고, 또한, YUV 방식의 영상 신호인 경우, 각 블럭을 Y계와 UV계로 나누어 구성해도 된다.
본 실시예에서는, 필드 메모리부(7)가 기억부에 상당하고, 라인 메모리(12) 및 메모리 제어부(21)가 수직 주파수 변환 처리 회로에 상당하고, 라인 메모리(31) 및 IP 변환부(41)가 인터레이스/프로그레시브 변환 처리 회로에 상당하고, 라인 메모리(51) 및 주사선 변환부(61)가 주사선 변환 처리 회로에 상당하고, 수평 압축부(71), 라인 메모리(81) 및 수평 확대부(91)가 수평 화소 변환 처리 회로에 상당하며, 동기 처리부(6)가 동기 제어 회로에 상당한다. 또한, 라인 메모리(12)가 제 1 라인 메모리에 상당하고, 메모리 제어부(21)가 수직 주파수 변환 회로에 상당하고, 라인 메모리(31)가 제 2 라인 메모리에 상당하고, IP 변환부(41)가 인터레이스/프로그레시브 변환 회로에 상당하고, 라인 메모리(51)가 제 3 라인 메모리에 상당하고, 주사선 변환부(61)가 주사선 변환 회로에 상당하고, 수평 압축부(71)가 수평 압축 회로에 상당하고, 라인 메모리(81)가 제 4 라인 메모리에 상당하며, 수평 확대부(9l)가 수평 확대 회로에 상당한다.
이하, 상기한 바와 같이 구성된 영상 신호 변환 장치의 각 블럭의 동작 및 데이터 교환에 대하여 설명한다.
우선, 라인 메모리(12)에 대하여 설명한다. 라인 메모리(12)는 클럭의 전환, 즉 제 1 클럭 CLK1로부터 제 2 클럭 CLK2로의 전환을 실행하고, 또한 필드 메모리(7a, 7b, 7c)에 기입하는 데이터의 버퍼적 역할을 실행한다. IP 변환을 행하는 경우, 3개의 필드의 정보가 필요하게 되기 때문에, 3개의 필드 메모리(7a, 7b, 7c)의 전부가 판독 동작을 행한다. 이 경우, 판독 동작과 기입 동작이 일치하지 않도록 하기 위해서는 4개의 필드 메모리를 가지면 좋지만, 경제적이지 않다. 따라서, 판독 기간중에도 기입 처리를 행할 수 있도록 라인 메모리(12)가 삽입된다.
다음에, 메모리 제어부(21)에 의한 필드 메모리(7a∼7c)의 기입 및 판독 동작에 대하여 설명한다. 도 10은 메모리 제어부(21)에 의한 필드 메모리(7a∼7c)의 기입 및 판독 동작을 설명하기 위한 타이밍도이다.
도 10의 (a)에 도시하는 바와 같이, IP 변환 및 수직 주파수 변환을 행하지 않는 경우, 필드 메모리(7a)에 기입된 데이터는 다음 필드에서 판독된다. 이 때, 필드 메모리(7b)가 기입 상태에 있고, 즉 3개의 필드 메모리(7a∼7c)중의 하나가 기입 상태에 있고, 다른 하나가 판독 상태에 있으며, 나머지의 하나는 아무것도 행하지 않는 상태에 있다.
도 10의 (b)에 도시하는 바와 같이 IP 변환을 행하는 경우, 필드 메모리(7a∼7c)에 기입된 각 데이터는 3 필드동안 유지되고, 기입된 다음 필드로부터 3회 판독되게 된다. 예컨대, 필드 메모리(7a)에 기입된 데이터는 2 필드 지연되어 자신의 필드(N 필드)의 데이터로서 출력된다. 이 경우, 예컨대, 필드 메모리(7a)에 기입이 발생하고 있는 경우라도, 필드 메모리(7a)로부터 판독이 발생한다. 즉, 2개의 필드 메모리가 기입 상태와 판독 상태를 시분할적으로 전환하고, 나머지의 2개의 필드 메모리가 판독 상태에 있다. 이 때, IP 변환 처리의 형편상, 판독을 우선하게 되기 때문에, 이하에 설명하는 바와 같이, 필드 메모리(7a∼7c)의 기입 버퍼용 라인 메모리(12)가 필요하게 된다.
도 10의 (c)에 도시하는 바와 같이, 수직 주파수 변환, 예컨대 4→3 변환, 즉 수직 주파수를 80㎐로부터 60㎐로 변환하는 경우, 4 필드의 데이터를 기입하더라도 그 중 1회의 데이터는 불필요한 데이터로 된다. 따라서, 수직 주파수 변환을 행할 때는 이 불필요한 데이터를 기입하지 않도록 미리 처리한다. 구체적으로는, 판독측의 1 필드 기간내에 제 1 래치 수직 동기 신호 V12(입력측의 수직 동기 신호)가 2회 입력된 필드의 다음 필드를 기입하지 않도록 제어한다. 이 결과, 판독시는 3개의 필드 메모리(7a∼7c)의 데이터가 필드마다 순서대로 판독되게 된다. 이 때, 3개의 필드 메모리(7a∼7c)중 하나가 기입 상태에 있고, 다른 하나가 판독 상태에 있으며, 나머지의 하나는 아무것도 행하지 않는 상태에 있다.
다음에, 라인 메모리(12)에 2개의 라인 메모리(14a, 14b)를 병렬로 이용하고 있는 이유에 대하여 설명한다. 이것은, IP 변환시에 제 1 래치 수평 동기 신호 H12의 주파수를 제 2 수평 동기 신호 H21의 주파수로 변환할 필요가 있기 때문이다. 그 원리에 대해서 도 11을 이용하여 설명한다.
필드 메모리부(7)로의 기입이 제 1 래치 수평 동기 신호 H12에 의해 제어되는 것에 반하여, 도 11에 도시하는 제 2 수평 동기 신호 H21에 의해 필드 메모리부(7)로부터 판독이 행해지고 있는 경우, 라인 메모리(14a, 14b)에서는 기입이 우선되고, 기입되어 있지 않은 기간에서 필드 메모리부(7)에 데이터가 판독된다.
한편, 도 10을 이용하여 설명한 바와 같이, IP 변환시에, 필드 메모리부(7)는 기입되고 있는 동안에 판독도 동시에 실행하지 않으면 안된다. 이 경우, 필드 메모리부(7)에서는 판독이 우선되므로, 판독이 발생하지 않는 기간에 라인 메모리(14a, 14b)로부터의 데이터를 수신하지 않으면 안된다. 또한, 입력측의 제 1 클럭 CLK1에 대하여 내부의 제 2 클럭 CLK2는 충분히 높은 주파수이기 때문에, IP 변환시에서는 라인 메모리(14a, 14b)의 기입 기간에 대하여 판독 기간이 짧아진다.
이들의 조건을 종합하면, 도 11의 (a)에 도시하는 바와 같이, 1개의 라인 메모리에서는 기간(171)과 같이 아무리 해도 기입에 대하여 판독의 추월이 발생해 버리고, 1 라인분의 출력에 대하여 복수의 라인의 정보가 혼재되어 버린다. 이것을 피하기 위해서 2개의 라인 메모리가 이용되고, 도 11의 (b)에 도시하는 바와 같이, 라인 메모리(14a, 14b)에 기입된 데이터는 제 1 래치 수평 동기 신호 H12가 다음에 입력될 때까지 유지되고, 다음의 제 1 래치 수평 동기 신호 H12가 입력되고, 또한 필드 메모리부(7)가, 판독 상태가 아닌 경우에, 유지하고 있었던 데이터를 필드 메모리부(7)에 기입한다.
이렇게 해서, IP 변환시와 같이 하나의 필드 메모리에 대하여 기입과 판독이 혼재하는 경우라도, 데이터의 추월을 피하여, 제 1 래치 수평 동기 신호 H12를 제 2 수평 동기 신호 H21로 변환할 수 있다.
다음에, IP 변환에 대하여 설명한다. 도 12는 최적 필터 보간, 필드간 보간 및 필드내 보간에 의한 IP 변환의 예를 설명하기 위한 모식도이다. 또, 도면중 흰 원은 보간 처리에 이용되는 라인을 나타내고, 검은 원은 보간 라인을 나타낸다.
본 실시예에서는, 상기한 바와 같이, 도 12의 (a)에 도시하는 바와 같이, IP 변환용 라인 메모리(31)로부터의 출력을 이용하여 최적 필터 보간에 의해 IP 변환을 행하고 있다. IP 변환으로서는, 그 밖에도 도 12의 (b)에 도시하는 바와 같이 이전 필드의 데이터를 그대로 가져오는 필드간 보간, 도 12의 (c)에 도시하는 바와 같이 자신의 필드의 상하의 2개의 라인으로부터 평균을 취하는 필드내 보간이고, 전자는 정지 화상에 적합하고, 후자는 동화상에 적합하다. 또한, 필드간 보간 및 필드내 보간을 동작시켜 검출하는 것에 의해 단계적으로 전환하고 있는 방법도 일반적으로 널리 이용되고 있다. 이와 같이, IP 변환은 상기한 최적 필터 보간에 의한 예에 특별히 한정되지 않고, 상기한 바와 같은 다른 여러 가지 IP 변환을 이용해도 무방하다.
다음에, IP 변환 및 주사선 변환에 있어서의 데이터의 전송 타이밍에 대하여 설명한다.
도 13은 IP 변환을 행하는 경우의 주사선 변환 전후의 각 라인을 설명하기 위한 모식도이다. 도 13에 도시하는 라인 A, 라인 C, 라인 E, 라인 G, 라인 I, 라인 K, …는 입력되는 영상 신호에 실제로 있는 라인이고, 빗금으로 나타낸 라인 B, 라인 D, 라인 F, 라인 H, 라인 J, …는 IP 변환에 의해 보간되는 라인이다.
또한, 도 13에 도시하는 바와 같이, IP 변환후의 라인에 대하여 4→3 변환의 주사선 변환을 행하고, 기수 필드의 라인 A의 위치에 변환후의 개시 라인이 위치하는 경우, 변환후의 라인의 위치는 라인 1, 라인 2, 라인 3, 라인 4, 라인 5, 라인 6, 라인 7, 라인 8, …로 된다. 한편, 우수 필드의 경우에는 기수 필드와 비교하여 각 라인이 반라인분 지연되기 때문에, 기수 필드의 라인 B의 위치에 라인 A가 위치하게 된다. 따라서, 라인 4를 작성하는 경우, 기수 필드에서는 라인 E의 데이터를 가장 강하게 반영시키고, 우수 필드에서는 라인 D의 데이터를 가장 강하게 반영시키도록 하지 않으면 안된다. 상기한 바와 같이, IP 변환 및 주사선 변환을 행하는 경우, 각 데이터는 이하의 타이밍에서 전송되어 처리된다.
도 14는 기수 필드의 경우의 IP 변환 및 주사선 변환의 데이터의 전송 타이밍을 설명하기 위한 도면이고, 도 15는 우수 필드의 경우의 IP 변환 및 주사선 변환의 데이터의 전송 타이밍을 설명하기 위한 도면이다. 또한, 도 14 및 도 15에서는 IP 변환용 라인 메모리(32b, 32c, 33b∼33d, 34b, 34c)를 도 16에 도시하는 바와 같이 모식적으로 나타내고, 주사선 변환용 라인 메모리(52a∼52d)를 도 17에 도시하는 바와 같이 모식적으로 나타내고 있다.
우선, 도 14에 나타내는 기수 필드의 경우에 대하여 설명한다. 필드 메모리(7a∼7c)로부터 출력되는 영상 데이터는 제 2 수평 동기 신호 H21에 대하여 반위상이 어긋난 제 2 지연 수평 동기 신호 H2D에 동기하여 전송된다.
예컨대, 제 2 지연 수평 동기 신호 H2D를 기준으로 하여, 라인 A의 데이터를 출력 MIDA로서 전송함과 동시에 라인(33b)에 기입을 행한다. 이 때, N-1 및 N+1 필드의 라인 A는 우수 필드이기 때문에, 반위상 지연되어 있고, 아직 전송되지 않는다.
다음의 제 2 지연 수평 동기 신호 H2D가 입력되면, 라인 C의 데이터가 출력 MIDA로서 전송되고, N+1 및 N-1 필드의 라인 A의 데이터가 출력 PREA, POSA로서 전송됨과 동시에 라인 메모리(33b, 32b, 34b)에 기입되고, 라인 메모리(33b)의 데이 터가 다음 단의 라인 메모리(33c)에 기입된다.
이 결과, 라인 메모리(33c)에는 N 필드의 라인 A의 데이터가, 라인 메모리(33b)에는 N 필드의 라인 C의 데이터가, 라인 메모리(32b)에는 N+1 필드의 라인 A의 데이터가, 라인 메모리(34b)에는 N-1 필드의 라인 A의 데이터가 각각 축적되게 된다.
다음에, 제 2 수평 동기 신호 H21이 입력되면, 라인 메모리(33c)의 출력 MIDC만이 출력되고, 이 때 다른 라인 메모리의 데이터는 다음 단의 라인 메모리로는 기입되지 않는다.
다음에, 제 2 지연 수평 동기 신호 H2D가 입력되면, N 필드의 라인 E의 데이터 및 N-1 및 N+1 필드의 라인 C의 데이터가 필드 메모리(7a∼7c)로부터 전송되고, 보간 라인 B의 데이터가 합성되고, 또한 다음 단의 라인 메모리로의 기입이 발생한다.
이와 같이, 제 2 지연 수평 동기 신호 H2D가 입력되면, 필드 메모리(7a∼7c)로부터 데이터가 전송되고, 동시에 라인 메모리의 데이터가 다음 단의 라인 메모리에 기입되어 라인 메모리 사이에서의 데이터의 로테이션이 행해지고, 또한 보간 라인이 합성된다. 또한, 제 2 수평 동기 신호 H21이 입력되면, 라인 메모리(33c)의 출력 MIDC만이 현재 라인의 데이터로서 출력된다.
다음에, 주사선 변환용 라인 메모리(51)에는 IP 변환부(41)로부터 데이터가 전송되고, 제 2 배 수평 동기 신호 H2H에 동기하여 새로운 라인의 데이터가 기입되며, 동시에 오래된 데이터가 소거되도록, 다음 단의 라인 메모리로의 전송이 행해 진다.
한편, 라인 메모리(51)의 판독은 제 3 수평 동기 신호 H31에 동기하여 행해지고, 동시에 계수 발생부(62)로부터의 출력에 따라서 연산이 행해진다. 이 때, 계수 발생부(62)로부터 주사선 변환전의 라인과 주사선 변환후의 라인의 위상에 의해서 적당한 계수가 발생된다. 예컨대, 라인 A와 동일 위상에 있는 라인 1에 대해서는 계수 1이 발생되고, 라인 A의 데이터 그 자체가 전송된다.
또한, 라인 B와 라인 C를 1:2의 비율로 분할한 위치에 있는 라인 2를 합성하는 경우, 라인 B에 대하여 계수 2/3가, 라인 C에 대하여 계수 1/3이, 그 밖의 라인에 대하여 계수 0이 각각 곱해져서, 가산기(64)에 의해 항상 이득이 1로 되도록 제어된다. 이후, 도 14중에 도시된 각 계수에 의해 상기와 마찬가지로 승산이 행하여져 간다.
이렇게 해서, 합성된 데이터가 수평 압축부(71)를 통하여 라인 메모리(81)에 기입된다. 또한, 도 14에서는 주사선 변환으로서 4→3 변환의 경우를 나타내고, 4주기분의 제 2 배 수평 동기 신호 H2H에 대하여 3 주기분의 제 3 수평 동기 신호 H31이 대응하고 있다. 또한, 제 2 배 수평 동기 신호 H2H와 제 3 수평 동기 신호 H31의 위상 관계도 계수 1로 되는 라인 1을 합성할 때에 일치하도록, 제 2 배 수평 동기 신호 H2H 및 제 3 수평 동기 신호 H31이 동기 처리부(6)에 의해 작성된다.
다음에, 우수 필드의 경우에 대하여 설명한다. 도 15에 도시하는 바와 같이, 우수 필드의 경우, 전후의 필드의 데이터는 자신의 필드의 데이터에 대하여 반위상 진행한 상태에 있다. 따라서, 필드 메모리(7a∼7c)로부터 라인 A의 데이터가 3 필드 모두 동시에 전송되고, 각각 출력 PREA, MIDA, POSA로서 출력되고, 동시에 라인 메모리(32b, 33b, 34b)에 기입된다. 그 후, 기수 필드와 마찬가지로, 제 2 지연 수평 동기 신호 H2D에 동기하여 필드 메모리(7a∼7c)로부터의 전송 및 다음 단의 라인 메모리로의 기입이 행해지고, 제 2 수평 동기 신호 H21에 동기하여 현재 라인의 데이터가 출력 MIDC로서 전송된다.
다음에, 우수 필드의 주사선 변환에 대하여 설명한다. 기수 필드의 경우, 라인 C의 데이터를 주사선 변환용 라인 메모리(51)에 전송한 시점에서, 라인 1로서 라인 A를 라인 메모리(52c)로부터 판독하고 있다. 한편, 우수 필드의 경우, 라인 1의 합성은 라인 B의 데이터를 전송한 시점에서 행해지고, 라인 A의 더 위에 있는 라인, 즉 흑라인의 데이터를 라인 메모리(52c)로부터 판독하게 된다. 이후, 기수 필드와 마찬가지로, 라인 2는, 예컨대 라인 A의 데이터가 2/3배로 되고, 라인 B의 데이터가 1/3배로 되며, 양자가 가산되어 합성되어, 수평 압축부(71)를 거쳐서 수평 화소 변환용 라인 메모리(81)에 기입된다.
다음에, IP 변환을 행하지 않고서 주사선 변환을 행하는 경우에 대하여 설명한다. 도 18은 IP 변환을 행하지 않고서 주사선 변환을 행하는 경우의 데이터의 전송 타이밍을 설명하기 위한 도면이고, 도 19는 IP 변환을 행하지 않는 경우의 주사선 변환 전후의 각 라인을 설명하기 위한 모식도이다.
도 18 및 도 19에 도시하는 바와 같이, IP 변환을 행하지 않는 경우, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D, 제 2 배 수평 동기 신호 H2H가 모두 동일한 신호로 되어, 현재 라인의 처리만으로 된다. 따라서, 제 2 지연 수평 동기 신호 H2D가 입력되면, 자신의 필드의 데이터만이 필드 메모리(7a∼7c)로부터 전송되고, 동시에 전단의 라인 메모리로부터 다음 단의 라인 메모리로 순차적으로 데이터가 기입되어 간다고 하는 순서를 취한다. 또한, 주사선 변환용 라인 메모리(51)로의 전송에서는, 제 2 수평 동기 신호(H21)(=제 2 지연 수평 동기 신호 H2D, 제 2 배 수평 동기 신호 H2H에 동기하여 출력 MIDC의 데이터가 전송된다. 또한, 주사선 변환부(61)의 동작은 도 14에 나타내는 기수 필드의 경우와 마찬가지이다.
다음에, IP 변환시의 데이터 전송 타이밍에 대하여 더 상세히 설명한다. 도 20은 IP 변환시의 데이터 전송 타이밍을 설명하기 위한 도면이고, 전술한 도 14 및 도 15를 다시 기재한 도면이다.
도 20의 (a)에 도시하는 바와 같이, 영상 신호로서, 필드 A, B, C, D가 순서대로 입력되고, 그 동기 신호인 제 1 수평 동기 신호 H11 및 제 1 수직 동기 신호 V11의 위상 관계로부터, 필드 A, C가 우수 필드이고, 필드 B, D가 기수 필드이며, 각 필드의 라인 번호가 수직 기간의 시작부터, 예컨대 필드 A에서는 A1, A2, A3, …이고, 또한 유효 영상 기간으로서, 필드 메모리(7a∼7c)에 축적되는 라인은 5번째의 라인 A5, B5, C5, D5, …로부터라고 가정한다. 이 경우의 필드 메모리(7a∼7c)의 출력 시퀀스가 도 20의 (b) 및 (c)에 도시되어 있다.
우선, 기수 필드의 처리로서, 필드 B에 대한 보간 라인을 작성하는 경우에 대하여 생각한다. 도 20의 (b)에 도시하는 바와 같이, 제 2 수직 동기 신호 V21이 입력되어 2 라인째로부터 전송이 개시된다고 가정하면, 도 14에 나타내는 경우와 마찬가지로 제 2 지연 수평 동기 신호 H2D에 의해 필드 메모리(7a∼7c)로부터의 전송이 발생하고, 먼저 N 필드의 라인 B5의 데이터가 출력 MIDA로서 전송되고, 또한 동시에 라인 메모리(33b)에 기입된다. 이 때, N+1 필드의 출력 PREA, N-1 필드의 출력 POSA에는 출력은 나타나지 않는다.
이렇게 해서, 제 2 지연 수평 동기 신호 H2D를 기준으로 하여, 예컨대 출력 MIDA에 라인 B8의 데이터가 출력된 때는, 출력 MIDB에는 라인 B7의 데이터가, 출력 MIDC에는 라인 B6의 데이터가, 출력 MIDD에는 라인 B5의 데이터가, 출력 POSA에는 라인 A7의 데이터가, 출력 POSB에는 라인 A6의 데이터가, 출력 POSC에는 라인 A5의 데이터가, 출력 PREA에는 라인 C7의 데이터가, 출력 PREB에는 라인 C6의 데이터가, 출력 PREC에는 라인 C5의 데이터가 각각 출력된다. 이들의 모든 데이터 또는 일부의 데이터를 이용하여, 라인 B7과 라인 B6간의 보간 라인이 합성되고, 동시에 다음 단의 라인 메모리에 순서대로 각 데이터가 기입되어, 데이터의 로테이션이 발생한다.
다음의 제 2 수평 동기 신호 H21이 입력된 때는, 출력 MIDC에는 라인 B7의 데이터가 기입되어 있기 때문에, 출력 MIDC만으로부터 현재 라인 B7의 데이터가 전송된다.
이와 같이, IP 변환을 행하는 기간은 제 2 지연 수평 동기 신호 H2D에 동기하여 필드 메모리(7a∼7c)로부터의 데이터의 전송, 다음 단의 라인 메모리의 로테이션 및 보간 라인의 합성을 하는 보간 라인 합성 기간(151)과, 제 2 수평 동기 신호 H21에 동기하여 현재 라인의 데이터를 판독하는 현재 라인 전송 기간(152)으로 나뉘어져, IP 변환이 행해진다.
마지막으로, 수평 화소 변환에 대하여 설명한다. 도 21은 수평 화소 변환의 동작을 설명하기 위한 타이밍도이다. 상기한 바와 같이, 수평 화소 변환을 행하는 블럭은 축소 처리를 행하는 수평 압축부(71)와 확대 처리를 행하는 수평 확대부(91)로 나뉘어져 있다.
수평 압축부(71)에 의한 축소 처리는 라인 메모리(81)로의 기입시에 행해진다. 도 21의 (a)는 수평 화소 변환으로서 3→2 변환을 행하는 예를 나타내고 있고, 이 경우, 3→2 변환이기 때문에, 제 2 클럭 CLK2의 3 클럭에 1회는 라인 메모리(81)로의 기입이 발생하지 않는 것으로 된다. 또한, 수평 압축부(71)에 있어서, 변환하는 화소의 위치에 따른 계수가 계수 발생부(72)로부터 공급되어 연산되는 처리는 주사선 변환부(61)와 기본적으로 마찬가지이다.
수평 확대부(91)에 따른 확대 처리는 라인 메모리(81)의 판독시에 행해진다. 도 21의 (b)에서는 수평 화소 변환으로서 2→3 변환을 행하는 예를 나타내고 있고, 이 경우, 제 3 클럭 CLK3의 3 클럭에 1회는 라인 메모리(81)로부터 판독이 발생하지 않는 것으로 된다. 또한, 수평 확대부(91)에 있어서, 변환하는 화소의 위치에 따른 계수가 계수 발생부(92)로부터 공급되어 연산되는 처리는 주사선 변환부(61)와 기본적으로 마찬가지이다.
여기서, 상기 확대 처리 및 축소 처리를 동시에 실행하는 경우의 문제점에 대하여 설명한다. 도 21의 (c)에 도시하는 바와 같이, 라인 메모리(81)의 기입시에 확대 처리를 행하고자 하면, 1 클럭(1T)의 기간중에 2개의 데이터를 동시에 만 들어야 하다. 이러한 회로는 복잡하게 되어 버리고, 확대율이 커지게 된 경우에는 동시에 작성하는 화소수가 더 증가하기 때문에, 그다지 바람직하지 못하다. 따라서, 수평 화소 변환에 관해서는 본 실시예와 같이, 수평 압축부(71)와 수평 확대부(91)를 따로따로 사용하고, 그 사이에 수평 화소 변환용 데이터를 축적하는 라인 메모리(81)를 배치하며, 또한 라인 메모리(81)에 의해 클럭을 재기입하는 것이 바람직하다.
상기한 바와 같이, 본 실시예에서는 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행하는 개별의 블럭간에서 신호의 수수를 적절한 타이밍에서 행할 수 있고, 또한 IP 변환을 행하는 경우의 신호의 수수 및 그 타이밍을 명확하게 할 수 있으며, 매트릭스 표시를 행하는 표시 장치에 적합한 영상 신호로의 변환에 요구되는 신호 처리를 종합적이고 또한 간단히 실현할 수 있다.
(실시예 3)
다음에, 본 발명의 실시예 3에 대하여 설명한다. 본 실시예에서는 수직 주파수 변환 및 필드 메모리의 전후에서 수평 주파수의 변환(제 1 래치 수평 동기 신호 H12의 주파수로부터 제 2 수평 동기 신호 H21의 주파수로의 변환)을 실행하지 않는 경우에 주사선 변환을 행하는 것이다.
예컨대, 주사선 변환으로서 2→3 변환의 확대 처리를 행하는 경우, 주사선 변환후의 제 3 수평 동기 신호 H31은 제 1 수평 동기 신호 H11의 1.5배의 주파수로 된다. 이 경우, 단순히 출력측의 클럭 주파수도 1.5배의 것이 필요하게 되고, 다 음 단의 회로에는 높은 주파수에 대응 가능한 회로가 요구된다. 한편, 축소 처리로서 3→2 변환을 행하는 경우, 예컨대 제 1 수평 동기 신호 H11의 라인수가 525개였다고 하면, 변환후의 제 3 수평 동기 신호 H31의 라인수는 525 ×2/3 = 350 라인으로 되어 버린다. 이 때, 수직 방향의 화소수가 480 라인인 디스플레이 패널에 영상을 디스플레이하는 경우, 130 라인분이 부족하게 되어 버린다. 따라서, 다음 단 이후에서 이 부족분에 대하여 대책을 세우지 않는 한, 출력이 부정이 된다. 본 실시예에서는 이러한 과제를 해결하기 위하여, 이하와 같이 구성되어 있다.
도 22는 본 발명의 실시예 3에 따른 영상 신호 변환 장치의 주요부의 구성을 도시하는 블럭도이다. 도 22에 도시하는 영상 신호 변환 장치에서는 필드 메모리부(7), 메모리 제어부(21), 동기 처리부(6)를 구비한다. 메모리 제어부(21)는 판독 개시 어드레스 발생부(101), 흑라인 삽입부(102)를 포함한다. 동기 처리부(6)는 판독 수평 동기 신호 발생부(103)를 포함한다.
판독 개시 어드레스 발생부(101)는 도 7에 도시하는 필드 메모리부(7)의 판독 동작을 제어하는 판독 제어부(23)의 일부이고, 판독 개시 어드레스를 발생시킨다. 흑라인 삽입부(102)는 영상 신호의 특정 기간에 흑라인의 데이터를 삽입한다.
판독 수평 동기 신호 발생부(103)는 동기 처리부(6)내에 있고, 필드 메모리부(7)의 판독용 제 2 수평 동기 신호 H21을 발생시킨다. 또, 상기한 각 블럭 이외의 구성은 실시예 2와 마찬가지이므로 상세한 설명을 생략한다.
본 실시예에서는 판독 개시 어드레스 발생부(101)가 어드레스 발생 회로에 상당하고, 흑라인 삽입부(102)가 흑라인 삽입 회로에 상당하고, 판독 수평 동기 신 호 발생부(103)가 수평 동기 신호 발생 회로에 상당하며, 그 외는 실시예 2와 마찬가지이다.
도 23은 주사선 변환에 의한 확대 처리시의 각 수평 동기 신호의 타이밍도 이고, 도 24는 주사선 변환에 의한 확대 처리를 설명하기 위한 표시 화상을 도시하는 모식도이며, 도 25는 확대 처리시의 필드 메모리부(7)의 기입 및 판독 어드레스를 설명하기 위한 모식도이다.
상기한 바와 같은 과제에 대처하기 위해서는 확대 처리시에는 입력되는 영상 신호에 의해 표시되는 표시 화상의 상하의 데이터는 불필요하기 때문에, 필드 메모리부(7)의 출력으로부터 상하의 데이터를 잘라내고, 동시에 필드 메모리부(7)의 판독용 수평 동기 신호인 제 2 수평 동기 신호 H21의 주파수를 낮추고, 주사선 변환후의 제 3 수평 동기 신호 H31의 주파수가 주사선 변환을 행하지 않는 경우와 마찬가지로 되도록 조작하면 된다.
구체적으로는, 도 23에 도시하는 바와 같이 2→3 변환에 의한 확대 처리의 경우, 영상 신호는 제 1 래치 수평 동기 신호 H12에 동기하여 라인 1의 데이터로부터 순서대로 필드 메모리부(7)에 기입된다. 판독 수평 동기 신호 발생부(103)로부터 출력되는 필드 메모리부(7)의 출력측의 수평 동기 신호인 제 2 수평 동기 신호 H21은 2→3 변환하는 것을 예측하여, 그 주기가 미리 1.5배로 되고, 또한 불필요한 상하의 데이터가 잘려진다. 도 23에서는 입력되는 영상 신호에 대하여 라인 3으로부터 판독된다.
즉, 도 25에 도시하는 바와 같이, 모든 영상 신호가 입력되도록 필드 메모리 부(7)로의 기입 동작이 제어되고, 한편 기입 선두 어드레스보다 큰 판독 선두 어드레스를 판독 개시 어드레스 발생부(101)에 의해 발생시키고, 불필요한 위의 라인의 데이터를 판독하지 않도록 판독 동작이 제어된다. 그 후, 주사선 변환후의 수평 동기 신호인 제 3 수평 동기 신호 H31은 제 1 래치 수평 동기 신호 H12와 동일한 주기로 되어 있지만, 확대 처리는 완료되어 있다. 상기한 처리를 표시 화상에 의해 모식적으로 나타내면, 도 24에 도시하는 바와 같이 된다.
다음에, 축소 처리에 대해서 도 26 내지 도 28을 이용하여 설명한다. 도 26은 주사선 변환에 의한 축소 처리시의 각 수평 동기 신호의 타이밍도이고, 도 27은 주사선 변환에 의한 축소 처리를 설명하기 위한 표시 화상을 도시하는 모식도이며, 도 28은 축소 처리시의 필드 메모리부(7)의 기입 및 판독 어드레스를 설명하기 위한 모식도이다.
도 26에 도시하는 바와 같이, 4→3 변환에 의한 축소 처리의 경우, 필드 메모리부(7)의 출력측의 수평 동기 신호인 제 2 수평 동기 신호 H21의 주기를 미리 0.75배로 해 두는 것에 의해, 주사선 변환후의 수평 동기 신호인 제 3 수평 동기 신호 H31을 일정하게 유지할 수 있다.
그러나, 축소 처리의 경우, 영상 기간을 표시 화면의 한가운데로 가져 오기 위해서는 그 상하의 기간에 어떠한 더미 신호를 삽입해야 한다. 이 더미 신호로서 일반적으로는 흑라인의 데이터가 이용되기 때문에, 본 실시예에서는 필드 메모리부(7)로부터의 판독시에, 흑라인 삽입부(102)에 의해 흑라인의 데이터를 삽입한 후에 기입된 데이터를 출력하고, 또한 기입된 데이터의 출력이 종료된 후에 도, 필요에 따라서 흑라인의 데이터를 삽입하고 있다. 상기한 처리를 표시 화상에 의해 모식적으로 나타내면, 도 27에 도시하는 바와 같이 된다.
상기의 경우, 도 28에 도시하는 바와 같이, 판독 개시 어드레스 발생부(101)는 흑라인을 삽입할 때에 판독 선두 어드레스로서 부(負)의 값을 설정하고, 이 부의 설정값을 카운트 업하고, 이 카운트 업 값이 부수인 경우에 흑라인 삽입부(102)를 제어하여 흑라인의 데이터를 삽입한다. 판독 개시 어드레스 발생부(101)는 카운트 업 값이 0으로 된 시점에서, 원래 필드 메모리부(7)에 기입되어 있는 데이터를 판독하도록 동작하고, 또한 기입되어 있는 데이터가 종료된 시점에서 다시 흑라인의 데이터를 삽입하도록 동작한다.
이렇게 해서, 축소 처리시라도, 부정 데이터가 출력되는 일이 없고, 또한 출력 주파수를 일정하게 유지할 수 있다. 따라서, 본 실시예에서는 수평 동기 신호 및 클럭의 주파수의 변동을 억제할 수 있어, 다음 단의 회로나 디스플레이 패널을 안정하게 동작시키는 것이 가능하게 된다.
(실시예 4)
다음에, 본 발명의 실시예 4에 따른 영상 신호 변환 장치에 대하여 설명한다. 도 29는 본 발명의 실시예 4에 따른 영상 신호 변환 장치의 주요부의 구성을 도시하는 블럭도이다.
도 29에 도시하는 영상 신호 변환 장치는 필드 메모리부(7), 메모리 제어부(21) 및 동기 제어부(6)를 구비한다. 필드 메모리부(7)는 필드 메모리(7a, 7b, 7c)를 포함하고, 동기 제어부(6)는 필드 판별부(111)를 포함하며, 메모리 제어부(21)는 기입 제어부(112), 판독 제어부(113), 선택기(114, 116) 및 레지스터(115a, 115b, 115c)를 포함한다.
필드 판별부(111)는 제 1 수평 동기 신호 H11 및 제 1 수직 동기 신호 V11을 수신하여, 필드 판별 정보로서, 입력된 영상 신호가 인터레이스 신호인 경우, 기수 필드시에는 0을, 우수 필드시에는 1을 각각 출력한다. 구체적으로는, 도 30에 도시하는 바와 같이, 제 1 수평 동기 신호 H11에 대하여 듀티비 50%의 윈도우 함수를 발생시켜서, 윈도우 함수가 로우 레벨인 기간에 제 1 수직 동기 신호 V11의 에지가 있었던 경우, 필드 판별 신호로서 0(로우 레벨)을 출력하고, 반대로 윈도우 함수가 하이 레벨인 기간에 제 1 수직 동기 신호 V11의 에지가 있는 경우, 필드 판별 신호로서 1(하이 레벨)을 출력한다.
기입 제어부(112)는 필드 메모리(7a∼7c)의 기입 제어 신호를 발생하고, 또한 선택기(114)에 어느 필드 메모리(7a∼7c)에 기입이 행해져 있는지를 출력한다. 레지스터(115a∼115c)는 각 필드 메모리(7a∼7c)에 대응하여 마련되고, 선택기(114)는 기입이 발생하고 있는 필드 메모리(7a∼7c)에 대응한 레지스터(115a∼115c)에 필드 판별 신호를 출력한다. 레지스터(115a∼115c)는 제 1 수직 동기 신호 V11의 위상을 어긋나게 한 수직 동기 신호(도시하지 않음)에 의해 기입이 발생하고 있는 필드의 필드 판별 신호가 입력된다.
판독 제어부(113)는 필드 메모리(7a∼7c)의 판독 제어 신호를 발생하고, 또한 선택기(116)에 어느 필드 메모리(7a∼7c)로부터 판독이 발생하고 있는지를 출력 한다. 선택기(116)는 판독이 발생하고 있는 필드 메모리(7a∼7c)에 대응한 레지스터(115a∼115c)로부터, 수직 주파수 변환후의 제 2 수직 동기 신호 V21과 동일한 주기의 판독 신호(도시하지 않음)에 의해, 필드 메모리(7a∼7c)로부터 판독되고 있는 필드의 필드 판별 신호를 해당 필드의 영상 신호에 링크시켜서 출력한다. 또, 상기의 각 블럭 이외의 구성은 실시예 2와 마찬가지이므로 상세한 설명을 생략한다.
본 실시예에서는 필드 판별부(111)가 판별 회로에 상당하고, 기입 제어부(112), 판독 제어부(113), 선택기(114, 116) 및 레지스터(115a, 115b, 115c)가 필드 정보 기억 회로에 상당하며, 그 외는 실시예 2와 마찬가지이다.
다음에, 상기한 바와 같이 구성된 영상 신호 변환 장치의 수직 주파수 변환의 동작에 대하여 설명한다. 도 31은 도 29에 도시하는 영상 신호 변환 장치의 수직 주파수 변환의 동작을 설명하기 위한 타이밍도이다. 도 31에서는 수직 주파수 변환으로서 3→2 변환(90㎐→60㎐)인 경우를 나타내고 있다.
필드 판별 신호는 입력측의 수직 동기 신호인 제 1 래치 수직 동기 신호 V12에 대하여 도시한 바와 같이 되어 있고, 수직 주파수 변환후의 제 2 수직 동기 신호 V21이 도시한 바와 같이 되어 있는 것으로 한다. 이 경우, 도 10의 (c)의 경우와 마찬가지로, 제 2 수직 동기 신호 V21의 주기중에 2회 이상 제 1 수직 동기 신호 V12가 들어가 버리면, 다음 필드는 필드 메모리(7a∼7c)에 기입되지 않는다. 이 때문에, 각 필드가 기입되는 필드 메모리는 필드 메모리(7c), ×(기입없음), 필드 메모리(7a), 필드 메모리(7b), ×, 필드 메모리(7c), 필드 메모리(7a), ×, … 로 된다.
예컨대, 필드 메모리(7a)에 필드 기간(181)의 데이터가 기입된 때에는, 기수 필드이기 때문에, 레지스터(115a)는 로우 레벨의 상태로 된다. 따라서, 다음에 필드 메모리(7a)로부터 데이터가 판독되는 기간(182)에서는 레지스터(115a)로부터는 로우 레벨의 신호가 판독된다. 또한, 다음에 필드 메모리(7a)에 기입이 발생한 때의 필드의 상태도 기수 필드이기 때문에, 레지스터(115a)의 상태는 변화하지 않는다. 따라서, 그 다음에 판독되는 때에도 필드 판별 신호는 로우 레벨에서 판독된다. 레지스터(115b, 115c)에 대해서도 상기와 마찬가지이다.
이렇게 해서, 필드 메모리(7a∼7c)로부터 판독되어 있는 필드의 필드 판별 신호를 해당 필드의 영상 신호에 링크시켜서 출력하고, 이 필드 판별 신호에 따라서 이후의 IP 변환이 행해진다. 또한, 이 경우의 IP 변환은 전후의 필드가 누락되는지 누락되지 않는지를 알 수 없기 때문에, 보간 라인은 현재 필드에서만 합성하지 않으면 안된다. 따라서, 본 실시예의 IP 변환은 도 12의 (c)에 도시하는 필드내 보간으로 된다.
이렇게 해서, 본 실시예에서는 필드 판별 신호도 영상 신호와 마찬가지로 기억하는 것에 의해, IP 변환과 수직 주파수 변환을 양립하는 것이 가능하게 된다. 또, IP 변환과 수직 주파수 변환을 양립하는 이유는 비디오데크의 빨리감기시나 되감기시에 수직 주파수가 60㎐보다도 크게 되어 버리는 일이 있거나, PC(퍼스널 컴퓨터) 신호의 85㎐의 XGA(Extended Graphics Array) 인터레이스라고 하는 신호에 대응하기 때문이다.
(실시예 5)
다음에, 본 발명의 실시예 5에 따른 영상 신호 변환 장치에 대하여 설명한다. 도 32는 본 발명의 실시예 5에 따른 영상 신호 변환 장치의 구성을 도시하는 블럭도이다.
도 32에 도시하는 영상 신호 변환 장치는 메모리 제어 처리부(2), IP 변환 처리부(3), 주사선 변환 처리부(4), 수평 화소 변환 처리부(5), 동기 처리부(6a) 및 필드 메모리부(7)를 구비한다.
메모리 제어 처리부(2)는, 예컨대 도 5에 도시하는 라인 메모리(12) 및 제어부(21)로 구성되고, 장치 외부의 AD 변환기(도시하지 않음)에 의해 디지털화된 영상 신호 DV를 수신하여, 기입 및 판독 어드레스 등의 제어 신호를 발생시켜서 필드 메모리부(7)로 출력하고, 입력되는 영상 신호를 필드 메모리(1)에 기입하거나, 필드 메모리부(7)에 기입된 데이터를 판독하거나 하여, 필드 메모리부(7)와의 사이에서 영상 신호의 수수를 행하고, 또한 필요에 따라서 수직 주파수 변환을 실행한다.
IP 변환 처리부(3)는, 예컨대 도 5에 도시하는 라인 메모리(31) 및 IP 변환부(41)로 구성되고, 메모리 제어 처리부(2)로부터 출력되는 영상 신호가 인터레이스 신호였던 경우에 프로그레시브 신호로 변환하며, 반대로 프로그레시브 신호인 경우에는 그대로 통과시켜 주사선 변환 처리부(4)로 출력한다.
주사선 변환 처리부(4)는, 예컨대 도 5에 도시하는 라인 메모리(51) 및 주사선 변환부(61)로 구성되고, IP 변환 처리부(3)의 출력을 수신하여, 입력되는 영상 신호의 주사선수를 증감시켜서 수직 방향의 확대 처리 및 축소 처리를 실행한다.
수평 화소 변환 처리부(5)는, 예컨대 도 5에 도시하는 수평 압축부(71), 라인 메모리(81) 및 수평 확대 변환부(91)로 구성되고, 주사선 변환 처리부(4)로부터 출력되는 영상 신호의 수평 화소수를 증감하여 수평 방향의 확대 처리 및 축소 처리를 실행해서, 변환된 영상 신호 TV를 표시 장치(도시하지 않음)로 출력한다.
동기 처리부(6a)는 PLL(Phase Locket Loop) 회로(601, 602), 분주비 카운터(603, 604), 수정 발진자(605), 메모리 출력 동기 발생부(606), H 카운터(607), V 카운터(608), 선택기(609), 필드 판정부(610), 클럭 전환부(611, 612) 및 위상 제어부(613∼617)를 포함한다. 또한, 동기 처리부(6a)는 이하에 설명하는 각 동기 신호 및 클럭 이외에 각 블럭에 필요로 되는 각 동기 신호 등을 실시예 2와 마찬가지로 공급하고 있지만, 설명을 용이하게 하기 위해서, 도시를 생략하고 있다.
PLL 회로(601)는 외부로부터 디지털 영상 신호 DV의 수평 동기 신호 HS가 입력되어, 입력측의 클럭인 제 1 클럭 CLK1을 발생시킨다. 분주비 카운터(603)는 PLL 회로(601)의 분주비를 결정하여, 즉 제 1 클럭 CLK1을 분주하여, PLL 회로(601)로의 피드백 펄스를 발생시키고, 또한 해당 펄스를 수평 동기 신호 H11'으로서 위상 제어부(613) 및 클럭 전환부(611)로 출력한다.
위상 제어부(613)는 입력되는 수평 동기 신호 H11' 및 외부로부터 입력되는 디지털 영상 신호 DV의 수직 동기 신호 VS의 위상을 갖고, 또한 양 동기 신호를 메모리 제어 처리부(2)가 필요로 하는 위상 및 펄스폭으로 조정하여, 메모리 제어 처리부(2)의 라인 메모리의 입력측의 기준 펄스(장치 전체의 입력측의 기준 펄스)로 되는 제 1 수평 동기 신호 H11 및 제 1 수직 동기 신호 V11로서 메모리 제어 처리부(2)로 출력한다.
클럭 전환부(611)는 입력되는 수평 동기 신호 H11' 및 외부로부터 입력되는 디지털 영상 신호 DV의 수직 동기 신호 VS를 내부의 클럭인 제 2 클럭 CLK2에 의해 다시 래치하고, 래치 수평 동기 신호 H12' 및 래치 수직 동기 신호 V12'을 위상 제어부(614)로 출력한다.
위상 제어부(614)는 입력되는 래치 수평 동기 신호 H12' 및 래치 수직 동기 신호 V12'의 위상을 갖고, 또한 양 동기 신호를 메모리 제어 처리부(2)가 필요로 하는 위상 및 펄스폭으로 조정하여, 메모리 제어 처리부(2)의 라인 메모리의 출력측 및 메모리 제어부의 입력측의 기준 펄스로 되는 제 1 래치 수평 동기 신호 H12 및 제 1 래치 수직 동기 신호 V12로서 메모리 제어 처리부(2)로 출력한다.
필드 판별부(610)는, 예컨대 도 29에 도시하는 필드 판별부(111)와 마찬가지로 구성되고, 수평 동기 신호 H11' 및 수직 동기 신호 VS를 수신하여, 도 30과 마찬가지로, 수평 동기 신호 H11'에 대하여 듀티비 50%의 윈도우 함수를 발생시켜서, 윈도우 함수가 로우 레벨의 기간에 수직 동기 신호 VS의 에지가 있었던 경우, 즉 기수 필드인 경우, 필드 판별 신호 FD로서 로우 레벨의 신호를 출력하고, 반대로 윈도우 함수가 하이 레벨의 기간에 수직 동기 신호 VS의 에지가 있는 경우, 즉 우수 필드인 경우, 필드 판별 신호 FD로서 하이 레벨의 신호를 출력한다.
수정 발진자(605)는 내부의 클럭인 제 2 클럭 CLK2를 발생시킨다. 메모리 출력 동기 발생부(606)는 제 2 클럭 CLK2 및 필드 판별 신호 FD 등을 수신하여, 메 모리 제어 처리부(2)의 메모리 제어부의 출력측의 기준 펄스로 되는 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D, 제 2 배 수평 동기 신호 H2H 및 제 2 수직 동기 신호 V21의 원형(原型)으로 되는 수평 동기 신호 H2V, 수평 동기 신호 H21, 지연 수평 동기 신호 H2D' 및 배 수평 동기 신호 H2H'를 발생시키고, 수평 동기 신호 H2V를 V 카운터(608)에 출력하고, 수평 동기 신호 H21, 지연 수평 동기 신호 H2D' 및 배 수평 동기 신호 H2H'를 위상 제어부(615)에 출력한다. V 카운터(608)는 메모리 출력 동기 발생부(606)로부터 출력되는 수평 동기 신호 H2V를 분주하여, 수직 동기 신호 V2'를 선택기(609)로 출력한다.
선택기(609)는 위상 제어부(614)로부터 출력되는 제 1 래치 수직 동기 신호 V12 및 V 카운터(608)로부터 출력되는 수직 동기 신호 V2'를 수신하여, 메모리 제어 처리부(2)에 의해 수직 주파수 변환을 행하는 경우는 수직 동기 신호 V2'를 선택하고, 수직 주파수 변환을 행하지 않는 경우에는 제 1 래치 수직 동기 신호 V12를 선택하고, 수직 동기 신호 V21'로서 위상 제어부(615)로 출력한다.
위상 제어부(615)는 입력되는 수직 동기 신호 V21', 수평 동기 신호 H21', 지연 수평 동기 신호 H2D' 및 배 수평 동기 신호 H2H'의 위상을 갖고, 또한 각 동기 신호를 메모리 제어 처리부(2)가 필요로 하는 위상 및 펄스폭으로 조정하고, 메모리 제어 처리부(2)의 메모리 제어부의 출력측의 기준 펄스로 되는 제 2 수직 동기 신호 V21, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D 및 제 2 배 수평, 동기 신호 H2H로서 메모리 제어 처리부(2)로 출력하고, 또한 주사선 변환 처리부(4)의 입력측의 기준 펄스(주사선 변환전의 기준 펄스)로 되는 제 2 배 수평 동기 신호 H2H로서 주사선 변환 처리부(4)로 출력하고, 또한 제 2 수직 동기 신호 V21을 위상 제어부(616)로 출력한다.
H 카운터(607)는 제 2 클럭 CLK2를 분주하여, 수평 동기 신호 H31'를 위상 제어부(616)로 출력하고, 또한 기준 펄스로서 PLL 회로(602)로 출력한다. 위상 제어부(616)는 입력되는 수직 동기 신호 V21 및 수평 동기 신호 H31'의 위상을 갖고, 또한 양 동기 신호를 주사선 변환 처리부(4)가 필요로 하는 위상 및 펄스폭으로 조정하여, 주사선 변환 처리부(4)의 출력측의 기준 펄스(주사선 변환후의 기준 펄스)로 되는 제 3 수평 동기 신호 H31 및 제 2 래치 수직 동기 신호 V2P로서 주사선 변환 처리부(4)로 출력한다.
PLL 회로(602)는 H 카운터(607)로부터 출력되는 수평 동기 신호 H31'를 기준 펄스로서 입력되고, 제 3 클럭 CLK3을 발생시킨다. 분주비 카운터(604)는 PLL 회로(602)의 분주비를 결정하여, 즉 제 3 클럭 CLK3을 분주하여, PLL 회로(602)로의 피드백 펄스를 발생시키고, 또한 해당 펄스를 수평 동기 신호 H33'으로서 위상 제어부(617)로 출력한다.
위상 제어부(617)는 입력되는 수평 동기 신호 H33'를 수평 화소 변환 처리부(5)가 필요로 하는 위상 및 펄스폭으로 조정하여, 수평 화소 변환 처리부(5)의 라인 메모리의 출력측의 기준 펄스(장치 전체의 출력측의 기준 펄스)로 되는 제 3 래치 수평 동기 신호 H33으로서 주사선 변환 처리부(4)로 출력한다.
또한, 메모리 출력 동기 발생부(606)는 선택기(609)에 의해 선택된 수직 동기 신호 V21'(리셋 펄스 RST)에 의해 리셋되고, H 카운터(607)는 위상 제어부(615) 로부터 출력되는 제 2 수직 동기 신호 V21(리셋 펄스 RST)에 의해 리셋되며, 분주비 카운터(604)는 클럭 전환부(612)에 의해 제 2 수직 동기 신호 V21을 출력측의 클럭인 제 3 클럭 CLK3에 의해 다시 래치한 래치 수직 동기 신호 V23(리셋 펄스 RST)에 의해서 리셋된다. 또, H 카운터(607) 및 분주비 카운터(604)의 리셋 펄스로서, 메모리 출력 동기 발생부(606)와 마찬가지로, 선택기(609)에 의해 선택된 수직 동기 신호 V21'을 이용해도 무방하다.
여기서, 수직 주파수 변환시에 선택기(609)가 V 카운터(608)의 출력 V2'을 선택하기 때문에, 메모리 출력 동기 발생부(606)는 자기 자신이 작성한 수평 동기 신호 H2V를 기준으로 작성된 수직 동기 신호 V2'에 의해 리셋되어, 일견 의미가 없다고 생각된다.
그러나, 예컨대 도 32에 도시하는 영상 신호 변환 장치를 LSI에 의해 작성하여, 복수의 LSI를 동기 운전할 때에, 다른 LSI로부터 수직 주파수 변환후의 수직 동기 신호가 입력되는 경우를 생각하면, 메모리 출력 동기 발생부(606)의 리셋 기능이 중요하게 된다. 이 경우, V 카운터(608)에도 리셋 기능이 필요한 것은 말할 필요도 없다. 또한, 도 32에 도시하는 영상 신호 변환 장치를 LSI에 의해 작성하는 경우, 제조 프로세스에 의한 제약에 의해 PLL 회로(601, 602) 및 수정 발진자(605)는 집적화되지 않고, 다른 부품으로 작성되어, LSI에 외부 부착된다.
다음에, 도 32에 도시하는 메모리 출력 동기 발생부(606)에 대하여 더 상세히 설명한다. 도 33은 도 32에 도시하는 메모리 출력 동기 발생부(606)의 일례의 구성을 도시하는 블럭도이다.
도 33에 도시하는 바와 같이, 메모리 출력 동기 발생부(606)는 H 카운터(701), 2분주 구형파 발생부(702), 2분주 회로(703), 멀티플렉서(704), 선택기(705, 706) 및 OR 게이트(707)를 포함한다.
H 카운터(701)는 제 2 클럭 CLK2를 분주하여, 제 2 수평 동기 신호 H21의 배 주파수의 배 수평 동기 신호 HP를 2분주 구형파 발생부(702), 2분주 회로(703), 멀티플렉서(704) 및 선택기(706)의 1측에 출력한다. 2분주 구형파 발생부(702)는 배 수평 동기 신호 HP를 2분주하여, 듀티비 50%의 구형파인 2분주 구형파 DT를 발생한다. 또, 2분주 구형파 발생부(702)는 선택기(608)로부터 출력되는 수직 동기 신호 V2'(리셋 펄스 RST)에 의해 리셋되고, 리셋되었을 때에 필드 판별부(610)로부터 출력되는 필드 판별 신호 FD의 값을 초기값으로서 2분주 구형파 DT를 멀티플렉서(704)로 출력한다.
멀티플렉서(704)는 2분주 구형파 DT가 로우 레벨(0)인 때에 배 수평 동기 신호 HP를 0측에 출력하고, 2분주 구형파 DT가 하이 레벨(1)인 때에 배 수평 동기 신호 HP를 1측에 출력한다.
따라서 필드 판별 신호 FD가 로우 레벨(0)인 때에 멀티플렉서(704)의 0측의 출력은 수직 동기 신호 VS와 동기하여 위상의 어긋남이 없는 펄스로 되고, 수평 동기 신호 H21'으로서 위상 제어부(615), 선택기(705)의 1측 및 OR 게이트(707)로 출력되고, 멀티플렉서(704)의 1측의 출력은 수평 동기 신호 H21'에 대하여 반위상 어긋난 펄스로 되어 선택기(705)의 1측으로 출력된다.
한편, 필드 판별 신호 FD가 하이 레벨(1)인 때에 멀티플렉서(704)의 0측의 출력은 반위상 어긋난 펄스로 되고, 수평 동기 신호 H21'로서 위상 제어부(615), 선택기(705)의 1측 및 OR 게이트(707)로 출력되고, 멀티플렉서(704)의 1측의 출력은 위상의 어긋남이 없는 펄스로 되어, 선택기(705)의 1측으로 출력된다.
선택기(705)는 장치 내부에서 발생되는 IP 변환 신호 IPS에 따라 선택 동작을 행하고, IP 변환을 행하는 경우, 즉 IP 변환 신호 IPS가 하이 레벨(1)인 때에 멀티플렉서(704)의 1측의 출력을 선택하여 지연 수평 동기 신호 H2D로서 위상 제어부(615) 및 OR 게이트(707)에 출력한다.
또한, 선택기(705)는 IP 변환을 행하지 않는 경우, 즉 IP 변환 신호 IPS가 로우 레벨(0)인 때에 멀티플렉서(704)의 0측의 출력을 선택하여 지연 수평 동기 신호 H2D로서 위상 제어부(615) 및 OR 게이트(707)로 출력한다. 따라서, IP 변환을 행하지 않는 경우, 상기한 필드 판별 신호 FD가 로우 레벨인 경우와 동일하게 되지만, 수평 동기 신호 H21'가 지연 수평 동기 신호 H2D'로서 출력되고, 도 6에 도시하는 바와 같이 제 2 지연 수평 동기 신호 H2D를 제 2 수평 동기 신호 H21과 동일한 펄스로 할 수 있다.
OR 게이트(707)는 멀티플렉서(704)로부터 출력되는 수평 동기 신호 H21'와 선택기(705)로부터 출력되는 지연 수평 동기 신호 H2D'를 OR 연산하여, 제 2 수평 동기 신호 H21의 배 주파수의 배 수평 동기 신호 H2H'를 위상 제어부(615)로 출력한다.
2분주 회로(703)는 H 카운터(701)로부터 출력되는 배 수평 동기 신호 HP를 2분주하여, 선택기(706)의 0측으로 출력한다. 선택기(706)는 IP 변환 신호 IPS에 따라서 선택 동작을 행하고, IP 변환을 행하는 경우, 즉 IP 변환 신호 IPS가 하이 레벨(1)인 때에 H 카운터(701)의 출력을 선택하고, IP 변환을 행하지 않는 경우, 즉 IP 변환 신호 IPS가 로우 레벨(0)인 때에 2분주 회로(703)의 출력을 선택하여, 수평 동기 신호 H2V로서 V 카운터(608)로 출력한다.
이와 같이, V 카운터(608)에 입력되는 수평 동기 신호 H2V는, IP 변환시에는 H 카운터(701)의 출력이 그대로 사용되고, IP 변환을 행하지 않을 때에는 2분주 회로(703)의 출력이 사용된다. 따라서, IP 변환을 행하지 않는 경우, H 카운터(701)의 출력을 2분주하여, 항상 수직 동기 신호와 위상이 있었던 수평 동기 신호로부터 수직 동기 신호가 작성된다. 또한, IP 변환을 행하는 경우, IP 변환후의 수평 동기 신호 H2H의 원형으로 되는 수평 동기 신호 HP를 카운트 업하여 수직 동기 신호가 작성되고, IP 변환의 유무에 관계없이 수직 주파수 변환에 사용하는 수직 동기 신호 V21을 정합성 좋게 작성할 수 있다.
또한, H 카운터(701), 2분주 구형파 발생부(702) 및 2분주 회로(703)는 어느 것이나 선택기(609)에 의해 선택된 수직 동기 신호 V21'(리셋 펄스 RST)에 의해 리셋된다.
또, 메모리 출력 동기 발생부(606)의 구성은 상기 예에 특별히 한정되지 않고, 메모리 제어 처리부(2)의 출력 동작을 제어하는 각 동기 신호 H21, H2D, H2H, V21의 원형으로 되는 동기 신호를 발생할 수 있으면, 다른 구성의 회로를 이용해도 무방하다.
도 34는 도 33에 도시하는 메모리 출력 동기 발생부(606)의 동작의 일례를 설명하기 위한 타이밍도이다. 도 34에 도시하는 타이밍도는 기수 필드의 영상 신호를 IP 변환하는 경우의 타이밍도이다.
도 34에 도시하는 바와 같이, H 카운터(701)로부터 배 수평 동기 신호 HP가 출력되어 있을 때에, 리셋 펄스 RST가 H 카운터(701)에 입력되면, 배 수평 동기 신호 HP가 리셋된다. 이 때, 영상 신호가 기수 필드이기 때문에, 필드 판별 신호 FD가 로우 레벨로 출력되어 있고, 리셋 펄스 RST에 의해 2분주 구형파 발생부(702)도 리셋되면, 2분주 구형파 발생부(702)의 2분주 구형파 DT가 로우 레벨로 출력되고, 이후 듀티비가 50%로 되도록, 2분주 구형파 DT는 로우 레벨 및 하이 레벨을 반복한다.
이 때, IP 변환을 행하기 위해서 IP 변환 신호 IPS가 하이 레벨로 출력되어 있기 때문에, 멀티플렉서(704) 및 선택기(705)에 의해, 2분주 구형파 DT가 로우 레벨의 기간에 있는 배 수평 동기 신호 HP의 펄스가 수평 동기 신호 H21'로서 출력되고, 최종적으로 제 2 수평 동기 신호 H21이 도시한 바와 같이 출력되며, 2분주 구형파 DT가 하이 레벨인 기간에 있는 배 수평 동기 신호 HP의 펄스가 지연 수평 동기 신호 H2D로서 출력되고, 최종적으로 제 2 지연 수평 동기 신호 H2D가 도시한 바와 같이 출력된다.
또한, OR 게이트(707)에 의해 수평 동기 신호 H21'와 지연 수평 동기 신호 H2D'가 OR 연산되고, 배 수평 동기 신호 HP와 마찬가지의 펄스가 배 수평 동기 신호 H2H'로서 출력되어, 최종적으로 제 2 배 수평 동기 신호 H2H가 도시한 바와 같이 출력된다.
또한, 선택기(706)에 의해 배 수평 동기 신호 HP가 수평 동기 신호 H2V로서 V 카운터(608)에 출력되고, 분주 등이 이루어진 후, 최종적으로 제 2 수직 동기 신호 V21이 도시한 바와 같이 출력된다.
상기한 바와 같이 하여, 메모리 출력 동기 발생부(606)에 의해 기수 필드의 영상 신호를 IP 변환하는 경우의 메모리 제어 처리부(2)의 출력측의 기준 펄스로 되는 제 2 수직 동기 신호 V21, 제 2 수평 동기 신호 H21, 제 2 지연 수평 동기 신호 H2D 및 제 2 배 수평 동기 신호 H2H를 작성할 수 있다. 또한, 상기와 마찬가지로 하여, 도 6에 나타내는 다른 경우의 각 동기 신호를 작성할 수 있다.
본 실시예에서는, 필드 메모리부(7)가 기억부에 상당하고, 메모리 제어 처리부(2)가 수직 주파수 변환 처리 회로에 상당하고, IP 변환 처리부(3)가 인터레이스/프로그레시브 변환 처리 회로에 상당하고, 주사선 변환 처리부(4)가 주사선 변환 처리 회로에 상당하고, 수평 화소 변환 처리부(5)가 수평 화소 변환 처리 회로에 상당하고, 동기 처리부(6a)가 동기 제어 회로에 상당하고, 메모리 출력 동기 발생부(606)가 제 1 수평 동기 신호 발생 회로에 상당하고, V 카운터(608)가 수직 동기 신호 발생 회로에 상당하고, H 카운터(607) 및 분주비 카운터(604)가 제 2 수평 동기 신호 발생 회로에 상당하며, 선택기(609)가 선택 회로에 상당한다. 또한, H 카운터(701)가 제 1 카운터에 상당하고, V 카운터(608)가 제 2 카운터에 상당하고, H 카운터(607)가 제 3 카운터에 상당하며, 분주비 카운터(604)가 제 4 카운터에 상당한다.
다음에, 상기한 바와 같이 구성된 영상 신호 변환 장치의 주사선 변환 처리 에 대하여 설명한다.
예컨대, 2→3 변환(1.5배)에 의한 확대 처리의 경우, 실시예 3과 마찬가지로, 도 24에 도시하는 바와 같이 메모리 제어 처리부(2)의 출력 시점에서는 확대 처리에 의해서 불필요해지는 상하 부분을 컷트한 중앙부만을 잘라내서, 주사선 변환 처리부(4)에 의해 중앙부만을 확대 처리하고, 디스플레이 패널이 필요로 하는 라인수로 변환한다. 이 때, 도 23과 마찬가지로, 주사선 변환 처리부(4)의 입력측의 기준 펄스(주사선 변환전의 수평 동기 신호)로 되는 제 2 배 수평 동기 신호 H2H의 주파수를 낮추고, 주사선 변환 처리부(4)의 출력측의 기준 펄스(주사선 변환후의 수평 동기 신호)로 되는 제 3 수평 동기 신호 H31의 주파수는 어떠한 신호가 입력되고, 또한 변환을 행하는 경우라도 일정한 주파수로 되도록 조작한다.
상기한 변환 처리를 행하기 위해서는, 제 1 래치 수평 동기 신호 H12와 독립된 주기를 갖는 다른 수평 동기 신호가 필요하게 되어, 메모리 출력 동기 발생부(606) 및 위상 제어부(615)에 의해 제 1 래치 수평 동기 신호 H12와 독립하여 제 2 수평 동기 신호 H2H 등을 발생시키고 있다.
또한, H 카운터(607)의 설정값은 메모리 출력 동기 발생부(606)의 H 카운터(701)의 설정값과 밀접하게 관계되어 있다. 예컨대 1.5배의 확대 처리를 행하는 경우, 주사선 변환전의 제 2 배 수평 동기 신호 H2H의 2 주기가 주사선 변환후의 제 3 수평 동기 신호 H31의 3 주기로 되지 않으면 안된다. 즉, H 카운터(701, 607)의 설정값은 IP 변환을 행하는 경우, 일정 기간내에 포함되는 라인수의 역수비인 3:2로 설정하지 않으면 안된다. 따라서, 주사선 변환 처리부(4) 가 m:n의 확대 처리를 행하는 경우, IP 변환시는 H 카운터(701)의 설정값과 H 카운터(607)의 설정값의 비는 n:m의 비로 할 필요가 있다. 또한, IP 변환을 행하지 않는 경우도, H 카운터(701)로부터 출력되는 배 수평 동기 신호 HP를 멀티플렉서(704)로 2분주한 펄스가(H2H')로 되기 때문에, H 카운터(701)의 설정값과 H 카운터(607)의 설정값의 비는 n:m의 비로 유지된다.
이렇게 해서, 필드 메모리부(7)로부터의 영상 데이터의 판독 속도를 지연할 수 있고, 또한 영상 데이터의 불필요한 부분을 기억하지 않기 때문에, 필드 메모리부(7)의 기억 용량을 삭감할 수 있다.
다음에, 예컨대 4→3 변환(0.75배)에 의한 축소 처리의 경우, 실시예 3과 마찬가지로, 도 27에 도시하는 바와 같이, 메모리 제어 처리부(2)의 출력 시점에서 상하에 더미의 흑데이터를 삽입하고, 라인수를 미리 많게 해 두고 나서 주사선 변환 처리부(4)에 의해 축소 처리를 행한다. 이 때, 도 26과 마찬가지로, 주사선 변환 처리부(4)의 입력측의 기준 펄스(주사선 변환전의 수평 동기 신호)로 되는 제 2 배 수평 동기 신호 H2H의 주기를 미리 0.75배로 해 두고, 주사선 변환후의 제 3 수평 동기 신호 H31의 주파수는 어떠한 신호가 입력되고, 또한 어떠한 변환을 행하는 경우라도 일정한 주파수로 되도록 조작한다.
또한, PLL 회로(601)로부터 출력되는 제 1 클럭 CLK1이 AD 변환기에서의 샘플링 클럭으로서 이용되는 것이 일반적이고, 분주비 카운터(603)는, 기본적으로는 입력되는 영상 신호의 도트 클럭과 제 1 클럭 CLK1이 동일한 발진 주파수로 되도록 설정된다. 분주비 카운터(604)는 출력되는 영상 신호의 모든 수평 화소가 1 수평 기간내에 충분히 들어가도록, 또한 후단(後段)의 회로가 요구하는 1 수평 기간내의 클럭수로 되도록 설정된다. V 카운터(608)는 수직 동기 신호 V2'의 주파수가 후단의 회로 등이 요구하는 수직 주파수로 되도록 설정된다.
상기한 바와 같이, 후단의 회로 등이 요구하는 라인수, 클럭수 및 주사선 변환의 변환비로부터 역산(逆算)하여 메모리 제어 처리부(2)의 출력측 이후의 각 동기 신호의 주파수를 정하는 것에 의해, 장치의 출력측의 수평 동기 신호나 클럭의 주파수를 일정하게 유지하는 것이 가능하게 되고, 이것은 입력되는 영상 신호의 주파수나 화소수에 관계없이, 항상 주사선 변환에서의 변환비만으로 결정되고, 각 카운터의 설정도 용이하게 된다.
상기한 바와 같이, 본 실시예에서는 메모리 제어 처리부(2)의 뒤에 주사선 변환 처리부(4)를 배치하는 경우에 있어서, 수직 주파수 변환의 유무에 관계없이, 메모리 제어 처리부(2)의 출력측의 기준 펄스로 되는 제 2 수평 동기 신호 H21을 메모리 출력 동기 발생부(606) 등에 의해 다시 만들고, 메모리 출력 동기 발생부(606)와는 다른 H 카운터(607)에 의해 제 3 클럭 CLK3을 발생시키는 PLL 회로(602)의 기준 펄스를 작성하여, 메모리 출력 동기 발생부(606)를 제 2 수직 동기 신호 V21의 원형으로 되는 수직 동기 신호 V21'에 의해 리셋하고, H 카운터(607)를 제 2 수직 동기 신호 V21에 의해 리셋하며, 제 2 수직 동기 신호 V21을 제 3 클럭 CLK3에 의해 다시 래치한 래치 수직 동기 신호 V23에 의해 분주비 카운터(604)를 리셋하는 것에 의해, 각 회로를 메모리 제어 처리부(2)의 출력측 이후의 기준 펄스로 되는 제 2 계통의 수직 동기 신호에 의해 리셋하고 있다. 따라서, 주사선 변환 처리부(4)에 의한 확대 및 축소 처리에 의하지 않고, 장치의 출력측의 수평 동기 신호 및 클럭을 일정하게 유지하는 것이 가능하게 된다.
또한, 분주비 카운터(604)에 리셋 기능이 없더라도, PLL 회로(602)의 추종 범위라면, 클럭은 발생한다. 그러나, PLL 회로(602)의 기준 펄스와 피드백 펄스의 위상 관계가 크게 어긋나면, PLL 회로(602)가 록될 때까지의 동안, 영상이 흐트러지거나, 톱컬이 발생한다. 이 때문에, 리셋 기능을 분주비 카운터(604)에도 마련하고, 기준 펄스와 피드백 펄스를 동시에 리셋함으로써, PLL 회로(602)의 발진 동작을 안정적으로 행하고 있다.
또한, 도 32에 나타내는 예에서는 제 2 클럭 CLK2를 발생시키기 위해서 수정 발진자(605)를 이용하였지만, 이것은 장치의 내부 동작으로서, 예컨대 필드 메모리부(7)의 인터페이스나 IP 변환 등에서 빠른 클럭이 요구되는 경우에, 장치의 입력측의 제 1 클럭 CLK1 및 장치의 출력측의 제 3 클럭 CLK3보다도 빠른 장치의 내부의 제 2 클럭 CLK2를 이용할 때의 것이다. 따라서, 장치의 동작 속도의 면에서 문제가 없으면, 수정 발진자를 이용하지 않고, 입력측의 제 1 클럭 CLK1을 제 2 클럭 CLK2 대신에 이용해도 무방하다.
반대로, 수정 발진자(605)를 이용하는 이점으로서는, 전술한 바와 같이 빠른 동작이 요구될 때에 유리할 뿐만 아니라, 비동기 클럭이므로, 디스플레이 패널상에 디스플레이되는 클럭 방해가 발생하기 어렵고 눈에 띄지 않은 점, 또 가령 입력측의 동기나 클럭이 흐트러지더라도, 출력측은 안정된 동기 및 클럭을 보증할 수 있는 점 등을 들 수 있다.
또, 상기한 설명에서는 각 동기 신호의 위상 등을 조정하기 위해서 위상 제어부(613∼617)를 이용하였지만, 각 동기 신호를 각 블럭에서 직접 사용할 수 있는 경우에는, 위상 제어부를 생략해도 되고, 또한 위상 제어부의 삽입 위치도 상기 예에 특별히 한정되지 않고, 예컨대 H 카운터(701)의 뒤에 삽입하는 등의 여러 가지의 변경이 가능하다.
이상과 같은 본원 발명에 따르면, 1개소에 축적된 적은 데이터량의 영상 신호를 이용하여 하나의 시스템으로서 종합적으로 낭비 없이, 수직 주파수 변환, IP 변환, 주사선 변환 및 수평 화소 변환을 행해서, 영상 신호를 표시 장치에 적합한 영상 신호로 변환할 수 있다.
Claims (8)
- 영상 신호를 기억하기 위한 기억부를 이용하여, 입력되는 영상 신호를 표시 장치에 적합한 영상 신호로 변환하는 영상 신호 변환 방법으로서,입력되는 영상 신호를 상기 기억부에 기입하기 위한 기입 제어 신호 및 상기 기억부에 기억되어 있는 영상 신호를 판독하기 위한 판독 제어 신호를 상기 기억부로 출력하고, 상기 기억부로의 영상 신호의 입출력을 제어하고, 또한 상기 기억부에 기억되어 있는 영상 신호의 수직 주파수를 변환하는 단계와,상기 수직 주파수 변환 단계에서 변환된 영상 신호가 인터레이스 신호인 경우에 인터레이스 신호로부터 프로그레시브 신호로 변환하는 단계와,상기 인터레이스/프로그레시브 변환 단계에서 변환된 영상 신호의 주사선수를 변환하는 단계와,상기 주사선수 변환 단계에서 변환된 영상 신호의 수평 화소수를 변환하는 단계와,상기 각 단계에서 이용되는 동기 제어 신호를 발생시키는 단계를 포함하며,상기 입력되는 영상 신호를 기억부에 일단 기억하고, 그 기억부에 기억된 데이터를 이용하여 수직 주파수 변환, 인터레이스/프로그레시브 변환, 주사선수 변환 및 수평 화소수 변환의 처리를 행하도록 구성하고,상기 기억부는 필드 메모리를 포함하고,상기 수직 주파수 변환 단계는,상기 동기 제어 신호 발생 단계에서 발생되는 제 1 클럭을 기준으로 기입 동작을 행하고, 또한 상기 동기 제어 신호 발생 단계에서 발생되는 제 2 클럭을 기준으로 판독 동작을 행하는 제 1 라인 메모리를 이용하여, 상기 동기 제어 신호 발생 단계에서 발생되는 제 1 계통의 수평 동기 신호에 따라서 상기 영상 신호의 기입 및 판독 동작을 행하는 단계와,상기 제 2 클럭을 기준으로 동작하는 수직 주파수 변환 회로를 이용하여, 상기 제 1 계통의 수평 동기 신호 및 상기 동기 제어 신호 발생 단계에서 발생되는 제 1 계통의 수직 동기 신호에 따라서 상기 기입 제어 신호를 출력하고, 또한 상기 동기 제어 신호 발생 단계에서 발생되는 제 2 계통의 수평 동기 신호 및 제 2 계통의 수직 동기 신호에 따라서 상기 판독 제어 신호를 출력하며, 상기 제 1 라인 메모리로부터 출력되는 영상 신호의 수직 주파수를 상기 제 1 계통의 수직 동기 신호의 주파수로부터 상기 제 2 계통의 수직 동기 신호의 주파수로 변환하는 단계를 포함하고,상기 인터레이스/프로그레시브 변환 단계는,상기 제 2 클럭을 기준으로 동작하는 제 2 라인 메모리를 이용하여, 상기 제 2 계통의 수평 동기 신호에 따라서 상기 수직 주파수 변환 회로로부터 출력되는 영상 신호의 기입 및 판독 동작을 행하는 단계와,상기 제 2 클럭을 기준으로 동작하는 인터레이스/프로그레시브 변환 회로를 이용하여, 상기 제 2 계통의 수평 동기 신호에 따라서 상기 제 2 라인 메모리로부터 출력되는 영상 신호를 인터레이스 신호로부터 프로그레시브 신호로 변환하는 단계를 포함하고,상기 주사선수 변환 단계는,상기 제 2 클럭을 기준으로 동작하는 제 3 라인 메모리를 이용하여, 상기 제 2 계통의 수평 동기 신호에 따라서 상기 인터레이스/프로그레시브 변환 회로로부터 출력되는 영상 신호의 기입 동작을 행하고, 또한 상기 동기 제어 신호 발생 단계에서 발생되는 제 3 계통의 수평 동기 신호에 따라서, 기입된 영상 신호의 판독 동작을 행하는 단계와,상기 제 2 클럭을 기준으로 동작하는 주사선수 변환 회로를 이용하여, 상기 제 3 계통의 수평 동기 신호 및 상기 제 2 계통의 수직 동기 신호에 따라서, 상기 제 3 라인 메모리로부터 출력되는 영상 신호의 주사선수를 변환하는 단계를 포함하고,상기 수평 화소수 변환 단계는,상기 제 2 클럭을 기준으로 동작하는 수평 압축 회로를 이용하여, 상기 제 3 계통의 수평 동기 신호에 따라서, 상기 주사선수 변환 회로로부터 출력되는 영상 신호의 수평 화소수를 압축하는 단계와,상기 제 2 클럭을 기준으로 기입 동작을 행하고, 또한 상기 동기 제어 신호 발생 단계에서 발생되는 제 3 클럭을 기준으로 판독 동작을 행하는 제 4 라인 메모리를 이용하여, 상기 제 3 계통의 수평 동기 신호에 따라서 상기 수평 압축 회로로부터 출력되는 영상 신호의 기입 및 판독 동작을 행하는 단계와,상기 제 3 클럭을 기준으로 동작하는 수평 확대 회로를 이용하여, 상기 제 3 계통의 수평 동기 신호에 따라서, 상기 제 4 라인 메모리로부터 출력되는 영상 신호의 수평 화소수를 확대하는 단계를 포함하는 것을 특징으로 하는 영상 신호 변환 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34543099 | 1999-12-03 | ||
| JPJP-P-1999-00345430 | 1999-12-03 | ||
| JP2000157907A JP3998399B2 (ja) | 1999-12-03 | 2000-05-29 | 映像信号変換装置 |
| JPJP-P-2000-00157907 | 2000-05-29 | ||
| PCT/JP2000/008323 WO2001041113A1 (fr) | 1999-12-03 | 2000-11-24 | Dispositif et procede de conversion de signaux video |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017009761A Division KR20010101944A (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 장치 및 영상 신호 변환 방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067009942A Division KR100742460B1 (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040053361A KR20040053361A (ko) | 2004-06-23 |
| KR100712784B1 true KR100712784B1 (ko) | 2007-05-02 |
Family
ID=26578020
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047007863A KR100712784B1 (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 방법 |
| KR1020067009942A KR100742460B1 (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 방법 |
| KR1020017009761A KR20010101944A (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 장치 및 영상 신호 변환 방법 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067009942A KR100742460B1 (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 방법 |
| KR1020017009761A KR20010101944A (ko) | 1999-12-03 | 2000-11-24 | 영상 신호 변환 장치 및 영상 신호 변환 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6876395B1 (ko) |
| EP (1) | EP1164568B1 (ko) |
| JP (1) | JP3998399B2 (ko) |
| KR (3) | KR100712784B1 (ko) |
| CN (2) | CN1193338C (ko) |
| TW (1) | TW501368B (ko) |
| WO (1) | WO2001041113A1 (ko) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4708528B2 (ja) * | 2000-05-22 | 2011-06-22 | パナソニック株式会社 | 映像信号変換装置 |
| JP2002014649A (ja) * | 2000-06-28 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| JP4658292B2 (ja) * | 2000-06-30 | 2011-03-23 | パナソニック株式会社 | 画像表示前処理装置および画像表示装置 |
| JP4239380B2 (ja) * | 2000-08-18 | 2009-03-18 | ソニー株式会社 | 画像信号処理装置 |
| US7012648B2 (en) * | 2001-04-02 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Image conversion method and image conversion apparatus |
| JP4141208B2 (ja) * | 2002-08-30 | 2008-08-27 | 三洋電機株式会社 | 映像信号処理装置、および集積回路 |
| US7636125B2 (en) * | 2002-10-22 | 2009-12-22 | Broadcom Corporation | Filter module for a video decoding system |
| JP4337081B2 (ja) * | 2002-11-15 | 2009-09-30 | パナソニック株式会社 | フレームメモリアクセス方法及び回路 |
| KR100486284B1 (ko) * | 2002-11-22 | 2005-04-29 | 삼성전자주식회사 | 연속되는 두 개의 디인터레이스 프레임들을 출력할 수있는 디인터레이스 장치 및 디인터레이스 방법 |
| JP3962928B2 (ja) * | 2003-05-12 | 2007-08-22 | ソニー株式会社 | 画像データの変換方法および変換回路と、撮像装置 |
| JP4003713B2 (ja) * | 2003-08-06 | 2007-11-07 | ソニー株式会社 | 画像処理装置および画像処理方法 |
| JP2005080134A (ja) * | 2003-09-02 | 2005-03-24 | Sanyo Electric Co Ltd | 画像信号処理回路 |
| JP2005078592A (ja) * | 2003-09-03 | 2005-03-24 | Brother Ind Ltd | メモリ制御装置及び画像形成装置 |
| DE102004016350A1 (de) * | 2004-04-02 | 2005-10-27 | Micronas Gmbh | Verfahren und Vorrichtung zur Interpolation eines Bildpunktes einer Zwischenzeile eines Halbbildes |
| GB0419870D0 (en) * | 2004-09-08 | 2004-10-13 | Koninkl Philips Electronics Nv | Apparatus and method for processing video data |
| JP4507869B2 (ja) * | 2004-12-08 | 2010-07-21 | ソニー株式会社 | 表示装置および表示方法 |
| KR100722049B1 (ko) * | 2005-01-14 | 2007-05-25 | 엘지전자 주식회사 | 인터레이스 주사 방식 구현 ｔｖ 및 구현 방법 |
| KR100829105B1 (ko) | 2005-08-10 | 2008-05-16 | 삼성전자주식회사 | 영상신호 처리방법 및 영상신호 처리장치 |
| DE102006042180A1 (de) | 2006-09-08 | 2008-03-27 | Micronas Gmbh | Verfahren und Vorrichtung zur Erhöhung der Auflösung einer Datenfolge |
| JP5151177B2 (ja) * | 2007-02-22 | 2013-02-27 | 株式会社Ｊｖｃケンウッド | 画素数変換装置 |
| JP5072419B2 (ja) * | 2007-04-24 | 2012-11-14 | 三菱電機株式会社 | 画像表示装置 |
| JP2012501611A (ja) * | 2008-09-01 | 2012-01-19 | ミツビシ エレクトリック ビジュアル ソリューションズ アメリカ， インコーポレイテッド | 画像改善システム |
| US8860738B2 (en) * | 2008-12-24 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Image processing circuit, display device, and electronic device |
| KR20100090476A (ko) * | 2009-02-06 | 2010-08-16 | 삼성전자주식회사 | 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 |
| CN102819999B (zh) * | 2009-10-27 | 2016-04-13 | 联发科技股份有限公司 | 多功能传输器与数据传输方法 |
| TWI428018B (zh) * | 2010-11-25 | 2014-02-21 | Realtek Semiconductor Corp | 影像轉換的裝置及方法 |
| JP4825929B2 (ja) * | 2010-12-16 | 2011-11-30 | パナソニック株式会社 | 映像信号変換装置 |
| JP5904480B2 (ja) * | 2011-05-20 | 2016-04-13 | キヤノン株式会社 | 画像処理装置及び画像処理装置の制御方法 |
| EP2763401A1 (de) * | 2013-02-02 | 2014-08-06 | Novomatic AG | Eingebettetes System zur Videoverarbeitung mit Hardware-Mitteln |
| JP7075752B2 (ja) * | 2016-12-23 | 2022-05-26 | 株式会社半導体エネルギー研究所 | データ変換回路、および表示装置 |
| JP6307655B1 (ja) | 2017-10-23 | 2018-04-04 | イメージニクス株式会社 | 映像信号処理装置 |
| EP3474270A1 (en) * | 2017-10-23 | 2019-04-24 | Imagenics Co., Ltd. | Video signal processing apparatus |
| CN111710273B (zh) * | 2019-03-18 | 2023-12-08 | 群创光电股份有限公司 | 显示设备 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603350A (en) * | 1984-12-21 | 1986-07-29 | Rca Corporation | Interlaced digital video input filter/decimator and/or expander/interpolator filter |
| US5315327A (en) * | 1991-05-21 | 1994-05-24 | Sony Corporation | High scanning rate to standard scanning rate television signal converter with smooth moving edge conversion |
| GB2268354B (en) | 1992-06-25 | 1995-10-25 | Sony Broadcast & Communication | Time base conversion |
| JP3231142B2 (ja) | 1993-06-18 | 2001-11-19 | 株式会社日立製作所 | 映像圧縮拡大回路及び装置 |
| US5473381A (en) * | 1993-08-07 | 1995-12-05 | Goldstar Co., Ltd. | Apparatus for converting frame format of a television signal to a display format for a high definition television (HDTV) receiver |
| JPH0759056A (ja) * | 1993-08-10 | 1995-03-03 | Sony Corp | テレビジョン受像機 |
| KR950012664B1 (ko) | 1993-08-18 | 1995-10-19 | 엘지전자주식회사 | 1050라인 비월주사식 모니터 디스플레이 영상포맷을 갖는 에치디티브이(hdtv)수신장치 |
| JPH07123367A (ja) | 1993-10-26 | 1995-05-12 | Nippon Television Network Corp | 走査線変換回路 |
| KR960020415A (ko) * | 1994-11-23 | 1996-06-17 | 윌리엄 이. 힐러 | 디지탈 텔레비젼을 위한 특수 기능 |
| US5661525A (en) * | 1995-03-27 | 1997-08-26 | Lucent Technologies Inc. | Method and apparatus for converting an interlaced video frame sequence into a progressively-scanned sequence |
| US5978958A (en) | 1995-04-03 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Data transmission system, data recording and reproducing apparatus and recording medium each having data structure of error correcting code |
| US6404458B1 (en) * | 1995-06-28 | 2002-06-11 | Lg Electronics Inc. | Apparatus for converting screen aspect ratio |
| US6396542B1 (en) * | 1995-09-01 | 2002-05-28 | Samsung Electronics Co., Ltd. | TV receiver having kinescope with 16:9 aspect ratio screen and dot pitch for 480 lines per frame resolution |
| EP0794525B1 (en) * | 1996-03-06 | 2003-07-23 | Matsushita Electric Industrial Co., Ltd. | Pixel conversion apparatus |
| JP3617573B2 (ja) * | 1996-05-27 | 2005-02-09 | 三菱電機株式会社 | フォーマット変換回路並びに該フォーマット変換回路を備えたテレビジョン受像機 |
| JP3953561B2 (ja) | 1996-10-15 | 2007-08-08 | 株式会社日立製作所 | 画像信号のフォーマット変換信号処理方法及び回路 |
| JPH10126802A (ja) * | 1996-10-16 | 1998-05-15 | Mitsubishi Electric Corp | カラー画像表示装置及びカラー画像表示方法 |
| JP3596194B2 (ja) | 1996-10-29 | 2004-12-02 | ソニー株式会社 | 画像処理装置および方法 |
| JPH10191191A (ja) * | 1996-12-26 | 1998-07-21 | Hitachi Ltd | 映像表示装置 |
| CA2305368C (en) * | 1997-10-06 | 2006-01-03 | Dvdo, Inc. | Digital video system and methods for providing same |
| JPH11136643A (ja) * | 1997-10-27 | 1999-05-21 | Canon Inc | 映像信号走査変換回路 |
| EP0935385A3 (en) * | 1998-02-04 | 2002-06-19 | Hitachi, Ltd. | Decoder device and receiver using the same |
| US6262779B1 (en) * | 1998-02-10 | 2001-07-17 | Hitachi, Ltd | Display apparatus with circuit expanding horizontal retrace interval of horizontal deflection current |
| JPH11298862A (ja) * | 1998-04-10 | 1999-10-29 | Seiko Epson Corp | 画像処理方法及び画像表示装置 |
| US6034733A (en) * | 1998-07-29 | 2000-03-07 | S3 Incorporated | Timing and control for deinterlacing and enhancement of non-deterministically arriving interlaced video data |
| KR100282369B1 (ko) * | 1998-12-31 | 2001-02-15 | 구자홍 | 영상신호 변환장치 |
-
2000
- 2000-05-29 JP JP2000157907A patent/JP3998399B2/ja not_active Expired - Fee Related
- 2000-11-24 CN CNB008045887A patent/CN1193338C/zh not_active Expired - Fee Related
- 2000-11-24 KR KR1020047007863A patent/KR100712784B1/ko not_active IP Right Cessation
- 2000-11-24 CN CNB2004100642160A patent/CN1321528C/zh not_active Expired - Fee Related
- 2000-11-24 US US09/889,585 patent/US6876395B1/en not_active Expired - Fee Related
- 2000-11-24 WO PCT/JP2000/008323 patent/WO2001041113A1/ja not_active Application Discontinuation
- 2000-11-24 EP EP00977939A patent/EP1164568B1/en not_active Expired - Lifetime
- 2000-11-24 KR KR1020067009942A patent/KR100742460B1/ko not_active IP Right Cessation
- 2000-11-24 KR KR1020017009761A patent/KR20010101944A/ko active Search and Examination
- 2000-11-27 TW TW89125154A patent/TW501368B/zh not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| JP05216924NU L * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060080939A (ko) | 2006-07-11 |
| TW501368B (en) | 2002-09-01 |
| EP1164568A1 (en) | 2001-12-19 |
| CN1193338C (zh) | 2005-03-16 |
| WO2001041113A1 (fr) | 2001-06-07 |
| KR20040053361A (ko) | 2004-06-23 |
| KR20010101944A (ko) | 2001-11-15 |
| EP1164568B1 (en) | 2011-08-24 |
| JP3998399B2 (ja) | 2007-10-24 |
| CN1321528C (zh) | 2007-06-13 |
| EP1164568A4 (en) | 2010-03-31 |
| KR100742460B1 (ko) | 2007-07-25 |
| CN1592397A (zh) | 2005-03-09 |
| US6876395B1 (en) | 2005-04-05 |
| CN1342307A (zh) | 2002-03-27 |
| JP2001222251A (ja) | 2001-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100712784B1 (ko) | 영상 신호 변환 방법 | |
| US5781241A (en) | Apparatus and method to convert computer graphics signals to television video signals with vertical and horizontal scaling requiring no frame buffers | |
| KR100303723B1 (ko) | 이미지업스케일방법및장치 | |
| JP4646446B2 (ja) | 映像信号処理装置 | |
| US6380979B1 (en) | Scanning line converting circuit and interpolation coefficient generating circuit | |
| EP0860080B1 (en) | Method and apparatus for de-interlacing video fields to progressive scan video frames | |
| CA2309605C (en) | System and methods for 2-tap/3-tap flicker filtering | |
| US4814873A (en) | Method and apparatus for converting an image signal | |
| JP4708528B2 (ja) | 映像信号変換装置 | |
| JP2944284B2 (ja) | 多画面表示装置 | |
| JP3546029B2 (ja) | 走査線変換回路 | |
| JPH0759055A (ja) | 映像信号方式変換装置 | |
| JP4334160B2 (ja) | 子画面表示用の映像信号処理回路 | |
| US6054977A (en) | Scanning converter for video display | |
| JP3883248B2 (ja) | 画素数変換装置 | |
| JP3527603B2 (ja) | テレビ受像機のためのディジタル信号処理回路 | |
| JP2000105825A (ja) | 画像拡大装置 | |
| KR100266164B1 (ko) | 분할된 화면 동기 구현 방법 및 장치(Method for Emboding Sync of Divided Picture and Apparatus thereof) | |
| JP3186097B2 (ja) | 走査線変換器及びディスプレイ駆動装置及びテレビジョン方式変換装置 | |
| JP4825929B2 (ja) | 映像信号変換装置 | |
| JPH10243355A (ja) | 走査線変換回路および補間係数生成回路 | |
| JP3538851B2 (ja) | 映像信号処理回路およびそれを用いた表示装置 | |
| JPH01235483A (ja) | 画像拡大処理回路 | |
| JP2004165828A (ja) | グラフィックスデータの処理装置 | |
| JPH1132306A (ja) | テレビジョン映像方式変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| A107 | Divisional application of patent | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120418 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |