KR100710931B1 - 강유전성 또는 일렉트릿 메모리 소자 및 그 작동 방법 - Google Patents

강유전성 또는 일렉트릿 메모리 소자 및 그 작동 방법 Download PDF

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Abstract

매트릭스-어드레스가능 강유전성 또는 일렉트릿 메모리 소자를 동작시키기 위한 방법에서 데이터가 메모리 셀들로부터 판독될 때 제 1 복수의 전압 차들이 제 1 및 제 2 세트의 전극들 양단에 인가되고 데이터가 리프레시되거나 메모리 셀들이 재기록되는 경우에 제 2 복수의 전압 차들이 상기 제 1 및 제 2 세트의 전극들 양단에 인가된다. 각각의 경우에 제 1 및 제 2 복수의 전압 차들은 전압 펄스들의 시간 시퀀스들을 포함하는 전압 펄스 프로토콜에 의해 미리 설정된 것에 따라 전위 레벨들의 세트들에 대응한다. 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터가 결정되고 전압 펄스들을 위한 적어도 하나의 정정 요인을 결정하는데 사용되며, 이로써 적어도 하나의 펄스 파라미터가 적어도 하나의 정정 요이에 따라서 조정된다. 본 발명은 또한 상기 방법을 구현하기 위한 강유전성 또는 일렉트릿 메모리 소자에 관한 것이다.

Description

강유전성 또는 일렉트릿 메모리 소자 및 그 작동 방법{A METHOD FOR OPERATING A FERROELECTRIC OR ELECTRET MEMORY DEVICE,AND A DEVICE OF THIS KIND}
본 발명은 강유전성 또는 일렉트릿 메모리 소자 작동 방법에 관한 것으로서, 상기 메모리 소자는 히스테리시스를 나타내는 강유전성 또는 일렉트릿 박막 분극가능한 재료, 특히 강유전성 또는 일렉트릿 폴리머 박막 형태인 메모리 셀 및 제 1 및 제 2 세트의 각각의 병렬 전극을 포함하며, 상기 제 1 세트의 전극은 상기 제 2 세트의 전극에 거의 직교하게 제공되며, 상기 제 1 및 제 2 세트의 전극은 상기 메모리 셀의 박막 재료와 직접적으로 또는 간접적으로 접촉하게 제공되어, 이로써 각각의 메모리 셀의 분극화 상태가 각각의 상기 제 1 및 제 2 세트의 전극의 개별 전극들에 적절한 전압들을 제공함으로써 판독, 리프레시, 소거 또는 기록될 수 있으며, 상기 방법은 미리 설정된 크기와 길이의 전압 펄스 시간 시퀀스를 각각 갖는 판독 및 기록/리프레시 사이클을 포함하는 전압 펄스 프로토콜을 실행시키며, 판독 사이클은 전압 차 세트를 상기 제 1 및 제 2 세트의 전극의 각각의 전극에 제공하는 것을 포함하는데 이 경우 데이터는 메모리 셀로부터 판독되며, 전압 펄스 프로토콜의 기록/리프레시 사이클은 또 다른 전압 차 세트를 제 1 및 제 2 세트의 전극의 각각의 전극에 제공하는 것을 포함하는데 이 경우 데이터는 상기 메모리 셀에 기록/리프레시되며, 상기 전압 차 세트들은 미리 설정된 전위 레벨이 적어도 세 개의 분리된 값을 갖도록 미리 설정된 전위 레벨 세트에 대응한다.
또한 본 발명은 본 발명의 방법을 구현하기 위한 강유전성 또는 일렉트릿 메모리 소자에 관한 것으로서, 상기 메모리 소자는 히스테리시스를 나타내는 강유전성 또는 일렉트릿 박막 분극가능한 재료, 특히 강유전성 또는 일렉트릿 폴리머 박막 형태인 메모리 셀 및 제 1 및 제 2 세트의 각각의 병렬 전극을 포함하며, 상기 제 1 세트의 전극은 상기 제 2 세트의 전극에 거의 직교하여 제공되며, 상기 제 1 및 제 2 세트의 전극은 상기 메모리 셀의 박막 재료와 직접적으로 또는 간접적으로 접촉하게 제공되어, 이로써 각각의 메모리 셀의 분극화 상태가 각각의 상기 제 1 및 제 2 세트의 전극의 개별 전극들에 적절한 전압들을 제공함으로써 판독, 리프레시, 소거 또는 기록될 수 있으며, 미리 설정된 크기와 길이의 전압 펄스의 시간 시퀀스를 각각 갖는 판독 및 기록/리프레시 사이클을 포함하는 전압 펄스 프로토콜을 사용하며, 판독 사이클은 데이터가 메모리 셀로부터 독출되는 경우에 상기 제 1 및 제 2 세트의 전극들 각각의 전극에 전압 차 세트를 인가하는 것을 포함하며, 전압 펄스 프로토콜의 기록/리프레시 사이클은 데이터가 상기 메모리 셀에 기록/리프레시되는 경우에 상기 제 1 및 제 2 세트의 전극들 각각의 전극에 또 다른 전압 차 세트를 인가하는 것을 포함하며, 상기 전압 차 세트들은 미리 설정된 전위 레벨 세트가 적어도 세 개의 개별 값들을 갖도록 미리 설정된 전위 레벨 세트에 대응하며, 구동기 제어 유닛은 판독 및 기록/리프레시 동작을 위한 전압 펄스 프로토콜에 따라 선택된 메모리 셀의 상기 언급한 동작에 영향을 주기 위해, 미리 설정된 전위 레벨 세트를 구동기 회로를 경유하여 전극에 제공하도록 제공되며, 상기 메모리 소자는 인가된 전압 차에 대한 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터를 결정하기 위한 수단, 상기 메모리 셀 응답의 변화를 나타내는 상기 파라미터에 기초하여 적어도 하나의 정정 요인을 결정하기 위해 상기 수단의 출력부에 연결된 교정 메모리, 및 적어도 하나의 전압 펄스 프로토콜 파라미터의 하나 이상의 파라미터 값들의 조정을 제공하기 위해 교정 메모리의 출력부에 연결된 하나 이상의 제어 회로를 포함하며, 상기 하나 이상의 제어 회로는 메모리 제어 유닛 및/또는 구동기 제어 유닛의 제어 입력부에 연결되어, 메모리 셀 응답의 변화에 따라서 조정된 하나 이상의 파라미터를 갖는 전압 펄스 프로토콜은 구동기 제어 유닛의 출력부와 전극들 사이에 연결된 구동기 회로와 디코더 회로를 통해 메모리 소자의 전극에 인가될 수 있다.
강유전체는 외부 전기장의 부재시 적어도 두 개의 등방향의 자발적인 분극화 벡터를 가지며, 자발적인 분극화 벡터는 전기장에 의해 그 방향들 사이에서 스위칭될 수 있는 전기적으로 분극가능한 재료이다. 이러한 잔류 분극화의 쌍안정 상태를 갖는 재료에 의해 나타나는 메모리 효과는 메모리 분야에 사용될 수 있다. 분극화 상태중 하나는 로직 "1"로 고려될 수 있고 다른 하나는 로직 "0"으로 고려될 수 있다. 통상적인 수동 매트릭스-어드레싱 메모리 어플리케이션에서는 매트릭스의 에지로부터 적절한 전극들을 선택적으로 여기시킴으로써 전기적으로 그리고 개별적으로 액세스될 수 있는 교차점의 매트릭스 또는 어레이를 생성하기 위해, 두 개 세트의 병렬 전극들을 일반적으로 직료하는 방식으로 서로 교차하게 함으로써 구현된다. 강유전체 재료층은 (메모리 셀로서 기능하는) 커패시터-형 구조물이 전극들 사이 또는 교차점에서의 재료로 형성되도록 전극 세트들 사이에 또는 전극 세트들 상에 제공된다. 두 개의 전극들 사이의 전위 차이를 제공할 때, 셀의 강유전성 재료는 일반적으로 히스테리 곡선 또는 그 일부를 트레이싱하는 분극화 응답을 생성하는 전기장에 영향을 받는다. 전기장의 방향과 크기를 조작함으로써, 메모리 셀은 원하는 로직 상태로 남아 있을 수 있다. 이러한 타입의 배열을 수동 어드레싱하는 것은 교차점의 제조를 간단하게 하고 교차점을 고밀도로 만들 수 있게 한다.
도 1을 참조하면, 히스테리시스 루프(100)를 갖는 재료는 항전기장(Ec:coercive field)을 초과하는 전기장을 제공할 때 자신의 분극화 방향을 바꾼다. 히스테리시스 루프는 종래 이유로 인해 가로축을 따른 전기장 보다는 전압으로 도시되었다. 전압은 강유전체 재료층의 두께와 전기장을 조절함으로써 계산된다. 포화 분극(Ps)은 메모리 셀이 공칭 스위칭 전압(Vs)에 영향을 받을 때마다 얻어진다. 그러나, 실제로 부분적인 스위칭은 상기 값 미만으로 전기장을 제공할 때 부분적으로 스위칭이 발생하게 된다. 부분적인 스위칭의 범위는 재료 특성에 의존하지만, 항전기장보다 낮더라도 전기장을 반복하여 제공하면 결국에는 잔류 분극화 상태(+PR110과 -PR112)를 나중에 오류 판독 결과값을 발생시킬 수 있는 범위까지 저하시킨다. 또한 판독 및 기록 동작 동안 메모리 어레이에 전압을 인가함으로써 전기장을 결정하는 것은 전압 펄스 프로토콜로 알려진 스위칭 프로토콜이다. 적절한 스위칭 프로토콜은 메모리 어레이의 개별 셀이 판독 또는 기록될 때 다른 셀들이 교란되는 것을 방지하기 위해 필요하다. 이를 위해 전압 펄스 프로토콜은 어드레싱을 위해 메모리 셀을 선택하도록 미리 결정된 전압 레벨을 설정하고 전극들에 인가하고 어드레싱 동작을 수행하며, 동시에 비선택된 셀들의 교란을 최소로 유지한다. 다수의 전압 펄스 프로토콜은 이러한 격자 효과를 감소시키도록 개발되었다. 몇몇 예는 미국 특허 제3,002,182호(앤더슨), 미국 특허 제4,169,258호(타나스 뉴니어) 및 국제 특허 출원 공보 WO 02/05287(톰슨 등)에 개시되어 있다.
일반적으로 강유전체 및 일렉트릿 재료는 환경적인 요소와 또한 어드레싱 히스토리에 따라 분극화 동작을 나타낸다. 이는 이러한 재료들이 메모리 소자에 사용될 때 상이한 환경 및 동작 조건에 노출되는 문제를 발생시킬 수 있다. 이와 관련하여 강유전성 재료는 일렉트릿의 하위등급을 적절하게 형성하고 두 개의 영구 분극화 상태 중 하나에 영구적으로 분극화될 수 있고 히스테리시스를 나타냄으로써 구별될 수 있다는 것을 유의해야 한다. 종래 기술 및 본 발명의 바람직한 실시예에 대한 하기 설명에서 메모리 재료는 본 발명의 이해를 용이하게 하기 위해 강유전성이며, 이로써 히스테리시스와 이중 분극화 동작을 모두 나타내는 것으로 간주되고 지시된다.
특히 분극화 동작은 강유전성 재료가 영향을 받는 주위 온도에 의해 영향을 받을 수 있다. 대부분의 강유전성 재료는 고온의 비-강유전성 상으로부터 저온의 강유전성 상으로 구조적인 상 전이를 겪는다. 이러한 전이는 퀴리점으로 불리는 온도(TC)에서 발생한다. 일반적인 무기물 강유전성 재료인 리드 티나네이트 지르코네이트는 360℃의 퀴리온도를 갖는다. 일반적으로 강유전성 메모리의 동작 온도는 상기 온도보다 매우 낮고 따라서 어떤 경우라도 문제를 거의 발생시키지 않는다. 그러나 만약 강유전성 재료가 폴리머라면 폴리머 온도의 증가 또는 소자 동작 온도의 증가는 교란의 중요한 요소가 된다. 도 2는 히스테리시스 곡선(100)에서 증가된 온도에 대한 한가지 효과를 나타낸다. 작은 곡선은 고온에서 재료의 강유전성 특성을 나타낸다. 저온에서의 항전압(VCL)이 고온에서의 항전압(VCH)보다 높기 때문에 전기장에 대한 감도는 증가할 수 있다. 만약 인가된 전기장이 온도 변화에도 불구하고 변하지 않은채 남아 있다면, 비-어드레싱된 교차점에 대한 전압은 분극화 방향의 원치않는 역전에 대한 위험을 증가시킨다. 또한 강유전성 메모리 재료의 스위칭 속도는 온도에 의존하고 온도가 높을수록 증가한다.
시스테리시스 곡선이 온도 의존성을 갖는다는 공지된 사실은 미국 특허 제5,487,029호(쿠로다)에 개시되어 있다. 온도 변화로 인해 강유전성 메모리의 원치않는 오류 기록을 방지하기 위해, 쿠로다는 히스테리시스 곡선의 온도 특성에 해당하는 부정적인 온도 의존상을 갖는 기록 전압을 조절할 필요가 있다고 말한다. 이를 위해 쿠로다는 부정적인 온도 특성을 갖는 제너 다이오드에 의해 안정화된 기록 전압을 제공하기 위한 전압 발생기의 사용을 설명한다. 제너 다이오드는 기록 전압을 조절하고 강유전성 커패시터의 부정적인 온도 의존성에 적합하게 한다. 그러나, 부정적인 특성을 갖는 제너 다이오드의 특성을 강유전성 메모리 재료의 히스테리시스 곡선의 온도 특성에 조절하는 것은 어려운 작업이며, 쿠로다도 온도 보상이 이보다는 다른 방법으로 이루어질 수 있고 적절한 대안책이 없다는 것을 인정하고 있다.
이 분야의 종래 기술은 실제 메모리 소자에 봉착하는 것보다 훠씬 초과하는 온도 범위에서의 강유전체 작동성과 물리적인 통합성을 갖는 무기 세라믹 강유전성 재료와 관련하여 개발되었다. 예로서 360℃의 퀴리점을 갖는 리드(lead) 지르코네이트 티타네이트(PZT)가 있으며, 상기 온도 이상에서는 자발적인 분극화가 소멸한다. 이와 대조적으로 200℃ 미만의 퀴리 온도 및/또는 용융 온도를 갖는 강유전성 유기 폴리머에 기초한 새로운 부류의 메모리 소자가 존재한다. 이러한 재료는 처리가능성, 비용, 기술적 가요성 등의 관점에서 매우 상당한 장점을 제공하지만, 어떤 경우에는 온도가 특정 동작 온도의 범위를 넘어 변할 때 전기적 특성의 변화로 인한 문제점을 발생시킬 수 있다.
그러나, 강유전성 메모리 재료와 매트릭스-어드레스가능한 강유전성 메모리와 관련한 본 출원인의 연구 결과, 강유전성 폴리머 형태의 메모리 재료는 간단한 방식으로 온도 의존적인 스위칭 특성을 바꾸지 않지만 강유전성 폴리머의 스위칭 특성이 더 복잡한 방식으로 작동 온도 변화에 의존할 수 있고 온도 증가가 항상 스위칭 속도의 증가에 예측된 바와 같이 대응하지 않다는 것을 알 수 있다. 게다가, 온도보다는 다른 환경 요인들이 메모리 재료의 스위칭 속도를 바꿀 수 있는 것으로 밝혀졌다. 이러한 요인들은 메모리 재료의 강유전성 동작에 영향을 주는 대기 습도, 기계적인 응력, 전기적 스트레스 뿐만 아니라 강유전성 폴리머로 만들어진 메모리 셀의 이전 어드레싱 히스토리와 같은 것들에 제한되지 않고 온도를 포함하는 환경 영향들로 인한 것일 수 있다. 일반적으로 메모리 셀 다이내믹 응답은 다수의 요인들에 의존하는 것으로 볼 수 있으며, 이러한 요인들로부터의 개별적인 기여와 독립적일 필요는 없지만 이들의 전체적인 기여가 어떤 방식으로든 메모리 셀 응답의 다이내믹 특성에 영향을 주는 것은 분명하다. 일괄적인 방식으로 이러한 영향들을 방지하기 위해서, 일시적인 응답을 경험적으로 결정된 기준 응답, 즉, 면밀하게 제어된 조건 하에서 얻어진 응답과 비교함으로써 어드레싱 동작에 대한 메모리 셀 응답을 모니터링하고, 메모리 재료로서 강유전성 폴리머를 갖는 수동 매트릭스 어드레스가능 메모리의 어드레싱 동작을 위해 전압 펄스 프로토콜의 파라미터들이 제공될 때 상기 파라미터들을 조절하는 것이 가까운 장래에 이루어질 것이다.
특히, 전압 펄스 프로토콜은 어드레싱 동작 동안 각각의 활성 및 비활성 워드라인과 비트라인에 순시적으로 제공될 전압 레벨을 결정하고 그래서 전압 펄스 프로토콜의 태양은 펄스 길이 뿐만 아니라 펄스 간격도 포함해야 한다. 간단히 말하면, 전압 펄스 프로토콜의 파라미터들은 다른 조건들이 같다면 어드레싱 동작을 위해 상기와 같이 결정되고 설정된다. 그러나, 출원인이 연구한 바에 의하면 스위칭 속도 또는 그 시간 도함수와 같은 적절한 파라미터에 의해 측정된 메모리 셀의 응답이 다이내믹하고 상기 나열한 다양한 요인들에 의존하여 시간적으로 변한다는 것은 분명하며, 그 중 어드레싱 히스토리는 중요하게 영향을 미친다. 설명한 바와 같이, 이러한 요인들은 소자가 열적 평형 상태에 있다고 가정하면 메모리 재료의 온도를 포함하지만, 항상 그러한 것은 아니다. 메모리 셀과 같은 것의 작동 온도는 진행중인 어드레싱 동작 및 어드레싱 히스토리, 그리고 인접한 전자 회로로부터 발산된 열에 의존할 수 있다.
따라서, 본 발명의 주요 목적은 강유전성 또는 일렉트릿 메모리 소자에서 어드레싱 동작과 관련한 히스테리시스 곡선, 항전압, 및 스위칭 속도의 변화에 유발되는 문제점을 제거 또는 감소시키기 위한 방법을 제공하는 것이다. 그러므로 상기 본 발명의 주요 목적은 환경적인 영향, 어드레싱 히스토리 및 강유전성 또는 일렉트릿 메모리의 동작에서 유발된 다양한 스트레스로 인해 메모리 셀의 응답이 변하거나 드리프트되는 것을 방지하는 것이며, 이러한 스트레스는 전기적, 기계적, 화학적 또는 열적 특성 또는 이들의 조합이든 간에 상관없다.
또한 본 발명의 목적은 온도 효과와 드리프트에 민감한 전압-안정화 회로를 사용하지 않고 스위칭 속도 보상을 위한 방법을 제공하는 것이다.
특히 본 발명의 목적은 전압 펄스 프로토콜 파라미터에 적용될 수 있고 박막 형태의 폴리머 강유전성 또는 일렉트릿 메모리 재료와 함께 사용하기에 매우 적합한 온도 보상 방법을 제공하는 것이다.
또한 본 발명의 목적은 상기 본 발명의 방법을 실현시키는 강유전성 또는 일렉트릿 메모리 소자를 제공하는 것이다.
상기 언급한 목적 뿐만 아니라 또 다른 특징과 장점은 본 발명에 따라서 하기 단계의 특징을 갖는 방법에 의해 실현된다:
a) 인가된 전압 차들에 의한 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터를 결정하는 단계;
b) 상기 인가된 전압 차들에 의한 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터에 기초한 전압 펄스 프로토콜이 제공될 때 전압 펄스들에 대한 적어도 하나의 정정 요인을 결정하는 단계;
c) 상기 전압 펄스 프로토콜을 조절하기 위해 후속하는 펄스 프로토콜 파라미터들, 즉 펄스 크기, 펄스 길이 및 펄스 간격 중 적어도 하나를 선택하는 단계; 및
d) 상기 적어도 하나의 정정 요인에 따라서 상기 선택된 적어도 하나의 펄스 프로토콜 파라미터들 중 하나 이상의 파라미터 값들을 조절하고, 이로써 하나 이상의 펄스 크기, 하나 이상의 길이, 및 하나 이상의 펄스 간격이 메모리 셀 응답의 검출된 변화에 따라서 개별적으로 또는 조합하여 조절되는 단계.
본 발명에 따라서, 어떤 경우에는 전압 펄스 프로토콜의 스위칭 전압의 펄스 크기 및/또는 펄스 길이에 대한 값들을 조절하는 것이 바람직하다.
본 발명에 따른 방법의 바람직한 실시예에서, 상기 단계 a)에서 응답 변화를 나타내는 적어도 하나의 파라미터는 상기 메모리 소자의 스위칭 속도를 나타내는 적어도 하나의 파라미터를 결정함으로써 결정되고, 상기 단계 b)에서 상기 적어도 하나의 정정 요인을 결정하는 것은 스위칭 속도-의존 정정 요인을 결정함으로써 이루어진다.
본 실시예에서, 상기 단계 a)에서 스위칭 속도를 나타내는 적어도 하나의 파라미터를 결정하는 것은 상기 메모리 소자의 일시적인 스위칭 속도를 측정하는 것이 바람직하게 고려된다. 이 때 스위칭 속도는 하나 이상의 기준 메모리 셀의 스위칭 속도를 측정함으로써, 또는 강유전성 메모리 소자의 메모리 셀의 스위칭을 포함하는 진행중인 어드레싱 동작을 분석함으로써 측정될 수 있다.
본 실시예에서 상기 단계 a)의 스위칭 속도를 나타내는 적어도 하나의 파라미터를 결정하는 것은 메모리 소자의 스위칭 속도를 연속적으로 모니터링하고, 적어도 하나의 스위칭 속도-의존 정정 요인을 인가된 전압 차들을 실행시키는 전압 펄스 프로토콜에 제공하고, 전압 펄스 프로토콜을 인가된 전압 차들에 대한 응답 변화에 따라 실시간으로 조절하고, 단계 d)의 펄스 프로토콜 파라미터들 중 적어도 하나의 파라미터 값을 조절하기 우해 상기 실시간으로 조절된 전압 펄스 프로토콜을 제공하며, 이와 관련하여 상기 d)의 펄스 프로토콜 파라미터 중 적어도 하나의 모든 파라미터 값을 바람직하게 조절하는 것이 고려된다.
바람직하게 단계 b)의 스위칭 속도-의존 정정 요인은 계산에 의해 또는 검색표를 판독하여 결정될 수 있다. 선택적으로, 제 1 및 제 2 스위칭 속도-의존 정정 요인은 단계 b)에서 결정될 수 있다.
본 발명에 따른 방법의 또 다른 실시예에서, 응답 변화를 나타내는 적어도 하나의 파라미터는 단계 a)에서 강유전성 또는 일렉트릿 메모리 소자의 온도를 나타내는 적어도 하나의 파라미터를 결정함으로써 결정되고, 상기 단계 b)의 적어도 하나의 정정 요소를 결정하는 것은 적어도 하나의 온도-의존성 정정 요소에서 결정된다.
이 때, 상기 단계 a)의 온도를 나타내는 적어도 하나의 파라미터는 상기 메모리 소자의 동작 온도를 직접 감지함으로써 결정되고, 상기 단계 b)의 온도-의존성 정정 요소는 계산에 의해 또는 검색표의 판독에 의해 결정될 수 있다.
선택적으로, 제 1 및 제 2 온도-의존성 정정 요소는 상기 단계 b)에서 결정되고 다음에 제 1 온도 의존 정정 요소는 단계 d)에서 온도 계수가 적어도 하나의 펄스 프로토콜 파라미터들 중 모든 파라미터들을 조절하기 위해 제공되면서 결정되고, 다음에 마찬가지로 제 2 온도-의존성 정정 요소는 오프셋 전압으로서 결정되지만, 상기 오프셋 전압은 단계 d)에서 적어도 하나의 크기 값 또는 전위 레벨을 조절함으로써 제공된다.
제 2 실시예에서, 단계 d)에서 파라미터 값들을 조절하는 것은 먼저 제 1 온도-의존성 정정 요소에 따라서 제 1 조정을 수행하고 그 후에 제 2 온도-의존성 정정 요소에 따라서 제 2 조정을 수행함으로써 이루어지거나, 또는 제 2 온도-의존성 정정 요소에 따라서 제 1 조정이 수행되고 제 1 온도-의존성 정정 요소에 따라서 제 2 조정이 수행된다.
본 발명에 따른 또 다른 실시예에서, 단계 a)에서 응답 변화를 나타내는 적어도 하나의 파라미터는 상기 메모리 소자의 온도를 나타내는 적어도 하나의 파라미터를 결정하고, 상기 메모리 소자 내 메모리 셀의 스위칭 속도를 측정하며 셀의 메모리 재료의 실제 온도를 측정하기 위해 측정된 스위칭 속도와 실제 온도 사이의 미리 결정된 상관을 적용함으로써 결정된다.
이와 관련하여 스위칭 속도는 하나 이상의 기준 메모리 셀의 스위칭 속도를 측정하거나 강유전성 메모리 소자의 메모리 셀의 스위칭을 유발하는 진행중인 어드레싱 동작을 분석함으로써 측정된다.
상기 언급한 목적 뿐만 아니라 다른 특징과 장점은 강유전성 또는 일렉트릿 메모리 소자를 갖는 본 발명에 따라 구현되는데, 상기 강유전성 메모리 소자는 인가된 전압 차들에 대한 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터를 결정하기 위한 수단, 상기 메모리 셀 응답의 변화를 나타내는 상기 파라미터에 기초하여 적어도 하나의 정정 요인을 결정하기 위해 상기 수단의 출력부에 연결된 교정 메모리, 적어도 하나의 전압 펄스 프로토콜 파라미터의 하나 이상의 파라미터 값들의 조정을 제공하기 위해 상기 교정 메모리의 출력부와 연결된 하나 이상의 제어 회로들을 포함하며, 상기 하나 이상의 제어 회로들은 메모리 제어 유닛 및/또는 구동기 제어 유닛 상의 제어 입력부들에 연결되고, 이로써 상기 메모리 셀 응답의 변화에 따라 조정된 하나 이상의 파라미터들을 갖는 전압 펄스 프로토콜은 구동기 제어 유닛의 출력부들과 전극들 사이에 연결된 구동기 회로와 디코더 회로를 통해 메모리 소자의 전극들에 인가된다.
바람직하게 상기 수단은 메모리 소자의 기준 메모리 셀들의 하나 이상의 쌍들에 연결되고 마찬가지로 신호 분석기가 제공되어 실행된 판독 또는 기록/리프레시 동작들에 대한 메모리 셀의 응답 분석을 수행하기 위해 감지 증폭기 뱅크와 교정 메모리 사이에 연결된다.
본 발명에 따른 메모리 소자에서, 상기 수단은 강유전성 메모리 소자의 동작 온도를 감지하기 위한 온도 센서를 포함하고, 온도 센서, 교정 메모리 및 일 세트의 구동기 회로는 모두 온도 보상 회로 내에 위치할 수 있다. 이와 관련하여, 온도 보상 회로는 아날로그 회로일 수 있으며 또는 대안적으로 디지털 회로일 수 있다.
이제 본 발명은 실시예의 설명과 첨부된 도면과 함께 하기에서 더 상세히 설명된다.
도 1은 도입부에서 언급한 바와 같이, 강유전성 메모리 재료의 개략적인 히스테리시스 곡선을 도시한다.
도 2는 도입부에서 언급한 바와 같이, 동일한 강유전성 메모리 재료에 속하고 상이한 온도에서 기록된 두 개의 히스테리시스 곡선의 비교를 도시한다.
도 3은 본 발명에 의해 사용되는 메모리 회로를 예시하는 블록도이다.
도 4a는 전극 라인들이 교차하는 수동 매트릭스 어드레싱 방치의 기본도이다.
도 4b는 교차하는 전극 라인들의 중첩부 사이에 위치한 강유전성 재료를 포함하는 셀을 가진 수동 매트릭스의 기본도이다.
도 5는 우드 라인과 비트 라이 사이에서 제어될 4 개의 개별 전위 레벨을 갖는 판독 및 기록 전압 스위칭 프로토콜을 도시한다.
도 6a는 제 1 실시예로서 온도 변화에 따라 스위칭 프로토콜의 전위 레벨의 크기를 개략적으로 도시한다.
도 6b는 제 2 실시예로서 온도 변화에 따라 스위칭 프로토콜의 전위 레벨의 크기를 개략적으로 도시한다.
도 6c는 제 3 실시예로서 온도 변화에 따라 스위칭 프로토콜의 전위 레벨의 크기를 개략적으로 도시한다.
도 7a는 본 발명에 따른 아날로그 온도 보상 회로를 예시하는 블록도이다.
도 7b는 본 발명에 따른 디지털 온도 보상 회로를 예시하는 블록도이다.
도 8은 본 발명에 따른 실제 스위칭 속도를 결정하기 위해 도 7a 또는 도 7b의 보상 회로를 확대한 블록도이다.
도 9는 본 발명에 따른 방법이 구현될 수 있는 수동 매트릭스-어드레스가능 메모리 소자를 도시한다.
본 발명을 바람직한 실시예를 참조로 설명하기 전에, 배경 기술에 대하여 수동 매트릭스-어드레스가능 강유전성 메모리의 구조물과 이들 메모리가 일반적으로 어떻게 어드레싱되는지 간략히 설명된다.
도 3을 참조하면, 매트릭스-어드레스가능 강유전성 메모리의 구조물 및/또는 기능 부재들이 간략한 블록도로 도시되어 있으며, 이는 본 발명의 목적에 적합할 수 있다. 메모리 매크로(310)는 메모리 어레이(300), 로우 및 컬럼 디코더(32;302), 감지 증폭기(306), 데이터 래치(308) 및 리던던트 워드 및 비트라인(304;34)로 이루어져 있다. 로우 및 컬럼 디코더(32;302)는 메모리 셀의 어드레스들을 디코딩하고 감지는 감지 증폭기(306)에 의해 수행된다. 데이터 래치(308)는 데이터의 일부 또는 모두가 메모리 제어 로직(320)에 전송될 때까지 데이터를 홀딩한다. 메모리 매크로(310)로부터의 데이터 판독은 리던던트 워드 및 비트라인(304,34)을 갖는 메모리 어레이(300) 내의 결함이 있는 워드 및 비트라인을 대체함으로써 감소될 수 있는 소정의 비트 에러율(BER)을 갖는다. 에러 검출을 수행하기 위하여 메모리 매크로(310)는 에러 정정 코드(ECC) 정보를 담고 있는 데이터 필드를 가질 수 있다. 메모리 제어 로직(320)은 메모리 매크로(310)를 위한 디지털 인터페이스를 제공하고 메모리 어레이(300)의 판독과 기록을 제어한다. 결함있는 워드 및 비트라인을 리던던트 어드 및 비트라인(304,34)으로 대체하기 위한 메모리 초기화와 로직은 역시 메모리 제어 로직(320)에서 수행된다. 소자 제어기(330)는 메모리 제어 로직(320)을 외부 버스 표준에 연결한다. 전하 펌프 메커니즘(340)은 메모리 셀을 판독 및 기록하는데 필요한 일부 전압을 발생시키기 위해 제공될 수 있다. 오실레이터(도시안됨)를 통해 소자 제어기(330)에 의해 제공된 개별 클럭 입력은 전하 펌프 메커니즘(340)에 의해 사용되며 이는 메모리 매크로(310)를 사용하여 어플리케이션의 비트율과 무관하게 전하 펌핑이 남아있게 조절한다. - 그러나, 일반적으로 전하 펌프 메커니즘의 기능은 도 9에 도시된 것처럼, 구동기 회로에 의해 제공될 것이다.
본 발명에 따른 방법이 메모리 재료가 강유전성 또는 일렉트릿 폴리머인 수동 매트릭스-어드레스가능 강유전성 메모리 또는 일렉트릿 메모리를 어드레싱하는데 사용되는 전압 펄스 프로토콜에 적용되기 때문에, 이러한 프로토콜은 본 발명을 명료하게 설명하기 위해 이하에서 보완적으로 설명될 것이다.
메모리 재료가 강유전성 또는 일렉트릿 폴리머인 수동 매트릭스-어드레스가능 강유전성 메모리 또는 일렉트릿 메모리의 어드레싱에 사용되는 전압 펄스 프로토콜은 0이고 0부터 적절한 스위칭 전압의 범위일 수 있는 기준 전압과 관련하여 설정된 크기를 갖는 결정된 펄스 시퀀스를 포함하며, 기준 전압의 선택은 질문시 메모리 재료에 의존할 수 있으며 어떤 경우에는 항전압보다 높다. 전압 펄스 프로토에 의해 설정된 전압 레벨의 실제 수는 3 개 또는 그 보다 훨씬 많을 수 있으며 다른 부분 전압, 즉 스위칭 전압과 예컨대 0 전압 사이 중간의 전압 레벨은 소위 전압 선택 규칙에 따라 선택되고 3분의 1 선택 규칙의 절반 또는 훨씬 많게 사용된다. 전압 선택 규칙은 비-어드레싱된 셀과 비활성 워드라인 및 비트라인이 소정의 작은 스위칭 전압(VS)보다 큰 전압 또는 전기장에 영향을 받지 않게 하며 워드라인 및 비트라인의 활성화는 단지 선택된 다른 부분 전압 중 하나와 동일한 전위 조정값만을 포함한다. 실제로, 본 출원서에서는 메모리 매트릭스의 비-선택된 워드라인들 및 비트라인들 상의 평균 최소 전압 레벨이 VS/3보다 작을 수 없고 따라서 3분의 1 선택 규칙보다 작은 분류 정압 레벨을 갖는 전압 선택 규칙, 즉 4분의 1 선택 규칙 등을 사용하면 이득이 존재하지 않는다는 것을 보여준다.
특히 도 4a와 4b에 도시된 매트릭스를 참조하여 일반적인 방식으로 전압 펄스 프로토콜의 제공과 바람직한 실시예의 기능을 설명하는 것은 유용할 수 있다. 표준 용어에 일치시키기 위해, 이하에서는 수평 (로우) 전극 라인을 워드라인(400) 으로 부르고 약어로는 WL로 부르며, 수직 (컬럼) 전극 라인은 비트라인(410)으로 부르며, 약어로는 BL로 부른다. 이들은 예컨대 메모리 어레이(300) 내에 위치한다. 해당 셀에 주어진 분극화 방향을 형성시키기 위해(기록) 또는 미리 설정된 분극화 방향을 모니터링하기 위해(판독), 주어진 셀(420)을 스위칭시키기에 충분히 높은 전압을 제공하는 것이 바람직하다. 전극들 간에 위치한 강유전성 재료는 강유전성 커패시터(422)와 같이 기능한다. 따라서, 셀(420)은 하기와 같이 되도록 관련된 워드라인(402)과 비트라인(412)(활성 라인들)의 전위를 설정함으로써 선택된다:
Φ활성BL - Φ활성WL = VS (1)
동시에, 어드레싱되지 않은 셀(420)의 다양한 워드라인(400)과 비트라인(410)은 이들 셀(420)의 교란 전압이 부분적인 스위칭을 위해 임계치 미만으로 유지되도록 전위와 관련하여 제어되어야 한다. 각각의 이들 비활성 워드라인(400)과 비트라인(410)은 비-어드레싱된 셀(420)에서 활성 워드라인(AWL)(402)과 활성 비트라인(ABL)(412)과 교차한다. 셀(420)의 4 개의 뚜렷한 클래스는 셀(420)에 걸리는 감지된 전압에 따라 매트릭스에서 형성될 수 있다, 즉
ⅰ) Vi = Φ활성BL - Φ활성WL(활성 비트라인과 교차하는 활성 워드라인)
ⅱ) Vⅱ = Φ비활성BL - Φ활성WL(비활성 비트라인과 교차하는 활성 워드라인)
ⅲ) Vⅲ = Φ활성BL - Φ비활성WL(활성 비트라인과 교차하는 비활성 워드라인)
ⅳ) Vⅳ = Φ비활성BL - Φ비활성WL(비활성 비트라인과 교차하는 비활성 워드라인)
여기서 ⅰ)는 도 4에 도시된 선택된 또는 어드레싱된 셀(430)로 불리지만, ⅱ)-ⅳ)는 비선택된 또는 비-어드레싱된 셀(420)로 부른다.
실제로 비용과 복잡성을 최소화시키기에 바람직한 장치에 있어서, 모든 비활성 워드라인(400)이 공통 전위(Φ비활성WL)에 있고 대응하여 모든 비활성 비트라인(410)이 공통 전위(Φ비활성BL)에 있는 특정 경우에 관심이 집중된다. 매트릭스 격자의 폐쇄된 루프 주위에 전압을 가정함으로써, 하기 조건이 적용된다, 즉
Vⅰ = Vⅱ + Vⅲ - Vⅳ (2)
Vⅰ = VS 의 값이 주어진다면, 비-어드레싱된 셀(420)의 양단에 도달할 수 있는 최소 전압값은 따라서
｜Vⅱ｜=｜Vⅲ｜=｜Vⅳ｜=VS/3 (3)
적어도 4 개의 개별 전위, Φ0이 기준 전위인 Φ0, Φ0+VS/3, Φ0+2VS/3, Φ0+VS는 이를 얻는데 필요하다. 전위는 매트릭스의 전극 상에 부가되어야 하고, 전극들 중 하나의 전극에 대한 전위의 임의의 변화는 어떠한 셀(420)도 VS/3을 초과하는 전압을 겪지 않도록 다른 전위의 조정과 함께 조절되어야 한다. 실제로, 여러 다른 요인들도 스위칭 전이(전하 또는 방전 전류)의 최소화 및 구동기 회로의 복잡성 감소와 관련하여 주의해야 한다.
역시 다른 스위칭 프로토콜이 존재한다. 즉 특정 경우에 VS/2가 VC보다 작다고 가정하면 임의의 비-어드레싱된 셀(420) 양단에 걸리는 전압으로서 VS/2를 갖는 3-레벨 프로토콜이 존재한다. 그러나, 사용된 스위칭 프로토콜의 타입은 어떤 방식으로든 본 발명을 제한하지 않는다. 이제 스위칭 프로토콜에 대해 더 상세히 설명한다.
도 5는 판독 사이클 및 기록 또는 리프레시 사이클을 포함하는 4-레벨 스위칭 프로토콜을 예시한다. 비-어드레싱된 셀이 공칭 스위칭 전압의 3분의 1을 초과하는 전압을 겪게 된다는 것은 예에서 분명히 알 수 있다. 시간 마커,0 ... 10는 도 5에 도시된 스위칭 프로토콜의 상이한 활성을 지시한다. 이하에서는 Φ0이 0V인 것으로 가정한다. 이러한 활성을 이제 설명한다.
t0는 모든 워드라인과 모든 비트라인이 공칭 스위칭 전압의 3분의 2(VS/3)인 정지 상태이다.
t1에서 비활성 비트라인(410)은 정지 값으로부터 VS/3까지 조정된다. 이는 Vⅱ = Vⅳ = VS/3 이 되도록 셀 양단에 전압이 걸리게 한다.
t2에서 활성 비트라인(412)은 VS로 조정되고 Vⅰ = Vⅲ = VS/3 이이 되게 한다. 이제 모든 교차점은 공칭 스위칭 전압의 3분의 1의 절대값을 겪게 된다. t1부터 t2까지의 시간 지연은 임의적이고 0 또는 음의 시간도 가능하다.
t3는 t4까지 지속되는 판독 지연의 시작이고 활성 워드라인(402)은 0V 전위까지 내려간다. Vⅰ는 VS와 같고 따라서 어드레싱된 셀의 판독을 가능하게 한다. Vⅲ은 VS/3으로 남아 있지만 Vⅱ와 Vⅳ는 -VS/3으로 남아 있다.
t4에서 판독 지연은 경과하고 활성 워드라인은 2VS/3으로 복귀하며 이로써 t2 후에 포화로 복원된다.
t5에서 모든 비트라인은 영입력 전위까지 복귀한다. 이러한 단계는 함께 취해진 단계(t2와 t3)의 반전이다. 판독 사이클이 완료되고 모든 워드라인과 비트라인은 t0과 유사한 정지 상태까지 복귀한다.
t6에서 비활성 워드라인(400)은 기록 또는 리프레시 사이클의 제 1 단계로서 정지 값으로부터 VS/3까지 낮아진다. 이는 Vⅲ = Vⅳ = VS/3 이 되도록 셀 양단에 전압이 걸리게 한다.
T7에서 로직 상태 "1"로 기록되어야 하는 활성 비트라인은 0V 전위로 조정되지만 논리 상태 "0"으로 남아야 하는 활성 비트라인은 2VS/3 영입력 전위에 있다. 기록 또는 리프레시 사이클에서만 살펴보면, 논리 상태 "0"으로 남아야 하는 활성 비트라인은 마치 비활성 비트라인이였던 것처럼 동작하지만, 판독 사이클 동안 이들이 활성 비트라인이였다는 차이가 있다. 이는 파괴적인 독출 메모리 시스템의 영역에서 발생하는 언어적인 특성의 작은 문제이다. 이는 Vⅰ 상태"1"=-2VS/3 이 되도록 셀 양단에 전압이 걸리게 하지만 Vⅰ 상태"1"=Vⅱ=0 이고 Vⅲ 상태"1"=-VS/3 이고 궁극적으로 Vⅲ 상태"0"=Vⅳ=VS/3 이 되게 한다. (Vⅰ 상태"1"은 이제 분명이 VS/3 보다 크고 분극화 방향의 스위칭이 시작된다. 그러나, 이는 매우 동일한 셀이 다음 단계에서 기록될 것이기 때문에 문제가 되지 않는다.)
t8은 t9까지 지속되는 기록 또는 리프레시 지연의 시작이고 활성 워드라인은 VS의 전위까지 올려진다. Vⅰ 상태"1"은 이제 -VS와 같고 따라서 원하는 셀의 기록 또는 리프레싱을 가능하게 한다. Vⅰ 상태"0"과 Vⅱ은 -VS/3 아래로 이동하고 이들은 Vⅲ 상태"1"과 결합한다. Vⅲ 상태"0"과 Vⅳ은 아직 VS/3이다.
t9에서 기록 또는 리프레시 지연은 경과하고 모든 비트라인은 2VS/3으로 복귀하여 Vⅰ=Vⅱ=-VS/3과 Vⅲ=Vⅳ=VS/3 이 되게 한다.
t10에서 모든 워드라인은 영입력 전위로 복귀한다. 이 단계는 함께 취해진 단계(t6과 t8)의 반전이다. 기록 또는 리프레시 사이클은 완료되고 모든 워드라인과 비트라인은 t0과 t5와 유사한 정지 상태로 복귀한다.
도 5에 개시된 스위칭 프로토콜은 모든 워드라인과 모든 비트라인이 정지 상태에서 공칭 스위칭 전압(VS/3)의 3분의 1에 있도록 반전될 수 있다. 활성 워드라인은 판독 사이클 동안 VS로 설정되고 기록 또는 리프레시 사이클 동안 0V로 설정된다. 마찬가지로, 비활성 워드라인과 비트라인은 상응하는 방식으로 수정된다. 특정 전압 레벨과는 별도로, 기본 특징은 레벨의 수와 무관하게 모든 스위칭 프로토콜과 유사하고, 비록 4 개의 레벨이 바람직한 실시예를 설명하기 위해 사용되었지만 이보다 적거나 많은 레벨을 갖는 시스템도 역시 본 발명에 의한 장점을 가질 수 있다.
본 발명의 실시예와 관련하여 상기 설명한 스위칭 또는 전압 펄스 프로토콜을 제공할 때, 본 발명의 주요 특징을 부각시키기 위하여 온도가 변함에 따라 강유전성 메모리 재료들의 스위칭 특성 변화의 특수한 문제를 다루는 것과 관련한 예시적인 실시예가 설명된다.
특히 이러한 특성은 도입부에서 설명한 것처럼 온도가 증가함에 따라 전기장 또는 항전압이 감소할 때 또는 일반적으로 온도에 의한 스위칭 속도 증가시에 분명하게 나타난다. 강유전성 재료가 폴리머 박막인 경우, 퀴리점에 도달할 때 분극화를 덜 나타내는 경향의 문제점을 갖는다.
더구나, 강유전성 메모리 재료의 이전 스위칭 히스토리는 특히 히스테리시스 루프의 특성을 통해 표현되는 바와 같이 일시적인 강유전성 특성에 영향을 미친다. 강유전성 재료의 스위칭 특성에 나쁜 영향을 주는 피로와 임프린트와 같은 공지된 현상은 피로와 임프린트가 발생하는 경우 고온에서의 스위칭 특성이 고려될 때 무시될 수 있는 강유전성 메모리 재료에 대한 스위칭 히스토리를 전달한다.
본 발명에 의해 제시된 바와 같이 스위칭 속도의 온도-관련 증가 또는 강유전성 메모리 소자의 항전압의 감소에 대한 일반적인 해결책은 메모리에서의 어드레싱을 위해 펄스 프로토콜의 인가된 전압 차에 대응하는 전위 레벨의 적절한 온도 보상을 도입하는 것이다. 이는 메모리의 온도가 직접 측정에 의해 또는 간접 방법에 의한 결정에 의해 결정되는 것을 전제로 한다. 강유전성 메모리 소자의 작동 중인 또는 동작중인 온도의 직접적인 온도 측정은 아래 설명한 바와 같이 메모리 회로에 또는 메모리 회로판 상에 온도 센서를 장착함으로써 용이하게 이루어질 수 있다. 온도 센서는 강유전성 메모리 회로의 작업 온도 또는 주위 온도를 감지한다. 이상적으로, 주위 온도는 어드레싱 사이클에서 메모리 재료의 실제 동작 온도와 반드시 같아질 필요는 없다. 예컨대, 폴리머 재료로 만들어진 강유전성 메모리 셀의 스위칭은 본래의 메모리 재료의 열 기계적 응력을 유발할 수 있다. 특히 종래 기술로서 공지된 적층된 메모리 구조에 있어서, 생성된 열의 소산 및 기계적 진동의 완화는 문제를 유발할 수 있고 어떤 경우에는 실제로 느린 열 소산으로 인해 메모리 재료의 실제 동작 온도가 회로의 주위 온도보다 높을 수 있다. 그러나, 메모리 재료 층의 온도를 직접 감지하는 것은 실용적이지 않으며 온도가 메모리 셀의 스위칭 속도와 관련하기 때문에 스위칭 속도는 어드레싱 동작에서 측정될 수 있으며 이 때 스위칭 속도와 메모리 재료의 온도 간의 미리 설정된 상관이 온도를 결정하기 위해 제공될 수 있다. 전압 펄스 프로토콜의 하나 이상의 전위 레벨의 온도 보상을 위해 모두 제공하는 하기 바람직한 실시예는 특정의 바람직한 온도 결정에 대한 특정 기준없이 설명되어야 한다. 즉 온도는 직접 측정될 수 있거나 상기 설명한 것처럼 간접적으로 결정될 수 있다.
제 1 실시예에서, 강유전성 재료의 퀴리점에 비교적 가까운 동작 온도를 갖는 문제는 공칭 스위칭 전압(Vs)을 바꾸기 위해 온도 계수(ks(T))를 실현시킴으로써 어드레싱된다. 미리 설정된 4 개의 전위 레벨(V1,V2,V3,V4)은 도 5에서 수평 점선으로 도시되었고 도 6a-b에서는 각각 610, 620, 630, 640으로 지칭된다. 여기서 사용된 것처럼 Vⅰ,Vⅱ,Vⅲ,Vⅳ는 셀 양단에 감지된 전압이고, V1,V2,V3,V4은 실제 전위로서, V1은 Φ0이고, V4는 Φ0+VS 이다. 온도 계수(ks(T)는 하기 공식에 도시된 것처럼 모든 전위에 제공된다.
V4 = Φ0 + 3/3 * ks(T) * Vs (4)
V3 = Φ0 + 2/3 * ks(T) * Vs (5)
V2 = Φ0 + 1/3 * ks(T) * Vs + δ (6)
V1 = Φ0 + 0/3 * ks(T) * Vs (7)
온도 계수의 가장 간단한 형태는 온도와 직선형 관계를 갖는 형태이다. 도 6a는 ks(T)=a+b*T 형태로 기록될 수 있는 온도 계수의 일 예이다. 각각 V2,V3, 및 V4으로부터 유도되고 온도를 보상한 전위(621,631,641)는 모두 서로 동일한 상대 거리에 있다. 질문시 강유전성 재료의 특성에 따라서 온도 계수는 ks(T)=a+b*T0.9 또는 ks(T)=a+b*ec*T와 같이 온도와 비선형 관계일 수 있다. 또 다른 선택은 동작온도와 퀴리 온도 사이의 차이를 사용한다. 이러한 개선된 선택은 동작 온도와 퀴리 온도 사이의 차이가 강유전성 폴리머에 있어서 훨씬 작기 때문에 필수적일 수 있다. 따라서, 미국 특허 제5,487,029호에 개시된 제너 다이오드의 부정적인 온도 의존성에 의존하는 것만이 추천되지 않는다. 언제라도 온도 계수를 결정하기 위한 수학 연산이 강유전성 메모리 소자 내에서, 즉 메모리 제어 로직(320)에서 수행될 수 있거나, 검색표의 평태로 간단히 포함된 강유전성 메모리 소자의 외부에서 수행될 수 있다. 만약 메모리 소자가 질문시 작다면, 검색표는 감소될 수 있다.
제 2 실시예에서, 강유전성 재료의 퀴리점에 비교적 근접한 동작 온도를 갖는 문제는 오프셋 전압을 하나 이상의 전위 레벨에 도입시킴으로써 어드레싱된다.
오프셋 전압을 사용하는 일 예는 국제 특허 공보 WO 02/05287에 개시되어 있으며, 상기 공보에는 판독 동작동안 비트라인 상의 낮은 기생 전류 부하가 오프셋 전압을 비활성 워드라인(400)과 비활성 비트라인(410)에 추가함으로써 보상된다는 내용이 개시되어 있다. 그 결과 Vⅱ은 Vⅱ+δ이고, Vⅲ은 Vⅲ-δ이다. 그러나, δ의 크기는 비활성 라인이 활성 라인과 교차하는 셀(420) 양단의 감지된 전압이 소정 시간에서 커지게 되고, 따라서 분극화 방향의 원치않는 역전이 발생할 위험이 증가한다.
본 발명은 대조적으로 오프셋 전압(δV)을 하나 이상의 전위 레벨에 추가한다. 하기 공식에서, 오프셋 전압(δV)은 비활성 워드라인(400)이 비활성 비트라인(410)과 교차하는 셀(420) 양단에 감지된 전압을 감소시키기 위하여 V2에 추가된다. 이러한 교차는 메모리 어레이(300)의 주요 부분을 구성하고 δ의 크기가 주의깊게 선택되더라도 분극화 방향의 원치않는 역전을 감소시키는데 상당한 도움을 준다.
V4 = Φ0 + 3/3 * Vs (8)
V3 = Φ0 + 2/3 * Vs (9)
V2 = Φ0 + 1/3 * Vs + δV (10)
V1 = Φ0 + 0/3 * Vs (11)
도 6b에서, 추가된 오프셋 전압(δV)은 오리지널 전위(620)의 점선 표시 위에 조정된 전위(622)의 증가가 이루어지는 것을 도시한다. 선택적으로, 오프셋 전압(δV)에 의해 전위(630)가 동시적으로 감소될 수 있어 조정된 전위(632)가 이루어진다. 제 1 바람직한 실시예의 온도 계수와 유사하게, 오프셋 전압은 온도에 따라 변할 수 있다. 이러한 변화는 도 6b에 도시된 것처럼 조정된 전위(632)에 따라 결정된다. 제 1 바람직한 실시예와 대조를 이루어, 온도에 대해 보상된 전위(622, 632)는 더 이상 서로 동일한 상대적 간격에 있지 않는다.
본 발명의 제 3 바람직한 실시예에서, 온도 계수(Ks(T))와 오프셋 전압(δV)의 조합이 이용된다. 도 6c는 도 6a에 대응하는 조정된 전위(621, 631, 641)에 따른 온도 계수의 영향력을 나타내는 반면, 오프셋 전압(δV)에 따른 전체 효과가 또 다른 조정된 전위(623, 633)로서 제공된다.
상기 개시된 3개의 바람직한 실시예는 도 7a 및 7b에 따른 회로가 제공되는 모든 것들일 수 있으며, 여기서 온도 센서가 회로 동작 온도를 검출하는데 적합한 환경 온도 또는 작동을 감지하는데 사용된다. 도 7a는 예를 들어 전하 펌프 메커니즘(340) 내부에 장착될 수 있는 아날로그 온도 보상 회로(700)를 나타낸다. 교정 메모리(702)는 디지털-대-아날로그 변환기(DAC)(704)에 온도 계수 및/또는 오프셋 전압(들)에 대한 정보를 제공한다. 온도 센서(706)로부터의 입력과 함께 변환된 정보는 비교기(708, 710, 712) 세트를 통해 연장된다. 결과적으로, 전하 펌프(714, 716, 718)는 전위(V2, V3, V4)를 제어한다. 통상적으로 V1는 접지에 접속되어, φ0=0V로 설정된다.
도 7b는 예를 들어 전하 펌프 메커니즘(340) 내부에 고정될 수 있는 디지털 온도 보상 회로(720)를 나타낸다. 온도 센서(706)로부터의 입력은 아날로그-대-디지털 변환기(ADC)(722)를 통해 교정 메모리(702)로 전송된다. 교정 메모리(702)의 정확한 어드레스로부터의 데이터가 디지털-대-아날로그 변환기(DAC)(704)에 공급되어 비교기(708, 710, 712) 세트를 통해 연장된다. 다시, 전하 펌프(714, 716, 718)는 전위(V2, V3, V4)를 제어하는 반면, V1은 접지에 접속되어, φ0=0V로 설정된다.
도 7a 및 7b의 회로는 보다 적은 레벨을 갖는 스위칭 프로토콜 뿐만 아니라 φ0이 제로가 아닌 스위칭 프로토콜을 수용하도록 변경될 수 있다. 비교기(708, 710, 712) 또는 전하 펌프(714, 716, 718)의 수는 레벨 수 또는 φ0가 제로인지 아닌지에 따라 변할 수 있다.
설명된 바와 같이 3개의 바람직한 실시예는 또한 동작 온도의 간접 검출과 관련하여 사용될 수도 있으며, 이 경우 이는 어드레싱 또는 스위칭 동작 동안 메모리 매체 자체의 실제 동작 온도일 수 있다. 이는 도 8과 관련하여 설명되는 바와 같이 메모리 셀의 스위칭 속도의 측정를 기초로하는 간접 과정에 의해 이루어질 수 있다.
도 8은 강유전체 메모리 장치의 동작 온도의 비간접 검출을 위한 시스템을 나타낸다. 두 개의 메모리 셀(420A,420B)이 기준 셀로서 사용된다. 이들 기준 셀은 메모리 어레이(300)에 위치되거나 또는 개별 참조 메모리 셀 상에 제공될 수 있다. 셀중 하나는 로직 "0"으로 설정되고 다른 하나는 로직 "1"로 설정된다. 동작동안, 이들 기준 셀 모두가 판독된다. 레벨 검출기(800)는 "0" 기준 셀의 전하 밀도에서 "1" 기준 셀의 전하 밀도를 연속적으로 차감한다. 이러한 형태의 장치는 공개된 국제 특허 출원 No. WO 02/05288(Nordal & al.)에 개시되어 있다. 전하 밀도 사이의 차는 판독 과정에 따라 시간에 따라 증가한다. 그러나, 전하 밀도 사이의 차는 온도, 수분 등과 같이 동작 환경에 의해 영향을 받는다. 비교기(810)는 예정된 값을 갖는 전하 밀도 사이의 차를 비교하여 카운터(820)에 정지 신호를 전송한다. 카운터(820)는 판독 동작이 시작되는 경우 카운팅을 시작한다. 다음 경과된 시간이 교정 메모리(702)로 전송되어 예정된 레벨에 도달하도록 전하 밀도 사이의 차에 대해 요구되는 시간에 대응하는 동작 온도를 검출한다.
본 발명의 제 4 실시예는 전압 펄스 프로토콜에 인가됨에 따라 전압 펄스의 조정이 크기에 따라 이루어지는 것이 아니라 펄스 길이에 따라 이루어지는 것을 개시한다. 다른 말로 전압 펄스 프로토콜은 스위칭 속도의 증가에 비례하여 적어도 스위칭 펄스 길이가 감소되는 방식으로 조절된다. 이러한 증가는 스위칭 속도의 온도-관련 증가로 인해 진행될 수 있으나, 일반적으로, 수행되는 어드레싱 동작, 온도 이외에 메모리 셀의 특성 및 다양한 환경 요인의 변화의 결과에 의해 영향을 미치는 메모리 셀의 응답 파라미터로서 스위칭 속도에 따라 좌우될 수 있다. 스위칭 속도가 증가함에 따라 이를테면 펄스 길이를 감소시킴으로써, 판독 신호는 고온에서 심각하게 감소되지 않으면서, 비-어드레싱된 메모리 셀로의 전압을 교란하는 효과가 감소될 수 있다. 펄스-길이 제어를 달성하기 위해, 메모리 장치는 펄스-길이 제어기를 포함해야 하며, 상기 펄스-길이 제어기는 전압 펄스 프로토콜의 펄스 길이를 조절하며 이는 바람직하게 실제 스위칭 속도의 정보에 응답하여 이루어진다. 주어진 펄스 프로토콜은 길이, 극성, 펄스 간격과 같이 상이한 펄스 파라미터를 갖는 펄스 시퀀스를 포함하며, 상기 펄스 길이의 조절은 주어진 펄스 프로토콜에서 사용되는 펄스의 형태에 따라 변할 수 있다. 실제로 펄스 길이 제어는 펄스 프로토콜의 타이밍 시퀀스 또는 적어도 상기 타이밍 시퀀스의 일부의 조정으로서 나타날 수 있다. 예를 들어, 펄스 길이의 조정은 프로토콜의 상이한 펄스 사이의 시간과 같은 펄스 간격의 조정과 조합될 수 있다. 이에 앞서 조정은 상기 개시된 센서를 사용하고 직접적으로 온도를 측정함으로써 간단하게 온도 측정치를 기초로 이루어질 수 있으며, 펄스 길이 조절은 검색표를 사용함으로써 찾을 수 있다. 보다 바람직하게 스위칭 속도는 통상의 데이터 저장에 사용되는 메모리 셀과 같은 방식으로 매트릭스에 결합된 하나 이상의 기준 또는 테스트 메모리 셀을 어드레싱 및 모니터링함으로써 검출될 수 있고, 스위칭 속도는 기준 메모리 셀을 위한 어드레싱 동작 또는 판독 동작을 간단히 수행함으로써 밝혀지는 메모리 셀의 응답을 나타내는 파라미터로서 사용된다. 스위칭 속도를 사용하는 장점은 그의 변화가 습도, 압력, 기계적 스트레스 등과 같이, 온도 이외의 영향력 또는 다른 요인을 통합할 수 있다는 것이다.
도 9를 참조로, 본 발명에 따른 방법을 수행하는 강유전성 메모리 소자에 대해 설명한다. 도 3과 관련하여 상기 구성 부품의 일부가 개시되었으므로 간략하게만 언급한다. 이전의 메모리 매트릭스(300)는 매트릭스의 워드라인들(WL)과 비트라인들(BL)이 교차하는 지점 및 이들 사이에 메모리 셀(420)을 포함한다. 매트릭스는 m·n 매트릭스, 즉, m개의 워드라인(WL)과 n개의 비트라인(BL)을 갖는 매트릭스로서 도시된다. 비트라인(BL)은 각각 비트라인(BL)에 결합된 다수의 감지 증폭기(S)를 포함하여 전체 로우 판독을 허용하는 감지 증폭기 뱅크(306)에 접속된다. 그러나, 감지 증폭기의 수를 감소시키기 위해, 워드라인은 분할되어, 각각의 세그먼트는 소정 개수(n/k)의 비트라인(BL)을 포함하며, 여기서, k는 정수이며, 대응적으로 감지 증폭기 뱅크(306)는 n/k 감지 증폭기를 포함한다. 이는 이런 경우 워드라인 세그먼트의 모든 메모리 셀에 대해 병렬 판독 또는 기록을 가능케하기 위해 감지 증폭기(SA)중 하나에 어드레싱된 세그먼트 상의 각각의 비트라인을 연결시키기 위해 멀티플렉서(905)가 제공되어야 한다는 것을 의미한다. 다른 말로, 멀티플렉서(905)는 메모리 장치가 전체 로우 어드레싱을 지지하는 경우, 즉, 병렬로 워드라인상의 모든 메모리 셀에 제공되지 않는다. 구동기 회로, 즉, x 구동기(901)와 y 구동기(902)는 도 3의 전하 펌프 메커니즘과 교체될 수 있으나, 통상적으로 각각의 워드라인(WL)과 비트라인(BL)에서 주어진 전압 펄스 프로토콜에 따라 전압 펄스를 인가하기 위해 제공된다. 예를 들어 판독 또는 기록 동작들을 위한 메모리 셀(420)의 선택은 x 디코더(32)와 y 디코더(302)를 통한 어드레싱 동작시 직접적으로 이루어져, 바람직하게 워드라인(WL)과 비트라인(BL)은 제로(또는 플로팅 접지)로 간주되는 스위칭 전압(Vs)의 일부(fraction)로서 선택된 동일한 영구적인 영입력 전위로부터 각각 풀업 또는 풀다운됨으로써 동작함에 따라 선택될 수 있는 반면, 비활성 워드라인과 비트라인은 영입력 전위로 유지되거나 또는 Vs로 간주되는 다른 부분 전압이 된다. 비트라인(BLref1, BLref2) 상에는, 각각 제 1 및 제 2 분극 상태로 설정될 수 있는, 즉, 다른 말로 로직 0과 로직 1을 나타내는 두 개의 기준 메모리 셀(420A, 420B)이 각각 도시된다. 기준 셀(420A와 420B)은 각각 비트라인(BLref1, BLref2)에 연결되고 다른 메모리 셀(420)과 동일한 방식으로 메모리 매트릭스의 일부분을 형성하며 이로써 어드레싱 동작들로 인한 것인지, 환경적인 요인들 등에 의한 것이든지 간에 다른 메모리 셀에서 발생할 수 있는 동일한 교란 영향 또는 다이나믹 변화에 영향을 받는다. - 한 쌍의 기준 셀은 유사한 방식으로 모든 워드라인(WL)에 제공될 수 있다. - 기준 메모리 셀(420A와 420B)은 판독 동작시 어드레싱되고 그 결과 감지 증폭기 뱅크(306)를 통해 검출되고 스위칭 속도를 결정하기 위해 유닛(900)으로 출력한다. 따라서 유닛(900)은 클럭 입력(CLK)을 갖는다. 스위칭 속도는 펄스 길이 제어기(903)와 연결된 출력부를 갖는 교정 메모리(702)로 출력되고, 상기와 같이 또 다른 출력부는 펄스 크기 제어기(904)에 연결되며, 당연히 상기 두 개의 제어기들(903,904)은 메모리 제어 로직 또는 유닛(320)에 연결된다. 게다가 메모리 소자는 메모리의 작동 온도를 감지하기 위한 온도 센서(706)를 포함할 수 있으며 당연히 그 출력부는 교정 메모리(702)에 연결된다.
선택적인 특징으로서 클럭 입력(CLK)을 갖는 신호 분석기(906)는 기준 메모리 셀(420A,420B)의 출력부에 연결된 것으로 도시된다. 신호 분석기는 스위칭 속도 특성 뿐만 아니라 메모리 셀의 분극화 응답 특성과 관련하여 더욱 정교한 분석을 수행하는데 사용될 수 있다. 신호 분석기(906)의 출력부는 교정 메모리(702)에 연결된다.
교정 메모리(702)는 측정된 기준 값들을 저장하며, 또한 이전에 수행된 어드레싱 및 참조 동작들을 동일하게 불러오기 위해 히스토리 벡터를 저장하며, 펄스 길이, 또는 펄스 간격 또는 펄스 크기 중 하나를 위한 정정 값을 유도하며, 상기 값은 경우에 따라 펄스 길이 제어기(903) 또는 펄스 크기 제어기(904)에 입력된다. 펄스 길이는 약간 양(±δt)만큼 조정되고 펄스 크기는 유사하게 소정의 양(±δV)만큼 조정된다. 펄스 발생기는 구동기 제어 유닛(330)에 결정된 크기 및/또는 길이를 갖는 펄스들 및 펄스 길이 제어기(903)로부터 유도된 제어 파라미터들을 입력시키고 펄스 크기 제어기(904)는 실제 제어 값을 크기 또는 펄스 길이 또는 이들 모두를 제공하기 위해 펄스 발생기에 직접 제공되며, 펄스 크기와 펄스 길이의 동시 조정은 제어 유닛(903,904)이 동기화되어 동작할 때 수행될 수 있다. 또한 도 9의 부품(900)은 도 8에 도시된 부품도와 동일하거나 다소 유사하며, 교정 메모리(702)는 어떤 종류의 제어 동작에도 공통적으로 사용된다. 이는 제어 유닛(903,904) 모두가 교정 메모리(702)에서 유도된 것과 같은 교정 값을 갖는 펄스 길이 및 펄스 크기를 조정하는 펄스 발생기의 부품 일부를 형성한다는 것을 의미한다. 펄스 길이는 종래와 같은 시간 제어를 제공함으로써 적절히 설정될 수 있으며, 펄스 크기 제어는 경우에 따라 제어 값이 (±δt)에 이르게 전압을 조정하도록 설정된 전하 펌프를 이용하여 달성될 수 있다. - 실제로 여기서 전하 펌프 기능은 적절한 소스로부터 공급 전압(VCC)를 공급하는 구동기 제어 유닛(320)의 제어 하에 구동기 회로, 즉 x-구동기(901) 또는 y-구동기(902)에 의해 수행된다.
도 9의 메모리 소자의 다른 부품들과 관련하여, 부품들은 도 3의 부품들과 유사하다. 그러나, 이런 종류의 메모리 소자 기능은 당업자에게 자명하므로 더 상세히 설명하지 않았다. 마지막으로, 메모리 셀 응답의 변화에 의존하는 전압 펄스 프로토콜의 조정은 어드레싱 동작동안 비-어드레싱된 메모리 셀에 대한 교란 전압(예컨대 용량성 커플링에 의해 생성된 전이 전압 또는 교차점 매트릭스에서의 스니크 전류)을 감소시키는 기능을 한다. 또한 유사한 과정은 메모리 셀이 높은 스위칭 속도에서 쉽게 영향을 받을 수 있는 피로와 임프린트의 효과 또는 항전기장의 감소를 방지하는 기능, 예컨대 온도 증가로부터 보호하는 기능을 한다.
비록 상기의 다양한 실시예들은 강유전체를 인용하여 설명하였지만, 본 발명은 일반적으로 이중극 분극화 동작을 나타내는 일렉트릿 재료에 준용하여 적용될 수 있으며, 분극화 응답은 환경적인 요인 또는 실제 어드레싱 히스토리에 의해 유 발되든지 간에 메모리 소자의 동작 동안 시스템적인 방식으로 변한다.

Claims (29)

  1. 강유전성 또는 일렉트릿 메모리 소자를 동작시키는 방법으로서, 상기 강유전성 또는 일렉트릿 메모리 소자는 히스테리시스를 나타내는 분극가능한 재료로 만들어진 강유전성 또는 일렉트릿 박막의 형태인, 특히 강유전성 또는 일렉트릿 폴리머 박막인 메모리 셀들(420), 및 제 1 및 제 2 세트의 각각의 병렬 전극들(WL;BL)을 포함하며, 상기 제 1 세트의 전극들(WL)은 상기 제 2 세트의 전극들(BL)에 직교하게 제공되고, 상기 제 1 및 제 2 세트의 전극들(WL;BL)은 상기 메모리 셀들(420)의 박막 재료와 직접 또는 간접으로 접촉하게 제공되어, 개별 메모리 셀들의 분극화 상태가 적절한 전압들을 상기 제 1 및 제 2 세트의 전극들(WL;BL) 각각의 개별 전극들(402,412)에 인가함으로써 판독, 리프레시, 소거 또는 기록될 수 있으며, 상기 방법은 미리 설정된 크기들과 길이들을 갖는 전압 펄스들의 시간 시퀀스를 갖는 각각의 판독 및 기록/리프레시 사이클을 포함하는 전압 펄스 프로토콜을 구현하며, 판독 사이클은 데이터가 상기 메모리 셀들(420)로부터 독출되는 경우에 상기 제 1 및 제 2 세트의 전극들의 각각의 전극들(WL;BL)에 전압 차 세트를 인가하는 것을 포함하며, 상기 전압 펄스 프로토콜의 기록/리프레시 사이클은 데이터가 상기 메모리 셀들(420)에 기록/리프레시되는 경우에 상기 제 1 및 제 2 세트의 전극들 각각의 전극에 또 다른 전압 차 세트를 인가하는 것을 포함하며, 상기 전압 차 세트들은 미리 설정된 전위 레벨들이 적어도 3 개의 개별 값들을 갖도록 상기 미리 설정된 전위 레벨 세트에 대응하며, 상기 방법은
    a) 상기 인가된 전압 차들에 대한 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터를 결정하는 단계;
    b) 상기 인가된 전압 차들에 대한 메모리 셀 응답의 변화를 나타내는 상기 적어도 하나의 파라미터에 기초하여 상기 전압 펄스 프로토콜이 주어짐에 따라 상기 전압 펄스들에 대한 적어도 하나의 정정 요인을 결정하는 단계;
    c) 상기 전압 펄스 프로토콜을 조절하기 위하여 펄스 크기들, 펄스 길이들 및 펄스 간격들과 같은 펄스 프로토콜 파라미터들 중 적어도 하나를 선택하는 단계;
    d) 상기 적어도 하나의 정정 요인에 따라서 상기 선택된 펄스 프로토콜 파라미터들 중 적어도 하나의 파라미터에 대해 하나 이상의 파라미터 값들을 조정함으로써 하나 이상의 펄스 크기들, 하나 이상의 펄스 길이들, 하나 이상의 펄스 간격들이 상기 메모리 셀 응답의 검출된 변화에 따라서 개별적으로 또는 조합하여 조정되는 단계
    를 포함하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  2. 제 1 항에 있어서,
    어떤 경우라도 상기 전압 펄스 프로토콜의 스위칭 전압 펄스의 펄스 크기 및/또는 펄스 길이의 값들을 조절하는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  3. 제 1 항에 있어서,
    상기 단계 a)의 응답 변화를 나타내는 적어도 하나의 파라미터 결정은 상기 메모리 소자의 스위칭 속도를 나타내는 적어도 하나의 파라미터를 결정함으로써 수행되며, 상기 단계 b)의 적어도 하나의 정정 요인 결정은 스위칭 속도-의존 정정 요인을 결정함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  4. 제 1 항에 있어서,
    상기 단계 a)의 스위칭 속도를 나타내는 상기 적어도 하나의 파라미터 결정은 상기 메모리 소자의 일시적인 스위칭 속도를 측정함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  5. 제 4 항에 있어서,
    상기 스위칭 속도 측정은 하나 이상의 기준 메모리 셀들의 스위칭 속도를 측정함으로써 이루어지는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  6. 제 4 항에 있어서,
    상기 스위칭 속도 측정은 상기 메모리 소자의 메모리 셀들의 스위칭을 포함하는 진행중인 어드레싱 동작들을 분석함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  7. 제 3 항에 있어서,
    상기 단계 a)의 스위칭 속도를 나타내는 상기 적어도 하나의 파라미터 결정은 상기 메모리 소자의 스위칭 속도를 연속적으로 모니터링하고, 적어도 하나의 스위칭 속도-의존 정정 요인을 상기 인가된 전압 차들을 실행시키는 상기 전압 펄스 프로토콜에 제공하고, 실시간으로 상기 전압 펄스 프로토콜을 상기 인가된 전압 차들에 대한 응답 변화에 따라 조절하고, 상기 단계 d)의 펄스 프로토콜 파라미터들 중 적어도 하나의 파라미터 값들을 조정하기 위해 상기 실시간으로 조절된 전압 펄스 프로토콜을 제공함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  8. 제 7 항에 있어서,
    상기 단계 d)에서 상기 적어도 하나의 펄스 프로토콜 파라미터들의 모든 파라미터 값들을 조정하는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  9. 제 3 항에 있어서,
    상기 단계 a)의 스위칭 속도-의존 정정 요인 결정은 계산에 의해 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  10. 제 3 항에 있어서,
    상기 단계 b)의 스위칭 속도-의존 정정 요인 결정은 검색표의 판독에 의해 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  11. 제 3 항에 있어서,
    상기 단계 b)에서 제 1 및 제 2 스위칭 속도-의존 정정 요인 결정을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  12. 제 1 항에 있어서,
    상기 단계 a)의 응답 변화를 나타내는 적어도 하나의 파라미터는 상기 메모리 소자의 온도를 나타내는 적어도 하나의 파라미터를 결정함으로써 수행되고, 상기 단계 b)의 적어도 하나의 정정 요인들 결정은 적어도 하나의 온도-의존성 정정 요인을 결정함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  13. 제 12 항에 있어서,
    상기 단계 a)의 온도를 나타내는 상기 적어도 하나의 파라미터 결정은 상기 메모리 소자의 동작 온도를 직접 감지함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  14. 제 12 항에 있어서,
    상기 단계 b)의 온도-의존성 정정 요인 결정은 계산에 의해 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  15. 제 12 항에 있어서,
    상기 단계 b)의 온도-의존성 정정 요인 결정은 검색표를 판독함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  16. 제 12 항에 있어서,
    상기 단계 b)에서 제 1 및 제 2 온도-의존성 정정 요인 결정을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  17. 제 16 항에 있어서,
    온도 계수로서 상기 제 1 온도-의존성 정정 요인을 결정하며, 상기 온도 계수는 상기 단계 b)의 적어도 하나의 펄스 프로토콜 파라미터들의 모든 파라미터 값들을 조절하기 위해 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  18. 제 16 항에 있어서,
    오프셋 전압으로서 상기 제 2 온도-의존성 정정 요인을 결정하며, 상기 오프셋 전압은 상기 단계 b)의 적어도 하나의 크기 값 또는 전위 레벨을 조정하기 위해 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  19. 제 16 항에 있어서,
    상기 단계 d)의 파라미터 값들 조정은 먼저 상기 제 1 온도-의존성 정정 요인에 따라서 제 1 조정을 수행한 후에 상기 제 2 온도-의존성 정정 요인에 따라서 제 2 조정을 수행하거나, 대안적으로 상기 제 2 온도-의존성 정정 요인에 따라서 제 1 조정을 수행한 후에 상기 제 1 온도-의존성 정정 요인에 따라서 제 2 조정을 수행함으로써 이루어지는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  20. 제 1 항에 있어서,
    상기 단계 a)의 응답 변화를 나타내는 적어도 하나의 파라미터 결정은 상기 소자 내의 메모리 셀들의 스위칭 속도를 측정하고 상기 셀들의 메모리 재료의 실제 온도를 결정하기 위해 상기 측정된 스위칭 속도와 상기 실제 온도 간의 미리 설정된 상관을 적용하여 상기 메모리 소자의 온도를 나타내는 적어도 하나의 파라미터를 결정함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  21. 제 20 항에 있어서,
    상기 스위칭 속도 측정은 하나 이상의 기준 메모리 셀들의 스위칭 속도를 측정함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  22. 제 1 항에 있어서,
    상기 스위칭 속도를 측정하는 것은 상기 강유전성 메모리 소자의 메모리 셀들의 스위칭을 유발시키는 진행중인 어드레싱 동작들을 분석함으로써 수행되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 소자 동작 방법.
  23. 강유전성 또는 일렉트릿 메모리로서, 상기 강유전성 또는 일렉트릿 메모리 소자는 히스테리시스를 나타내는 분극가능한 재료로 만들어진 강유전성 또는 일렉트릿의 형태인, 특히 강유전성 또는 일렉트릿 폴리머 박막인 메모리 셀들(420), 및 제 1 및 제 2 세트의 각각의 병렬 전극들(WL;BL)을 포함하며, 상기 제 1 세트의 전극들(WL)은 상기 제 2 세트의 전극들(BL)에 직교하게 제공되고, 상기 제 1 및 제 2 세트의 전극들(WL;BL)은 상기 메모리 셀들(420)의 박막 재료와 직접 또는 간접으로 접촉하게 제공되어, 개별 메모리 셀들의 분극화 상태가 적절한 전압들을 상기 제 1 및 제 2 세트의 전극들(WL;BL) 각각의 개별 전극들(402,412)에 인가함으로써 판독, 리프레시, 소거 또는 기록될 수 있으며, 미리 설정된 크기들과 길이들을 갖는 전압 펄스들의 시간 시퀀스를 갖는 각각의 판독 및 기록/리프레시 사이클을 포함하는 전압 펄스 프로토콜을 사용하며, 판독 사이클은 데이터가 상기 메모리 셀들로부터 독출되는 경우에 상기 제 1 및 제 2 세트의 전극들 각각의 전극에 전압 차 세트를 인가하는 것을 포함하며, 상기 전압 펄스 프로토콜의 기록/리프레시 사이클은 데이터가 상기 메모리 셀들에 기록/리프레시되는 경우에 상기 제 1 및 제 2 세트의 전극들 각각의 전극에 또 다른 전압 차 세트를 인가하는 것을 포함하며, 상기 전압 차 세트들은 미리 설정된 전위 레벨들이 적어도 3개의 개별 값들을 갖도록 상기 미리 설정된 전위 레벨 세트에 대응하며, 상기 구동기 제어 유닛(330)이 판독 및 기록/리프레시 동작들을 위해 상기 전압 펄스 프로토콜에 따라 선택된 메모리 셀들 상에 상기 동작들에 영향을 주도록 상기 미리 설정된 전위 레벨 세트를 구동기 회로들(901,902)을 통해 상기 전극들(WL;BL)에 인가하기 위해 제공되며, 상기 강유전성 또는 일렉트릿 메모리 소자는,
    상기 인가된 전압 차들에 대한 상기 메모리 셀 응답의 변화를 나타내는 적어도 하나의 파라미터를 결정하기 위한 수단(700;900;906),
    상기 메모리 셀 응답의 변화를 나타내는 상기 파라미터에 기초하여 적어도 하나의 정정 요인을 결정하기 위해 상기 수단(700;900;906)의 출력부에 연결된 교정 메모리(702),
    적어도 하나의 전압 펄스 프로토콜 파라미터의 하나 이상의 파라미터 값들의 조정을 제공하기 위해 상기 교정 메모리(702)의 출력부에 연결된 하나 이상의 제어 회로들(903,904)을 포함하고,
    상기 하나 이상의 제어 회로들(903;904)은 메모리 제어 유닛(320) 및/또는 구동기 제어 유닛(330) 상의 제어 입력부에 연결되고, 이로써 상기 메모리 셀 응답의 변화에 따라 조정된 하나 이상의 파라미터들을 갖는 상기 전압 펄스 프로토콜은 상기 구동기 제어 유닛(330)과 상기 전극들 사이에 연결된 디코더 회로들(32,302)과 구동기 회로(901,902)들을 통해 상기 메모리 소자의 전극들(WL,BL)에 제공될 수 있는
    강유전성 또는 일렉트릿 메모리 소자.
  24. 제 23 항에 있어서,
    상기 수단은 상기 메모리 소자의 기준 메모리 셀들(420A,420B)의 하나 이상의 쌍들에 연결된 것을 특징으로 하는 메모리 소자.
  25. 제 23 항에 있어서,
    신호 분석기(906)가 제공되며 상기 메모리 셀들 상에서 실행된 판독 또는 기록/리프레시 동작들에 대한 상기 메모리 셀들(420)의 응답 분석을 수행하기 위해 감지 증폭기 뱅크(306)와 상기 교정 메모리(702) 사이에 연결된 것을 특징으로 하는 메모리 소자.
  26. 제 23 항에 있어서,
    상기 수단은 상기 강유전성 메모리 소자의 동작 온도를 감지하기 위해 온도 센서(706)를 포함하는 것을 특징으로 하는 메모리 소자.
  27. 제 26 항에 있어서,
    상기 온도 센서(706), 상기 교정 메모리(702) 및 일 세트의 구동기 회로들(714,716,718)은 모두 아날로그 온도 보상 회로(700) 내에 위치하는 것을 특징으로 하는 메모리 소자.
  28. 제 26 항에 있어서,
    상기 온도 센서(706), 상기 교정 메모리(702) 및 일 세트의 구동기 회로들(714,716,718)은 모두 디지털 온도 보상 회로(720) 내에 위치하는 것을 특징으로 하는 메모리 소자.
  29. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO317905B1 (no) * 2002-09-11 2004-12-27 Thin Film Electronics Asa Fremgangsmate for a operere ferroelektrisk eller elektret minneinnretning og en innretning av denne art
US6922350B2 (en) * 2002-09-27 2005-07-26 Intel Corporation Reducing the effect of write disturbs in polymer memories
JP4249573B2 (ja) * 2003-09-03 2009-04-02 パイオニア株式会社 位置認識構造を有する記録媒体、位置認識装置および位置認識方法
JP2005085332A (ja) * 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
US7233880B2 (en) * 2003-09-11 2007-06-19 Intel Corporation Adaptive cache algorithm for temperature sensitive memory
NO324607B1 (no) * 2003-11-24 2007-11-26 Thin Film Electronics Asa Fremgangsmate for a betjene et datalagringsapparat som benytter passiv matriseadressering
US20050146923A1 (en) * 2003-12-24 2005-07-07 Diana Daniel C. Polymer/metal interface with multilayered diffusion barrier
NO320149B1 (no) 2004-02-13 2005-10-31 Thin Film Electronics Asa Fremgangsmate for a drive en ferroelektrisk eller elektret minneinnretning
US7222052B2 (en) * 2004-06-25 2007-05-22 Intel Corporation Temperature adaptive ferro-electric memory access parameters
NO20042771D0 (no) 2004-06-30 2004-06-30 Thin Film Electronics Asa Optimering av driftstemperatur i et ferroelektrisk eller elektret minne
US7215565B2 (en) * 2005-01-04 2007-05-08 Thin Film Electronics Asa Method for operating a passive matrix-addressable ferroelectric or electret memory device
US7164289B1 (en) * 2005-01-21 2007-01-16 Altera Corporation Real time feedback compensation of programmable logic memory
JP4511377B2 (ja) * 2005-01-28 2010-07-28 パナソニック株式会社 強誘電体記憶装置
JP4143094B2 (ja) * 2006-03-07 2008-09-03 株式会社東芝 強誘電体記憶装置
US7405964B2 (en) * 2006-07-27 2008-07-29 Qimonda North America Corp. Integrated circuit to identify read disturb condition in memory cell
JP2008071440A (ja) * 2006-09-14 2008-03-27 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置及びその制御方法
US7961493B2 (en) * 2008-06-06 2011-06-14 International Business Machines Corporation Programmable device
CN101814313B (zh) * 2010-04-02 2013-07-03 清华大学 单管单电容型铁电存储器
US9520445B2 (en) 2011-07-12 2016-12-13 Helmholtz-Zentrum Dresden-Rossendorf E. V. Integrated non-volatile memory elements, design and use
DE102012102326A1 (de) * 2012-03-20 2013-09-26 Helmholtz-Zentrum Dresden - Rossendorf E.V. Integrierter nichtflüchtiger Analogspeicher
US9064563B2 (en) * 2013-02-08 2015-06-23 Seagate Technology Llc Optimization of variable resistance memory cells
US9886571B2 (en) 2016-02-16 2018-02-06 Xerox Corporation Security enhancement of customer replaceable unit monitor (CRUM)
US10528099B2 (en) 2016-10-10 2020-01-07 Micron Technology, Inc. Configuration update for a memory device based on a temperature of the memory device
US9977627B1 (en) * 2016-11-09 2018-05-22 Macronix International Co., Ltd. Memory device and memory controlling method
US10978169B2 (en) 2017-03-17 2021-04-13 Xerox Corporation Pad detection through pattern analysis
US10410721B2 (en) * 2017-11-22 2019-09-10 Micron Technology, Inc. Pulsed integrator and memory techniques
JP7106634B2 (ja) * 2018-03-06 2022-07-26 株式会社日立ハイテク イオン濃度測定装置
US10497521B1 (en) 2018-10-29 2019-12-03 Xerox Corporation Roller electric contact

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US60923A (en) * 1867-01-01 Frederick h
US24837A (en) * 1859-07-19 1859-07-19 Fastening fob
JPH0677434A (ja) * 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
JP3355595B2 (ja) * 1996-03-25 2002-12-09 シャープ株式会社 不揮発性半導体記憶装置
JP3822286B2 (ja) * 1996-09-10 2006-09-13 松下電器産業株式会社 半導体メモリ装置
US6157563A (en) * 1997-06-27 2000-12-05 Matsushita Electronics Corporation Ferroelectric memory system and method of driving the same
US6392916B1 (en) * 1999-10-01 2002-05-21 Samsung Electronics Co., Ltd. Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
JP3768055B2 (ja) * 2000-01-21 2006-04-19 シャープ株式会社 強誘電体型記憶装置
JP2001351373A (ja) * 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd 半導体記憶装置およびそれを用いた半導体集積装置
NO312698B1 (no) 2000-07-07 2002-06-17 Thin Film Electronics Asa Fremgangsmåte til å utföre skrive- og leseoperasjoner i en passiv matriseminne og apparat for å utföre fremgangsmåten
NO312699B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Adressering av minnematrise
JP2002184170A (ja) * 2000-12-12 2002-06-28 Sony Corp 強誘電体型不揮発性半導体メモリ、及び、印加電圧パルス幅制御回路
JP2002313076A (ja) * 2001-04-17 2002-10-25 Matsushita Electric Ind Co Ltd 強誘電体メモリデバイス
NO317905B1 (no) * 2002-09-11 2004-12-27 Thin Film Electronics Asa Fremgangsmate for a operere ferroelektrisk eller elektret minneinnretning og en innretning av denne art

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020057004275 - 670340
1020057004275 - 670348

Also Published As

Publication number Publication date
DE60314531D1 (de) 2007-08-02
US20050073869A1 (en) 2005-04-07
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AU2003267867A1 (en) 2004-04-30
JP4708026B2 (ja) 2011-06-22
NO20024335D0 (no) 2002-09-11

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