KR100684481B1 - 전계 발광 표시 디바이스 및 전자 디바이스 - Google Patents

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Abstract

전계 발광(electroluminescence) 표시 디바이스는 기판 상에 형성된 복수의 전계 발광 소자들 및 구동 회로를 갖는다. 구동 회로의 적어도 일부는 표시 디바이스의 크기가 줄어들 수 있도록 기판의 표시부에 배치된다.
전계 발광 표시 디바이스, 전계 발광 소자, 구동 회로, 액티브 매트릭스형 표시 디바이스, 분주파 회로, 화소부

Description

전계 발광 표시 디바이스 및 전자 디바이스{EL display device and electronic device}
도 1은 전계 발광(EL; electroluminescence) 표시 디바이스의 단면 구조를 도시한 도면.
도 2a 내지 도 2e는 EL 표시 디바이스의 제조 공정을 도시한 도면들.
도 3a 내지 도 3d는 EL 표시 디바이스의 제조 공정을 도시한 도면들.
도 4a 내지 도 4d는 EL 표시 디바이스의 제조 공정을 도시한 도면들.
도 5a 내지 도 5c는 EL 표시 디바이스의 제조 공정을 도시한 도면들.
도 6a 및 도 6b는 EL 표시 디바이스로부터의 광 출력 방향을 설명하는 도면들.
도 7a 및 도 7b는 EL 모듈의 외관을 도시한 도면들.
도 8a 내지 도 8c는 접촉 구조(contact structure)의 제조 공정을 도시한 도면들.
도 9는 EL 표시 디바이스의 화소부 구성을 도시한 도면.
도 10은 EL 표시 디바이스의 단면 구조를 도시한 도면.
도 11a 및 도 11b는 EL 표시 디바이스의 화소부의 상부 구조를 도시한 도면들.
도 12는 EL 표시 디바이스의 화소부의 상부 구조를 도시한 도면.
도 13a 내지 도 13f는 전자 디바이스의 특정한 예들을 도시한 도면들.
*도면의 주요 부분에 대한 부호의 설명*
11 : 기판 12 : 절연막
13 : 소스 영역 14 : 드레인 영역
15a 내지 15d : LDD 영역 16 : 분리 영역
18 : 게이트 절연막 20 : 층간 절연막
201 : 스위칭 TFT 202 :전류 제어 TFT
204 : N-채널 TFT 205 : P-채널 TFT
본 발명은 기판에 설치된 반도체 소자(반도체 박막을 사용하는 소자)로 형성되는 전계 발광(EL; electroluminescence) 표시 디바이스, 및 디스플레이로서 EL 표시 디바이스를 갖는 전자 디바이스(electronic device)에 관한 것이다.
기판상에 TFT를 형성하는 기술들이 최근 크게 진보하고 있으며, 액티브 매트릭스형 표시 디바이스(active matrix type display device)로의 응용들의 개발이 촉진되고 있다. 특히, 폴리실리콘막을 사용하는 TFT는 종래의 비정질 실리콘막(amorous silicon film)을 사용하는 TFT보다 더 높은 전계 효과 이동도(μFE;electric field effect mobility)를 가지므로, 고속 동작이 가능하다. 그 결과, 종래에는 기판 외부의 구동 회로에 의해 통상적으로 수행되는 화소 제어(pixel control)를 화소와 동일한 기판상에 형성된 구동 회로에 의해 수행하는 것이 가능하게 된다.
이 종류의 액티브 매트릭스 표시 디바이스는 이 종류의 액티브 매트릭스 표시 디바이스에 있어서 감소된 제작 비용, 표시 디바이스 소형화(display device miniaturization), 증가된 생산량, 및 더 높은 처리율(throughput)과 같이, 동일 기판상에 다양한 회로들 및 소자들을 포함함으로써 얻어질 수 있는 많은 이점들 때문에 각광을 받고 있다.
동일 기판상에 화소부 및 화소부를 구동하기 위한 구동 회로를 갖는 모놀리식(monolithic) 형의 표시 디바이스에서는 구동 회로가 화소부 주변에 형성되므로, 기판상에 화소부만을 형성하는 것과 비교해, 요구되는 기판 크기는 구동 회로의 크기만큼 더 커진다. 결과적으로, 한 기판에서 절단될 수 있는 표시 디바이스들의 수는 구동 회로의 독점 표면적(exclusive surface area)이 얼마나 작게 이루어질 수 있는가에 따라 변한다.
특히, 화소부가 1인치 이하의 대각선을 갖는 표시 디바이스에서는 매우 작은 기판상에 구동 회로를 장착시키는 것이 필요하여, 구동 회로의 독점 표면적은 기판 크기에 많은 영향을 준다. 그러나, 화소부의 크기에 관계없이, 구동 회로의 기능들은 똑같고, 매우 작은 면적에 동일한 기능들을 갖춘 회로를 형성하기 위해서는 소형화 기술들 및 TFT 특성들을 증가시키는 것과 같은 다양한 요인들이 주요 포인트들이 된다.
본 발명은 상기의 문제점들을 고려하여 이루어졌고, 본 발명의 목적은 액티브 매트릭스형 EL 표시 디바이스를 더 소형화시키고, 제작 비용을 감소시키는 것이다. 또한, 본 발명의 또 다른 목적은 액티브 매트릭스형 EL 표시 디바이스가 디스플레이로 제공되는 전자 디바이스를 더 소형화하고 제작 비용을 감소시키는 것이다.
EL 소자는 액티브 매트릭스형 EL 표시 디바이스에서 각 화소(pixel)에 대해 형성된다. EL 소자는 여기서 음극(cathode), EL층, 및 양극(anode)으로 구성된 발광 소자를 칭한다. EL 소자의 출력광(이후 EL광이라 함)은 기판측으로부터 또는 기판과는 반대측으로부터 출력된다. 이는 도 6a 및 도 6b에 도시되어 있다.
도 6a의 구조에서, EL 소자는 EL 소자의 바닥으로부터 순서대로 ITO(indium tin oxide)로 이루어진 화소 전극(양극), EL층, 및 MgAg 전극(음극)으로 형성된다. 또한, 음극 자체가 얇으므로, 음극 기능을 보호하고 동시에 보충하기 위해 보호 전극 (여기서는 알루미늄 전극)이 형성된다. 이 경우, EL광은 TFT가 형성된 기판측으로부터 출력된다. 그러므로, 전체적인 화소 전극 표면적 중에서, TFT 및 배선이 형성되지 않은 부분은 효율적인 발광 영역(luminescing region)이 된다.
한편, 도 6b의 구조에서 EL 소자는 EL 소자의 바닥으로부터 알루미늄막으로 이루어진 화소 전극(양극), MgAg 전극(음극), EL층, 및 ITO 전극(양극)으로 형성된다. 이 경우, EL광은 화소 전극을 통해 전송되지 않으므로, 모든 광은 기판과는 반대 측(EL 표시 디바이스의 상단면)으로 출력된다. 그러므로, 화소 전극의 전체적인 표면적은 효율적인 발광 영역이 된다.
그래서, 도 6a의 경우에서는 화소 전극 아래에 가능하면 소자들이나 배선들을 거의 형성하지 않는 것이 중요하다. 그러나, 도 6b의 경우에서는 화소 전극 아래 무엇이 형성되고, 어느 것이 완전한 데드(dead) 공간이든지에 관계가 없다.
본 발명의 중요한 점을 명확하게 하기 위해, 본 발명은 도 6b와 유사한 방법으로 빛을 방사하도록 EL 소자가 만들어진 액티브 매트릭스형 EL 표시 디바이스에서 화소 전극 아래에 있는 데드 공간을 효율적으로 사용하는 것을 목적으로 한다. 특별히, 화소부에서 매트릭스 상태로 배열된 각 화소의 화소 전극 아래에는 화소부를 구동하는 구동 회로가 형성된다. 부가하여, 구동 회로 뿐만 아니라 다른 신호 처리 회로들(예를 들면, 분주파 회로(wave divider circuit), 부스터 회로(booster circuit), γ 보정 회로, 메모리, 및 차동 증폭기 회로)도 형성될 수 있다.
다른 말로 하면, 화소부의 주변에 종래 방식으로 형성된 회로들 및 소자들은 화소부내의 데드 공간에 배열되어, 기판 표면적이 효율적으로 사용될 수 있다. 주목할 점은 ESD(electro-static degradation)에 대한 대응 수단으로 사용되는 보호 소자와 같은 소자들이 화소부의 주변에 형성되는 소자들로서 포함된다는 것이다.
더욱이, 본 발명은 액티브 매트릭스형 EL 표시 디바이스에 적용될 수 있을 뿐만 아니라, 동일 기판상에 형성된 구동 회로를 갖고 단일 매트릭스형의 화소부를 갖는 EL 표시 디바이스에도 적용될 수 있다. 즉, 본 발명은 화소부내의 EL광이 기판과는 반대 측에 출력되고, 다른 회로들이나 소자들이 그 기판에 형성되는 EL 표시 디바이스들에 대해 효율적이다.
(실시 형태)
먼저, 본 발명의 액티브 매트릭스형 EL 표시 디바이스의 개략적인 단면 구조가 도 1에 도시되어 있다. 참조 번호(11)은 기판을 나타내고, 참조 번호(12)는 도 1에서 기본이 되는 절연막(이하 베이스 막(base film)이라 칭하여짐)을 나타낸다. 유리 기판, 수정 기판(quartz substrate), 결정화된 유리 기판, 세라믹 기판, 실리콘 기판, 금속 기판, 또는 플라스틱 기판이 기판(11)으로 사용될 수 있다.
또한, 베이스 막(12)은 이동 이온들(mobile ions)을 포함하는 기판이나 전도성을 갖는 기판이 사용되는 경우들에 대하여 특히 효과적이지만, 수정 기판으로 형성될 필요는 없다. 실리콘을 포함하는 절연막이 베이스 막(12)으로 형성된다. 실리콘을 포함하는 절연막은 특별히 본 명세서에서 산화실리콘막, 질화실리콘막, 또는 미리 결정된 비율들로 실리콘, 산소, 및 질소를 포함하는 산화 실리콘 질화막(SiOxNy로 나타내지는, 여기서 x 및 y는 임의의 정수들)과 같은 절연막을 나타냄을 주목한다.
참조 번호(201)는 스위칭 TFT를 나타내고, 참조 번호(202)는 전류 제어 TFT를 나타내고, 이들은 모두 n-채널 TFT로 형성된다. n-채널 TFT의 전계 효과 이동도는 p-채널 TFT의 전계 효과 이동도보다 크므로, 전류가 고속으로 흐를 수 있어, n-채널 TFT에서 많은 양의 전류가 흐르게 만드는 것이 용이하다. 또한, 동일 양의 전류가 흐르더라도, n-채널 TFT는 더 작게 만들어질 수 있다. 그러므로, 화소 전극 아래에 있는 데드 공간(dead space)은 n-채널 TFT가 전류 제어 TFT로 사용될 때 보다 효과적으로 사용될 수 있다.
본 발명에서는 스위칭 TFT 및 전류 제어 TFT를 n-채널 TFTs에 제한할 필요가 없고, 스위칭 TFT, 전류 제어 TFT, 또는 둘 모두에 p-채널 TFTs를 사용하는 것도 가능함을 주목한다.
스위칭 TFT(201)는 소스 영역(13), 드레인 영역(14), LDD 영역들(15a 내지 15d), 분리 영역(16), 및 채널 형성 영역들(17a, 17b)을 포함하는 활성층; 게이트 절연막(18); 게이트 전극들(19a, 19b); 제 1 층간(interlayer) 절연막(20), 소스 배선(wiring)(21); 및 드레인 배선(22)을 갖도록 형성된다. 게이트 절연막(18) 또는 제 1 층간 절연막(20)은 회로나 소자에 의존하여, 기판상의 모든 TFT 중에서 공통적으로 만들어질 수 있고, 또한 다르게 만들어질 수 있음을 주목한다.
도 1a에 도시된 스위칭 TFT(201)는 전기적으로 연결되어 이중 게이트 구조를 형성하는 게이트 전극들(19a, 19b)을 갖는다. 물론, 이중 게이트 구조 뿐만 아니라, 3중 게이트 구조와 같은 다중 게이트 구조(직렬로 연결된 2개 이상의 채널 형성 영역들을 갖는 활성층을 포함하는 구조)도 사용될 수 있음을 주목한다.
다중 게이트 구조는 TFT의 오프(off) 전류값을 낮추는데 매우 효과적이고, 스위칭 TFT의 오프 전류를 충분히 낮춤으로서, 스위칭 TFT의 드레인에 캐패시터(전류 제어 TFT의 게이트 전압을 유지하기 위한 캐패시터)가 형성되지 않은 구조를 사용하는 것이 가능하게 된다. 그 결과, 화소 내의 데드 공간을 보다 효과적으로 사용하는 것이 가능하게 된다.
또한, 스위칭 TFT내의 LDD 영역들(15a 내지 15d)은 게이트 절연막(18)을 통해 게이트 전극들(19a, 19b)과 중첩되지 않도록 형성된다. 이 구조는 오프 전류값을 줄이는데 매우 효과적이다. 더욱이, LDD 영역들(15a 내지 15d)의 길이(폭)는 0.5 ㎛ 내지 3.5 ㎛, 전형적으로 2.0 ㎛ 내지 2.5 ㎛로 설정될 수 있다.
채널 형성 영역들 및 LDD 영역들 사이에 오프셋(offset) 영역(채널 형성 영역들과 같은 구성을 갖는 반도체층으로 구성되고, 게이트 전압이 인가되지 않는 영역)을 형성하는 것은 오프 전류값을 줄이는데 보다 바람직함을 주목한다. 더욱이, 둘 이상의 게이트 전극들을 갖는 다중-게이트 구조가 사용될 때, 채널 형성 영역들 사이에 형성된 분리 영역(16)(소스 영역이나 드레인 영역과 같은 농도로 동일 불순물 소자가 부가된 영역)이 오프 전류값을 낮추는데 효과적이다.
다음에, 전류 제어 TFT(202)는 소스 영역(26), 드레인 영역(27), LDD 영역(28), 및 채널 형성 영역(29)을 포함하는 활성층; 게이트 절연막(18); 게이트 전극(30); 제 1 층간 절연막(20); 소스 배선(31); 및 드레인 배선(32)을 갖도록 형성된다. 게이트 전극(30)은 단일 게이트 구조를 갖지만, 또한 다중 게이트 구조도 사용될 수 있음을 주목한다.
스위칭 TFT(201)의 드레인은 전기적으로 전류 제어 TFT(202)에 연결된다. 특히, 전류 제어 TFT(202)의 게이트 전극(30)은 전기적으로 드레인 배선(또한 접속 배선이라고도 함)(22)을 통해 스위칭 TFT(201)의 드레인 영역(14)에 연결된다. 또한, 소스 배선(31)는 미리 결정된 전압을 공급하도록 전류 공급선에 연결된다.
전류 제어 TFT(202)는 EL 소자(203)로 주입되는 전류량을 제어하기 위한 소자이고, EL 소자의 변형(disterioration)이 고려되면, 너무 많은 전류가 흐르지 않는 것이 바람직하다. 그러므로, 과도한 전류가 전류 제어 TFT(202)에 흐르지 않도록 채널 길이(L)를 설계하는 것이 바람직하다. 전류량은 바람직하게 화소 당 0.5 ㎂ 내지 2 ㎂(보다 바람직하게 1 ㎂ 내지 1.5 ㎂)이다.
상기한 것에 기초하여, 도 9에 도시된 바와 같이, 스위칭 TFT의 채널 길이가 L1(L1 = L1a + L1b)으로서 취해지고, 그 채널폭은 W1이고, 전류 제어 TFT의 채널 길이는 L2로 취해지고, 그 채널폭이 W2이면, W1이 0.1 ㎛ 내지 5 ㎛(전형적으로 0.5 ㎛ 내지 2 ㎛)이고, W2가 0.5 ㎛ 내지 10 ㎛(전형적으로 2 ㎛ 내지 5 ㎛)인 것이 바람직하다. 또한, L1이 0.2 ㎛ 내지 18 ㎛(전형적으로 2 ㎛ 내지 15 ㎛)이고, L2가 1 ㎛ 내지 50 ㎛(전형적으로 10 ㎛ 내지 30 ㎛)가 되는 것이 바람직하다. 본 발명은 상기 수치들에 제한되지 않음을 주목한다.
도 1에 도시된 EL 표시 디바이스는 또한 전류 제어 TFT(202)에서 드레인 영역(27)과 채널 형성 영역(29) 사이에 LDD 영역(28)이 형성되고, LDD 영역(28)이 절연막(18)을 통해 게이트 전극(30)과 중첩되는 영역 및 중첩되지 않는 영역을 모두 갖는 것을 특징으로 한다.
전류 제어 TFT(202)는 EL 소자(203)가 발광하도록 하기 위해 비교적 많은 양의 전류 흐름을 가지므로, 캐리어(carrier) 주입으로 인한 변형에 대해 대응 수단을 갖는 것이 바람직하다. 또한, 흑색이 표시될 때, 전류 제어 TFT(202)는 오프(off) 상태로 설정되지만, 그때 off 전류값이 높으면, 명확한 흑색 표시가 불가능해져, 이는 대비 감소와 같은 문제점을 발생시킨다. 그러므로, 오프 전류값을 억제하는 것이 필요하다.
LDD 영역이 게이트 전극과 중첩되는 구조는 핫 캐리어(hot carrier) 주입으로 인한 변형에 대해 매우 효과적인 것으로 공지되어 있다. 그러나, 전체적인 LDD 영역이 게이트 전극과 중첩되게 만들어지면, 오프 전류값은 상승되므로, 본 발명의 출원인은 게이트 전극과 중첩되지 않는 LDD 영역이 직렬로 형성되는 새로운 구조를 상기 구조에 부가함으로써 핫 캐리어 및 오프 전류값 문제점 모두를 해결한다.
게이트 전극과 중첩되는 LDD 영역의 길이는 이때 0.1 ㎛ 내지 3 ㎛(바람직하게 0.3 ㎛ 내지 1.5 ㎛)이다. 이것이 너무 길면, 기생 용량(parasitic capacitance)이 커지고, 너무 짧으면, 핫 캐리어 방지 효과가 약해진다. 또한, 게이트 전극과 중첩되지 않는 LDD 영역의 길이는 1.0 ㎛ 내지 3.5 ㎛(바람직하게 1.5 ㎛ 내지 2.0 ㎛)로 설정된다. 이것이 너무 길면, 충분한 전류가 흐를 수 없게 되고, 너무 짧으면, 오프 전류값 감소 효과가 떨어진다.
기생 용량은 게이트 전극 및 LDD 영역이 중첩되는 영역에서 상기 구조로 형성되므로, 이 영역은 소스 영역(26)과 채널 형성 영역(29) 사이에 형성되지 않는 것이 바람직하다. 캐리어(여기서는 전자) 흐름 방향은 항상 전류 제어 TFT와 동일하므로, 드레인 영역측에만 LDD 영역을 형성하는 것으로 충분하다.
전류 제어 TFT(202)의 구동 전압(소스 영역과 드레인 영역 사이에 인가되는 전압)이 10 V 보다 작거나 같으면, 핫 캐리어 주입은 더 이상 문제점을 거의 일으키지 않으므로, LDD 영역(28)을 생략하는 것이 가능함을 주목한다. 그 경우, 활성층은 소스 영역(26), 드레인 영역(27), 및 채널 형성 영역(29)으로 구성된다.
또한, 전류 흐름의 허용가능한 양을 증가시키는 관점으로부터 볼 때, 전류 제어 TFT에서 활성층(특히, 채널 형성 영역)의 막두께를 두껍게(바람직하게 50 ㎚ 내지 100 ㎚, 바람직하게 60 ㎚ 내지 80 ㎚) 만드는 것이 효과적이다. 반대로, 스위칭 TFT(201)에서 오프 전류값을 더 작게 만드는 관점으로부터 볼 때, 활성층(특히, 채널 형성 영역)의 막두께를 얇게(바람직하게 20 ㎚ 내지 50 ㎚, 바람직하게 25 ㎚ 내지 40 ㎚) 만드는 것이 효과적이다.
상기에는 화소내에 형성된 TFT의 구조가 설명되었다. 구동 회로(엄격히 말하면, 구동 회로의 일부)는 또한 동일 화소내에 동시에 형성됨을 주목한다. 도 1에는 구동 회로를 형성하는 기본 유닛인 CMOS 회로가 도시되었다.
도 1에서, 동작 속도를 가능한 한 적게 떨어트리면서 가능한 한 많은 핫 캐리어 주입을 감소시키는 구조를 갖는 TFT가 CMOS 회로의 n-채널 TFT(204)로 사용된다. 여기서 칭하여지는 구동 회로는 데이터 신호 구동 회로(시프트 레지스터 (shift register), 레벨 시프터(level shifter), 버퍼, 래치(latch), D/A 변환기, 및 샘플링 회로를 포함함) 및 게이트 신호 구동 회로(시프트 레지스터, 레벨 시프터, 및 버퍼를 포함함)를 나타냄을 주목한다. 물론, 다른 신호 처리 회로(예를 들면, 분주파 회로, 부스터 회로, γ보정 회로, 메모리, 및 차동 증폭 회로)를 형성하는 것도 가능하다.
n-채널 TFT(204)의 활성층은 소스 영역(35), 드레인 영역(36), LDD 영역(37), 및 채널 형성 영역(38)을 포함하고, LDD 영역(37)은 게이트 절연막(18)을 통해 게이트 전극(39)과 중첩된다.
드레인 영역측에만 LDD 영역을 형성하는 것은 동작 속도를 낮추지 않는 것을 고려한다. 또한, n-채널 TFT(204)에서 오프 전류값과 관련될 필요는 없지만, 동작 속도에 더 많은 중점을 둘 필요가 있다. 그러므로, LDD 영역(37)이 게이트 전극과 완전히 중첩되어, 저항 성분을 가능한 한 많이 줄이는 것이 바람직하다. 다시 말해서, 모든 오프셋을 제거하는 것이 더 낫다.
핫 캐리어 주입으로 인한 CMOS 회로에서의 p-채널 TFT(205)의 변형은 거의 관련이 없고, 특히 LDD 영역이 형성될 필요가 없다. 그러므로, 활성층은 소스 영역(40), 드레인 영역(41), 및 채널 형성 영역(42)을 포함하고, 게이트 절연막(18) 및 게이트 전극(43)은 상부에 형성된다. 물론, n-채널 TFT(204)에서와 같이, LDD 영역을 형성함으로서 핫 캐리어들에 조치를 취하는 것도 가능하다.
또한, n-채널 TFT(204) 및 p-채널 TFT(205)는 각각 제 1 층간 절연막(20)에 의해 덮히고, 소스 배선들(44, 45)이 형성된다. 부가하여, 둘 모두는 드레인 배선들(46)에 의해 전기적으로 연결된다.
다음에, 참조 번호(47)는 제 1 패시베이션막(passivation film)을 나타내고, 막의 두께는 10 ㎚ 내지 1 ㎛(바람직하게 200 ㎚ 내지 500 ㎚)로 설정된다. 실리콘을 포함하는 절연막(특히, 산화 실리콘 질화막이나 질화실리콘막을 사용하는 것이 바람직함)이 패시베이션막 물질로 사용될 수 있다. 패시베이션막(47)은 알칼리성 금속들 및 습기로부터 형성된 TFT들을 보호하는 역할을 한다. TFT에서 최종적으로 형성되는 EL층은 나트륨과 같은 알칼리성 금속들을 포함한다. 다시 말해서, 제 1 패시베이션막(47)은 이들 알칼리 금속들(이동 이온들)이 TFT로 침투하지 않도록 보호층으로 작용한다.
또한, 참조 번호(48)는 제 2 층간 절연막을 나타내고, 이는 TFT들로 인한 단차(step)의 레벨링(leveling)를 실행하기 위한 평탄화막(planarizing film)으로 동작한다. 유기 수지막(organic resin film)은 제 2 층간 절연막(48)으로서 바람직하고, 폴리이미드(polyimide). 폴리아미드(polyamide), 아크릴(acrylic), 또는 BCB(benzocyclobutene)가 사용될 수 있다. 이들 유기 수지막들은 양호한 레벨면(level surface)을 쉽게 형성하고 낮은 특정 비유전율을 갖는 이점들이 있다. EL층은 균일하지 않은 것에 매우 민감하므로, 제 2 층간 절연막에 의해 TFT 스텝을 거의 흡수하는 것이 바람직하다. 부가하여, 게이트 배선이나 데이터 배선 및 EL 소자의 음극 사이에 형성된 기생 용량을 감소하기 위해 낮은 특정 비유전율의 물질을 두껍게 형성하는 것이 바람직하다. 그러므로, 두께는 바람직하게 0.5 ㎛ 내지 5 ㎛(보다 바람직하게 1.5 ㎛ 내지 2.5 ㎛)이다.
또한, 참조 번호(49)는 투명한 전도막으로 이루어진 화소 전극을 나타낸다. 제 2 층간 절연막(48) 및 제 1 패시베이션막(47)에 컨택트 홀(contact hole)을 개방한 이후에, 화소 전극(49)은 개구부에서 전류 제어 TFT(202)의 드레인 배선(32)에 연결되도록 형성된다. 도 1에 도시된 바와 같이, 화소 전극(49)과 드레인 영역(27)이 직접 연결되지 않으면, EL층의 알칼리성 금속들이 화소 전극을 통해 확산되더라도, 알칼리성 금속들은 화소 전극을 통해 활성층으로 들어가지 않음을 주목한다.
제 3 층간 절연막(50)은 산화실리콘막, 산화 실리콘 질화막, 또는 유기 수지막으로부터 0.3 ㎛ 내지 1 ㎛의 두께로 화소 전극(49)에 형성된다. 개구부는 에칭에 의해 화소 전극(49) 위의 제 3 층간 절연막(50)에서 형성되고, 개구부의 에지는 테이퍼 형상(tapered shape)이 되도록 에칭된다. 테이퍼 각도(taper angle)는 10°내지 60°(바람직하게 30° 내지 50°)로 설정될 수 있다.
음극(51)은 제 3 층간 절연막(50)상에 형성된다. 마그네슘(Mg), 리듐(Li), 또는 칼슘(Ca)과 같은 낮는 일함수 물질을 포함하는 물질이 음극(51)으로 사용된다. 바람직하게, MgAg(Mg::Ag = 10::1의 혼합 비율의 Mg 및 Ag로 이루어진 물질)로 이루어진 전극이 사용된다. 또한, MgAgAl 전극, LiAl 전극, 및 LiFAl 전극이 다른 예들로서 주어질 수 있다.
EL층(52)은 음극(51)상에 형성된다. 음극(51)은 이때 EL층(52)에 의해 완전히 덮이는 상태로 될 필요가 있어, EL층(52)은 음극(51)보다 더 큰 패턴을 갖도록 형성된다. 그렇게 함으로서, 음극(51)과 나중에 형성될 양극 사이에서 단락 회로들(short circuits)이 방지될 수 있다.
또한, 다중 챔버(multi-chamber)형(또한 클러스터 툴형(cluster tool type)이라고도 칭하여지는) 진공 증발 기기를 사용해 대기에 노출시키지 않고 연속하여 음극(51) 및 EL층(52)을 형성하는 것이 바람직하다. 이는 습기에 의해 EL층(52)이 변형되는 것을 방지하기 위한 것이다. 음극(51) 및 EL층(52)을 형성하는 방법에 대해 공지된 기술이 사용될 수 있다.
먼저, 예를 들면, 음극(51)은 제 1 마스크(mask)를 사용해 모든 화소들에 대응하여 형성되고, 다음에는 제 2 마스크를 사용해 적색에 대응하는 화소에 적색 발광 EL층이 형성된다. 녹색 발광 EL층 및 청색 발광 EL층은 제 2 마스크의 시프트를 정확하게 제어하여 순서대로 형성될 수 있다. 제 2 마스크는 RGB에 대응하는 화소들이 스트라이프(stripe) 형태로 줄지어 있을 때 상기와 같이 간단히 시프트될 수 있지만, 소위 델타(delta) 배열 화소 구조를 실현하기 위해, 특수한 제 3 마스크가 녹색 발광 EL층에 사용될 수 있고, 특수한 제 4 마스크가 청색 발광 EL층에 사용될 수 있음을 주목한다.
더욱이, 상기 설명에서는 마스크를 사용하는 증발(evaporation)에 의해 각각의 색으로 발광하는 EL층을 형성하는 예가 도시되지만, 잉크 젯(ink jet) 방법, 스크린 인쇄, 및 이온 도금(ion plating)이 또한 사용될 수 있다. 또한, 리브(rib)가 화소들을 둘러싸도록 EL층의 각각의 색을 분리하여이 형성될 수 있다.
부가하여, 상기 설명에서는 적색, 녹색, 및 청색의 3가지 색을 사용하는 컬러 디스플레이를 실행하는 예가 도시되지만, 단일 색 휘도를 표시하는 EL 표시 디바이스가 만들어진다고 가정하면, 전체적인 표면 상에 적색, 녹색, 또는 청색 중 임의의 색의 EL층 발광이 형성될 수 있다. 물론, 흑백 디스플레이 EL 표시 디바이스를 만들도록 백색 발광 EL층을 형성하는 것도 가능하다.
단일층 구조나 적층 구조는 EL층(51)에 대하여 사용될 수 있지만, 이것이 양호한 발광 효율성을 갖기 때문에, 적층 구조를 사용하는 것이 바람직하다. 일반적으로, 화소 전극상에는 홀 주입층(hole injecting layer), 홀 전달층, 발광층, 및 전자 전달층이 차례로 형성되지만, 홀 전달층, 발광층, 및 전자 전달층을 갖는 구조나, 홀 주입층, 홀 전달층, 발광층, 전자 전달층, 및 전자 주입층을 갖는 구조가 사용될 수 있다. 본 발명에 의해 임의의 공지된 구조가 사용될 수 있고, EL층에 대해 형광 색소(fluorescent pigment)의 도핑이 또한 수행될 수 있다.
다음의 미국 특허들 및 공개된 일본 특허 출원들에서 설명되는 물질들은 예를 들면, 유기 EL 물질로 사용될 수 있다: 미국 특허 4,356,429; 미국 특허 4,539,507; 미국 특허 4,720,432; 미국 특허 4,769,292; 미국 특허 4,885,211; 미국 특허 4,950,950; 미국 특허 5,059,861; 미국 특허 5,047,687; 미국 특허 5,073,446; 미국 특허 5,059,862; 미국 특허 5,061,617; 미국 특허 5,151,629; 미국 특허 5,294,869; 미국 특허 5,294,870; 일본 특허 출원 공개 평 10-189525; 일본 특허 출원 공개 평 8-241048; 및 일본 특허 출원 공개 평 8-78159.
특별히, 다음의 일반적인 공식에 의해 나타내지는 것과 같은 물질은 홀 주입층으로 사용될 수 있다.
Figure 112000013179780-pat00001
여기서, Q는 N 또는 C-R (탄소 고리)이고; M은 금속, 산화금속 화합물, 또는 할로겐 금속 화합물(halogen compound)이고; R은 수소, 알킬(alkyl), 애럴킬(aralkyl), 알릴(allyl), 또는 알칼릴(alkalyl)이고; 또한 T1 및 T2는 수소, 알킬, 또는 할로겐과 같은 치환군들(substituents)을 포함하는 불포화 6 멤버 고리들이다.
또한, 홀 운송층(hole transporting layer)으로 동작하는 유기 물질로는 방향성 3차 아민(aromatic tertiary amine)이 사용될 수 있고, 이는 바람직하게 다음의 일반적인 공식으로 나타내지는 테트라-알릴-디아민(tetra-allyl-diamine)을 포함한다.
Figure 112000013179780-pat00002
여기서, Are는 알릴렌(allylene) 그룹이고, n은 1부터 4까지의 정수이고, AR, R7, R8, 및 R9은 각각 선택된 알릴 그룹이다.
부가하여, 금속 옥시노이드(oxynoid) 화합물은 EL층, 전자 운송층, 또는 전자 주입층을 위한 유기 물질로 사용될 수 있다. 아래의 일반적인 공식으로 표현되는 것과 같은 물질이 금속 옥시노이드 화합물로 사용될 수 있다.
Figure 112000013179780-pat00003
여기서, R2 내지 R7은 대치될 수 있고, 아래의 금속 옥시노이드 화합물이 또한 사용될 수 있다.
Figure 112000013179780-pat00004
여기서, R2 내지 R7은 상기에 언급된 바와 같이 정의되고; L1 내지 L5는 1 내지 12개 탄소 원자들을 포함하는 탄수화물 그룹들이고; L1 및 L2, 또는 L2 내지 L3는 벤조 고리(benzo-ring)들을 형성할 수 있다. 또한, 아래의 금속 옥시노이드 화합물이 또한 사용될 수 있다.
Figure 112000013179780-pat00005
여기서, R2 내지 R6는 대치될 수 있다. 그래서, 유기 리간드들(organic ligands)을 갖는 배위 화합물들(coordination compounds)이 유기 EL 소자 물질들로 포함된다. 상기는 단순히 본 발명의 EL 물질로 사용될 수 있는 유기 EL 물질들의 일부 예들이고, EL 물질을 이에 제한할 필요가 절대 없음을 주목한다.
또한, 폴리머(polymer) 물질이 EL 물질로 사용될 수 있다. 다음과 같은 폴리머들이 전형적인 폴리머 물질들로 주어질 수 있다: 폴리파라페닐렌 비닐렌들 (polyparaphenylene vinylenes; PPVs); 및 폴리플루오렌들(polyfluorenes). 컬러화(colorization)에서는 예를 들어, 적색 발광 물질로 사이아노-폴리페닐렌 비닐렌(cyano-polyphenylene vinylene); 녹색 발광 물질로 폴리페닐렌 비닐렌(polyphenylene vinylene); 및 청색 발광 물질로 폴리페닐렌 비닐렌 또는 폴리알킬페닐렌(polyalkylphenylene)을 사용하는 것이 바람직하다.
EL 표시 디바이스들은 대략 네 종류들의 컬러 디스플레이 방법들로 나누어진다. 즉 R(red), G(green), 및 B(blue)에 대응하는 3종류들의 EL 소자들을 형성하는 방법; 백색 발광 EL 소자들과 컬러 필터들을 조합시키는 방법; 청색 또는 청록색 발광 EL 소자들 및 형광 물질(형광 컬러 변화층; CCM)을 조합시키는 방법; 및 음극(반대 전극)으로 투명 전극을 사용하고 R, G, 및 B에 대응하는 EL 소자들을 중첩시키는 방법으로 나뉘어진다.
도 1의 구조는 R, G, 및 B에 대응하는 3종류의 EL 소자들을 형성하는 방법이 사용된 경우의 예이다. 비록 도 1에는 단 하나의 화소가 도시되지만, 동일한 구조를 갖는 화소들이 각각 적색, 녹색, 및 청색에 대응하여 형성되고, 이와 같이 컬러 디스플레이가 수행될 수 있음을 주목한다. 그러나, 휘도 방법에 관련되지 않고 본 발명을 실행하는 것이 가능하고, 상기 네가지 방법들 모두가 본 발명에서 사용될 수 있다.
이와 같이 EL층(52)을 통해 형성된 이후에, 투명 전도막(산화 전도막)으로 구성된 양극(53)이 EL 소자(52)에 형성된다. 막의 두께는 80 ㎚ 내지 300 ㎚(바람직하게 100 ㎚ 내지 200 ㎚)로 설정된다. EL층에서 방사되는 빛은 본 발명의 경우 도 1의 상단 방향(기판과 반대 방향)으로 출력되므로, 양극(53)은 EL층(52)으로부터 방사된 빛에 대해 투명하여야 한다.
음극(51)(음극(51) 뿐만 아니라 화소 전극(49)을 포함하는 음극), EL층(32), 및 양극(53)으로 구성된 발광 소자는 이 명세서를 통해 EL 소자라 칭하여짐을 주목한다. EL 소자는 도 1에서 참조 번호(203)로 나타내진다.
참조 번호(54)는 제 2 패시베이션막을 나타내고, 그것의 막 두께는 10 ㎚ 내지 1 ㎛(바람직하게 200 ㎚ 내지 500 ㎚)로 설정될 수 있다. 제 2 패시베이션막(54)을 형성하는 목적은 주로 습기로부터 EL층(52)을 보호하는 것이지만, 제 2 패시베이션막(54)이 열 방사 효과(heat radiation effect)를 갖도록 만들어진 경우 또한 효과적이다. EL층은 상기에 언급된 바와 같이 열에 대해 약하므로, 가능한 한 낮은 온도로(바람직하게 실온부터 120℃까지의 범위내에서) 막의 피착을 실행하는 것이 가능하다. 그러므로, 플라즈마(plasma) CVD, 스퍼터링(sputtering), 진공 증발(vaccum evaporation), 이온 도금(ion plating), 및 용액 도포(solution application)(스핀 코팅(spin coating))이 바람직한 막 피착 방법(film deposition method)이라 말할 수 있다.
그래서, 도 1에 도시된 바와 같은 구조를 갖는 화소부가 완료된다. 본 발명의 화소부에서, n-채널 TFT(204) 및 p-채널 TFT(205)로 구성된 CMOS 회로는 화소 전극(49) 아래에 형성되고, 이 CMOS 회로를 기본 유닛으로 다양한 소자들, 구동 회로들, 및 신호 처리부가 형성된다. 도 1은 한 CMOS 회로가 한 화소내에 형성됨을 의미하지 않고, 구동 회로와 같이, 화소부의 주변에 종래 방식으로 형성된 회로들이 화소부내에 형성되는 것을 의미함을 주목한다.
화소부의 주변에 종래 방식으로 형성된 소자들, 구동 회로들, 및 신호 처리부는 각 화소에서 화소 전극 아래에 형성되는 TFT들을 사용하여 형성된다. 전체적으로, 이들은 화소부 내측에(화소부의 안쪽에) 형성된다.
본 발명의 주요점은 기판 반대쪽에서 빛을 출력하는 EL 표시 디바이스에서 화소부의 주변에 종래 방식으로 형성된 회로들이나 소자들을 화소부내의 데드 공간에(화소 전극 아래에) 배열함으로써 기판 표면적을 효과적으로 사용임을 주목한다. 그러므로, 본 발명은 도 1의 TFT 구조에 제한되지 않는다.
실시예 1
본 발명의 바람직한 실시예들은 도 2a 내지 도 5c를 사용해 설명된다. 여기서는 도 1에 도시된 화소부를 제작하는 방법이 설명된다. CMOS 회로는 설명을 간략화하기 위해 구동 회로에 대한 기본 유닛으로 도면들에 도시됨을 주목한다.
먼저, 도 2a에 도시된 바와 같이, 베이스 막(도면에서는 도시되지 않은)이 형성된 기판(501)이 준비된다. 실시예 1의 결정화된 유리에는 100 ㎚ 두께의 실리콘 질화 산화막과 200 ㎚ 두께의 실리콘 질화 산화막이 적층되어 베이스 막으로 사용된다. 이때, 결정화된 유리 기판과 접촉하는 막의 질소 농도를 10 wt% 내지 25 wt%로 설정하는 것이 적절하다. 물론, 소자들은 또한 베이스 막을 형성하지 않고 수정 기판의 상단에 직접 형성될 수 있다.
다음에는, 45 ㎚두께의 비정질 실리콘막(502)이 공지된 막 피착 방법에 의해 기판(501)상에 형성된다. 이를 비정질 실리콘막(amorphous silicon film)에 제한할 필요는 없고, (미정질(microcrystalline) 반도체막을 포함하는) 비정질 구조를 갖는 반도체막이면, 다른 막도 사용될 수 있음을 주목한다. 부가하여, 비정질 실리콘 게르마늄막과 같은 비정질 구조를 포함하는 화합물 반도체막이 또한 사용될 수 있다.
본 발명의 양수인에 의한 일본 특허 출원 공개 평 10-247735는 도 2c를 통해 여기서부터의 처리를 전체적으로 설명한다. 상기 특허 출원에서, Ni와 같은 소자를 촉매로서 사용하여 반도체막을 결정화하는 방법과 관련된 기술이 개시된다.
먼저, 개구부들(503a, 503b)을 갖는 보호막(504)이 형성된다. 실시예 1에서는 150 ㎚ 두께의 산화실리콘막이 사용된다. 이어서, 보호막(504)상에는 스핀 코팅에 의해 니켈(Ni)을 포함하는 층(505)(Ni 포함층)이 형성된다. 상기 특허 출원은 Ni 함유층의 형성에 대해 참고될 수 있다.
다음에는 도 2b에 도시된 바와 같이, 비정질 실리콘막(502)이 불활성 대기에서 570℃로 14 시간 동안 열처리함으로서 결정화된다. 결정화는 대략 Ni과 접촉하는 영역들(이후 Ni 부가 영역들이라 칭하여지는)(506a, 506b)을 원점들로 기판에 병렬로 진행되어, 막대 형상의 결정들이 함께 나열되는 결정 구조를 갖는 폴리실리콘막(507)을 형성한다.
이어서, 주기율 표 그룹 15에 있는 원소(바람직하게 인)는 도 2c에 도시된 바와 같이 마스크로서 원래의 위치에 남아 있는 보호막(505)으로 Ni 부가 영역들(506a, 506b)에 부가된다. 이와 같이, 고농도 인이 부가된 영역들(이하 인 부가 영역들이라 함)(508a, 508b)이 형성된다.
다음에는 도 2c에 도시된 바와 같이, 불활성 대기에서 600℃로 12 시간 동안 열처리가 가해진다. 열처리로 인해 폴리실리콘막(507)에 존재하는 Ni이 이동되고, 최종적으로 화살표로 도시된 바와 같이 인 부가 영역들(508a, 508b)에 거의 완전히 포착된다. 이는 인에 의한 금속 원소(실시예 1에서는 Ni)의 게터링 효과 (gettering effect)의 현상인 것으로 고려될 수 있다.
이 처리에 의해 폴리실리콘막(509)에 남아있는 Ni의 농도는 SIMS(secondary ion mass spectroscopy)에 의해 측정된 바와 같이 적어도 2 x 1017 atoms/cm3로 줄어든다. Ni은 반도체의 수명을 단축시키는 것으로, TFT의 특성에 해로운 영향을 주지는 않는다. 또한, 이 농도는 거의 기존의 SIMS에 의해 측정가능성의 한계치이므로, 더 낮은 실제 농도(2 x 1017 atoms/cm3 이하)가 있을 것으로 기대된다.
그래서, 촉매를 사용해 결정화되고, 촉매가 TFT에 손상을 일으키지 않는 레벨로 줄어든 폴리실리콘막(509)이 구해진다. 폴리실리콘막(509)을 사용하는 활성층들(510 내지 513)은 이후 패턴화에 의해 형성된다. 추후의 패턴화 동안 마스크 정렬을 수행하는 마커(marker)는 이때 상기의 폴리실리콘막을 사용해 형성될 수 있음을 주목한다(도 2d를 참고).
50 ㎚ 두께의 실리콘 질화 산화막은 도 2e에 도시된 바와 같이 플라즈마 CVD에 의해 형성되고, 또한 산화 대기에서 950℃로 1 시간 동안 열처리에 의해 열적 산화 단계가 실행된다. 산화 환경은 산소 대기 또는 할로겐 원소가 부가된 산소 대기가 될 수 있음을 주목한다.
산화(oxidation)는 상기 열적 산화 단계에 의해 상기 실리콘 질화 산화막과 활성층들의 인터페이스에서 진행되고, 대략 15 ㎚ 두께의 폴리실리콘막이 산화되어, 대략 30 ㎚ 두께의 산화실리콘막을 형성한다. 다시 말해서, 30 ㎚ 두께의 산화실리콘막과 50 ㎚ 두께의 실리콘 질화 산화막의 적층으로부터 80 ㎚ 두께의 게이트 절연막(514)이 형성된다.
다음에는 도 3a에 도시된 바와 같이 레지스트 마스크(resist mask)(515)가 형성되고, p형 전도성을 제공하는 불순물 소자(이하 p형 불순물 소자라 함)가 게이트 절연막(514)을 통해 부가된다. 주기율표의 그룹 13에 있는 원소, 전형적으로 붕소(boron)나 갈륨이 p형 불순물 소자로 사용될 수 있다. 이 처리(채널 도핑 처리라 칭하여지는)는 TFT의 한계 전압을 제어하기 위한 처리이다.
실시예 1에서는 붕소가 질량 분리 없이 B2H6(diborane)의 플라즈마 여기 이온 도핑에 의해 부가됨을 주목한다. 질량 분리를 수행하는 이온 주입이 또한 사용될 수 있다. 1 x 1015 atoms/cm3 내지 1 x 1018 atoms/cm3(전형적으로 5 x 1016 atoms/cm3 내지 5 x 1017 atoms/cm3)의 농도로 붕소를 포함하는 불순물 영역들(516 내지 518)은 이 처리에 의해 실행된다.
다음에는 도 3b에 도시된 바와 같이, 레지스트 마스크들(519a, 519b)이 형성되고, n형 전도율을 제공하는 불순물 소자(이후 n형 불순물 소자라 칭하여지는)가 게이트 절연막(514)을 통해 부가된다. 주기율표 그룹 15에 있는 원소, 전형적으로 인이나 비소가 n형 불순물 소자로 사용될 수 있다. 실시예 1에서는 인이 질량 분리 없이 PH3(phosphine)의 플라즈마 여기 플라즈마 도핑에 의해 1 x 1018 atoms/cm3의 농도로 부가됨을 주목한다. 질량 분리를 실행하는 이온 주입이 또한 사용될 수 있다.
선량(dosage)은 n형 불순물 소자가 상기와 같이 형성된 n형 불순물 영역들(520, 521)에 2 x 1016 atoms/cm3 내지 5 x 1019 atoms/cm3(전형적으로 5 x 1017 atoms/cm3 내지 5 x 1018 atoms/cm3)의 농도로 포함되도록 조정된다.
이어서, 도 3c에 도시된 바와 같이, 부가된 n형 불순물 소자들 및 p형 불순물 소자들을 활성화하는 처리가 실행된다. 활성화 수단에 제한들을 둘 필요는 없지만, 게이트 절연막(514)이 형성되어 있기 때문에 용광로 어닐링(furnace annealing) 처리가 바람직하다. 또한, 도 3a의 처리에서 채널 형성 영역이 될 부분의 게이트 절연막과 활성층들의 인터페이스에 손상이 주어질 확률이 있으므로, 가능한한 높은 온도로 열처리를 수행하는 것이 바람직하다.
실시예 1에서는 열에 대해 높은 저항을 갖는 결정화된 유리가 사용되므로, 활성화 처리는 800℃로 1 시간 동안 용광로 어닐링에 의해 실행된다. 열적 산화(thermal oxidation)는 처리 환경을 산화 대기로 만듬으로서 수행될 수 있고, 열처리는 비활성 대기(inert atomosphere)를 사용하여 수행될 수 있음을 주목한다.
n형 불순물 영역들(520, 521)의 엣지 부분들, 즉 n형 불순물 소자가 부가되지 않은 n형 불순물 영역들(520, 521)(도 3a의 처리에 의해 형성된 p형 불순물 영역)의 주변에 있는 영역과의 경계(접합 부분)는 상기 처리에 의해 정의된다. 이는 TFT가 추후 완료될 때 그 지점에 LDD 영역과 채널 형성 영역 사이의 매우 양호한 접합부(junction portion)가 형성될 수 있음을 의미한다.
다음에는 200 ㎚ 내지 400 ㎚ 두께의 전도막이 형성되고 패턴화되어 게이트 전극들(522 내지 525)을 형성한다. 단일층 전극막이 게이트 전극으로 형성될 수 있지만, 필요한 경우, 2 또는 3개층의 적층막(lamination film)을 사용하는 것이 바람직함을 주목한다. 공지된 전도막은 게이트 전극 물질로 사용될 수 있다(도 3d를 참고).
특별히, 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 전도 실리콘(Si)으로 구성된 그룹 중에서 선택된 원소의 막; 또는 상기 원소들의 질화 화합물의 막(전형적으로 질화탄탈막, 질화텅스텐막, 또는 질화티탄막); 상기 원소들의 조합의 합금막(전형적으로 Mo-W 합금이나 Mo-Ta 합금); 또는 상기 원소들의 규화물막(전형적으로 규화텅스텐막이나 질화티탄막)이 사용될 수 있다. 물론, 단일층의 막이나 적층막이 사용될 수 있다.
실시예 1에서는 50 ㎚ 두께의 질화텅스텐(WN)막과 350 ㎚ 두께의 텅스텐(W)막으로 이루어진 적층막이 사용된다. 이 막은 스퍼터링(sputtering)에 의해 형성될 수 있다. 더욱이, Xe 또는 Ne와 같은 비활성 기체가 스퍼터링 가스(sputtering gas)로 부가되면, 압력으로 인한 막 박리(film peeling)가 방지될 수 있다.
게이트 전극들(523, 525)은 이때 그들 사이에 삽입된 게이트 절연막(514)으로 각각 n형 불순물 영역들(520, 521)의 부분들을 중첩시키도록 형성된다. 중첩부들은 추후 게이트 전극과 중첩되는 LDD 영역들이 된다. 단면에서 2개의 게이트 전극들(524)이 보여질 수 있지만, 실제로는 전기적으로 연결됨을 주목한다.
다음에, n형 불순물 소자(실시예 1에서는 인이 사용된다)는 도 4a에 도시된 바와 같이, 마스크로 게이트 전극들(522 내지 525)과 자체 정렬되는 방식으로 부가된다. 부가 처리는 인이 불순물 영역들(520, 521)의 1/10 내지 1/2(전형적으로 1/4 내지 1/3)인 농도로 형성된 불순물 영역들(526 내지 532)에 부가되도록 조정된다. 특별히, 1 x 1016 atoms/cm3 내지 5 x 1018 atoms/cm3(전형적으로 3 x 1017 atoms/cm3 내지 3 x 1018 atoms/cm3)의 농도가 바람직하다.
다음에는 도 4b에 도시된 바와 같이, 게이트 전극들을 덮는 형상으로 레지스트 마스크들(533a 내지 533d)이 형성되고, n형 불순물 소자(실시예 1에서는 인이 사용된다)가 부가되어 높은 농도의 인을 포함하는 불순물 영역들(534 내지 540)을 형성한다. 여기서는 또한 수소화인(PH3)을 사용하는 이온 도핑이 수행되고, 이들 영역들의 인 농도는 1 x 1020 atoms/cm3 내지 1 x 1021 atoms/cm3 (전형적으로 2 x 1020 atoms/cm3 내지 5 x 1020 atoms/cm3)가 되도록 조정된다.
n-채널 TFT의 소스 영역이나 드레인 영역은 이 처리에 의해 형성되고, 스위칭 TFT에서는 도 4a의 처리에 의해 형성된 n형 불순물 영역들(529 내지 531)의 일부가 남는다. 이들 나머지 영역들은 도 1에서 스위칭 TFT의 LDD 영역들(15a 내지 15d)에 대응한다.
다음에는, 도 4c에 도시된 바와 같이, 레지스트 마스크들(533a 내지 533d)가 제거되고, 새로운 레지스트 마스크(541)가 형성된다. 이어서, p형 불순물 소자(실시예 1에서는 붕소가 사용된다)가 부가되어, 높은 농도의 붕소를 포함하는 불순물 영역들(542, 543)을 형성한다. 여기서, 붕소는 B2H6를 사용하는 이온 도핑에 의해 3 x 1020 atoms/cm3 내지 3 x 1021 atoms/cm3 (전형적으로 5 x 1020 atoms/cm3 내지 1 x 1021 atoms/cm3)의 농도로 부가된다.
인은 1 x 1016 atoms/cm3 내지 5 x 1018 atoms/cm3의 농도로 불순물 영역들(542, 543)에 이미 부가되었지만, 여기서는 붕소가 인의 농도의 적어도 3배인 농도로 부가됨을 주목한다. 그러므로, 이미 형성된 n형 불순물 영역들은 완전히 p형으로 반전되어, p형 불순물 영역들로 기능한다.
다음에는, 레지스트 마스크(541)를 제거한 이후, 도 4d에 도시된 바와 같이, 제 1 층간 절연막(544)이 형성된다. 실리콘을 포함하는 단일층의 절연막이 제 1 층간 절연막으로 사용되지만, 동일한 것의 적층막도 또한 사용될 수 있다. 또한, 400 ㎚ 및 1.5 ㎛ 사이의 막 두께가 적절하다. 실시예 1에서는 200 ㎚ 두께의 질화실리콘 위에 800 ㎚ 두께의 산화실리콘막이 적층된 구조가 사용된다.
그들의 각각의 농도들로 부가된 p형 불순물 소자들 및 n형 불순물 소자들은 이후에 활성화된다. 활성화 수단으로는 용광로 어닐링이 바람직하다. 실시예 1에서, 열처리는 비활성 대기에서 550℃로 4 시간 동안 전자 용광로를 사용하여 수행된다.
부가하여, 열처리는 또한 3 내지 100% 수소를 포함하는 대기에서 300℃ 내지 450℃로 1 내지 12 시간 동안 실행되어, 수소 첨가(hydrogenation)를 실행한다. 이 처리는 열적으로 여기된 수소에 의해 반도체막에서 댕글링 결합들(dangling bonds)을 수소 종결하는 것 중 하나이다. 플라즈마 수소 첨가(플라즈마에 의해 여기된 수소를 사용함)가 또한 다른 수소 첨가 수단으로 수행될 수 있다.
수소 첨가 단계는 또한 제 1 층간 절연막(544)을 형성하는 동안 행해질 수 있음을 주목한다. 즉, 수소 처리는 200 ㎚ 두께의 실리콘 질화 산화막을 형성한 이후에 상기와 같이 수행될 수 있고, 이어서 나머지 800 ㎚ 두께의 산화실리콘막이 형성될 수 있다.
다음에는 제 1 층간 절연막(544)에 컨택트 홀이 형성되고, 소스 배선들(545 내지 548) 및 드레인 배선들(549 내지 551)가 형성된다. 실시예 1에서는 스퍼터링에 의해 차례로 형성되는 100 ㎚ 타타늄막, 티탄을 포함하는 300 ㎚ 알루미늄막, 및 150 ㎚ 티탄막의 3개 층 구조를 갖는 적층막이 전극들로 사용된다. 물론, 다른 전도막들이 사용될 수도 있다.
다음에는 제 1 패시베이션막(552)이 50 ㎚ 내지 500 ㎚(전형적으로 200 ㎚ 내지 300 ㎚) 두께로 형성된다. 실시예 1에서는 300 ㎚ 두께의 실리콘 질화 산화막이 제 1 패시베이션막(344)으로 사용된다. 질화실리콘막이 또한 실리콘 질화 산화막을 대신할 수 있다.
이때, 실리콘 질화 산화막을 형성하기 이전에 H2 또는 NH3와 같이, 수소를 포함하는 기체를 사용해 플라즈마 처리를 실행하는 것이 효과적이다. 이 예비 처리에 의해 여기된 수소는 제 1 층간 절연막(544)에 공급되고, 제 1 패시베이션막(552)의 막 품질은 열처리를 수행함으로서 개선된다. 동시에, 제 1 층간 절연막(544)에 부가된 수소는 더 낮은 측으로 확산되고, 활성층들은 효과적으로 수소화될 수 있다.
다음에는 제 2 층간 절연막(553)이 유기 수지 중에서 도 5b에 도시된 바와 같이 형성된다. 폴리이미드(polyimide), 아크릴(acrylic), 및 BCB (benzocyclobutane)와 같은 물질이 유기 수지로 사용될 수 있다. 특별히, 제 2 층간 절연막(553)은 TFT들에 의해 형성된 스텝을 레벨화할 필요가 있으므로, 뛰어난 레벨화 특성을 갖는 아크릴막을 사용하는 것이 바람직하다. 실시예 1에서는 2.5 ㎛ 두께의 아크릴막이 형성된다.
다음에는 드레인 배선(551)에 이르는 접촉홀이 제 2 층간 절연막(553) 및 제 1 패시베이션막(552)에 형성되고, 화소 전극(554)이 형성된다. 실시예 1에서는 200 ㎚ 두께의 알루미늄 합금막 (1 wt% 티탄을 포함하는 알루미늄막)이 화소 전극으로 형성된다.
다음에는 실리콘을 포함하는 500 ㎚ 두께의 절연막(실시예 1에서는 산화실리콘막)이 형성되고, 개구부는 화소 전극(554)에 대응하는 위치에 형성되어, 제 3 층간 절연막(555)을 형성한다. 개구부를 형성할 때 습식 에칭(wet etching)을 사용함으로서, 테이퍼 형상을 갖는 측면벽이 쉽게 만들어질 수 있다. 개구부의 측면벽이 충분히 완만하지 못하면, 스텝으로 인한 EL층의 변형(degradation)은 두드러진 문제점이 된다.
음극 (MgAg 전극)(556) 및 EL층(557)은 진공 증발을 사용하여 대기에 노출되지 않고 연속하여 다음에 형성된다. 음극(556)의 막 두께는 180 ㎚ 내지 300 ㎚(전형적으로 200 ㎚ 내지 250 ㎚)로 설정될 수 있고, EL층(557)의 두께는 80 ㎚ 내지 200 ㎚(전형적으로 100 ㎚ 내지 120 ㎚)로 설정될 수 있다.
이 단계에서는, 먼저 음극들(556)이 차례대로 적색에 대응하는 화소, 녹색에 대응하는 화소, 및 청색에 대응하는 화소로 형성된다. 음극들(556)이 이때 패턴화되면, 대기에 노출되어야 하므로, 다음에 형성되는 EL층이 연속하여 형성될 수 없다. 그러므로, 금속 마스크와 같은 것을 사용해 진공 증발(vacuum evaporation)로 피착할 때 음극들(556)을 물리적으로 패턴화되는 것이 바람직하다.
각각의 컬러들을 방사하는 EL층들(557)은 각 화소로 형성된 음극들(556)을 덮도록 진공 증발에 의해 형성된다. EL층은 용액에 대해 거의 저항을 갖지 않으므로, 각 컬러에 대한 EL층이 포토리소그라피 기술(photolithography technique)을 사용하지 않고 각각 형성되어야 함을 주목한다. 금속 마스크 등은 원하는 화소들을 제외한 영역들을 덮도록 사용되고, EL층은 선택적으로 형성된다.
다른 말로 하면, 마스크는 적색에 대응하는 화소를 제외한 모든 영역들을 덮도록 설정되고, 적색 발광 EL층들 및 음극들은 그 마스크를 사용해 선택적으로 형성된다. 다음에는, 마스크가 녹색에 대응하는 화소를 제외한 모든 영역을 덮도록 설정되고, 녹색 발광 EL층들 및 음극들은 그 마스크를 사용해 선택적으로 형성된다. 다음에는 마스크가 청색에 대응하는 화소들을 제외한 모든 영역들을 덮도록 유사하게 설정되고, 청색 발광 EL 층들 및 음극들은 그 마스크를 사용해 선택적으로 형성된다. 여기서는 사용되는 모든 마스크들이 다르지만, 동일 마스크가 또한 재사용될 수 있음을 주목한다.
실시예 1에 도시된 바와 같이 진공 증발을 사용하여 피착할 때 패턴화를 실행하도록 형성하는 방법이 사용되면, 대기에 노출되지 않고 연속하여 음극들(556) 및 EL층들(557)을 형성하는 것이 가능해져, EL 소자의 방사 효율성이 증가될 수 있다.
공지된 물질이 EL층(557)으로 사용될 수 있음을 주목한다. 구동 전압을 고려할 때, 공지된 물질로 유기 물질을 사용하는 것이 바람직하다. 예를 들면, 홀 주입층, 홀 운송층, 방사층, 및 전자 주입층으로 구성된 4개 층의 구조가 EL층으로 사용될 수 있다. 또한, 실시예 1에서는 한 예로 EL 소자의 음극으로 사용되는 MgAg 전극이 도시되지만, 또 다른 공지된 물질이 사용될 수도 있다.
다음에는 투명 전도막으로 이루어지는 양극(558)이 형성되어, EL층(557)을 덮는다. 실시예 1에서는 110 ㎚ 두께의 ITO(indium tin oxide)막이 형성되고, 패턴화가 수행되어, 양극을 형성한다. 더욱이, 2% 내지 20% 산화아연(ZnO)이 산화인듐이나 산화주석막으로 혼합되는 투명 전도막이 또한 사용될 수 있다.
마지막으로, 질화실리콘막으로 구성된 제 2 패시베이션막(559)이 300 ㎚의 두께로 형성된다. EL층(557)은 제 2 패시베이션막(559)에 의해 습기와 같은 것으로부터 보호된다. 또한, 제 2 패시베이션막(559)은 EL층(557)에 의해 발생된 열을 식히는 역할을 이행한다.
이와 같이 도 5c에 도시된 바와 같은 구조를 갖는 액티브 매트릭스형 EL 표시 디바이스가 완성된다. 실시예 1의 제작 처리는 단지 한 예임을 주목한다. 예를 들어, 실시예 1에서 활성층이 되는 반도체막은 일본 특허 출원 공개 평 10-247735에 기록된 수단에 의해 수행될 수 있지만, 다른 공지된 수단이 또한 사용될 수도 있다. 이 공개 특허의 전체적인 내용은 여기서 참고로 포함된다.
또한, LDD 영역 등의 배열은 단지 한가지 바람직한 실시예를 도시하고, 실시예 1의 이러한 배열로 구조를 제한시킬 필요는 없다. 실시예 1의 구조는 확실성이 증가된다는 점에서 활성층으로 폴리실리콘막을 사용하는 경우 바람직하고, 활성층으로 폴리실리콘을 사용하는 이점들이 전체적으로 사용됨을 주목한다.
실시예 2
실시예 1에 따라 도 5c를 완료한 이후에, 매우 밀폐된 보호막(예를 들면, 엷은 조각으로 된 막이나 자외선 강화 수지막) 또는 세라믹 봉합캔과 같은 하우징 (housing) 물질을 사용해 패키징(packaging)(봉합)을 실행하여 대기에 노출되지 않는 것이 바람직하다. 하우징 물질의 내부를 비활성 환경으로 만들고, 하우징 물질내에 건조제(예를 들면, 산화바륨)을 배치함으로서, EL층의 확실성(reliability; 수명(life))이 증가된다.
또한, 패키징 처리에 의해 밀폐성이 증가된 이후에는 기판상에 형성된 소자나 회로로부터의 출력 단자들과 외부 입력 단자 사이를 연결하는 커넥터(flexible printed circuit, FPC)가 부착되어, 제조품을 완성한다. 수송될 수 있는 상태의 EL 표시 디바이스는 본 명세서에서 EL 모듈이라 칭하여진다.
EL 모듈의 구성은 여기서 도 7a 및 도 7b를 사용해 설명된다. 기판(701)상에는 화소부(702), 게이트 신호측 구동 회로(703), 데이터 신호측 구동 회로(704), 및 신호 처리부(분주파 회로 및 부스터(booster) 회로와 같이, 구동 회로 이외의 회로들의 회로 그룹)(705)이 형성된다. 본 발명에서 화소부의 내부(안쪽)에는 게이트 신호측 구동 회로(703), 데이터 신호측 구동 회로(704), 및 신호 처리부(705)이 형성된다. 또한, 도면들에는 도시되지 않았지만, FPC(706)를 통해 각 구동 회로들 및 신호 처리부으로부터의 다양한 배선들이 외부 장비에 연결된다.
이때, 하우징 물질(707)은 화소부를 둘러싸는 이 때에 형성된다. 하우징 물질(707)은 내부 차원(깊이)이 화소부(702)의 외부 차원(높이) 보다 더 큰 대형 불규칙성을 갖는 형상이거나 시트(sheet) 형상이고, 투명 물질에 의해 형성됨을 주목한다.
또한, 하우징 물질(707)은 도 7b에 도시된 바와 같이 기판(701)과 결합되어 밀폐 공간(709)을 형성하도록 접착제(708)로 기판(701)에 고정된다. 이때, EL 소자는 상기 밀폐 공간에서 완전히 봉합된 상태이고, 외부 대기로부터 완전히 차단된다. 복수의 하우징 물질들(707)이 형성될 수 있음을 주목한다.
유리나 폴리머와 같은 절연물을 하우징 물질(707)로 사용하는 것이 바람직하다. 다음이 예들로 주어질 수 있다: 비정질 유리(붕규산 유리(borosilicate glass)나 수정과 같은); 결정화된 유리; 세라믹 유리; 유기 수지들(아크릴 수지, 스티렌(styrene) 수지, 폴리카보네이트 (polycarbonate) 수지, 에폭시(epoxy) 수지와 같은); 및 실리콘 수지.
접착물(708)로 에폭시 수지 또는 아크릴 수지와 같은 접착제를 사용하는 것이 가능하다. 부가하여, 열적 강화 수지 또는 빛 강화 수지가 또한 접착제로 사용될 수 있다. 가능한 한 많은 산소 및 습기가 전달되지 않는 물질을 사용할 필요가 있음을 주목한다.
부가하여, 하우징 물질(707)과 기판(701) 사이의 공간(709)을 비활성 기체(아르곤, 헬륨, 또는 질소와 같은)로 채우는 것이 바람직하다. 기체에 대한 제한들은 없고, 비활성 액체(액상 탄화불소와 같은, 전형적으로 파라플로오로알칼린 (parafluoroalkaline))를 사용하는 것도 가능하다. 일본 특허 출원 공개 평 8-78519에서 지시된 것과 같은 물질들이 비활성 기체들을 고려하는데 참고될 수 있다.
공간(709)에는 건조제(drying agent)를 형성하는 것이 효과적이다. 일본 특허 출원 공개 평 9-148066에 기록된 것과 같은 물질들이 건조제로 사용될 수 있다. 전형적으로, 산화 바륨이 사용된다.
EL 소자들을 갖는 복수의 고립 화소들이 화소부에 형성되고, 모든 화소들은 공통 전극으로 양극(710)을 갖는다. 양극(710)은 참조 번호(711)로 도시된 영역에서 화소 전극과 같은 물질로 구성된 접속 배선(712)을 통해 입력-출력 배선(713)에 연결된다. 입력-출력 배선(713)은 양극(710)에 미리 결정된 전압을 제공하는 배선이고, 전도성 페이스트(conducting paste)(714)를 통해 FPC(706)에 연결된다.
영역(711)에서 접촉 구조를 실현하기 위한 제작 처리는 여기서 도 8a 내지 도 8c를 사용하여 설명된다.
먼저, 실시예 1의 처리에 따라 도 5a의 상태가 구해진다. 제 1 층간 절연막(544)과 게이트 절연막(514)은 이때 기판의 엣지 부분내의 접촉 부분에서(도 7b에서 참조 번호(711)로 도시된 영역) 제거되고, 입력-출력 배선(713)이 형성된다. 이는 물론 도 5a의 소스 배선 및 드레인 배선과 동시에 형성된다(도 8a를 참고).
다음에는 도 5b에서 제 2 층간 절연막(553)과 제 1 패시베이션막(552)이 에칭되어, 참조 번호(801)로 나타내지는 영역을 제거하고, 개구부(802)가 형성된다. 이어서, 개구부(802)를 덮도록 접속 배선(712)가 형성된다. 접속 배선(712)는 물론 도 5b의 화소 전극(554)과 동시에 형성된다(도 8b를 참고).
EL 소자 형성 처리들(제 3 층간 절연막, 음극, 및 EL층을 형성하는 처리들)는 이 상태로 화소부에서 형성된다. 제 3 층간 절연막과 EL 소자는 이때 도 8a 내지 도 8c에 도시된 영역에서 마스크 등을 사용하여 형성되지 않는다. EL층(557)을 형성한 이후에, 분리 질량을 사용해 양극(558)이 형성된다. 그래서, 양극(558) 및 입력-출력 배선(713)은 접속 배선(712)을 통해 전기적으로 연결된다. 부가하여, 제 2 패시베이션막(559)이 형성되어, 도 8c의 상태를 구한다.
접촉 구조는 이와 같이 도 7b의 참조 번호(711)로 도시된 영역에서 실현된다. 입력-출력 배선(713)은 하우징 물질(707)과 기판(701) 사이의 공간을 통해 FPC(706)에 연결된다(이는 접착제(708)로 채워짐을 주목한다; 즉, 접착제(708)는 입력-출력 배선에서 스텝을 충분히 레벨화시킬 수 있는 두께를 가질 필요가 있다). 접착제(708)가 형성된 부분은 하우징 물질(707)과 기판(701) 사이에 눌리므로, 거기에 소자나 회로가 존재하면, 파괴될 가능성이 있지만, 도 7b에서와 같이 배선만이 통과한다고 가정하면, 문제가 없다.
실시예 2에 도시된 액티브 매트릭스형 EL 표시 디바이스를 제작하는 방법은 실시예 1에 따라 수행될 수 있음을 주목한다.
실시예 3
도 10을 사용해 실시예 3에서 본 발명의 액티브 매트릭스형 EL 표시 디바이스 중 화소부의 단면 구조가 설명된다. 도 10에서, 도 1과 동일한 부분들은 도 1과 동일 심볼들로 칭하여짐을 주목한다.
도 10에서, 참조 번호(1001)는 전류 공급선을 나타내고, 이는 전류 제어 TFT (도면에는 도시되지 않은)의 소스 영역에 연결된다. 또한, 참조 번호(1002)는 데이터 배선을 나타내고, 이는 스위칭 TFT(도면에는 도시되지 않은)의 소스 영역에 연결된다.
전류 공급선(1001) 및 데이터 배선(1002)은 게이트 배선과 평행한 방향으로 배열된 인접 화소들 사이에 존재한다. 그러므로, 다른 화소들로 형성된 구동 회로 TFT(구동 회로의 일부분을 형성하는 TFT)를 서로 연결시키기 위한 배선들은 전류 공급선(1001) 및 데이터 배선(1002)과 교차하여야 한다.
이러한 경우, 실시예 3에 도시된 것과 같은 방법들이 주어질 수 있다. 첫번째는 게이트 전극들(39, 43)과 동시에 제 1 접속 배선(1003)을 형성하고 제 1 접속 배선(1003)이 데이터선과 같은 배선 아래를 통과하도록 만드는 방법이다. 이 방법은 실시예 3에서 전류 공급선(1001)과 CMOS 회로(1000b)를 연결시키는데 사용된다.
또한, 두번째는 전류 공급선(1001) 및/또는 데이터 배선(1002)와 교차하는 제 2 접속 배선(1004)를 형성하는 방법이다. 이 방법은 실시예 3에서 CMOS 회로(1000a)와 CMOS 회로(1000b)를 연결시키는데 사용된다.
이 경우, 제 2 층간 절연막(553)에 접촉홀을 만든 이후에, 도 5b의 처리들에서는 화소 전극이 아니라 제 2 접속 배선(1004)이 형성된다. 다음에는 층간 절연막이 형성되어 제 2 접속 배선(1004)를 덮고, 컨택트 홀은 개방되고, 또한 화소 전극이 형성된다.
전류 공급선(1001)과 데이터 배선(1002)은 실시예 3에서 동일층에 형성되지만, 이들은 또한 분리된 층들에 형성될 수 있음을 주목한다. 즉, 전류 공급선(1001) 또는 데이터 배선(1002)은 도 10의 제 2 접속 배선(1004) 층에 형성될 수 있다. 그러한 예에서, 제 2 접속 배선은 게이트 배선과 동일 층에 형성되어, 전류 공급선 및 데이터 배선 위를 지난다.
이와 같이, 실시예 3은 전류 공급선 및 데이터 배선과 다른 층에 형성된 접속 배선이 사용되고, 전류 공급선 및 데이터 배선이 이에 따라 교차되는 것을 특징으로 한다. 게이트 배선과 동일 배선, 또는 데이터 배선과 화소 전극 사이의 층에 형성된 배선이 실시예 3의 접속 배선로 사용될 수 있다.
실시예 3의 구조는 실시예 1을 참고로 쉽게 제작될 수 있음을 주목한다. 또한, 실시예 2에 도시된 EL 표시 디바이스와 조합되어 실시예 3의 구성을 실시하는 것이 가능하다.
실시예 4
실시예 4에서는 실시예 3의 구성을 사용하여 화소 내부에 구동 회로를 형성하는 경우의 예가 설명된다. 특별히, 화소부의 내부(안쪽)에 시프트 레지스터 (shift register)를 형성하는 예가 도시된다.
도 11a는 화소부 중 한 화소의 확대된 상면도이고, 도 11b는 그 화소의 회로도이다. 스위칭 TFT(201) 및 전류 제어 TFT(202)는 도 1에 대응하는 기호를 갖는다. 참조 번호(1101)는 저장 캐패시터를 나타내고, 이는 한 프레임 주기 동안 전류 제어 TFT(202)의 게이트에 인가된 전압을 저장하는 역할을 이행한다. TFT의 off 전류가 스위칭 TFT(202)에 대한 다중-게이트 구조를 사용하여 가능한 한 많이 줄어든다고 가정하면, 저장 캐패시터(1101)를 생략하는 것이 가능하다.
저장 캐패시터(1101)는 실시예 4에서 전류 제어 TFT(202)의 게이트 전극과 전류 공급선(1102) 사이에 형성된다. 물론, 캐패시터는 또한 전류 제어 TFT(202)의 게이트 전극(게이트 배선을 포함하는)과 전류 제어 TFT의 소스 영역 사이에 형성될 수 있다.
더욱이, 시프트 레지스터의 일부(플립-플롭 회로)는 화소 내부에 도시되고, 하나의 플립-플롭 회로가 다음 세 가지로 형성된다: 인버터(1103), 클럭형 인버터들(1104, 1105). 플립-플롭은 실제 시프트 레지스터에서 직렬로 연결된다.
부가하여, Vg는 게이트 신호이고, Vs는 소스 신호(데이터 신호)이고, Vdd1(전류 공급선(1102))은 EL 소자(203)의 음극에 주어지는 음극 신호이고, Vck는 클럭 신호이고 (Vck 위에 바 (bar)가 있는 것은 반전된 신호 Vck를 의미한다), Vdd2는 클럭형 인버터 프론트측(front side) 신호이고, Vdd3는 클럭형 인버터의 로드측(load side) 신호이다. 실시예 4에서 접지 전위는 Vdd1에 주어짐을 주목한다.
하나의 플립-플롭 회로는 실시예 4에서와 같은 구조로 한 화소로 형성되고, 인접한 화소 내부에 형성된 분리 플립-플롭 회로와 직렬로 연결된다. Vck가 화소 사이에서 교차할 때, 접속 배선들(1106 내지 1115)은 도 10에서 참조 번호(1004)로 나타내지는 접속 배선과 같이 사용될 수 있다.
접속 배선들(1114, 1115)은 데이터 배선 및 전류 공급선과 동시에 형성될 수 있음을 주목한다. 다시 말해서, 이는 교차점이 동일층에 없는 경우 문제가 되지 않고, 하나의 배선이 또 다른 배선과 교차할 때, 작동자는 다른 배선을 형성할 층을 적절하게 설정할 수 있다.
실시예 4의 구성을 실시예 1 내지 실시예 3 중 임의의 것의 구조와 자유롭게 조합하는 것이 가능함을 주목한다.
실시예 5
실시예 5에서는 실시예 4와 다른 액티브 매트릭스형 EL 표시 디바이스 중 한 화소의 구조예가 설명된다. 특별히, 도 11에 도시된 화소 구조에서 게이트 배선의 물질과 다른 물질을 갖는 도 12에서 한 예가 도시된다. 도 12의 구조는 도 11과 거의 똑같으므로, 다른 부분들만이 설명됨을 주목한다.
실시예 5에서, 오프 전류는 스위칭 TFT에 대한 삼중 게이트 구조를 사용하여 10 pA 보다 작거나 같게(바람직하게 1 pA 보다 작거나 같게) 설정된다. 그러므로, 도 11에 도시된 저장 캐패시터(1101)는 생략된다.
도 12에서, 참조 번호(61a 내지 61c)는 실시예 1의 게이트 전극과 유사하게, 질화텅스텐막과 텅스텐막의 적층막으로 형성된 게이트 전극들을 나타낸다. 이들은 도 12에 도시된 바와 같이 독립적인 패턴으로 각각 형성되고, 각각이 전기적으로 연결되는 패턴으로 형성될 수 있지만, 게이트 전극들은 형성시 전기적으로 부동 상태이다.
질화탄탈막과 탄탈막의 적층막 또는 몰리브덴과 텅스텐의 합금막과 같은 다른 전도막들이 또한 게이트 전극들(61a 내지 61c)로 사용될 수 있다. 그러나, 3 ㎛ 보다 작거나 같은(바람직하게 2 ㎛ 보다 작거나 같은) 경제선 폭으로 형성될 수 있는 뛰어난 처리 특성들을 갖는 막을 사용하는 것이 바람직하다. 또한, 절연막으로는 활성층에 확산되거나 들어가는 원소를 포함하지 않는 막을 사용하는 것이 바람직하다.
한편, 게이트 배선(62)로는 게이트 전극(61a 내지 61c) 보다 낮은 저항을 갖는 전도막, 전형적으로 알루미늄을 기본 구성성분으로 갖는 합금이나 구리를 기본 구성성분으로 갖는 합금막이 사용된다. 게이트 배선(62)에는 특별한 정제 처리 특성들이 요구되지 않는다. 또한, 게이트 배선은 활성층과 중첩되지 않으므로, 게이트 배선이 절연막을 통해 쉽게 확산되는 알루미늄이나 구리를 포함하는 경우에도 문제가 되지 않는다.
실시예 5의 구조를 만들 때는 실시예 1에서 도 4d의 단계로 제 1 층간 절연막(544)을 형성하기 이전에 활성화 처리를 실행하는 것이 좋다. 이 경우, 열처리는 노출된 상태로 게이트 전극들(61a 내지 61c)에 부가되지만, 게이트 전극들(61a 내지 61c)은 충분한 불활성 대기에서, 바람직하게 산소 농도가 1 ppm 보다 작거나 같은 대기에서 열처리를 실행함으로서 산화되지 않는다. 즉, 산화로 인해 저항값이 증가되지 않고, 게이트 전극들은 쉽게 제거되지 않는 절연막(산화막)으로 덮히지 않는다.
기본 구성성분으로 알루미늄이나 구리를 갖는 전도막은 활성화 처리를 완료한 이후에 형성되고, 게이트 배선(62)은 패턴화에 의해 형성된다. 이때, 게이트 전극(61a 내지 61c)과 게이트 배선(62) 사이의 접촉 부분들에는 양호한 오옴 접촉 (ohmic contact)이 유지되어, 미리 결정된 게이트 전압을 게이트 전극들(61a 내지 61c)에 인가하는 것이 가능해진다.
실시예 5와 같은 구조에 의해 게이트 배선의 배선 저항을 가능한 한 많이 낮추는 것은 배선 지연을 줄이는데 매우 효과적이다. 실시예 5에서 도 12에 도시된 화소 구조는 본 발명을 제한하는 것이 아니고, 단지 바람직한 예임을 주목한다. 또한, 실시예 5의 구성을 실시예 1 내지 실시예 3의 구성과 자유롭게 조합하는 것이 가능하다.
실시예 6
도 1에 도시된 구조에서 활성층과 기판(11) 사이에 형성된 베이스 막(12)으로 높은 열적 방사 효과를 갖는 물질을 사용하는 것이 바람직하다. 특히, 비교적 많은 양의 전류가 긴 시간에 걸쳐 전류 제어 TFT에 흐르므로, 전류 제어 TFT는 쉽게 가열되고, 자체열로 인한 변형은 문제가 될 수 있다. 이러한 경우, TFT의 열적 변형은 베이스 막이 실시예 6에서와 같은 열적 방사 효과를 갖게 함으로서 제어될 수 있다.
B(붕소), C(탄소), 및 N(질소)으로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함하고 Al(알루미늄), Si(실리콘), 및 P(인)로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 절연막은 열 방사 특성들을 처리하는 광 전송 물질로 주어질 수 있다.
예를 들면, 다음을 사용하는 것이 가능하다: 질화알루미늄 화합물, 전형적으로 질화알루미늄 (AlxNy); 탄화실리콘 화합물, 전형적으로 탄화실리콘 (SixCy); 질화붕소 화합물, 전형적으로 질화붕소 (BxNy); 또는 인화붕소 화합물, 전형적으로 인화붕소 (BxPy). 또한, 산화알루미늄 화합물, 전형적으로 산화알루미늄 (AlxOy)은 뛰어난 빛 투명도 특성을 갖고, 20 Wm-1K-1의 열전도성을 가지므로, 바람직한 물질들 중 하나라 말할 수 있다. x 및 y는 상기 투명 물질에 대한 임의의 정수임을 주목한다.
상기 화학적 화합물은 또한 또 다른 소자와 조합될 수 있다. 예를 들면, AlNxOy로 나타내지고 질소가 산화알루미늄에 부가된 질산화알루미늄을 사용하는 것이 가능하다. 이 물질은 또한 열 방사 효과를 소유할 뿐만 아니라, 습기나 알칼리 금속과 같은 투과물을 방지하는데도 효과적이다. x 및 y는 상기 질산화알루미늄에 대한 임의의 정수임을 주목한다.
더욱이, 일본 특허 출원 공개 소 62-90260에서 설명된 물질도 사용될 수 있다. 즉, Si, Al, N, O, 및 M을 포함하는 절연막이 또한 사용될 수 있다(M은 희귀 원소이고, 바람직하게 Ce(세슘), Yb(이테르뮴), Sm(사마륨), Er(에르븀), Y(이트륨), La(란탄), Gd(가돌리늄), Dy(디스프로슘), 및 Nd(네오디뮴)으로 구성된 그룹으로부터 선택된 원소임을 주목한다). 이들 물질은 열 방사 효과들을 소유할 뿐만 아니라, 습기나 알칼리 금속들과 같은 투과물들을 방지하는데도 효과적이다.
또한, 다이아몬드 박막 또는 비정질 탄소와 같은 탄소막들(특히, 다이아몬드와 가까운 특성을 갖는 것; 유사 다이아몬드 탄소라 칭하여지는)이 또한 사용될 수 있다. 이들은 매우 높은 열전도성들을 갖고, 방사층들로 매우 유효하다. 막 두께가 커지면, 거기에는 브라운 밴딩(brown banding)이 있어 투과율이 감소되므로, 가능한한 얇은 막 두께(바람직하게 5 ㎚ 내지 100 ㎚)를 사용하는 것이 바람직하다.
또한, 상기의 열적 방사 효과를 갖는 물질로 구성된 박막이 홀로 사용될 수 있고, 이러한 박막들과 실리콘을 포함하는 절연막의 적층이 사용될 수 있다.
실시예 6의 구성을 실시예 1 내지 실시예 5의 구성과 자유롭게 조합하는 것이 가능함을 주목한다.
실시예 7
실시예 1에서 EL층으로 유기 EL 물질을 사용하는 것이 바람직하지만, 본 발명은 또한 비유기 EL 물질을 사용해 실시될 수 있다. 그러나, 주어진 비유기 EL 물질들은 매우 높은 구동 적압을 가지므로, 이러한 구동 전압을 견딜 수 있는 전압 저항을 갖는 TFT가 사용되어야 한다.
한편, 더 낮은 구동 전압들을 갖는 비유기 EL 물질들이 미래에 개발된다고 가정하면, 이를 본 발명에 적용하는 것이 가능해진다.
또한, 실시예 7의 구성을 실시예 1 내지 실시예 6의 구성과 자유롭게 조합하는 것이 가능하다.
실시예 8
본 발명을 실시함으로서 형성된 액티브 매트릭스형 EL 표시 디바이스(EL 모듈)는 자체 방사형 디바이스이기 때문에 액정 표시 디바이스와 비교해 밝은 곳에서 뛰어난 가시성을 갖는다. 그러므로, 직접 시각의 EL 디스플레이(EL 모듈을 포함하는 디스플레이를 나타내는)에서 본 발명을 실시하는 것이 가능하다. 다음은 이러한 EL 디스플레이들의 예들로 주어질 수 있다: 개인용 컴퓨터 모니터, 텔레비젼 방송 수신 모니터; 및 광고 디스플레이 모니터.
또한, 상기 EL 디스플레이를 포함하는 디스플레이를 구성요소로 포함하는 모든 전자 디바이스들에서 본 발명을 실시하는 것이 가능하다.
다음은 이러한 전자 디바이스들의 예로 주어질 수 있다: EL 디스플레이; 비디오 카메라; 디지털 카메라; 머리에 설치하는 디스플레이; 자동차 항해 시스템; 개인용 컴퓨터; 휴대용 정보 단자(모바일 컴퓨터(mobile computer), 이동 전화기, 또는 이동 서적); 및 기록 매체를 사용하는 영상 재생 디바이스(특별히, 기록 매체의 재생을 실행하고 컴팩트 디스크(CD), 레이저 디스크(LD), 또는 디지털 비디오 디스크(DVD)와 같이, 영상을 표시할 수 있는 디스플레이가 제공되는 디바이스). 이러한 전자 디바이스의 예는 도 13a 내지 도 13f에 도시된다.
도 13a는 본체(2001), 케이스(2002), 표시부(2003), 및 키보드(2004)를 포함하는 개인용 컴퓨터이다. 본 발명은 표시부(2003)에서 사용될 수 있다.
도 13b는 본체(2101), 표시부(2102), 오디오 입력 부분(2103), 조작 스위치(2104), 배터리(2105), 및 영상 수신 부분(2106)을 포함하는 비디오 카메라이다. 본 발명은 표시부(2102)에서 사용될 수 있다.
도 13c는 본체(2301), 신호 케이블(2302), 머리 고정 밴드(2303), 디스플레이 모니터(2304), 광학 시스템(2305), 및 표시 디바이스(2306)를 포함하는 헤드 장착 EL 디스플레이의 일부(우측)이다. 본 발명은 표시 디바이스(2306)에서 사용될 수 있다.
도 13d는 본체(2401), 기록 매체(CD, LD, 또는 DVD와 같은)(2402), 조작 스위치들(2403), 표시부(a)(2404), 및 표시부(b)(2405)를 포함하고, 기록 매체가 제공된 영상 재생 디바이스(특별히, DVD 재생 디바이스)이다. 표시부(a)는 주로 영상 정보를 표시하는데 사용되고, 영상 부분(b)은 주로 문자 정보를 표시하는데 사용되고, 본 발명은 영상 부분(a) 및 영상 부분(b)에서 사용될 수 있다. 본 발명은 CD 재생 디바이스 및 게임 장비와 같은 다비이스에서 기록 매체가 제공된 영상 재생 디바이스로 사용될 수 있음을 주목한다.
도 13e는 본체(2501), 카메라 부분(2502), 영상 수신 부분(2503), 조작 스위치들(2504), 및 표시부(2505)을 포함하는 모바일 컴퓨터이다. 본 발명은 표시부(2505)에 사용될 수 있다.
도 13f는 케이스(2601), 지지대(2602), 및 표시부(2603)를 포함하는 EL 디스플레이다. 본 발명은 표시부(2603)에 사용될 수 있다. 본 발명의 EL 디스플레이는 화면이 큰 경우들에 특히 유리하고, 광범위의 가시성 때문에 10 인치보다 크거나 같은(특히, 30 인치보다 크거나 같은) 대각선을 갖는 디스플레이에 유리하다.
더욱이, EL 물질의 방사 휘도가 미래에 더 높아지면, 렌즈 등을 사용해 영상 정보를 포함하는 출력광을 확장 및 투사함으로서 전방형 또는 후방형 프로젝터 (projector)에 본 발명을 사용하는 것이 가능해진다.
이와 같이, 본 발명의 응용 범위는 매우 넓으므로, 모든 분야들의 전자 디바이스들에 본 발명을 적용하는 것이 가능하다. 또한, 실시예 8의 전자 디바이스는 또한 실시예 1 내지 실시예 7의 조합 중 임의의 종류의 구성을 사용해 실현될 수 있다.
본 발명을 실시함으로서, 기판의 반대측으로부터 출력되는 빛으로 동작하는 액티브 매트릭스형 EL 표시 디바이스에서 화소부 내측에(화소부과 동일 영역에) 구동 회로 및 다른 신호 처리 회로들을 형성하는 것이 가능해지고, 액티브 매트릭스형 EL 표시 디바이스의 소형화가 이루어진다.
또한, 회로들 및 소자들에 의해 요구되는 성능에 적응되고 기판에 형성되는 TFT에 대해 최적으로 구성된 TFT를 배열함으로서, 신뢰성이 높은 액티브 매트릭스형 EL 표시 디바이스가 실현된다.
이러한 종류의 액티브 매트릭스형 EL 표시 디바이스를 디스플레이로서 설치함으로서, 신뢰성이 높은 소형 전자 디바이스를 제작하는 것이 가능해진다.

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  15. 삭제
  16. 삭제
  17. 적어도 하나의 전계 발광 표시 디바이스를 가지는 전자 디바이스에 있어서,
    상기 표시 디바이스는:
    기판;
    상기 기판상의 상기 표시 디바이스의 각각의 화소들에 제공된 복수의 스위칭 박막 트랜지스터들;
    상기 기판상에 형성된 복수의 전류 제어 박막 트랜지스터들로서, 상기 전류 제어 박막 트랜지스터들 각각은 상기 스위칭 박막 트랜지스터들 각각에 의해 스위칭되는, 상기 복수의 전류 제어 박막 트랜지스터들;
    상기 스위칭 박막 트랜지스터들 및 상기 전류 제어 박막 트랜지스터들 상에 형성된 적어도 하나의 층간 절연막;
    상기 층간 절연막 상에 형성되고 상기 전류 제어 박막 트랜지스터들에 각각 전기적으로 접속된 복수의 화소 전극들;
    각각의 상기 화소 전극들 상에 형성된 전계 발광층; 및
    복수의 CMOS 회로들, 상기 복수의 스위칭 박막 트랜지스터들 및 상기 복수의 전류 제어 박막 트랜지스터들을 포함하는 화소부를 구동하는 구동 회로(driver circuit)를 포함하고;
    상기 복수의 CMOS 회로들은 상기 복수의 화소 전극들 아래에 위치되는, 전자 디바이스.
  18. 제 17 항에 있어서,
    상기 복수의 CMOS 회로들을 접속하는 접속 배선을 더 포함하고,
    상기 접속 배선은 상기 복수의 CMOS 회로들과 동일한 층상에 형성되고,
    상기 구동 회로는 시프트 레지스터 회로인, 전자 디바이스.
  19. 적어도 하나의 전계 발광 표시 디바이스를 가지는 전자 디바이스에 있어서,
    상기 표시 디바이스는:
    기판;
    상기 기판의 화소부에 형성된 복수의 전계 발광 소자들로서, 상기 소자들 각각은 음극, 전계 발광층 및 양극을 포함하는, 상기 복수의 전계 발광 소자들; 및
    상기 기판상에 형성된 상기 화소부를 구동하기 위해 박막 트랜지스터들을 포함하는 구동 회로를 포함하고,
    상기 구동 회로의 박막 트랜지스터들 중 적어도 하나는 상기 기판의 상기 화소부에 배치되는, 전자 디바이스.
  20. 제 19 항에 있어서,
    상기 기판상의 화소부의 각각의 화소들에 제공된 복수의 스위칭 박막 트랜지스터들; 및
    상기 기판상의 각각의 화소들에 제공된 복수의 전류 제어 박막 트랜지스터들을 더 포함하고, 상기 전류 제어 박막 트랜지스터들 각각은 상기 스위칭 박막 트랜지스터들 각각에 의해 스위칭되는, 전자 디바이스.
  21. 제 19 항에 있어서,
    상기 구동 회로는 데이터 신호 구동 회로 또는 게이트 신호 구동 회로인, 전자 디바이스.
  22. 제 21 항에 있어서,
    상기 데이터 신호 구동 회로는 시프트 레지스터, 레벨 시프터 및 버퍼를 포함하는, 전자 디바이스.
  23. 적어도 하나의 전계 발광 표시 디바이스를 가지는 전자 디바이스에 있어서,
    상기 표시 디바이스는:
    기판;
    상기 기판상의 상기 표시 디바이스의 화소부의 각각의 화소들에 제공된 복수의 스위칭 박막 트랜지스터들;
    상기 기판상의 상기 화소부에 형성된 복수의 전류 제어 박막 트랜지스터들로서, 상기 전류 제어 박막 트랜지스터들 각각은 상기 스위칭 박막 트랜지스터들 각각에 의해서 스위칭되는, 상기 복수의 전류 제어 박막 트랜지스터들;
    상기 기판상에 형성된 상기 화소부를 구동하기 위한 제 3 박막 트랜지스터들을 포함하는 구동 회로;
    상기 스위칭 박막 트랜지스터들, 상기 전류 제어 박막 트랜지스터들 및 상기 제 3 박막 트랜지스터 상에 형성된 적어도 하나의 층간 절연막;
    상기 층간 절연막 상에 형성되고 상기 전류 제어 박막 트랜지스터들에 각각 전기적으로 접속된 상기 복수의 화소 전극들; 및
    각각의 상기 화소 전극들 상에 형성된 전계 발광층을 포함하고,
    상기 제 3 박막 트랜지스터들 중 적어도 하나는 상기 복수의 화소 전극들 아래에 위치되는, 전자 디바이스.
  24. 적어도 하나의 전계 발광 표시 디바이스를 가지는 전자 디바이스에 있어서,
    상기 표시 디바이스는:
    기판;
    기판상에서 병렬로 연장하는 적어도 제 1 및 제 2 게이트 배선들;
    상기 제 1 및 제 2 게이트 배선들을 가로질러 연장하는 적어도 하나의 데이터 신호선;
    상기 데이터 신호선과 병렬로 연장하고 상기 제 1 및 제 2 게이트 배선들을 가로질러 연장하는 적어도 하나의 전류 공급선;
    상기 제 1 게이트 배선 및 상기 데이터 신호선에 전기적으로 접속된 스위칭 소자;
    상기 전류 공급선에 전기적으로 접속된 전류 제어 소자로서, 상기 스위칭 소자에 의해 스위칭되는 상기 전류 제어 소자;
    상기 제 1 및 제 2 게이트 배선들, 상기 데이터 신호선 및 상기 전류 공급선에 의해 둘러싸인 영역에 배치된 적어도 제 1 CMOS 회로; 및
    화소부를 구동하기 위한 적어도 상기 제 1 CMOS 회로를 포함하는 구동 회로를 포함하는, 전자 디바이스.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 게이트 배선들, 상기 데이터 신호선 및 상기 전류 공급선에 의해 둘러싸인 영역 내의 플립-플롭 회로; 및
    상기 플립-플롭 회로에 접속된 접속 배선으로서, 상기 게이트 배선을 가로질러 연장하는 상기 접속 배선을 더 포함하고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 중 어느 것과도 다른 층상에 형성되는, 전자 디바이스.
  26. 제 24 항에 있어서,
    상기 제 1 및 제 2 게이트 배선들, 상기 데이터 신호선 및 상기 전류 공급선에 의해 둘러싸인 영역 내에 배치된 적어도 제 2 CMOS 회로;
    상기 제 1 CMOS 회로를 상기 제 2 CMOS 회로와 접속시키는 적어도 하나의 제 1 접속 배선;
    상기 전류 공급선을 상기 제 1 및 제 2 CMOS 회로 중 하나와 접속시키는 적어도 하나의 제 2 접속 배선을 더 포함하고,
    상기 제 1 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 위에서 연장하고,
    상기 제 2 접속 배선은 상기 데이터 신호선 아래에서 연장하는, 전자 디바이스.
  27. 적어도 하나의 전계 발광 표시 디바이스를 가지는 전자 디바이스에 있어서,
    상기 표시 디바이스는:
    기판;
    기판상에서 병렬로 연장하는 적어도 제 1 및 제 2 게이트 배선들;
    상기 제 1 및 제 2 게이트 배선들을 가로질러 연장하는 적어도 하나의 데이터 신호선;
    상기 데이터 신호선과 병렬로 연장하고 상기 제 1 및 제 2 게이트 배선들을 가로질러 연장하는 적어도 하나의 전류 공급선으로서, 화소 영역이 상기 제 1 및 제 2 게이트 배선들, 상기 데이터 신호선 및 상기 전류 공급선에 의해 둘러싸인 영역에 의해 규정되는, 상기 적어도 하나의 전류 공급선;
    상기 화소 영역에 배치된 적어도 하나의 제 1 CMOS 회로;
    상기 화소 영역에 인접하여 상기 기판상에 배치된 적어도 하나의 제 2 CMOS 회로; 및
    상기 제 1 CMOS 회로 및 상기 제 2 CMOS 회로를 접속하는 접속 배선을 포함하고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 중 적어도 하나를 가로질러 연장하는, 전자 디바이스.
  28. 제 27 항에 있어서,
    상기 접속 배선은 상기 CMOS 회로의 게이트 전극들과 동일한 층에서 형성되는, 전자 디바이스.
  29. 제 27 항에 있어서,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 중 어느 것과도 다른 층에서 형성되는, 전자 디바이스.
  30. 제 24 항 또는 제 27 항 중 어느 한 항에 있어서,
    상기 디바이스는 상기 제 1 및 제 2 게이트 배선들, 상기 데이터 신호선 및 상기 전류 공급선에 의해 둘러싸인 영역에, 음극, 전계 발광층 및 양극을 구비하는 전계 발광 소자를 더 포함하는, 전자 디바이스.
  31. EL 표시 디바이스에 있어서:
    기판;
    상기 기판상에서 한 방향으로 서로 병렬로 연장하는 복수의 게이트 배선들;
    상기 기판상에서 다른 한 방향으로 서로 병렬로 연장하는 복수의 데이터 배선들로서, 상기 복수의 데이터 배선들은 상기 복수의 게이트 배선들과 교차하고, 복수의 화소들의 각각은 상기 복수의 데이터 배선들 및 상기 복수의 게이트 배선들에 의해 규정되는, 상기 복수의 데이터 배선들;
    각각의 화소들에 제공된 적어도 제 1 박막 트랜지스터로서, 상기 제 1 박막 트랜지스터는 한 쌍의 제 1 불순물 영역들, 상기 한 쌍의 제 1 불순물 영역들 사이의 채널 영역, 상기 제 1 불순물 영역과 상기 채널 영역 사이의 한 쌍의 제 2 불순물 영역들, 및 상기 채널 영역 상의 게이트 전극을 포함하고, 상기 게이트 전극은 상기 대응하는 게이트 배선에 전기적으로 접속되는, 상기 제 1 박막 트랜지스터;
    각각의 화소들에 제공된 적어도 제 2 박막 트랜지스터로서, 상기 제 2 박막 트랜지스터는 한 쌍의 제 3 불순물 영역들, 상기 한 쌍의 제 3 불순물 영역들 사이의 채널 영역, 상기 제 3 불순물 영역 중 하나와 상기 채널 영역 사이의 제 4 불순물 영역을 포함하고, 상기 제 3 불순물 영역 중 다른 하나는 상기 채널 영역 및 상기 채널 영역 상의 게이트 전극에 인접하는, 상기 제 2 박막 트랜지스터;
    상기 제 1 및 제 2 박막 트랜지스터들 상의 층간 절연막;
    상기 층간 절연막 상의 전계 발광 소자로서, 상기 제 2 박막 트랜지스터는 상기 전계 발광 소자에 전기적으로 접속되는, 상기 전계 발광 소자;
    상기 기판상에 제 3 박막 트랜지스터를 포함하는 화소부를 구동하는 구동 회로; 및
    상기 기판상에 제 4 박막 트랜지스터를 포함하는 신호 처리 회로를 포함하는, EL 표시 디바이스.
  32. 제 31 항에 있어서,
    상기 한 쌍의 제 2 불순물 영역들은 상기 게이트 전극과 중첩되지 않고, 상기 제 4 불순물 영역은 상기 게이트 전극과 적어도 부분적으로 중첩되는, EL 표시 디바이스.
  33. 제 31 항에 있어서,
    상기 제 3 불순물 영역 중 하나는 상기 전계 발광 소자에 전기적으로 접속되는, EL 표시 디바이스.
  34. EL 표시 디바이스에 있어서:
    적어도 두 개의 채널 영역들;
    기판;
    상기 기판상에서 하나의 방향으로 서로 병렬로 연장하는 복수의 게이트 배선들;
    상기 기판상에서 다른 하나의 방향으로 서로 병렬로 연장하는 복수의 데이터 배선들로서, 상기 복수의 데이터 배선들은 상기 복수의 게이트 배선들과 교차하고, 복수의 각각의 화소들은 상기 복수의 데이터 배선들 및 상기 복수의 게이트 배선들에 의해 규정되는, 상기 복수의 데이터 배선들;
    각각의 화소들에 제공된 적어도 제 1 박막 트랜지스터로서, 상기 제 1 박막 트랜지스터는 적어도 두 개의 게이트 전극들을 가지며, 상기 게이트 전극들 각각은 대응하는 게이트 배선에 전기적으로 접속되는, 상기 제 1 박막 트랜지스터;
    각각의 화소들에 제공된 적어도 제 2 박막 트랜지스터;
    상기 제 1 및 제 2 박막 트랜지스터들 상의 층간 절연막;
    상기 층간 절연막 상의 전계 발광 소자로서, 상기 제 2 박막 트랜지스터는 상기 전계 발광 소자에 전기적으로 접속되는, 상기 전계 발광 소자;
    상기 기판상에 제 3 박막 트랜지스터를 포함하는 화소부를 구동하는 구동 회로; 및
    상기 기판상에 제 4 박막 트랜지스터를 포함하는 회로를 포함하고,
    상기 회로는 분주파 회로, 부스터 회로, γ보정 회로 및 메모리로 이루어진 그룹으로부터 선택된 것인, EL 표시 디바이스.
  35. EL 표시 디바이스에 있어서:
    기판; 및
    상기 기판상에 형성된 적어도 제 1 화소 및 제 2 화소들을 포함하는 화소부를 포함하고, 상기 제 1 및 제 2 화소들은 서로 인접하고, 상기 제 1 및 제 2 화소들 각각은:
    제 1 박막 트랜지스터와;
    제 2 박막 트랜지스터로서, 상기 제 2 박막 트랜지스터들은 상기 제 1 박막 트랜지스터에 의해 스위칭되는 상기 제 2 박막 트랜지스터와;
    플립-플롭 회로와;
    제 1 전극, 제 2 전극, 및 상기 제 1 전극과 제 2 전극 사이에 제공된 EL층을 포함하는 EL 소자로서, 상기 제 1 전극은 상기 제 2 박막 트랜지스터에 전기적으로 접속되는, 상기 EL 소자와;
    상기 화소부에 형성되고 상기 플립-플롭 회로들을 포함하는 시프트 레지스터를 포함하고,
    상기 제 1 화소의 플립-플롭 회로는 상기 제 2 화소의 플립-플롭 회로와 직렬로 전기적으로 접속되며,
    광은 상기 기판과 반대측으로 방사되는, EL 표시 디바이스.
  36. 제 35 항에 있어서,
    데이터 신호선; 및
    상기 데이터 신호선과 병렬로 연장하는 전류 공급선을 더 포함하고,
    상기 제 1 화소의 플립-플롭 회로는 접속 배선을 통해 상기 제 2 화소의 플립-플롭 회로에 전기적으로 접속되고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 위에서 연장하는, EL 표시 디바이스.
  37. 제 35 항에 있어서,
    데이터 신호선; 및
    상기 데이터 신호선과 병렬로 연장하는 전류 공급선을 더 포함하고,
    상기 제 1 화소의 플립-플롭 회로는 접속 배선을 통해 상기 제 2 화소의 플립-플롭 회로에 전기적으로 접속되고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 아래에서 연장하는, EL 표시 디바이스.
  38. EL 표시 디바이스에 있어서:
    기판; 및
    상기 기판상에 형성된 적어도 제 1 화소 및 제 2 화소들을 포함하는 화소부를 포함하고, 상기 제 1 및 제 2 화소들은 서로 인접하고, 상기 제 1 및 제 2 각각의 화소들은:
    제 1 박막 트랜지스터와;
    제 2 박막 트랜지스터로서, 상기 제 2 박막 트랜지스터들은 상기 제 1 박막 트랜지스터에 의해 스위칭되는, 상기 제 2 박막 트랜지스터와;
    인버터와;
    클럭형 인버터(clocked inverter)와;
    제 1 전극, 제 2 전극, 및 상기 제 1 전극과 제 2 전극 사이에 제공된 EL층을 포함하는 EL 소자로서, 상기 제 1 전극은 상기 제 2 박막 트랜지스터에 전기적으로 접속되는, 상기 EL 소자와;
    상기 화소부에 형성되고 상기 인버터 및 상기 클럭형 인버터를 포함하는 회로를 포함하고,
    상기 제 1 화소의 클럭형 인버터는 상기 제 2 화소의 상기 인버터 또는 클럭형 인버터에 직렬로 전기적으로 접속되고,
    광이 상기 기판과 반대측으로 방사되는, EL 표시 디바이스.
  39. 제 38 항에 있어서,
    데이터 신호선; 및
    상기 데이터 신호선과 병렬로 연장하는 전류 공급선을 더 포함하고,
    상기 제 1 화소의 상기 클럭형 인버터들은 접속 배선을 통해 상기 제 2 화소의 상기 인버터 또는 상기 제 2 화소의 상기 클럭형 인버터에 전기적으로 접속되고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 위에서 연장하는, EL 표시 디바이스.
  40. 제 38 항에 있어서,
    데이터 신호선; 및
    상기 데이터 신호선에 병렬로 연장하는 전류 공급선을 더 포함하고,
    상기 제 1 화소의 상기 클럭형 인버터는 접속 배선을 통해 상기 제 2 화소의 상기 인버터 또는 상기 제 2 화소의 클럭형 인버터에 전기적으로 접속되고,
    상기 접속 배선은 상기 데이터 신호선 및 상기 전류 공급선 아래에서 연장하는, EL 표시 디바이스.
  41. 제 31 항, 제 34 항, 제 36 항 또는 제 39 항 중 어느 한 항에 있어서,
    상기 EL 표시 디바이스는, 개인용 컴퓨터, 비디오 카메라, 헤드 장착 디스플레이(head mount display), 이미지 재생 디바이스, 및 모바일 컴퓨터로 이루어진 그룹으로부터 선택된 전자 디바이스에 통합되는, EL 표시 디바이스.
  42. 전자 디바이스에 있어서:
    표시부를 포함하고,
    상기 표시부는:
    기판상에 형성된 화소부로서, 상기 화소부는 복수의 화소들을 포함하고 상기 복수의 화소들의 각각은 적어도 하나의 박막 트랜지스터, 상기 박막 트랜지스터와 접속된 화소 전극, 및 상기 화소 전극 상에 형성된 발광 소자를 포함하는, 상기 화소부와;
    상기 복수의 화소들 사이에 형성되어 상기 화소부를 구동하는 구동 회로를 포함하고,
    상기 구동 회로의 적어도 일부는 상기 화소 전극으로 커버되는, 전자 디바이스.
  43. 전자 디바이스에 있어서:
    표시부를 포함하고,
    상기 표시부는:
    기판상에 형성된 적어도 제 1 및 제 2 화소들을 포함하는 화소부로서, 상기 제 1 및 제 2 각각의 화소들은 화소 전극에 접속된 제 1 박막 트랜지스터, 상기 화소 전극 아래에 위치된 제 2 박막 트랜지스터, 및 상기 화소 전극 위에 형성된 발광층을 포함하는, 상기 화소부와;
    상기 제 1 및 제 2 화소들의 상기 제 2 박막 트랜지스터들을 포함하는 상기 화소부를 구동하는 구동 회로를 포함하고,
    상기 구동 회로는 상기 화소부에 형성되는, 전자 디바이스.
  44. 전자 디바이스에 있어서:
    표시부를 포함하고,
    상기 표시부는:
    기판상에 형성된 화소부로서, 발광 소자를 각각 포함하는 적어도 제 1 및 제 2 화소들을 포함하는 상기 화소부와;
    상기 화소부에 형성되고 상기 화소부를 구동하는 구동 회로를 포함하고, 상기 구동 회로는 적어도 제 1 및 제 2 부분들을 포함하고;
    상기 제 1 부분은 제 1 박막 트랜지스터를 포함하고, 상기 제 2 부분은 제 2 박막 트랜지스터를 포함하고,
    상기 제 1 박막 트랜지스터는 상기 제 1 화소에 형성되고, 상기 제 2 박막 트랜지스터는 상기 제 2 화소에 형성되는, 전자 디바이스.
  45. 제 42 항, 제 43 항 또는 제 44 항 중 어느 한 항에 있어서,
    상기 구동 회로는, 시프트 레지스터, 레벨 시프터, 버퍼, 래치(latch), D/A 변환기, 샘플링 회로, 분주파 회로, 부스터 회로, γ보정 회로, 메모리, 및 차동 증폭기 회로로 이루어진 그룹으로부터 선택된 것인, 전자 디바이스.
  46. 제 17 항, 제 19 항, 제 23 항, 제 24 항, 제 27 항, 제 42 항, 제 43항 또는 제 44 항 중 어느 한 항에 있어서,
    상기 디바이스는, EL 디스플레이, 비디오 카메라, 디지털 카메라, 헤드 장착 디스플레이, 차량 네비게이션 시스템, 개인용 컴퓨터, 모바일 컴퓨터, 모바일 전화, 전자 서적 및 이미지 재생 디바이스로 이루어진 그룹으로부터 선택된 것인, 전자 디바이스.
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