KR100678753B1 - 반도체 웨이퍼의 분할 방법 - Google Patents

반도체 웨이퍼의 분할 방법 Download PDF

Info

Publication number
KR100678753B1
KR100678753B1 KR1020000065869A KR20000065869A KR100678753B1 KR 100678753 B1 KR100678753 B1 KR 100678753B1 KR 1020000065869 A KR1020000065869 A KR 1020000065869A KR 20000065869 A KR20000065869 A KR 20000065869A KR 100678753 B1 KR100678753 B1 KR 100678753B1
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
chip
street
streets
dividing
Prior art date
Application number
KR1020000065869A
Other languages
English (en)
Other versions
KR20020010431A (ko
Inventor
아라이가즈히사
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20020010431A publication Critical patent/KR20020010431A/ko
Application granted granted Critical
Publication of KR100678753B1 publication Critical patent/KR100678753B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

본 발명은 반도체 웨이퍼 및 반도체 웨이퍼의 분할 방법에 관한 것으로서, 반도체 웨이퍼에 스트리트의 형상의 구속을 받지 않는 다양한 형상이나 크기의 칩 영역을 형성하여 반도체 재료의 유효 활용을 도모하는 동시에, 그와 같은 반도체 웨이퍼를 개개의 칩으로 분할하게 하는 것을 가능하게 한다.
형상 및 크기가 동일한 직사각형의 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 스트리트의 일부 또는 전부가 칩 영역의 배치에 대응하여 지그재그로 형성되어 있는 반도체 웨이퍼, 형상 또는 크기가 불규칙한 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 스트리트가 칩 영역의 형상, 크기 및 배치에 대응하여 형성되어 있는 반도체 웨이퍼를 제공하고, 또한 이들 반도체 웨이퍼를 분할하는 방법으로서, 반도체 웨이퍼의 표면에 포토레지스트막을 피복하는 제1 공정과, 스트리트 상부의 포토레지스트막을 노광에 의해 제거하는 제2 공정과, 화학적 에칭에 의해 스트리트에 홈을 형성하는 제3 공정과, 홈에 따라 칩으로 분할하는 제4 공정으로 최소한 이루어지는 반도체 웨이퍼의 분할 방법을 제공한다.
반도체 웨이퍼, 반도체 웨이퍼의 분할 방법, 칩 영역, 스트리트.

Description

반도체 웨이퍼의 분할 방법 {A DICING METHOD OF SEMICONDUCTOR WAFER HAVING REGULAR OR IRREGULAR CHIP PATTERN}
도 1은 본 발명에 관한 반도체 웨이퍼의 제1 실시의 형태를 나타낸 배면도이다.
도 2는 상기 반도체 웨이퍼의 제2 실시의 형태를 나타낸 배면도이다.
도 3은 상기 반도체 웨이퍼의 제3 실시의 형태를 나타낸 배면도이다.
도 4는 상기 반도체 웨이퍼의 제4 실시의 형태를 나타낸 배면도이다.
도 5는 본 발명에 관한 반도체 웨이퍼의 분할 방법의 제1 공정을 대행하는 모양을 나타낸 사시도이다.
도 6은 상기 반도체 웨이퍼의 분할 방법을 공정별로 나타낸 설명도이다.
도 7은 상기 반도체 웨이퍼의 분할 방법의 제3 공정에 사용되는 드라이 에칭 장치를 나타낸 사시도이다.
도 8은 상기 드라이 에칭 장치에 있어서의 반출입 체임버 및 처리 체임버를 지지부가 이동하는 모양을 나타낸 설명도이다.
도 9는 상기 드라이 에칭 장치에 있어서의 처리 체임버 및 가스 공급부의 구성을 나타낸 설명도이다.
도 10은 제3 공정에 의해 홈이 형성된 반도체 웨이퍼에 보호 부재를 접착한 상태를 나타낸 설명도이다.
도 11은 본 발명에 관한 반도체 웨이퍼의 분할 방법의 제4 공정에 사용되는 연삭 장치를 나타낸 사시도이다.
도 12는 종래의 반도체 웨이퍼를 나타낸 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명
W1,W2,W3,W4: 반도체 웨이퍼, P1,P2,P3,P4: 칩 영역(칩), S1,S2,S3,S4: 스트리트, 10: 스핀코터, 11: 지지 테이블, 12: 구동부, 13: 적하부(滴下部), 14: 레지스트 폴리머, 20: 포토레지스트막, 21: 홈, 22: 보호 부재, 23: 배면, 30: 드라이 에칭 장치, 31: 반출입 수단, 31a: 카세트, 32: 반출입 체임버, 33: 처리 체임버, 34: 가스 공급부, 35: 제1 게이트, 36:지지부, 37: 제2 게이트, 38: 고주파 전원 및 동조기, 39: 고주파 전극, 40: 냉각부, 41: 탱크, 42: 펌프, 43: 냉각수 순환기, 44: 흡인 펌프, 45: 흡인 펌프, 46: 필터, 50: 연삭 장치, 51: 기대, 52: 벽부, 53: 레일, 54: 슬라이드판, 55: 연삭 수단, 56: 턴테이블, 57: 척테이블, 58: 스핀들, 59: 마운터, 60: 연삭 지석.
본 발명은, 개개의 칩 영역의 형상이나 크기, 또는 그들의 배열 방법을 연구함으로써, 반도체 재료의 유효 활용을 도모한 반도체 웨이퍼, 및 그와 같은 반도체 웨이퍼를 분할하여 개개의 칩으로 하는 반도체 웨이퍼의 분할 방법에 관한 것이다.
도 12에 나타낸 통상의 반도체 웨이퍼 W에는, 개개로 회로 패턴이 형성된 동일한 형상 및 크기로 이루어지는 직사각형의 칩 영역 P이 복수 형성되고, 이들은 격자형으로 스트리트 S에 의해 구획되어 있다. 그리고, 이 반도체 웨이퍼 W는, 스트리트 S를 타이밍 장치를 사용하여 절삭함으로써 분할되고, 각 칩 영역 P이 개개의 칩으로 된다.
그러나, 타이밍 장치를 사용한 절삭에 의해 반도체 웨이퍼 W를 개개의 칩으로 분할하는 데는, 스트리트 S가 모두 직선형으로 형성되지 않으면 안되므로, 칩 영역 P의 형상이나 크기, 배치의 방법도 획일적인 것으로 밖에 얻을 수 없고, 예를 들면, 원형, 대형(臺形), L자형, 철형(凸形), 요형(凹形) 등의 여러 형상의 상이한 칩 영역을 1매의 반도체 웨이퍼에 혼재시켜 형성하거나, 각 칩 영역의 배치의 방법을 연구함으로써, 반도체 재료의 유효 활용을 도모하거나 할 수 없었다.
즉, 스트리트의 형상으로 구속되므로, 반도체 재료에 많은 낭비가 생기는 동시에, 각종 형상이나 크기의 칩의 제조에 대한 요청이 복수의 메이커로부터 있음에도 불구하고, 그에 대응할 수 없다고 하는 문제가 있다. 따라서, 스트리트의 형상의 구속을 받지 않는 반도체 웨이퍼를 제공하고, 또한 그와 같은 반도체 웨이퍼의 분할을 가능하게 하는 것에 해결할 과제를 가지고 있다.
상기 과제를 해결하기 위한 구체적 수단으로서 본 발명은, 형상 및 크기가 동일한 직사각형의 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 스트리트 의 일부 또는 전부가 칩 영역의 배치에 대응하여 지그재그로 형성되어 있는 반도체 웨이퍼를 제공한다.
본 발명은, 형상 또는 크기가 불규칙한 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 스트리트는, 칩 영역의 형상, 크기 및 배치에 대응하여 형성되어 있는 반도체 웨이퍼를 제공한다.
이와 같이 구성되는 반도체 웨이퍼에 의하면, 종래와 같이 직선형의 스트리트에 구속되지 않고, 1매의 반도체 웨이퍼 내에 여러 형상의 칩 영역을 자유로 배치할 수 있으므로, 최소한 5∼10% 많은 칩을 형성할 수 있다. 그리고, 외형이 곡선형으로 형성된 칩 영역이나 형상이나 크기가 상이한 각종 칩 영역을 1매의 반도체 웨이퍼 내에 형성할 수 있다.
또한, 본 발명은, 상기 반도체 웨이퍼를 칩으로 분할하는 반도체 웨이퍼의 분할 방법으로서, 반도체 웨이퍼의 표면에 포토레지스트막을 피복하는 제1 공정과, 스트리트 상부의 포토레지스트막을 노광에 의해 제거하는 제2 공정과, 화학적 에칭에 의해 스트리트에 홈을 형성하는 제3 공정과, 홈에 따라 칩으로 분할하는 제4 공정으로 최소한 이루어지는 반도체 웨이퍼의 분할 방법을 제공한다.
그리고, 이 반도체 웨이퍼의 분할 방법은, 제3 공정에 있어서는 스트리트에 소정 깊이의 홈을 형성하고, 제4 공정에 있어서는 반도체 웨이퍼의 배면으로부터 상기 홈에 이르기까지 연삭하여 칩으로 분할하는 것, 제3 공정에 있어서의 화학적 에칭은, 웨트 에칭, 드라이 에칭 중 하나인 것을 부가적 요건으로 한다.
이와 같이 구성되는 반도체 웨이퍼의 분할 방법에 의하면, 화학적 에칭에 의 해 스트리트에 홈을 형성하여 분할하도록 하였으므로, 칩 영역의 외형이 곡선형으로 형성되어 있거나, 개개의 칩 영역의 형상이나 크기가 상이하거나 하여, 스트리트가 직선형으로 형성되어 있지 않은 반도체 웨이퍼라도, 칩으로 분할할 수 있다.
또, 제3 공정에 있어서의 화학적 에칭을 드라이 에칭으로 함으로써, 스트리트 폭을 수 ㎛ 까지 좁게 해도 깊이가 수십 ㎛의 홈을 형성할 수 있으므로, 칩 영역을 조밀하게 배열할 수 있다.
본 발명의 여러 실시의 형태에 대하여 도면을 참조하여 설명한다. 먼저, 도 1에 나타낸 반도체 웨이퍼 W1는, 도 12에 나타낸 종래의 반도체 웨이퍼 W와 직경이 동일하고, 개개의 칩 영역 P1의 형상 및 크기도 도 12의 반도체 웨이퍼 W에 있어서의 칩 영역 P과 마찬가지이지만, 개개의 칩 영역 P1의 배치의 방법이 상이하게 되어 있다.
이 반도체 웨이퍼 W1에 있어서는, 도면에 있어서의 횡방향을 X축 방향, 종방향을 Y축 방향이라고 하면, 칩 영역 P1을 X축 방향으로 약간씩 어긋나게 함으로써, 부분적으로 칩 영역 P1이 높이가 다르게 배치되어 있고, 이에 따른 칩 영역 P1을 구획하는 Y축 방향의 스트리트 S1도 그 일부가 직선형이 아니라 지그재그로 형성되어 있다. 그리고, 칩 영역 P1의 배치의 방법에 따라서는, 전부의 스트리트가 지그재그로 형성되는 경우도 있다.
이와 같이, 칩 영역 P1을 높이가 다르게 배치함으로써, 도 1의 반도체 웨이퍼 W1에는 도 12에 나타낸 반도체 웨이퍼 W 보다 많은 칩 영역 P을 확보할 수 있다. 구체적으로는, 도 1의 반도체 웨이퍼 W에는 칩 영역 P1이 159개 형성되어 있는 데 대하여, 도 12의 반도체 웨이퍼 W에 형성되어 있는 칩 영역 P은 144개이며, 칩 영역의 배치를 변경함으로써, 동일한 형상 및 크기의 반도체 웨이퍼에 형성할 수 있는 칩 영역의 수가 10% 이상 증가하고 있는 것을 알 수 있다.
도 2에 나타낸 반도체 웨이퍼 W2는, 본 발명의 제2 실시의 형태를 나타낸 것이며, 원형 그외의 둥근형을 띤 불규칙한 형상의 칩 영역 P2이 복수 형성되어 있다. 그리고, 스트리트 S2는 불규칙한 형상의 칩 영역 P2의 외형에 따라 형성되어 있다.
또, 도 3에 나타낸 반도체 웨이퍼 W3는, 본 발명의 제3 실시의 형태를 나타낸 것이며, 둥근형은 아니지만 불규칙한 형상의 칩 영역 P3이 밀착되어 형성되어 있다. 그리고, 스트리트 S3는 이들 칩 영역 P3의 외형에 따라 형성되고, 인접하는 칩 영역 사이를 구획하고 있다.
또한, 도 4에 나타낸 반도체 웨이퍼 W4는, 본 발명의 제4 실시의 형태를 나타낸 것이며, 각종 크기의 직사각형의 칩 영역 P4이 밀착되어 형성되어 있다. 그리고, 스트리트 S4는, 이들 칩 영역 P4의 외형에 따라 형성되고, 인접하는 칩 영역 사이를 구획하고 있다. 또, 도 1에 나타낸 반도체 웨이퍼 W와 마찬가지로, 도면에 있어서의 횡방향을 X축 방향, 종방향을 Y축 방향이라고 하면, 칩 영역 P4를 X축 방향으로 약간씩 어긋나게 함으로써, 부분적으로 높이가 다르게 배치하고 있고, 이에 따라 칩 영역 P을 구획하는 Y축 방향의 스트리트 S도 부분적으로 직선이 아니라 지그재그로 형성되어 있다.
이상과 같이, 도 1로부터 도 4에 나타낸 반도체 웨이퍼에 있어서는, 1매의 반도체 웨이퍼 내에 각종 형상의 칩 영역을 자유로 배치할 수 있으므로, 최소한 5∼10% 많은 칩을 형성할 수 있고, 반도체 재료를 유효하게 활용할 수 있다. 그리고, 외형이 곡선형으로 형성된 칩 영역이나 형상이나 크기가 다른 각종 칩 영역을 1매의 반도체 웨이퍼 내에 형성할 수 있으므로, 복수의 메이커로부터의 상이한 요청에 대응할 수 있다.
도 1 내지 도 4에 나타낸 어떤 반도체 웨이퍼도, 처리 공정에 있어서는, 회로를 베이킹하는 노광 시에 사용하는 포토마스크의 마스크 패턴을 목적으로 하는 칩 영역의 형상으로서 그 형상을 전사(轉寫)함으로써, 각종 형상 및 크기의 칩 영역을 형성할 수 있다. 그러나, 어떤 경우도 스트리트는 일정한 직선이 아니므로, 종래와 같은 절삭에 의해서는 분할할 수 없거나, 또는 할 수 있어도 절삭 장치의 제어가 번잡하게 되어 현저하게 생산성이 저하되게 된다. 그래서 다음과 같은 방법에 의해 분할을 행한다.
예를 들면, 도 1에 나타낸 반도체 웨이퍼 W를 개개의 칩 P1으로 분할하는 경우를 예를 들면, 먼저 최초에 예를 들면 도 5에 나타낸 스핀코터(10)를 사용하여 분할전의 반도체 웨이퍼 W1의 표면에 포토레지스트막을 피복한다(제1 공정). 스핀코터(10)에 있어서는, 반도체 웨이퍼 W가 지지되는 지지테이블(11)은 구동부(12)에 의해 구동되어 회전 가능하게 되어 있고, 반도체 웨이퍼 W는 표면(회로면)을 위로하여 지지테이블(11)에 지지된다.
그리고, 지지테이블(11)을 고속회전시키면서 적하부(13)로부터 레지스트폴리머(14)를 반도체 웨이퍼 W의 회로면에 적하함으로써, 도 6 (A)에 나타낸 바와 같 이, 회로면의 일면에 레지스트막(20)이 피복된다.
다음에, 반도체 웨이퍼 W1의 스트리트 형상에 대응한 마스크 패턴이 형성된 포토마스크를 준비하고, 그 포토 마스크를 통하여 광을 투과시켜 스트리트 S1의 상부만을 노광하고, 노광에 의해 변질된 스트리트 S1의 상부의 포토레지스트막만을 제거하여 도 6 (B)에 나타낸 상태로 한다(제2 공정).
이리하여 스트리트 S의 상부의 포토레지스트막이 제거되어 스트리트 S만이 노출된 반도체 웨이퍼 W는 다음에 예를 들면 도 7에 나타낸 드라이 에칭 장치(30)의 카세트(31a)에 복수 수용되고, 스트리트 S가 화학적으로 에칭된다.
도 7에 나타낸 드라이 에칭 장치(30)는, 카세트(31a)로부터의 반도체 웨이퍼의 반출 및 화학적 에칭 공정 종료 후의 반도체 웨이퍼의 카세트(31a)에의 반입을 행하는 반출입 수단(31)과, 반출입 수단(31)에 의해 반출입되는 반도체 웨이퍼가 수용되는 반출입 체임버(32)와, 드라이 에칭을 행하는 처리 체임버(33)와, 에칭 가스를 처리 체임버(33) 내에 공급하는 가스 공급부(34)로 대략 구성된다.
카세트(31a)에 수용된 반도체 웨이퍼 W는, 반출입 수단(31)에 의해 반출된다. 그리고, 반출입 체임버(32)에 구비된 제1 게이트(35)가 열리고, 도 8에 나타낸 반출입 체임버(32) 내에 위치된 지지부(36)에 반도체 웨이퍼 W가 탑재된다.
도 8에 나타낸 바와 같이, 반출입 체임버(32)와 처리 체임버(33)와는 제2 게이트(37)에 의해 차단되어 있지만, 제2 게이트(37)를 열었을 때는 지지부936)가 반출입 체임버(32)의 내부와 처리 체임버(33)의 내부와의 사이를 이동 가능하게 되어 있다.
도 9에 나타낸 바와 같이, 처리 체임버(33)에는, 고주파 전원 및 동조기(38)에 접속되어 플라즈마를 발생하는 한쌍의 고주파 전극(39)이 상하 방향으로 대치하여 배설되어 있고, 본 실시의 형태에 있어서는, 편측의 고주파 전극(39)이 지지부(36)을 겸한 구성으로 되어 있다. 또, 지지부(36)에는 지지된 반도체 웨이퍼를 냉각시키는 냉각부(40)를 설치하고 있다.
한편, 가스공급부(34)에는, 에칭 가스를 저장한 탱크(41)와, 탱크(41)에 저장한 에칭 가스를 처리 체임버(33)에 공급하는 펌프(42)를 구비하는 동시에, 냉각부(40)에 냉각수를 공급하는 냉각수 순환기(43), 지지부(36)에 흡인력을 공급하는 흡인 펌프(44), 처리 체임버(33) 내의 에칭 가스를 흡인하는 흡인 펌프(45), 흡인 펌프(45)가 흡인한 에칭 가스를 중화하여 배출부(47)에 배출하는 필터(46)를 구비하고 있다.
제2 공정이 종료된 반도체 웨이퍼 W1의 스트리트 S1를 드라이 에칭할 때는, 반출입 체임버(32)에 설치된 제1 게이트(35)를 열고, 반출입 수단(31)이 반도체 웨이퍼 W를 지지하여 도 8에 있어서의 화살표 방향으로 이동함으로써, 반출입 체임버(32) 내에 위치된 지지부(36)에 반도체 웨이퍼 W가, 표면을 위로 하여 탑재된다. 그리고, 제1 게이트(35)를 닫고, 반출입 체임버(32) 내를 진공으로 한다.
다음에, 제2 게이트(37)를 열어 지지부(36)가 처리 체임버(33) 내로 이동함으로써, 반도체 웨이퍼 W가 처리 체임버(33) 내에 수용된다. 처리 체임버(33) 내에는, 펌프(42)에 의해 에칭 가스, 예를 들면 희박한 불소 가스를 공급하는 동시에, 고주파 전원 및 동조기(38)로부터 고주파 전극(39)에 고주파 전압을 공급함으로써, 반도체 웨이퍼 W의 표면을 플라즈마에 의해 드라이 에칭한다. 이 때, 냉각부(40)에는 냉각수 순환기(43)에 의해 냉각수가 공급된다.
이와 같이 하여 드라이 에칭이 행해지면, 반도체 웨이퍼 W1의 표면 중, 스트리트 S1의 상부에 피복되어 있던 레지스트막은, 레지스트막 제거 공정에 있어서 제거되어 있지만, 그 외의 부분은 레지스트막으로 덮여져 있으므로, 스트리트 S1만이 화학적 에칭 처리에 의해 소정 깊이 침식되고, 도 6 (C)에 나타낸 바와 같이, 스트리트 S1에 홈(21)이 형성된다(제3 공정).
화학적 에칭의 종료 후는, 처리 체임버(33)에 공급한 에칭 가스를 흡인 펌프(45)에 의해 흡인하고, 필터(46)에 있어서 중화하여 배출부(47)로부터 외부로 배출된다. 그리고, 처리 체임버(33) 내를 진공으로 하여 제2 게이트(37)를 열고, 에칭이 종료된 반도체 웨이퍼 W를 지지한 지지부(36)가 반출입 체임버(32)로 이동하고, 제2 게이트(37)를 닫는다.
반도체 웨이퍼 W가 반출입 체임버(32)로 이동하면, 제1 게이트(35)를 열고, 반출입 수단(31)이 반도체 웨이퍼 W를 지지하여 반출입 체임버(32)로부터 반출하여, 카세트(31a)에 수용한다.
이상과 같은 공정을 모든 반도체 웨이퍼에 대하여 수행함으로써, 화학적 에칭 처리에 의해 반도체 웨이퍼 W1에 도 6 (C)에 나타낸 바와 같은 홈(21)이 형성되고, 카세트(31a)에 수용된다.
이와 같이, 화학적 에칭을 드라이 에칭으로 하면, 스트리트폭을 수 ㎛까지 좁게해도 깊이가 수십㎛의 홈을 형성할 수 있으므로, 칩 영역을 조밀하게 배열할 수 있고, 보다 한층 반도체 웨이퍼 상에 많은 칩 영역을 형성할 수 있다.
그리고, 제3 공정에 있어서는, 드라이 에칭에 한하지 않고, 불소의 에칭액에 반도체 웨이퍼를 침적하여 웨트 에칭에 의해 홈을 형성해도 된다.
이와 같이 하여 스트리트 S1에 홈(21)이 형성된 반도체 웨이퍼 W1에는, 도 10에 나타낸 바와 같이, 그 표면에 포토레지스트막의 위로부터 보호 부재(22)가 접착되고, 예를 들면 도 11에 나타낸 연삭 장치(50)에 있어서, 배면(23)이 연삭된다. 그리고, 보호 부재(22)는 레지스트막의 위로부터 접착하는 것이 아니고, 레지스트막을 제거하고 나서 접착하도록 해도 된다.
이 연삭 장치(50)에 있어서는, 기대(基臺)(51)의 단부로부터 벽부(52)가 기립되어 설치되어 있고, 이 벽부(52)의 내측의 면에는 한쌍의 레일(53)이 수직 방향으로 설치되고, 레일(53)에 따라 슬라이드판(54)이 상하동 하는데 따라서 슬라이드판(54)에 장착된 연삭 수단(55)이 상하동하도록 구성되어 있다. 또, 기대(51)상에는 턴테이블(56)이 회전 가능하게 설치되고, 또한 턴테이블(56) 상에는 반도체 웨이퍼를 지지하는 척테이블(57)이 설치되어 있다.
연삭 수단(55)에 있어서는, 수직 방향의 축심을 가지는 스핀들(58)의 선단에 마운터(59)를 통하여 연삭 지석(60)이 장착되어 있고, 연삭 지석(60)은, 스핀들(58)의 회전에 따라 회전하는 구성으로 되어 있다.
도 10과 같이 표면에 보호 부재(22)가 접착된 반도체 웨이퍼 W1는, 배면(23)을 위로 하여 척테이블(57)에 흡인 지지된다. 그리고, 턴테이블(56)을 회전시켜 그 반도체 웨이퍼 W1를 연삭 수단(55)의 바로 아래에 위치시키고, 스핀들(58)을 회전 시키는 동시에, 연삭 수단(55)을 하강시켜 가면, 스핀들(58)과 함께 고속 회전하는 연삭 지석(58)이 반도체 웨이퍼 W1의 배면(23)에 접촉하여 가압력이 더해 감으로써, 배면(23)이 연삭 지석(58)에 의해 연삭된다.
이와 같이 하여 배면(23) 측으로부터 반도체 웨이퍼 W1가 연삭되어가면, 홈(21)의 하측이 모두 연삭되어, 이윽고 홈(21)이 나타나고, 홈(21)에 따라 반도체 웨이퍼 W1가 개개의 칩 P1으로 분리된다. 그리고, 보호 부재(22)를 박리함으로써, 도 6 (D)에 나타낸 바와 같이, 개개의 칩 P1으로 분할된다(제4 공정). 그리고, 개개의 칩의 표면에 피복되어 있는 포토레지스트막은, 적절한 용액을 사용하여 제거할 필요가 있다.
이와 같이, 본 발명에 관한 반도체 웨이퍼의 분할 방법에 의하면, 스트리트의 형상에 구속되지 않고 칩으로 분할할 수 있다. 따라서, 본 실시의 형태에서는 도 1에 나타낸 반도체 웨이퍼 W1를 분할하는 경우에 대하여 설명하였으나, 도 2 내지 도 4에 나타낸 반도체 웨이퍼는 물론, 칩 영역의 형상이나 크기가 어떻게 형성되어 있어도, 또 칩 영역이 어떻게 배치되어 있어도, 항상 칩으로 분할할 수 있다.
또, 제4 공정에 있어서 반드시 반도체 웨이퍼의 배면을 연삭할 필요는 없고, 화학적 에칭만에 의해 홈을 표리면에 관통시켜 버림으로써 칩으로 분리시켜도 된다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 웨이퍼에 의하면, 종래와 같이 직선형의 스트리트에 구속되지 않고 1매의 반도체 웨이퍼 내에 각종 형상의 칩 영역을 자유로 배치할 수 있으므로, 최소한 5% 내지 10% 많은 칩을 형성할 수 있고, 반도체 재료를 유효하게 활용할 수 있다. 그리고, 외형이 곡선형으로 형성된 칩 영역의 형상이나 크기가 상이한 각종 칩 영역을 1매의 반도체 웨이퍼 내에 형성할 수 있으므로, 복수의 메이커로부터의 상이한 요청에 동시에 대응할 수 있다.
또, 본 발명에 관한 반도체 웨이퍼의 분할 방법에 의하면, 화학적 에칭에 의해 스트리트에 홈을 형성하여 분할하도록 하였으므로, 칩 영역의 외형이 곡선형으로 형성되어 있거나 개개의 칩 영역의 형상이나 크기가 상이하거나 하여 스트리트가 직선형으로 형성되어 있지 않은 반도체 웨이퍼라도, 칩으로 분할할 수 있다. 따라서, 1매의 반도체 웨이퍼로부터 다양한 형상이나 크기의 칩을 제공할 수 있다.
또한, 제3 공정에 있어서의 화학적 에칭을 드라이 에칭함으로써, 스트리트폭을 수㎛까지 좁게 해도 깊이가 수십㎛의 홈을 형성할 수 있으므로, 칩 영역을 조밀하게 배열할 수 있고, 보다 한층 반도체 웨이퍼 상에 많은 칩 영역을 형성할 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 형상 및 크기가 동일한 직사각형의 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 상기 스트리트의 일부 또는 전부가 상기 칩 영역의 배치에 대응하여 지그재그로 형성되어 있는 반도체 웨이퍼, 또는
    형상 또는 크기가 불규칙한 칩 영역이 스트리트로 구획되어 복수 형성되어 있고, 상기 스트리트는 상기 칩 영역의 형상, 크기 및 배치에 대응하여 형성되어 있는 반도체 웨이퍼를, 칩으로 분할하는 반도체 웨이퍼의 분할 방법으로서,
    반도체 웨이퍼의 표면에 포토레지스트막을 피복하는 제1 공정과,
    스트리트 상부의 포토레지스트막을 노광에 의해 제거하는 제2 공정과,
    화학적 에칭에 의해 상기 스트리트에 소정 깊이의 홈을 형성하는 제3 공정과,
    상기 반도체 웨이퍼의 배면으로부터 상기 홈에 이르기까지 연삭하여 칩으로 분할하는 제4 공정
    을 포함하는
    반도체 웨이퍼의 분할 방법.
  4. 삭제
  5. 제3항에 있어서,
    상기 제3 공정에 있어서의 화학적 에칭은, 웨트 에칭 및 드라이 에칭 중 어느 하나인 반도체 웨이퍼의 분할 방법.
KR1020000065869A 1999-11-19 2000-11-07 반도체 웨이퍼의 분할 방법 KR100678753B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-329764 1999-11-19
JP32976499A JP2001148358A (ja) 1999-11-19 1999-11-19 半導体ウェーハ及び該半導体ウェーハの分割方法

Publications (2)

Publication Number Publication Date
KR20020010431A KR20020010431A (ko) 2002-02-04
KR100678753B1 true KR100678753B1 (ko) 2007-02-05

Family

ID=18225019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000065869A KR100678753B1 (ko) 1999-11-19 2000-11-07 반도체 웨이퍼의 분할 방법

Country Status (5)

Country Link
US (1) US6528864B1 (ko)
JP (1) JP2001148358A (ko)
KR (1) KR100678753B1 (ko)
DE (1) DE10056999A1 (ko)
SG (1) SG101431A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101370114B1 (ko) * 2009-12-23 2014-03-04 인텔 코포레이션 효율적인 웨이퍼 레이아웃을 위한 오프셋 필드 그리드

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002250826A (ja) * 2001-02-22 2002-09-06 Nec Corp チップ、チップの製造方法およびチップ収容モジュール
US7067849B2 (en) 2001-07-17 2006-06-27 Lg Electronics Inc. Diode having high brightness and method thereof
US6949395B2 (en) * 2001-10-22 2005-09-27 Oriol, Inc. Method of making diode having reflective layer
US7148520B2 (en) 2001-10-26 2006-12-12 Lg Electronics Inc. Diode having vertical structure and method of manufacturing the same
JP2003158090A (ja) * 2001-11-21 2003-05-30 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
US6984572B2 (en) 2002-01-25 2006-01-10 Matsushita Electric Industrial Co., Ltd. Method for manufacturing electronic component
TW529097B (en) * 2002-01-28 2003-04-21 Amic Technology Taiwan Inc Scribe lines for increasing wafer utilizable area
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
US6881610B2 (en) * 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
KR20040086869A (ko) * 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법
KR100479650B1 (ko) * 2003-04-10 2005-04-07 주식회사 다윈 엇배열 디자인 구조를 갖는 웨이퍼 및 이를 이용한반도체패키지 제조방법
US20040219443A1 (en) * 2003-05-01 2004-11-04 Spears Kurt E. Method for wafer dicing
US20040245216A1 (en) * 2003-06-06 2004-12-09 Chien-Shing Pai Devices and method of their manufacture
US7098077B2 (en) * 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
US7026189B2 (en) * 2004-02-11 2006-04-11 Hewlett-Packard Development Company, L.P. Wafer packaging and singulation method
US7804043B2 (en) * 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
JP2006041005A (ja) * 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法
JP2006049403A (ja) * 2004-08-02 2006-02-16 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法
US7422962B2 (en) * 2004-10-27 2008-09-09 Hewlett-Packard Development Company, L.P. Method of singulating electronic devices
JP2006294807A (ja) * 2005-04-08 2006-10-26 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2006315306A (ja) * 2005-05-13 2006-11-24 Sony Corp 液体吐出ヘッドの製造方法、液体吐出ヘッド及び液体吐出装置
KR101004574B1 (ko) 2006-09-06 2010-12-30 히타치 긴조쿠 가부시키가이샤 반도체 센서 장치 및 그 제조 방법
JP2008091779A (ja) * 2006-10-04 2008-04-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008153349A (ja) * 2006-12-15 2008-07-03 Disco Abrasive Syst Ltd ウェーハの分割方法
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
WO2009060514A1 (ja) * 2007-11-06 2009-05-14 Fujitsu Microelectronics Limited 半導体装置の製造方法、ウエハおよびウエハの製造方法
US20100078811A1 (en) * 2008-09-30 2010-04-01 Infineon Technologies Ag Method of producing semiconductor devices
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9299664B2 (en) * 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US8658436B2 (en) 2010-04-19 2014-02-25 Tokyo Electron Limited Method for separating and transferring IC chips
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US9129904B2 (en) 2011-06-15 2015-09-08 Applied Materials, Inc. Wafer dicing using pulse train laser with multiple-pulse bursts and plasma etch
US8759197B2 (en) 2011-06-15 2014-06-24 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8507363B2 (en) 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US9126285B2 (en) 2011-06-15 2015-09-08 Applied Materials, Inc. Laser and plasma etch wafer dicing using physically-removable mask
US8951819B2 (en) 2011-07-11 2015-02-10 Applied Materials, Inc. Wafer dicing using hybrid split-beam laser scribing process with plasma etch
US8916980B2 (en) * 2012-02-16 2014-12-23 Omnivision Technologies, Inc. Pad and circuit layout for semiconductor devices
US8652940B2 (en) 2012-04-10 2014-02-18 Applied Materials, Inc. Wafer dicing used hybrid multi-step laser scribing process with plasma etch
US8946057B2 (en) 2012-04-24 2015-02-03 Applied Materials, Inc. Laser and plasma etch wafer dicing using UV-curable adhesive film
US8969177B2 (en) 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
US9048309B2 (en) 2012-07-10 2015-06-02 Applied Materials, Inc. Uniform masking for wafer dicing using laser and plasma etch
US8993414B2 (en) 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
US8940619B2 (en) 2012-07-13 2015-01-27 Applied Materials, Inc. Method of diced wafer transportation
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US8845854B2 (en) 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
US9159574B2 (en) 2012-08-27 2015-10-13 Applied Materials, Inc. Method of silicon etch for trench sidewall smoothing
US9252057B2 (en) 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US8975162B2 (en) 2012-12-20 2015-03-10 Applied Materials, Inc. Wafer dicing from wafer backside
US9236305B2 (en) 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US8980726B2 (en) 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
US9728469B2 (en) * 2013-03-12 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming a stress-relieved film stack by applying cutting patterns
TWI619165B (zh) 2013-03-14 2018-03-21 應用材料股份有限公司 以雷射及電漿蝕刻進行的基板切割所用的含非光可界定雷射能量吸收層的多層遮罩
US8883614B1 (en) 2013-05-22 2014-11-11 Applied Materials, Inc. Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach
CN103341692A (zh) * 2013-06-26 2013-10-09 京东方科技集团股份有限公司 切割不规则图形基板的方法和显示装置
US9105710B2 (en) 2013-08-30 2015-08-11 Applied Materials, Inc. Wafer dicing method for improving die packaging quality
US9356092B2 (en) 2013-09-12 2016-05-31 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US9224650B2 (en) 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
US9236351B2 (en) * 2013-10-09 2016-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor wafer device
US9460966B2 (en) 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US9041198B2 (en) 2013-10-22 2015-05-26 Applied Materials, Inc. Maskless hybrid laser scribing and plasma etching wafer dicing process
US9312177B2 (en) 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
US9299614B2 (en) 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
US9293304B2 (en) 2013-12-17 2016-03-22 Applied Materials, Inc. Plasma thermal shield for heat dissipation in plasma chamber
US9012305B1 (en) 2014-01-29 2015-04-21 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean
US8927393B1 (en) 2014-01-29 2015-01-06 Applied Materials, Inc. Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing
US9299611B2 (en) 2014-01-29 2016-03-29 Applied Materials, Inc. Method of wafer dicing using hybrid laser scribing and plasma etch approach with mask plasma treatment for improved mask etch resistance
US9018079B1 (en) 2014-01-29 2015-04-28 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean
US8991329B1 (en) 2014-01-31 2015-03-31 Applied Materials, Inc. Wafer coating
US9236284B2 (en) 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
US20150255349A1 (en) 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes
US9130030B1 (en) 2014-03-07 2015-09-08 Applied Materials, Inc. Baking tool for improved wafer coating process
US9275902B2 (en) 2014-03-26 2016-03-01 Applied Materials, Inc. Dicing processes for thin wafers with bumps on wafer backside
US9076860B1 (en) 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
JP6260416B2 (ja) * 2014-04-07 2018-01-17 株式会社ディスコ 板状物の加工方法
US8975163B1 (en) 2014-04-10 2015-03-10 Applied Materials, Inc. Laser-dominated laser scribing and plasma etch hybrid wafer dicing
US8932939B1 (en) 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
US8912078B1 (en) 2014-04-16 2014-12-16 Applied Materials, Inc. Dicing wafers having solder bumps on wafer backside
US8999816B1 (en) 2014-04-18 2015-04-07 Applied Materials, Inc. Pre-patterned dry laminate mask for wafer dicing processes
US8912075B1 (en) 2014-04-29 2014-12-16 Applied Materials, Inc. Wafer edge warp supression for thin wafer supported by tape frame
US9159621B1 (en) 2014-04-29 2015-10-13 Applied Materials, Inc. Dicing tape protection for wafer dicing using laser scribe process
US8980727B1 (en) 2014-05-07 2015-03-17 Applied Materials, Inc. Substrate patterning using hybrid laser scribing and plasma etching processing schemes
US9112050B1 (en) 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9034771B1 (en) 2014-05-23 2015-05-19 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
US9142459B1 (en) 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
US9093518B1 (en) 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9130057B1 (en) 2014-06-30 2015-09-08 Applied Materials, Inc. Hybrid dicing process using a blade and laser
US9165832B1 (en) 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9349648B2 (en) 2014-07-22 2016-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
US9196498B1 (en) 2014-08-12 2015-11-24 Applied Materials, Inc. Stationary actively-cooled shadow ring for heat dissipation in plasma chamber
US9117868B1 (en) 2014-08-12 2015-08-25 Applied Materials, Inc. Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing
US9281244B1 (en) 2014-09-18 2016-03-08 Applied Materials, Inc. Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process
US9177861B1 (en) 2014-09-19 2015-11-03 Applied Materials, Inc. Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile
US11195756B2 (en) 2014-09-19 2021-12-07 Applied Materials, Inc. Proximity contact cover ring for plasma dicing
JP2016063191A (ja) * 2014-09-22 2016-04-25 株式会社ディスコ エッチング方法
US9196536B1 (en) 2014-09-25 2015-11-24 Applied Materials, Inc. Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
US9130056B1 (en) 2014-10-03 2015-09-08 Applied Materials, Inc. Bi-layer wafer-level underfill mask for wafer dicing and approaches for performing wafer dicing
US9245803B1 (en) 2014-10-17 2016-01-26 Applied Materials, Inc. Hybrid wafer dicing approach using a bessel beam shaper laser scribing process and plasma etch process
US10692765B2 (en) 2014-11-07 2020-06-23 Applied Materials, Inc. Transfer arm for film frame substrate handling during plasma singulation of wafers
US9355907B1 (en) 2015-01-05 2016-05-31 Applied Materials, Inc. Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
US9330977B1 (en) 2015-01-05 2016-05-03 Applied Materials, Inc. Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process
US9159624B1 (en) 2015-01-05 2015-10-13 Applied Materials, Inc. Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach
US9601375B2 (en) 2015-04-27 2017-03-21 Applied Materials, Inc. UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach
JP6444805B2 (ja) * 2015-05-12 2018-12-26 株式会社東芝 半導体チップの製造方法
US9721839B2 (en) 2015-06-12 2017-08-01 Applied Materials, Inc. Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch
US9478455B1 (en) 2015-06-12 2016-10-25 Applied Materials, Inc. Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber
DE102015111721A1 (de) * 2015-07-20 2017-01-26 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von Halbleiterchips und strahlungsemittierender Halbleiterchip
US9972575B2 (en) 2016-03-03 2018-05-15 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
US9852997B2 (en) 2016-03-25 2017-12-26 Applied Materials, Inc. Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process
US9793132B1 (en) 2016-05-13 2017-10-17 Applied Materials, Inc. Etch mask for hybrid laser scribing and plasma etch wafer singulation process
EP3333883A1 (en) * 2016-12-08 2018-06-13 IMEC vzw A method for transferring and placing a semiconductor device on a substrate
CN107230703B (zh) * 2017-04-10 2020-04-21 南京中感微电子有限公司 一种晶圆
US11158540B2 (en) 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
US10363629B2 (en) 2017-06-01 2019-07-30 Applied Materials, Inc. Mitigation of particle contamination for wafer dicing processes
GB201801457D0 (en) 2018-01-30 2018-03-14 Pragmatic Printing Ltd Integrated circuit manufacturing process and apparatus
US10535561B2 (en) 2018-03-12 2020-01-14 Applied Materials, Inc. Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
US11355394B2 (en) 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
US11011424B2 (en) 2019-08-06 2021-05-18 Applied Materials, Inc. Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US11342226B2 (en) 2019-08-13 2022-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process
US10903121B1 (en) 2019-08-14 2021-01-26 Applied Materials, Inc. Hybrid wafer dicing approach using a uniform rotating beam laser scribing process and plasma etch process
US11600492B2 (en) 2019-12-10 2023-03-07 Applied Materials, Inc. Electrostatic chuck with reduced current leakage for hybrid laser scribing and plasma etch wafer singulation process
US11211247B2 (en) 2020-01-30 2021-12-28 Applied Materials, Inc. Water soluble organic-inorganic hybrid mask formulations and their applications

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980053148A (ko) * 1996-12-26 1998-09-25 문정환 웨이퍼 절단 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104348A (ja) * 1986-10-21 1988-05-09 Toko Inc 半導体装置
US6075280A (en) * 1997-12-31 2000-06-13 Winbond Electronics Corporation Precision breaking of semiconductor wafer into chips by applying an etch process
US6008070A (en) * 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980053148A (ko) * 1996-12-26 1998-09-25 문정환 웨이퍼 절단 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101370114B1 (ko) * 2009-12-23 2014-03-04 인텔 코포레이션 효율적인 웨이퍼 레이아웃을 위한 오프셋 필드 그리드

Also Published As

Publication number Publication date
SG101431A1 (en) 2004-01-30
DE10056999A1 (de) 2001-05-23
KR20020010431A (ko) 2002-02-04
US6528864B1 (en) 2003-03-04
JP2001148358A (ja) 2001-05-29

Similar Documents

Publication Publication Date Title
KR100678753B1 (ko) 반도체 웨이퍼의 분할 방법
JP4387007B2 (ja) 半導体ウェーハの分割方法
JP4447325B2 (ja) 半導体ウェーハの分割方法
US10985008B2 (en) Substrate cleaning device, substrate processing apparatus, substrate cleaning method and substrate processing method
TWI259555B (en) Dividing method of semiconductor wafer
US20060130967A1 (en) Wafer machining apparatus
US7560362B2 (en) Cutting method for substrate
JP3844670B2 (ja) 塗布膜形成装置
KR102051261B1 (ko) 기판 세정 장치, 기판 처리 장치, 기판 세정 방법 및 기판 처리 방법
KR20010062439A (ko) 도포막 형성장치
KR20010091976A (ko) 반도체 웨이퍼 가공장치
JP2003209080A (ja) 半導体ウェーハ保護部材及び半導体ウェーハの研削方法
JP2003197569A (ja) 半導体チップの製造方法
JP2003007649A (ja) 半導体ウェーハの分割方法
JP2003007648A (ja) 半導体ウェーハの分割システム
JP3652559B2 (ja) 液処理装置及びその方法
JP2990409B2 (ja) 処理装置
JP2005051008A (ja) 現像処理装置及び現像処理方法
JP4564351B2 (ja) 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム
JP2005079328A (ja) 基板処理装置及び基板処理方法
TW202403872A (zh) 晶片之製造方法
KR100972811B1 (ko) 포토레지스트 제거용 플라즈마 헤드, 플라즈마 처리 시스템및 이를 이용한 포토레지스트 제거 방법
JP2007305834A (ja) 露光装置
TWI258202B (en) A wafer bearing device
KR20030037941A (ko) 기판의 표면 처리 방법 및 처리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 13