KR101370114B1 - 효율적인 웨이퍼 레이아웃을 위한 오프셋 필드 그리드 - Google Patents

효율적인 웨이퍼 레이아웃을 위한 오프셋 필드 그리드 Download PDF

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Abstract

가용 웨이퍼 공간의 사용을 최적화하기 위해 오프셋 그리드의 사용을 포함하는 효율적인 웨이퍼 레이아웃을 위한 기법들이 제공된다. 이와 같이, 웨이퍼상에서 제조될 수 있는 동일한 다이의 수는, 표준 수직 그리드에 비하여 증가된다. 추가의 등록 마크들을 추가함으로써, 필드들의 각 로우/컬럼이 인쇄될 수 있는 플렉시빌리티의 증가가 가능해진다. 그 결과, 이러한 증가된 레벨의 자유도는 각 로우/컬럼이 포함할 수 있는 다이의 수의 최적화를 허용하고, 웨이퍼 당 산출 다이의 수의 증가로 직접적으로 전환한다. 또한, 비-카테시안 좌표 방식에서 개별 다이의 다이싱을 허용하는 기법들이 제공된다. 그러나, 오프셋 그리드 라인에 주의하면 종래의 단독화 기법이 또한 사용될 수 있다.

Description

효율적인 웨이퍼 레이아웃을 위한 오프셋 필드 그리드{OFFSET FIELD GRID FOR EFFICIENT WAFER LAYOUT}
실리콘, 게르마늄, 및 Ⅲ-Ⅴ 재료 웨이퍼들과 같은 반도체 웨이퍼들이 집적 회로들의 제조에서 사용되고, 여기서, 웨이퍼는 마이크로전자 디바이스들이 포토리소그래피(예를 들어, 패터닝, 에칭, 증착 등), 에피택셜, 도핑, 폴리싱, 및 다른 알려진 공정들과 같은 다양한 반도체 공정들을 사용하여 형성될 수 있는 기판으로서 효율적으로 작용한다. 통상적으로, 다수의 동일한 전자 디바이스들이 디바이스 다이의 사이즈에 의존하여, 웨이퍼 당 수십 내지 수백 심지어 수천 개의 디바이스들까지의 범위에서 단일 웨이퍼상에 형성된다.
웨이퍼상에 형성되면, 디바이스들은 다양한 웨이퍼 조사 기법들을 사용하여, 전기적으로 테스트된 후, 통과 및 불통과 다이에 저장된다. 그 후, 웨이퍼는 개별 다이로 단독화(singulate)될 수 있다. 단독화 공정은 스크라이빙 및 브레이킹, 다이싱 또는 와이어 쏘(wire saw)들, 레이저 컷팅과 같은 알려진 기법들을 사용하여 수행될 수 있다. 수직 카테시안(Cartesian) 그리드가 개별 다이를 기술하기 위해 사용되어서, 단독화 공정 동안, 다이는 이러한 표준 그리드를 가로질러 선형 방식으로 컷팅될 수 있다. 단독화 공정에 후속하여, 개별 다이는 그 후, 적합한 칩 패키징으로 캡슐화되어 개별 집적 회로들을 제공한다.
도 1의 (a)는 선형 카테시안 시스템에서 각 필드를 정렬하기 위한 필요성으로 인한 인쇄 웨이퍼상의 낭비된 공간을 예시한다.
도 1의 (b)는 본 발명의 실시예에 따른 필드들의 로우(row)들 및 컬럼(column)들의 비-카테시안 그리드로 구성된 웨이퍼를 예시한다.
도 2a는 코너 등록 마크를 예시하고, 도 2b는 하나로 합쳐진 4개의 코너 등록 마크들에 의해 형성된 등록 패턴을 예시한다.
도 3은 본 발명의 실시예에 따른 코너 및 중간 등록 마크들로 구성된 예시적인 디바이스 필드를 예시한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른, 서로 오프셋되지만 다중의 등록 마크들을 사용하여 정렬되는 예시적인 이웃하는 상부 및 바닥 필드들을 예시한다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른, 비-카테시안 그리드로부터 다이를 단독화하는 방법을 예시한다.
이용가능한 웨이퍼 공간의 사용을 최적화하기 위해 오프셋 그리드의 사용을 포함하는 효율적인 웨이퍼 레이아웃을 위한 기법들이 제공된다. 이와 같이, 웨이퍼상에 제조될 수 있는 동일한 다이의 수는 표준 수직 그리드에 비하여 증가된다. 웨이퍼 사이즈 및 다이 풋프린트(footprint)에 의존하여, 이 증가는 1% 내지 5%의 범위내에 있을 수 있고, 이것은 수천의 웨이퍼들상에 투사될 때 중요하다.
일반적인 개요
상술한 바와 같이, 웨이퍼상에 제조된 동일한 집적 회로 다이들은 일반적으로 표준 수직 그리드를 가로질러 선형 방식으로 단독화된다. 수천의 웨이퍼들이 수십만의 개별 다이를 생산하기 위해 동일한 방식으로 제조될 수 있다. 그러나, 각 웨이퍼가 인쇄될 때, 각 웨이퍼의 상당한 부분은 산업 표준 카테시안 레이아웃이 소정의 영역의 사용을 방해하는 웨이퍼 다이싱 필요성 및 필드 사이징의 트레이드오프에 의해 제한되기 때문에 외부 직경을 따라 낭비된다. 부분적으로 및 때때로, 심지어 전체 다이가 균일한 제조 동작들을 지속하기 위해 이러한 영역에서 인쇄될 수도 있지만, 이러한 에지 배제 구역내의 전체 다이는 일반적으로 산출하지 못하고 부분 다이는 다이싱 동작 동안 사용할 수 없는 것으로 폐기된다. 때때로, 이러한 에지 구역은 다이싱 이후에 폐기되는 빈 실리콘으로서 단지 남겨진다. 낭비된 웨이퍼의 양이 단일 웨이퍼 또는 비상업적 동작들에 대해 비교적 작지만, 이 낭비는 전체 스케일의 상업적 생산 동안 현저해지게 된다.
따라서, 그리고 본 발명의 실시예에 따르면, 줄잡아 대략 1 내지 2% 이상 만큼 단일 웨이퍼상에 피팅(fit)할 수 있는 다이의 수를 증가시키는 오프셋 리소그래피 필드 레이아웃이 제공된다. 예를 들어, 필드 스크라이브 위치들에 추가의 등록 마크들을 추가함으로써, 필드들의 각 로우가 인쇄될 수 있는 플렉시빌리티(flexibility)의 증가가 가능해진다. 그 결과, 이러한 자유도의 증가된 레벨은 각 로우가 포함할 수 있는 다이의 수의 최적화를 허용하고, 웨이퍼 당 산출 다이의 수의 증가로 직접적으로 전환한다. 또한, 비-카테시안 좌표 방식에서 개별 다이의 다이싱을 허용하는 기법들이 제공된다. 그러나, 오프셋 그리드 라인들에 유의하여, 종래의 단독화 기법들이 또한 사용될 수 있다.
이 기법들은 예를 들어, 리소그래피 필드 레이아웃 및 이어서 이들 필드내에서 인쇄(디바이스 형성)를 실행하기 위해 구성된 반도체 프로세싱 장비에 포함될 수 있다. 웨이퍼상에 형성되는 실제 디바이스들의 타입은 그들이 동일하다는 것 이외에는 특별히 관련되지 않는다. 형성된 디바이스들은 예를 들어, 프로세서들, 메모리 디바이스들, 트랜지스터들, 또는 로직 회로들일 수도 있다. 웨이퍼상에 형성될 수 있는 다수의 다른 마이크로전자 디바이스들은, 디바이스가 개별 컴포넌트이든 다수의 컴포넌트를 포함하는 회로이든 명백할 것이다. 개시된 방법들은 마이크로전자기기가 대규모 생산에 기초하거나, 심지어 소규모 생산 환경들(예를 들어, 주문제작 실리콘)에서 이루어지는 제조공장들에서의 실시에 적합하다. 요약하면, 여기에 제공된 오프셋 그리드 기법들은 임의의 생산 환경에서 웨이퍼 사용을 최적화하거나 그렇지 않으면 향상시키기 위해 사용될 수 있다.
예를 들어, 산출가능한 출력을 최적화하는 필드 로우들이 (여기에 설명된 바와 같은 오프셋 그리드를 통해) 중심에 있을 수 있다는 것을 고려하면, 개별 다이가 각 웨이퍼의 표면에 걸쳐 더욱 밸런싱되기 때문에 증가된 수율이 발생한다. 또한, 필드 정렬 공정은 더욱 신속하게 달성될 수도 있다. 특히, 통상의 리소그래피 툴이 웨이퍼상에 다이를 인쇄할 때, 툴은 타겟 웨이퍼의 등록 마크들을 위치시키기 위해 기계 시각을 사용하여 달성될 수 있는 위치에 각 필드를 사전 정렬한다. 종래의 필드 그리드가 오프셋되지 않기 때문에, 등록 마크들 중 일부가 웨이퍼의 외부로 떨어지고, 이것은 추가의 공정을 요구함으로써 정렬 공정을 복잡하게 한다. 그러나 여기에 설명된 바와 같은 오프셋 그리드로, 더 많은 필드들이 웨이퍼 내부에 인쇄될 수 있고, 따라서, 웨이퍼 외부의 등록 마크들은 더 적어질 것이다. 이와 같이, 정렬 공정은 더 빠를 수도 있다. 심지어 툴 속도의 1%의 개선은, 이용된 툴들의 수 및 쓰루풋에 의존하여, 수백만 달러의 장기적 절약으로 전환할 수도 있다.
따라서, 리소그래피 필드 레이아웃의 현재의 솔루션들은 다이 생산 동안 가용 웨이퍼 표면을 최적으로 활용하지 못하여서, 원형 기판의 상부 표면을 가로질러 수직 또는 카테시안 그리드로 정사각형 또는 직사각형 다이를 피팅시킬 필요성으로부터 발생하는 낭비된 공간을 남긴다. 이것은 기판의 에지들을 따라 낭비 영역을 발생시킨다. 여기에 제공된 기법들은 개별 필드 로우(또는 컬럼) 배치를 최적화하기 위해 사용될 수 있어서, 각 웨이퍼에 대해 달성된 산출 다이를 최대화시킨다. 이러한 수율 증가는 예를 들어, 웨이퍼 마다에서 대략 1.5% 이상(또는 형성된 디바이스의 상세에 의존하여 그 이상) 일 수도 있고, 공장 프로세싱 동작들에 대한 최소의 변경으로 또는 변경없이 실질적으로 동일한 비용으로 달성될 수 있다.
오프셋 리소그래피 필드 레이아웃
도 1의 (a)는 선형 카테시안 시스템에서 각 필드를 정렬하기 위한 필요성으로 인한 인쇄 웨이퍼상의 낭비된 공간을 예시한다. 알려진 바와 같이, 카테시안 그리드는 동일하게 사이징된 정사각형들의 컬럼들 및 로우들을 포함하고, 하나의 로우 또는 컬럼으로부터 다음의 로우 또는 컬럼까지의 오프셋은 없다(도 1의 (a)에 최상으로 예시되어 있다). 이러한 예시적인 경우에서, 원하는 필드는 1 다이 폭 × 2 다이 높이이다. 결과적인 레이아웃은 116개의 웨이퍼 당 필드들 (FPW) 및 228개의 웨이퍼 당 다이(DPW)를 제공한다. 상부 및 바닥 모두에 낭비된 공간이 위치된다는 것에 유의한다. 이러한 예를 위해, 여기에 제공된 기법들이 형성된 다이의 사이즈에 관계없이 임의의 웨이퍼 사이즈에 적용될 수 있지만, 다이 사이즈가 약 0.130mm2이고, 웨이퍼는 12 인치 웨이퍼이다는 것을 가정한다.
도 1의 (b)에서 알 수 있는 바와 같이, 본 발명의 일 예시적인 실시예에 따라, 다양한 필드 컬럼들을 위 또는 아래로 시프팅함으로써, 상당한 수의 동일한 다이가 동일한 사이즈의 웨이퍼에 추가될 수 있다. 필드를 얻은 컬럼들 각각은 일반적으로 컬럼의 상부에서 +1로 표시된다. 더욱 상세하게는, 결과적인 레이아웃은 120개의 FPW(4개 필드들의 증가, 또는 3.45%), 및 234개의 DPW(6개 다이의 증가, 또는 2.6%)를 제공한다. 종래의 리소그래피 툴들은 이러한 오프셋 패턴에서 인쇄하기 위해 사용될 수 있다. 통상적으로 폐기되는 부분적 다이의 증가(4 내지 6)에도 불구하고, 이들 증가가 달성된다는 것에 유의한다. 웨이퍼의 상부 및 바닥 위치들 모두에서의 낭비된 공간이 현저하게 감소된다는 것에 더 유의한다. 다른 실시예들에서, 로우들이 (좌측 또는 우측으로) 시프트될 수 있다는 것에 더 유의한다.
따라서, 이러한 예시적인 경우에서, 12 인치 웨이퍼에 대한 필드 레이아웃 개선은 Y축에 대해서만 최적화를 적용할 때 약 2.6%의 DPW의 증가를 허용한다. 다른 실시예들에서, 최적화는 본 개시물의 관점에서 이해되는 바와 같이, 웨이퍼 사이즈 및 다이 사이즈와 같은 팩터들에 의존하여 X축에 적용될 수 있다. 다이 사이즈 뿐만 아니라 필드 사이즈 양자는 일반적으로 그리드 전반적으로 일정하게 유지할 수 있다. 필드가 하나 이상의 다이일 수 있다는 것에 유의한다.
도 1의 (b)에는 구체적으로 도시하지 않았지만, 오프셋 그리드에 대한 (필드 코너들 사이에 중간 등록 마커들을 포함하는) 등록 마킹 방식이 등록 패턴이 생성될 때 X축 또는 Y축을 따라 사용될 수 있다. 일반적으로, 등록 패턴은 하나의 완전한 등록 마크를 생성하기 위해 오프셋 좌표 시스템에서 인쇄되는 경우에 개별 이웃 필드들이 합쳐질 때 형성될 수 있다. 중간 마커들을 갖는 등록 마킹 방식은 도 2a, 도 2b, 도 3, 도 4a 및 도 4b에 관하여 더 상세히 논의될 것이다.
웨이퍼는 예를 들어, 실리콘, 게르마늄, 또는 Ⅲ-Ⅴ 재료들과 같은 임의의 수의 적합한 반도체 재료들로 구현될 수 있다. 기판은 벌크 형상, 또는 실리콘 온 인슐레이터(SOI), 또는 실리콘 게르마늄 온 인슐레이터(SiGeOI)와 같은 반도체 온 인슐레이터 구성에 있을 수도 있다. 기판의 상부 표면은 변형될 수도 있거나 되지 않을 수도 있다. 임의의 수의 적합한 웨이퍼 구성이 본 개시물의 관점에서 이해되는 바와 같이, 형성되는 디바이스들 및 원하는 재료 시스템들과 같은 팩터들에 의존하여 여기에서 사용될 수 있다.
등록 마킹
도 2a는 2 다이 × 3 다이 어레이인 예시적인 디바이스 필드를 예시하고, 종래의 필드 전개는 필드들의 각 코너에서 등록 마크들을 갖는다.
등록 마크들 자체는 단순한 설계로부터 복잡한 설계까지의 범위의 임의의 수의 적합한 심볼들, 형상들 및 구성들을 사용하여 구현될 수 있다. 예를 들어, 일 실시예에서, 단순한 등록 마크는 'X' 또는 '+' 또는 '^" 또는 '→' 또는 'O' 또는 '--' 또는 임의의 다른 마크 또는 더 많은 아이템들(이 경우에서는, 오프셋 필드들) 중 2개를 정렬하는데 적합한 이러한 마크들의 조합으로서 구현될 수 있다. 다른 실시예에서, 복잡한 등록 마크는 다이 및 스크라이브 라인 폭의 스케일, 및 다이싱 툴과 같은 팩터들에 의존하여, 필요할 수도 있거나 필요하지 않을 수도 있는 고정밀 정렬을 용이하게 하기 위해 다른 마크들의 유사한 특징들과 오버레이할 수 있는 중요한 및 덜 중요한 특징들을 갖는 조합 패턴으로 구현될 수 있다. 하나의 이러한 경우에서, 복잡한 등록 마크는 더 큰 형상(예를 들어, 정사각형)내에 더 작은 형상들(예를 들어, 원들) 및/또는 코드(예를 들어, 글자/숫자)를 포함할 수도 있어서, 다른 복잡한 등록 마크들과 정렬될 때, 각 개별 마크의 코드는 저네 등록 패턴을 구성하는 이웃하는 등록 마크들을 나타내도록 가시적이다. 본 개시물의 관점에서 이해되는 바와 같이, 본 발명의 실시예들은 임의의 타입의 등록 마크로 구현될 수도 있다.
도 2a에 도시된 이러한 특정한 예에서, 필드의 바닥 좌측 코너에 대한 등록 마크가 나타난다(일반적으로 문자 A로 명시된다). 도 2b는 하나의 완벽한 등록 마크를 생성하기 위해 표준 카테시안 좌표계에서 인쇄되는 경우에 (일반적으로, 문자들 A, L, E. 및 X 각각으로 명시된) 4개의 개별 필드들의 모든 4개의 대응하는 코너들이 합쳐질 때 이들 종래의 등록 마크들이 어떻게 보이는지를 도시한다. 각 다이가 임의의 원하는 구성부분으로 구성될 수 있고, 임의의 수의 적합한 반도체 공정들을 사용하여 제조될 수도 있다는 것에 유의한다.
도 3은 본 발명의 실시예에 따른 오프셋 그리드에서이지만, 도 2a 및 도 2b의 예시적인 디바이스 필드를 예시한다. 2 다이 × 3 다이 어레이의 바닥의 2개의 다이만이 도시되어 있다. 각 다이의 구성은 도시지 않지만, 전술한 바와 같이 다양한 적합한 반도체 공정들을 사용하여 임의의 원하는 구성부분/재료들로 구현될 수 있다. 이러한 예시적인 경우에서, 오프셋 그리드 최적화가 본 발명의 실시예에 따라 X축상에서 행해진다. 이러한 예시적인 실시예에서 알 수 있는 바와 같이, 원래의 코너 등록 마크 L에 부가하여, 총 7개의 중간 등록 마크들이 필드 스크라이브의 X축을 따라 반복되고, 등록 마크들은 패터닝 동안 함께 필드들의 인터락킹(interlocking)을 용이하게 하기 위해 서로로부터 등거리이다. 이러한 예에서, 중간 등록 마크들은 기반 로우의 일부들(E 및 X)과 결합할 수 있는 부분들(A 및 L)을 포함한다. 그러나, 다른 실시예들이 각 중간 포인트에서 라인(또는 일련의 라인들) 또는 심볼(예를 들어, '+' 또는 'x')과 같은 단순한 등록 마크를 사용할 수도 있다는 것을 상기한다. 또한, 다른 실시예들은 본 개시물의 관점에서 이해되는 바와 같이, 등록 마크들이 서로로부터 등거리인 한은, 몇 개(예를 들어, 2개 내지 6개) 또는 더 많은 등록 마크들(예를 들어, 8개 내지 14개)을 가질 수도 있다.
일반적으로, 등록 마크들의 수는 이웃하지만 동일한 X축을 따른 오프셋 필드의 등록 마크들 중 하나와 정렬하거나 일치하도록 원하는 기회의 수 및 필드의 길이와 같은 팩터들에 일반적으로 의존한다. 도시된 실시예에서, 각 필드는 코너 등록 마크 및 그 후 3개의 중간 등록 마크들을 포함하고, 모두 4개는 서로로부터 등거리 이격된다. 다른 실시예에서, 필드의 코너에서 임의의 원래의 등록 마크를 포함하는, 필드측 당 2 내지 3개의 등록 마크들이 존재할 수도 있다. 다르게는, 등록 마크들이 반복되는 빈도는 가능한 한 높게 설정될 수 있다(등록 마크들을 교대로 인쇄하는 가용 공간에 의해서만 한정됨). 임의의 이러한 경우들에서, 한 쌍의 이웃하는 등록 마크들이 정렬되면, 나머지 등록 마크 쌍들은 등거리 간격을 가정하여, 그 로우 또는 컬럼에서 정렬될 것이다.
따라서, 필드는 임의의 적합한 타입 및/또는 수의 등록 마크들로 구성될 수 있다. 등록 마크들이 동거리 방식으로 제공되기 때문에, 필드 로우들 또는 컬럼들이 X 또는 Y 축으로 시프트될 때, 이들 축들을 따른 이웃하는 필드들 사이의 등록 마크들의 정렬이 쉽게 달성될 수 있다. 이와 같이, (예를 들어) 하위 로우에 대한 X축을 따른 다중의 등록 마크들이 이웃하는 상위 로우에서의 대응하는 마크들에 대해 쉽게 정렬될 수 있다. 유사하게는, (예를 들어) 좌측 컬럼에 대한 Y축을 따른 다중의 등록 마크들이 이웃하는 우측 컬럼에서의 대응하는 마크들에 대해 쉽게 정렬될 수 있다. 다른 필드 특징들(예를 들어, 특정 계측/검사/조사 위치들)이 중간 등록 마크들의 삽입을 허용하기 위해 필요하면 이동되고/되거나 재사이징될 수 있다.
도 4a 및 도 4b는 본 본 발명의 실시예에 따른, 서로 오프셋되지만 다중의 등록 마크들을 사용하여 정렬되는 예시적인 이웃하는 상부 및 바닥 필드들을 예시한다. 필드들이 도 2a에 도시되어 있는 바와 같은 2 × 3 어레이이라고 가정하지만, 본 개시물의 관점에서 이해되는 바와 같이 임의의 필드 구성이 사용될 수 있다. 이러한 예시적인 경우에서, 필드들은 2개의 등록 마크들만큼 서로 오프셋된다.
더 알 수 있는 바와 같이, 모두가 2개의 필드들 사이에 관여되지 않지만, 이러한 예시적인 구성에 도시된 총 11개의 등록 마크들이 있다. 상부 필드 로우는 X축을 따라 우측으로 2개의 등록 마크들 만큼 (바닥 필드 로우에 비해) 오프셋된다. 따라서, 바닥 필드의 상부에서의 좌측 코너 등록 마크 및 제 1 중간 등록 마크는 이들 2개의 특정한 필드들의 정령에 직접적으로 수반되지 않는다. 상부 필드의 바닥에서의 좌측 코너 등록 마크는 바닥 필드의 상부에서의 제 2 중간 등록 마크(중간 #2)와 정렬한다. 등록 마크들 사이의 등거리 간격을 가정하면, 각 필드에 대한 X축을 따른 다음의 6개의 등록 마크들은 자동으로 정렬한다. 2개의 필드들 사이의 오프셋을 가정하면, 상부 필드의 바닥에서의 우측 코너 등록 마크 및 제 7 중간 등록 마크는 이들 2개의 특정한 필드들의 정렬에 직접적으로 수반되지 않는다. 표 1은 등록 마크들의 정렬을 요약한다. x들은 이들 2개의 필드들의 정렬에 참여하지 않는 등록 마크들을 나타낸다.
Figure 112012049513683-pct00001
전술하고, 도 3, 도 4a, 및 도 4b의 예시적인 실시예들에 나타낸 바와 같이, 중간 등록 마크들은 각 필드(또는 다른 적합한 위치)를 정의하는 스크라이브 라인으로 추가될 수 있다. X축에서만 최적화하는 경우에 X-로우들에, 또는 Y축에서만 최적화하는 경우에 Y-컬럼들에 중간 등록 마크들을 추가하는 것만이 필요하다는 것에 유의한다.
오프셋 그리드의 단독화
여기에 설명한 바와 같은 오프셋 필드 그리드를 갖는 웨이퍼가 완전하게 인쇄되면, 개별 다이는 임의의 수의 적합한 단독화 공정들을 통해 해방될 수 있다. 전술한 바와 같이, 통상의 단독화 공정들은 스크라이빙 및 브레이킹, 다이싱 또는 와이어 쏘들, 레이저 컷팅을 포함한다. 본 발명의 다양한 실시예에 따르면, 임의의 이들 공정들 또는 이들의 조합이 통상적으로 행해진 것으로서 사용될 수 있지만, 그리드의 오프셋 본질에 제공된 추가의 고려사항을 갖는다. 예를 들어, 하나의 특정한 예시적인 실시예에 따르면, 비-카테시안 그리드로부터 다이를 단독화하는 방법이 제공된다. 이 방법은 각각이 차례로 논의되는 도 5a 내지 도 5f에 도시된다.
알 수 있는 바와 같이, 방법은 (예를 들어, 제조공장으로부터) 인쇄 웨이퍼를 수용하는 단계를 포함하고, 웨이퍼는 여기에 설명되고 도 5a에 도시된 바와 같이 오프셋 필드 그리드를 갖는다. 웨이퍼는 임의의 사이즈의 웨이퍼일 수 있고, 그 위에 형성된 복수의 동일한 다이를 가질 수 있다. 그 후, 웨이퍼는 표준 카테시안 그리드 웨이퍼들에 대해 통상적으로 행해지고, 도 5b에 도시되어 있는 바와 같이, 다이싱 테이프에 부착된다.
표준 레이저 스크라이빙 기법들이 카테시안 그리드의 직선을 스크라이빙하기 위해 사용될 수 있고, 여기서, 웨이퍼 내부에 회전은 요구되지 않는다. 그러나, 여기에 설명한 바와 같은 오프셋 그리드를 이용하면, 일반적으로 X 또는 Y 축들에서의 스크라이브 라인들에서 적어도 하나의 회전(예를 들어, 90°회전)이 존재할 것이다. 따라서, 레이저 스크라이빙은 (회전하기 위해 감속할 때와 같이) 웨이퍼상의 임의의 하나의 스폿/영역에서 레이징(lasing)을 오버하고/하거나 회전 포인트를 지난 오버슈트(overshoot)를 회피하기 위해, 이러한 회전을 수용하도록 변형될 수 있다.
더욱 상세하게는, 90도 회전 컷팅할 때, 레이저 스테이지의 속도는 회전하는 경우에(예를 들어, 스테이지가 감속되고, 정지하게 되고, 방향을 시프트하며, 새로운 방향으로 가속함) 일반적으로 변화한다. 문제들 모두를 다루기 위해, 레이저 및 스테이지 시스템은 웨이퍼의 단위 면적 당 일관된 펄스(특히, 대략 회전)를 유지하면서 서로 효율적으로 통신할 수 있다. 도 5c에서 알 수 있는 바와 같이, 레이저 및 레이저 스테이지는 스테이지가 회전하기 위해 느려질 때 단위 면적 당 일정한 펄스를 유지하기 위해 서로 통신한다. 공차를 위해, 단위 면적 당 펄스는 회전이 이루어질 때 약간(예를 들어, +/-20% 미만) 변할 수도 있다. 반도체 산업에서 이전에 사용되지는 않았지만, 종래의 레이저 시스템들은 이러한 기능을 제공하고, 이러한 기능을 실행하도록 쉽게 구성될 수 있다.
오프셋 그리드를 갖는 웨이퍼가 레이저 스크라이빙되면, 다이싱 툴이 개별 웨이퍼를 개별 다이로 다이싱하기 위해 사용될 수 있다. 특히, 도 5d에 도시되어 있는 바와 같이, 다이싱 쏘가 (최적화가 X축을 따라 제공된다고 가정하여) 각 로우에 대한 스크라이브 라인을 따라 컷팅함으로써, 각 로우를 해방시키기 위해 사용될 수 있다. 로우가 해제되면, 개별 다이는 이전에 컷팅된 로우 스크라이브 라인에 수직으로 컷팅함으로써 그 로우로부터 이어서 다이싱될 수 있다. 그러나, 이들 수직 컷팅들은 이 때 이루어지지 않는다. 오히려, 모든 로우들이 다이싱되고, 그 후, 로우들은 그들 사이의 오프셋을 효율적으로 제거하도록 재정렬되어서, 모든 로우들을 통해 수직 컷팅이 이루어지게 한다. 이러한 후속 정렬 및 다이싱은 도 5e 및 도 5f를 참조하여 논의된다. 이해되는 바와 같이, 최적화가 Y축을 따라 제공되면, 초기 다이싱은 다이의 전체 컬럼들을 해방시키기 위해 컬럼 스크라이브 라인들을 따른다. 로우들과 같이, 컬럼들이 해제되면, 이들은 개별 다이가 이전에 컷팅된 컬럼 스크라이브 라인에 대해 수직으로 컷팅함으로써 이들 컬럼들로부터 다이싱될 수 있도록 오프셋을 제거하기 위해 정렬될 수 있다. 종래에 행해진 바와 같이, 다이싱 쏘는 초기 컷팅이 이루어진 후 다이가 이동하는 것을 방지하고 이들이 완전하게 단독화될 때 떨어지는 것을 방지하기 위해, 웨이퍼를 통해 그리고 지지 다이싱 테이프의 일부(예를 들어, 테이프 두께의 1/4 내지 1/2)를 통해 컷팅한다.
다이싱 동작이 최적화된 축에서 완료되면, 최적화된 축을 따라 다이싱된 다이의 스트립들이 다이싱 테이프로부터 들어올려 질 수 있고, 그 후 다이싱 테이프상에 다시 놓이지만, 그것의 이웃하는 스트립과 정렬한다. 이러한 공정이 각 스트립에 대해 반복되기 때문에, 오프셋 그리드는 카테시안 그리드로 효율적으로 변환되어서, 제 2 컷팅을 용이하게 하여 단독화 공정을 완료한다. 통상적으로, 다이싱 동작들이 완료되면, 각 다이는 흡입 컵 및 캠 장치에 의해 다이싱 테이프로부터 개별적으로 꺼내지고, 여기서 캠은 다이싱 테이프의 바닥으로부터 흡입 컵으로 각 다이를 순차적으로 위로 푸쉬한다. 본 발명의 하나의 예시적인 실시예에 따르면, 들어올림은 캠들의 그룹이 스트림의 바닥으로부터 상방으로 동시에 푸쉬할 때 스트립을 들어올리기 위해 구성된 일련의 흡입 컵들을 활용하여 달성된다. 캠들은 예를 들어, 꺼내진 웨이퍼 스트립상의 장력을 감소시키면서 소정의 스트립으로부터 다이싱 테이프를 방출하는 스트립의 바닥을 가로질러 완만하게 미끄러지는 일련의 휠들을 사용하여 구현될 수 있다. 휠들은 Kevlar®과 같은 내마모성 재료를 사용하여 구현될 수 있다. 도 5e는 다이싱 테이프로부터 스트립들을 들어올리기 위해 사용될 수 있는 하나의 이러한 예시적인 실시예를 예시한다. 캠들(예를 들어, 휠들)은 설명 목적으로 도시되지만, 실제로는 다이싱 테이프로부터 들어 올려진 스트립 아래에 있어서 보이지 않는다는 것에 유의한다.
도 5f는 스트립들이 어떻게 카테시안 포맷으로 이동되고 다이싱 테이프상에 다시 놓이는지를 설명한다. 일 실시예에서, 스트립들의 이러한 정렬은 자동 기계 비전 정렬 시스템을 사용하여 실행되어서, 스트립들은 다이싱 툴의 컷팅 스펙내에 재정렬된다. 스트립의 정렬이 완료되면, 나머지 다이싱 절차가 (도 5d를 참조하여 논의한 바와 같이) 실행될 수 있어서, 각 개별 다이가 다이싱된다. 단독화 공정은 각 해방된 다이를 꺼내고, 개별 다이 트레이들내에 위치시키는 것을 더 포함할 수도 있다.
다수의 실시예들 및 구성들이 본 개시물의 관점에서 명백할 것이다. 예를 들어, 본 발명의 하나의 예시적인 실시예는 복수의 동일한 다이가 그 위에 형성된 웨이퍼를 수용하는 단계를 포함하는 방법을 제공하고, 웨이퍼는 필드들의 오프셋 그리드를 갖고, 각 필드는 하나 이상의 다이들로 이루어진다. 방법은 계속하여 다이싱 테이프에 웨이퍼를 부착하고, 웨이퍼를 개별 다이로 다이싱한다. 웨이퍼를 개별 다이로 다이싱하는 것은, 예를 들어, 후속 다이싱을 위한 스크라이브 라인들을 제공하기 위해 웨이퍼를 레이저 스크라이빙하는 것을 포함할 수도 있다. 하나의 특정한 이러한 경우에서, 스크라이브 라인을 제공하기 위해 웨이퍼를 레이저 스크라이빙하는 것은 웨이퍼의 단위 면적 당 일관된 레이저 펄스를 유지하면서 수행되고, 웨이퍼의 단위 면적 당 레이저 펄스는 20% 미만 변화한다. 개별 다이로 웨이퍼를 다이싱하는 것은, 웨이퍼를 가로지르고 부분적으로 다이싱 테이프 내로 컷팅하여 복수의 웨이퍼 스트립들을 제조하기 위해 X 또는 Y 축 중 하나에서 스크라이브 라인들을 따라 다이싱하는 것을 더 포함할 수도 있다. 개별 다이로 웨이퍼를 다이싱하는 것은 웨이퍼 스트립을 다이싱 테이프로부터 일시적으로 들어올리고, 필드들의 오프셋 그리드가 카테시안 그리드로 효율적으로 변환될 때까지 그 일시적 들어올림 및 내려놓기를 반복하는 것을 더 포함할 수도 있다. 개별 다이로 웨이퍼를 다이싱하는 것은, 웨이퍼를 가로지르고 부분적으로 다이싱 테이프 내로 컷팅하여 복수의 단독화된 다이를 제조하기 위해 X 또는 Y 축 중 다른 하나에서 스크라이브 라인들을 따라 다이싱하는 것을 더 포함할 수도 있다.
본 개시물의 다른 예시적인 실시예는 반도체 웨이퍼를 제공한다. 웨이퍼는 필드들의 로우들 및 컬럼들의 비-카테시안 그리드를 포함하고, 복수의 로우들이 서로 오프셋되거나 복수의 컬럼들이 서로 오프셋된다. 웨이퍼는 웨이퍼상에 형성된 복수의 동일한 다이를 더 포함하고, 각 필드는 하나 이상의 다이를 포함한다. 웨이퍼는 예를 들어, 각 필드에 관한 필드 스크라이브를 포함할 수도 있고, 각 필드 스크라이브의 적어도 하나의 측면은 코너 등록 마크들 및 그 코너 등록 마크들 사이의 중간 등록 마크들 양자를 포함하고, 하나의 필드의 코너 및 중간 등록 마크들의 서브-세트가 다른 이웃하는 필드의 코너 및 중간 등록 마크들의 서브-세트와 정렬한다. 몇몇 경우들에서, 웨이퍼는 그 위에 형성된 하나의 다이 타입만을 갖는다. 몇몇 경우들에서, 웨이퍼는 웨이퍼 사이즈 및 필드 사이즈에서 웨이퍼와 동일한 제 2 웨이퍼에 비해 더 큰 수의 필드들을 갖지만, 필드들의 로우들 및 컬럼들의 카테시안 그리드를 갖는다. 하나의 특정한 경우에서, 복수의 로우들이 서로 오프셋된다. 다른 특정한 경우에서, 복수의 컬럼들이 서로 오프셋된다. 필드 사이즈는 그리드 전반적으로 일정할 수도 있다. 웨이퍼는 예를 들어, 벌크 웨이퍼, 또는 반도체 온 인슐레이터 구성일 수 있다.
본 개시물의 다른 예시적인 실시예는 반도체 웨이퍼를 제공한다. 이러한 예에서, 웨이퍼는 필드들의 로우들 및 컬럼들의 비-카테시안 그리드를 포함하고, 복수의 로우들이 서로 오프셋되거나 복수의 컬럼들이 서로 오프셋되고, 필드 사이즈는 그리드 전반적으로 일정하다. 웨이퍼는 각 필드에 관한 필드 스크라이브를 더 포함하고, 각 필드 스크라이브의 적어도 하나의 측면은 코너 등록 마크들 및 그 코너 등록 마크들 사이의 중간 등록 마크들 양자를 포함하고, 하나의 필드의 코너 및 중간 등록 마크들의 서브-세트가 다른 이웃하는 필드의 코너 및 중간 등록 마크들의 서브-세트와 정렬한다. 웨이퍼는 웨이퍼상에 형성된 복수의 동일한 다이를 더 포함하고, 각 필드는 하나 이상의 다이를 포함하고, 웨이퍼는 그 위에 형성된 하나의 다이 타입만을 갖는다. 웨이퍼는 웨이퍼 사이즈 및 필드 사이즈에서 웨이퍼와 동일한 제 2 웨이퍼에 비해 더 큰 수의 필드들을 갖지만, 필드들의 로우들 및 컬럼들의 카테시안 그리드를 갖는다. 하나의 특정한 경우에서, 복수의 로우들이 서로 오프셋된다. 다른 특정한 경우에서, 복수의 컬럼들이 서로 오프셋된다. 필드 사이즈는 그리드 전반적으로 일정할 수도 있고, 웨이퍼는 예를 들어, 벌크 웨이퍼(예를 들어, 실리콘), 또는 반도체 온 인슐레이터 구성(예를 들어, 인슐레이터상의 실리콘, 또는 SOI)일 수 있다.
본 발명의 예시적인 실시예의 상술한 설명은 예시 및 설명을 위해 제공되었다. 이것은 본 발명을 개시된 정확한 형태들로 한정하거나 포괄하는 것으로 의도되지 않는다. 다수의 변경물들 및 변동물들이 본 개시물의 관점에서 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라 오히려 여기에 첨부된 청구범위에 의해 한정되는 것으로 의도된다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 복수의 동일한 다이가 상부에 형성된 웨이퍼를 수용하는 단계 - 상기 웨이퍼는 필드들의 오프셋 그리드(an offset grid of fields)를 갖고, 각 필드는 하나 이상의 다이들로 이루어짐 - 와,
    상기 웨이퍼를 다이싱 테이프에 부착하는 단계와,
    후속 다이싱을 위한 스크라이브 라인들(scribe lines)을 제공하기 위해 상기 웨이퍼를 레이저 스크라이빙(laser scribing)하는 단계 -상기 스크라이브 라인들을 제공하기 위해 상기 웨이퍼를 레이저 스크라이빙하는 단계는, 상기 웨이퍼의 단위 면적 당 일관된 레이저 펄스를 유지하면서 수행되고, 상기 웨이퍼의 단위 면적 당 레이저 펄스는 20% 이하로 변화함-와,
    상기 웨이퍼를 개별 다이로 다이싱하는 단계를 포함하는
    비 카테시안 그리드 (non-Cartesian grid)로부터 다이를 단독화(singulating)하는 방법.
  4. 복수의 동일한 다이가 상부에 형성된 웨이퍼를 수용하는 단계 - 상기 웨이퍼는 필드들의 오프셋 그리드(an offset grid of fields)를 갖고, 각 필드는 하나 이상의 다이들로 이루어짐 - 와,
    상기 웨이퍼를 다이싱 테이프에 부착하는 단계와,
    후속 다이싱을 위한 스크라이브 라인들(scribe lines)을 제공하기 위해 상기 웨이퍼를 레이저 스크라이빙(laser scribing)하는 단계와,
    상기 웨이퍼를 개별 다이로 다이싱하는 단계를 포함하며,
    상기 웨이퍼를 개별 다이로 다이싱하는 단계는, 상기 웨이퍼를 가로지르고 부분적으로 상기 다이싱 테이프 내로 컷팅하여, 복수의 웨이퍼 스트립(a plurality of wafer strips)을 제조하기 위해, X 축 또는 Y 축 중 하나에서 스크라이브 라인을 따라 다이싱하는 단계를 포함하는
    비 카테시안 그리드로부터 다이를 단독화하는 방법.
  5. 제 4 항에 있어서,
    상기 웨이퍼를 개별 다이로 다이싱하는 단계는,
    웨이퍼 스트립을 상기 다이싱 테이프로부터 일시적으로 들어올리고(lifting) 이웃하는 스트립과 정렬하여 상기 다이싱 테이프상에 다시 내려놓는 단계와,
    상기 필드들의 오프셋 그리드가 카테시안(Cartesian) 그리드로 효율적으로 변환될 때까지 상기 일시적 들어올림 및 내려놓기를 반복하는 단계를 포함하는
    비 카테시안 그리드로부터 다이를 단독화하는 방법.
  6. 제 5 항에 있어서,
    상기 웨이퍼를 개별 다이로 다이싱하는 단계는, 상기 웨이퍼를 가로지르고 부분적으로 상기 다이싱 테이프 내로 컷팅하여, 복수의 단독화된(singulated) 다이를 제조하기 위해, X 축 또는 Y 축 중 다른 하나에서 스크라이브 라인을 따라 다이싱하는 단계를 포함하는
    비 카테시안 그리드로부터 다이를 단독화하는 방법.
  7. 필드들의 로우들 및 컬럼들의 비-카테시안(non-Cartesian) 그리드 - 복수의 로우들이 서로 오프셋되거나, 복수의 컬럼들이 서로 오프셋됨 - 와,
    웨이퍼상에 형성된 복수의 동일한 다이 - 상기 복수의 동일한 다이는 상기 웨이퍼 상에 형성된 다이 전부를 포함하며, 각 필드가 하나 이상의 다이를 포함함 - 와,
    각 필드에 관한 필드 스크라이브를 더 포함하고,
    각 필드 스크라이브의 적어도 하나의 측면은 코너 등록 마크들 및 상기 코너 등록 마크들 사이의 중간 등록 마크들 모두를 포함하고,
    하나의 필드의 상기 코너 등록 마크들 및 중간 등록 마크들의 서브-세트는 다른 이웃하는 필드의 상기 코너 등록 마크들 및 중간 등록 마크들의 서브-세트와 정렬하는
    반도체 웨이퍼.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 웨이퍼는 그 위에 형성된 하나의 다이 타입만을 갖는
    반도체 웨이퍼.
  10. 제 7 항에 있어서,
    상기 웨이퍼는 웨이퍼 사이즈 및 필드 사이즈에서 상기 웨이퍼와 동일한 제 2 웨이퍼에 비해 보다 많은 수의 필드들을 갖고, 필드들의 로우들 및 컬럼들의 카테시안 그리드를 갖는
    반도체 웨이퍼.
  11. 제 7 항에 있어서,
    상기 복수의 로우들은 서로 오프셋되는
    반도체 웨이퍼.
  12. 제 7 항에 있어서,
    상기 복수의 컬럼들은 서로 오프셋되는
    반도체 웨이퍼.
  13. 제 7 항에 있어서,
    상기 그리드 전체에서 필드 사이즈는 일정한
    반도체 웨이퍼.
  14. 제 7 항에 있어서,
    웨이퍼는 벌크 웨이퍼인
    반도체 웨이퍼.
  15. 제 7 항에 있어서,
    웨이퍼는 반도체 온 인슐레이터(semiconductor on insulator) 구성인
    반도체 웨이퍼.
  16. 필드들의 로우들 및 컬럼들의 비-카테시안 그리드 - 복수의 로우들이 서로 오프셋되거나, 복수의 컬럼들이 서로 오프셋되며, 필드 사이즈가 상기 그리드 전체에서 일정함 - 와,
    각 필드에 관한 필드 스크라이브 - 각 필드 스크라이브의 적어도 하나의 측면은 코너 등록 마크들 및 상기 코너 등록 마크들 사이의 중간 등록 마크들 모두를 포함하고, 하나의 필드의 상기 코너 등록 마크들 및 중간 등록 마크들의 서브-세트는 다른 이웃하는 필드의 상기 코너 등록 마크들 및 중간 등록 마크들의 서브-세트와 정렬함 - 와,
    웨이퍼 상에 형성된 복수의 동일한 다이 - 각 필드가 하나 이상의 다이를 포함하고, 상기 웨이퍼는 그 위에 형성된 하나의 다이 타입만을 가짐 - 를 포함하고,
    상기 웨이퍼는 웨이퍼 사이즈 및 필드 사이즈에서 상기 웨이퍼와 동일한 제 2 웨이퍼에 비해 보다 많은 수의 필드들을 갖고, 필드들의 로우들 및 컬럼들의 카테시안 그리드를 갖는
    반도체 웨이퍼.
  17. 제 16 항에 있어서,
    상기 복수의 로우들은 서로 오프셋되는
    반도체 웨이퍼.
  18. 제 16 항에 있어서,
    상기 복수의 컬럼들은 서로 오프셋되는
    반도체 웨이퍼.
  19. 제 16 항에 있어서,
    웨이퍼는 벌크 웨이퍼인
    반도체 웨이퍼.
  20. 제 16 항에 있어서,
    웨이퍼는 반도체 온 인슐레이터 구성인
    반도체 웨이퍼.
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