KR100661761B1 - 데이터 디코딩 장치 및 데이터 디코딩 방법 - Google Patents

데이터 디코딩 장치 및 데이터 디코딩 방법 Download PDF

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Abstract

본 발명은 단순한 구조에 의해 최대 공산 디코딩을 수행하며, 예를 들어 비디오테이프 레코더 또는 광 디스크 장치 등에 적용될 수 있는 데이터 디코딩 장치 및 데이터 디코딩 방법에 관한 것이다. 본 발명에 따른 데이터 디코딩 장치 또는 데이터 디코딩 방법에서, 1 클록 간격 동안 논리 레벨 반전 타이밍은 하나의 입력 신호로부터 검출되고, 입력 신호를 식별한 임시 식별 결과는 효율적인 하나의 클록 식별 에러에 의해 검출되고, 입력 신호로부터 얻어질 수 있는 상태 전이의 수는 이와 같이 보정된 임시 식별 결과에 기초하여 제한되고, 이들 제한된 상태 전이중 가장 가능한 상태 전이는 입력 신호 식별 결과를 출력하기 위해 검출된다. 더욱이, 본 발명에 따른 데이터 디코딩 장치 또는 데이터 디코딩 방법에서, 임시 식별 결과는 효율적인 하나의 식별 에러에 의해 입력 신호를 식별함으로써 얻어지고, 논리 레벨 반전 간격은 논리 레벨 반전 간격이 입력 신호의 미리 정해진 논리 레벨 반전 간격보다 더 짧은 간격으로 발생할 때 보정되고, 입력 신호로부터 얻어질 수 있는 상태 전이의 수는 이와 같이 보정된 임시 식별 결과에 기초하여 제한되고, 이들 제한된 상태 전이중 가장 가능한 상태 전이는 입력 신호 식별 결과를 출력하기 위해 검출된다.
데이터 디코딩 장치, 입력 신호, 광 디스크 장치

Description

데이터 디코딩 장치 및 데이터 디코딩 방법{DATA DECODING APPARATUS AND DATA DECODING METHOD}
도 1은 본 발명의 일 실시예에 따른 재생 장치를 나타내는 블록도.
도 2는 도 1의 재생 장치 중의 임시 식별기를 나타내는 도면.
도 3a 내지 도 3c는 도 2의 임시 식별기의 오퍼레이션을 도시하는 데 사용된 신호 파형도.
도 4a 내지 도 4d는 도 2의 임시 식별기 중의 신호 파형 검출 회로를 도시하는 데 사용된 신호 파형도.
도 5a 및 도 5b는 디지털 재생 신호의 전이를 나타내는 상태 전이도.
도 6은 도 1의 재생 장치 중의 최대 공산 디코더를 나타내는 블록도.
도 7은 도 6의 최대 공산 디코더에서 브랜치 미터법 계산기(a branch metric calculator)를 나타내는 블록도.
도 8은 도 7의 브랜치 미터법 계산기 중의 미터법 계산기를 나타내는 블록도.
도 9는 도 7의 브랜치 미터법 계산기 중의 다른 미터법 계산기를 나타내는 블록도.
도 10은 도 6의 최대 공산 디코더 내의 경로 메모리 유니트를 나타내는 블록도.
도 11은 도 10의 경로 메모리 유니트 내의 경로 메모리를 나타내는 블록도.
도 12는 제2 실시예의 최대 공산 디코더를 나타내는 블록도.
도 13은 도 12의 최대 공산 디코더 내의 브랜치 미터법 계산기를 나타내는 블록도.
도 14는 EPR4의 상태 전이를 나타내는 테이블.
도 15는 도 14에 대한 상태 전이도.
도 16은 종래 기술의 비터비 디코더(Viterbi decoder)를 사용하는 재생 장치를 나타내는 블록도.
도 17은 도 16의 비터비 디코더를 나타내는 블록도.
도 18은 도 17의 비터비 디코더 중의 브랜치 미터법 계산기를 나타내는 도면.
도 19는 도 18의 비터비 디코더 중의 경로 메모리 유니트를 나타내는 블록도.
도 20은 도 19의 나머지 부분을 나타내는 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
1, 21: 재생 장치 2, 6: 재생 이퀄라이저
3: 2진화 회로 7: 비터비 디코더
7A, 7B: 브랜치 미터법 계산기 10, 11: 가산기 회로
12: 비교기 회로 13: 선택기
22: 임시 식별기 23: 최대 공산 디코더
24, 25: 재생 이퀄라이저 27: 독립 파형 검출 회로
본 발명은 비디오테이프 레코더 또는 광학적 디스크 장치에 적용하기 적절한 최대 공산 디코딩 기술에 관한 것이다.
종래 기술에 있어서, 비디오테이프 레코더 및 광학적 디스크 장치에서, 고밀도로 기록된 디지털 신호들은 비터비 디코딩에 의해 재생된 신호들을 처리함으로써 충실하게 재생된다.
비터비 디코딩에서, 입력 데이터는 바로 직전의 입력 데이터와 조합함으로써 인터코드 간섭에 의해 결정된 n 유형의 상태를 제한하고 이들 n 타입 상태를 입력 데이터가 변화할 때마다 후속하는 n 타입 상태로 갱신함으로써 처리된다. 보다 상세하게는, 인터코드 간섭 길이가 m인 경우, 이들 n 상태는 바로 직전의 m-1 비트에 의해 결정되고, 예를 들면, 입력 데이터가 로직 1 또는 로직 0 시리얼 데이터인 경우, n=2(m-1) 상태가 존재한다.
이렇게 정의된 n 상태에 관련하여, 재생된 신호에 포함된 잡음은 가우스 분포라고 가정하여, 기준 진폭값으로서 어떠한 잡음도 존재하지 않을 때 각각의 상태 에 대응하는 재생된 신호의 값을 취하면, 각각의 상태로 전이시킬 공산 또는 가능성은 기준 진폭값과 실제 재생된 신호 간의 차이를 (기준 진폭 값으로부터 거리인) 2로 제곱하고, 각각의 상태로 전이될 때까지 이러한 제곱값을 합산함으로써 얻어진 값이다. 이러한 방식으로, 비터비 디코딩에서, 바로 직전의 n 상태로부터 다음 상태로의 전이가 가능한 경로에 대해 합이 각각 산출되고, 산출된 결과로부터 가장 큰 공산(가장 작은 합산 값)을 갖는 경로에 대해 전이가 발생한다고 가정하면, n 상태들은 다음 n 상태로 갱신되고, 각각의 상태에서 식별 값들의 히스토리 및 공산 역시 갱신된다.
상태 전이를 이러한 방식으로 연속적으로 검출함으로써, 복수개의 선행 비트에 이르는 히스토리는 미리 정해진 단계에서 하나의 히스토리로 합병되고, 그에 따라 그 시점에 이르는 식별 결과가 지정된다. 이는 비터비 디코딩이 어떻게 재생된 신호를 식별하는 가이다.
이러한 방식으로 재생된 신호를 처리하는 비터비 디코딩에서, 재생된 신호에 대해 중복된 잡음이 랜덤 잡음인 경우, 재생된 신호를 식별하기 위해 재생된 신호의 신호 파워에 대한 최대 사용이 이루어지고, 이는 재생된 신호가 각각의 비트에 대해 미리 정해진 임계값과 그를 비교함으로써 디코딩된 경우에 디코딩 방법과 비교되는 바의 에러율의 개선을 허용한다.
도 14는 연속적인 직렬 비트 시퀀스에서 하나의 클록 간격에 대해, 즉 d가 제한되지 않는 경우에 기록된 신호에 대해 논리 레벨 반전을 허용하는 기록된 신호에 대한 EPR(확장된 부분 반응) 4 등식으로 상태 전이를 나타내는 표이다. EPR4는 PR(1, 1, -1, -1)이고, 인터코드 간섭은 1개의 입력된 데이터에 대해 상대적으로 이후의 3개의 비트에 이르기까지 발생한다.
따라서, 이러한 조합에서, 다음 입력 데이터로 인한 상태 전이(출력)는 3개의 이전 비트에 이르는 입력 데이터의 히스토리에 의해 유일하게 결정된다. 여기서, a[k]는 입력 데이터를 나타내고, a[k-1], a[k-2], a[k-3]은 각각 입력 데이터 a[k]보다 1클록, 2클록 및 3클록 앞선 입력 데이터이다. 이와 같이 입력된 데이터 a[k-1], a[k-2], a[k-3]으로 인한 상태 b[k-1]은 코드 S 및 입력 데이터 a[k-1], a[k-2], a[k-3]의 값으로 나타낸다. 이러한 경우에, 예를 들면 상태(S000)에서, 값 0의 입력 a[k]가 입력되는 경우, 값 0의 출력 c[k]가 얻어지고, 상태 b[k]는 (S000)으로 변화한다.
이러한 경우에, d=1에 어떠한 제한도 없으므로, 3가지 연속적인 입력 데이터의 조합에 대응하는 8 상태 (S000)-(S111)이 얻어지고, 출력 신호 c[k]는 5개의 기준 진폭 값들 -2, -1, 0, 1, 2를 갖는다. 이러한 관계를 격자 도면으로 나타내면, 이들은 도 15에 나타낸 바와 같다.
이러한 경우에, 비터비 디코딩에서, 도 15를 반복시킴으로써 도시한 격자 도면으로부터, 재생된 신호와 기준 진폭 값 간의 차이의 브랜치 미터법이 합산되고, 이러한 합의 최소 값을 갖는 경로가 입력 신호를 디코딩하기 위해 선택된다.
도 16은 이러한 유형의 비터비 디코더가 적용되는 재생 장치를 나타내는 블록도이다. 재생 장치(1)에서, 재생 이퀄라이저(2)는 니퀴스트(Nyquist) 등식을 수행하고, 재생 신호 RF를 출력하여 재생 신호 RF에 의한 클록의 재생을 허용한다. 2진화 회로(3)는 2진화된 신호(S2)를 출력하도록 이러한 재생 이퀄라이저(2)에 의해 출력된 등화된 신호를 2진화시킨다.
기준치로서 이와 같이 2진화된 신호 S2에 기초하여 작동하는 PLL 회로(4)는 재생 신호 RF로부터 클록 CK를 재생하고 출력한다. 아날로그/디지털(A/D) 변환 회로(5)는 이러한 클록 CK에 기초하여 재생 신호 RF에 대한 아날로그/디지털 변환을 순차로 수행하고, 디지털 재생 신호를 출력한다. 이러한 디지털 재생 신호에 대한 컴퓨터 처리를 수행함으로써, 재생 이퀄라이저(6)는 예를 들면 EPR4 등화된 신호를 발생시키고 출력하고, 비터비 디코더(7)는 기록 매체 상에 기록된 기록 신호인 2진 디코딩된 출력 D1을 출력하기 위해 이러한 재생 이퀄라이저(6)로부터 EPR4 등화된 신호를 처리한다. 따라서, 이러한 재생 장치(1)는 2진 디코딩된 출력 D1을 재생하기 위해 PRML(Partial Response Maximum Likelihood) 기술을 사용한다.
도 17은 이러한 비터비 디코더(7)를 나타내는 블록도이다. 이러한 비터비 디코더(7)에서, 브랜치 미터법 계산기(7A)는 EPR4 등화된 신호로 인한 디지털 재생 신호 DRF를 수신하고, 디지털 재생 신호 DRF의 각각의 샘플값에 대한 후속 컴퓨터 처리를 수행함으로써, 기준 진폭값에 상대적인 브랜치 미터법 BMO[k]-BM4[k]를 산출하고 출력한다. 여기서, 브랜치 미터법 BM0[k]-BM4[k]는 어떠한 잡음도 존재하지 않을 때 각각의 상태에 대응하는 재생된 신호의 값들(이 경우에 5개의 값 2, 1, 0, -1, -2인 기준 진폭 값)과 2의 제곱된 실제 재생 신호 레벨 Z[k] 간의 차이이고, 이는 기준 진폭 값에 비해 상대적으로 재생된 신호 레벨의 유클리드(Euclidian) 거리이다.
BM0[k] = (Z[k]-2)2
BM1[k] = (Z[k]-1)2
BM2[k] = (Z[k])2
BM3[k] = (Z[k]+1)2
BM4[k] = (Z[k]+2)2 ................. (1)
보다 상세하게는, 브랜치 미터법 계산기(7A)는 디지털 재생 신호 DRF로부터 기준 진폭값을 연산하는 복수개의 감산기 회로 및 감산 결과를 2의 제곱시키는 복수개의 승산기 회로를 포함한다.
브랜치 미터법 처리 회로(7B)는 브랜치 미터법 계산기(7A)에 의해 출력된 브랜치 미터법 BM0[k] - BM4[k]를 사용하여 미터법 계산기(7BA 내지 7BH)에서 각각 다음 수학식의 연산을 수행하고, 그에 따라 각각의 상태로 입력된 브랜치 미터법의 합산 값들인 미터법 (S000, k)-(S111, k)를 산출한다. 여기서, min(a, b)는 a, b의 최소한의 값을 선택하는 처리이다.
L(S000, k) = min(1(S000, k-1)+BM2[k], (S100, k-1)+BM3[k])....(2-1)
L(S001, k) = min(1(S000, k-1)+BM1[k], (S100, k-1)+BM2[k])....(2-2)
L(S010, k) = min(1(S001, k-1)+BM1[k], (S101, k-1)+BM2[k])....(2-3)
L(S011, k) = min(1(S001, k-1)+BM3[k], (S101, k-1)+BM1[k])....(2-4)
L(S100, k) = min(1(S010, k-1)+BM3[k], (S110, k-1)+BM4[k])....(2-5)
L(S101, k) = min(1(S010, k-1)+BM2[k], (S110, k-1)+BM3[k])....(2-6)
L(S110, k) = min(1(S011, k-1)+BM2[k], (S111, k-1)+BM3[k])....(2-7)
L(S111, k) = min(1(S011, k-1)+BM1[k], (S111, k-1)+BM2[k])....(2-8)
브랜치 미터법 처리 회로(7B)는 미터법 계산기(7BA 내지 7BH)로 인해 결정 결과(SEL0-7)를 출력하기도 한다.
도 18은 브랜치 미터법 계산기(7B)의 세부 구조를 나타내는 블록도이다. 브랜치 미터법 계산기(7B)에서, 미터법 계산기(7BA 내지 7BF)는 입출력이 도 15에 나타낸 상태 전이에 대응하여 설정되리라 기대되는 동일한 회로 레이아웃을 갖는다. 따라서, 본 명세서에는 상태 S000에 대응하는 미터법 계산기(7BA)만이 기재될 것이고, 동일한 부분들은 생략될 것이다.
보다 상세하게는, 상태(S000)로의 전이를 위한 미터법을 산출하는 계산기(7BA)에서, 가산기 회로(10)는 이러한 제1 미터법 계산기(7BA)에서 1클록 이전에 산출된 상태(S000)의 미터법 L(S000, k-1)을 브랜치 미터법 계산기(7A)에 의해 산출된 브랜치 미터법 BM2[k]에 가산하고, 그 결과를 출력한다. 따라서, 가산기 회로(10)는 수학식 (2-1)의 우측의 제1 용어에 대응하는 부가적인 결과를 출력한다.
가산기 회로(11)는 제5 미터법 계산기(7BE)에서 1 클록 이전에 산출된 상태(S100)의 미터법 L(S100, k-1)을 브랜치 미터법 계산기(7A)에 의해 산출된 브랜치 미터법 BM3[k]에 가산하고, 그 결과를 출력한다. 따라서, 가산기 회로(11)는 수학식(2-1)의 우측의 제2 용어에 대응하는 부가적인 결과를 출력한다.
비교기 회로(12)는 가산기 회로(10, 11)로부터 출력 데이터의 비교 결과를 출력한다. 따라서, 비교기 회로(12)는 상태(S000) 및 상태(S100) 중에서 상태(S000)로의 전이가 가장 가능성이 있음을(가능함) 결정하고, 이러한 결정 결과 SEL0을 출력한다.
선택기(13)는 비교기 회로(12)의 결정 결과 SEL0에 따라 가산기 회로(10, 11)의 부가적인 결과를 선택하고 출력하며, 그에 따라 수학식(2-1)의 우측에 연산 처리 결과를 출력한다. 래치 (D)14는 선택기(13)의 선택 출력을 래치함으로써 1클록 기간만큼 연산 처리 결과를 지연시키고 그 후에 그것이 출력된다.
경로 메모리 유니트(7C;도 17)는 경로 메모리(7CA 내지 7CH)에 의해 브랜치 미터법(7B)의 계산 결과를 각각 처리함으로써 2진 디코딩 출력 D1을 발생시키고, 그 결과를 출력한다.
도 19 및 도 20은 경로 메모리 유니트(7C) 부분을 나타내는 블록도이다. 도 19에서, 경로 메모리(7CA)는 직렬로 접속된 소정 수의 래치(래치의 수는 일반적으로 16 내지 32비트와 등가인 래치수로서 합병 경로의 수 이상임) (16A 내지 16N)을 포함하고, 제5 경로 메모리(7CE)의 히스토리 또는 바로 직전의 래치의 히스토리를 선택적으로 출력하는 선택기(17A 내지 17M)가 이들 래치(16A 내지 16N) 사이에 배치된다.
이들 선택기(17A 내지 17M)는 결정 결과 SEL0에 따른 오퍼레이션에 걸쳐 변화한다. 이러한 방식으로, 대응하는 미터법 계산기(7BA)에서, 제5 상태(S100)로부터 미터법이 선택되는 경우, 경로 메모리(7CE)의 히스토리가 선택되고 출력된다. 다른 한편, 제1 상태(S000)로부터 미터법이 선택되는 경우, 바로 직전의 래치에 유지된 자기-히스토리가 선택되고 출력된다. 제1 래치(16A)는 이들 전이 모두에 대한 값 0의 대응하는 고정 데이터를 래치하고, 최종 래치(16N)는 2진 디코딩된 출력 D1을 출력한다.
제8 상태(S111)의 경로 메모리(7CH)는 도 19에 나타낸 구조에서 제4 경로 메모리(7CD)의 히스토리가 제5 경로 메모리(7CE)의 히스토리 대신에 선택적으로 수신되고, 고정 데이터 값 1이 수신된 히스토리에 대응하는 고정 데이터 값 0 대신에 제1 래치 16A에 의해 래치되고, 그 히스토리가 전송되는 목적지가 상이하고, 선택기(17A-17M)의 신호 상의 변화가 상이하리라 기대하는 제1 경로 메모리(7CA)와 동일하다.
다른 한편, 제2 경로 메모리(7CB)(도 20)는 경로 메모리(7CC)의 그것과 동일한 수의 래치(16A 내지 16N)를 포함하고, 제1 경로 메모리(7CA)의 히스토리 또는 제5 경로 메모리(7CE)의 히스토리를 선택적으로 출력하는 선택기(17A 내지 17M)가 제1 래치(16A)를 배제한 래치들(16B 내지 16N) 간에 배치된다.
이들 선택기(17A 내지 17M)는 결정 결과 SEL1에 따라 오퍼레이션에 걸쳐 변화하고, 결과적으로 대응하는 미터법 계산기(7BB)에서, 제1 상태(S000)로부터 미터법이 선택되는 경우, 경로 메모리(7CA)의 히스토리가 출력으로서 선택된다. 다른 한편, 제5 상태(S100)로부터 미터법이 선택되는 경우, 경로 메모리(7CE)의 히스토리가 선택되고 출력된다. 제1 래치(16A)는 이들 전이 모두에 대해 대응하는 고정 데이터 값 1을 래치한다. 최종 래치(16N)는 2진 디코딩된 출력 D1을 출력한다.
제3 상태(S010)의 경로 메모리(7CC)는 도 20에 나타낸 구조에서 제2 또는 제6 경로 메모리(7CB)의 히스토리가 제1 또는 제5 경로 메모리(7CA 또는 7CE)의 히스토리 대신에 선택적으로 수신되고, 고정 데이터 값 0이 수신된 히스토리에 대응하는 고정 데이터 값 1 대신에 제1 래치(16A)에 의해 래치되고, 그 히스토리가 전송되는 목적지가 상이하고, 선택기(17A 내지 17M)의 신호 상의 변화가 상이하리라 기대하는 제2 경로 메모리(7CB)와 동일하다.
제4 상태(S011)의 경로 메모리(7CD)는 도 20에 나타낸 구조에서 제2 또는 제6 경로 메모리(7CB 또는 7CE)의 히스토리가 제1 또는 제5 경로 메모리(7CA, 7CE)의 히스토리 대신에 선택적으로 수신되고, 그 히스토리가 전송되는 목적지가 상이하고, 선택기(17A 내지 17M)의 신호 상의 변화가 상이하리라 기대하는 제2 경로 메모리(7CB)와 동일하다.
제5 상태(S100)의 경로 메모리(7CE)는 도 20에 나타낸 구조에서 제3 또는 제7 경로 메모리(7CC, 7CD)의 히스토리가 제1 또는 제5 경로 메모리(7CA, 7CE)의 히스토리 대신에 선택적으로 수신되고, 고정 데이터 값 0이 수신된 히스토리에 대응하는 고정 데이터 값 1 대신에 제1 래치(16A)에 의해 래치되고, 그 히스토리가 전송되는 목적지가 상이하고, 선택기(17A 내지 17M)의 신호 상의 변화가 상이하리라 기대하는 제2 경로 메모리(7CB)와 동일하다.
제6 상태(S101)의 경로 메모리(7CF)는 도 20에 나타낸 구조에서 제3 또는 제7 경로 메모리(7CC, 7CG)의 히스토리가 제1 또는 제5 경로 메모리(7CA 또는 7CE)의 히스토리 대신에 선택적으로 수신되고, 그 히스토리가 전송되는 목적지가 상이 하고, 선택기(17A 내지 17M)의 신호 상의 변화가 상이하리라 기대하는 제2 경로 메모리(7CB)와 동일하다.
제7 상태(S110)의 경로 메모리(7CG)는 도 20에 나타낸 구조에서 제4 또는 제8 경로 메모리(7CD 또는 7CH)의 히스토리가 제1 또는 제5 경로 메모리(7CA, 7CE)의 히스토리 대신에 선택적으로 수신되고, 고정 데이터 값 0이 수신된 히스토리에 대응하는 고정 데이터 값 1 대신에 제1 래치(16A)에 의해 래치되고, 그 히스토리가 전송되는 목적지가 상이하고, 선택기(17A 내지 17M)의 신호 상의 변화가 상이하리라 기대하는 제2 경로 메모리(7CB)와 동일하다.
이들 구조로 인해, 경로 메모리(7CA 내지 7CH)가 소정 수의 단계의 히스토리를 수신할 때, 동일한 히스토리가 대응하는 래치에 유지된다. 비터비 디코더(7)에서, 2진 디코딩된 출력 D1은 임의의 경로 메모리(7CA-7CG)의 최종 래치(16N)로부터 얻어진다.
그러나, 이러한 유형의 기록 및 재생 시스템에서, 재생된 데이터를 식별하는 능력은 인터코드 간섭 길이 m을 증가시킴으로써 증진될 수 있다. 상기한 바와 같이, 인터코드 간섭 길이 m으로 인한 상태 S의 수는 2(m-1)로 나타낼 수 있고, 따라서, 상태의 수는 인터코드 간섭 길이 m이 증가될 때 지수 및 파라메터의 견지에서 증가한다. 다른 한편, 선행 기술의 비터비 디코더(7)에서, 동일한 수의 미터법 계산기(7BA 내지 7BH) 및 상태의 수로서 경로 메모리(7CA 내지 7CH)가 요구되고, 상태 수가 증가할 때, 그 구조는 점점 더 복잡해진다.
이러한 유형의 기록 및 재생 시스템에서, 특정 길이의 인터코드 간섭 길이 m 은 회로의 스케일로 인해 허용되어야 한다.
따라서, 상기 문제점의 관점에서 생각한 바, 본 발명의 목적은 단순한 구조로 최대 공산 디코딩을 실현할 수 있는 데이터 디코딩 장치 및 데이터 디코딩 방법을 제공하는 것이다.
상기 문제점을 해결하기 위해, 본 발명에 따른 데이터 디코딩 장치 또는 데이터 디코딩 방법에서, 1 클록 주기 동안 논리 레벨 반전은 입력 신호로부터 검출되고, 입력 신호를 식별한 임시 식별 결과는 효율적으로 하나의 클록 식별 에러에 의해 보정되고, 입력 신호로부터 얻어질 수 있는 상태 전이의 수는 이와 같이 보정된 임시 식별 결과에 기초하여 제한되고, 이들 제한된 상태 전이의 가장 가능한 상태 전이는 입력 신호 식별 결과를 출력하기 위해 검출된다.
더욱이, 본 발명에 따른 데이터 디코딩 장치 또는 데이터 디코딩 방법에서, 임시 식별 결과는 효율적인 1 클록 식별 에러에 의해 입력 신호를 식별함으로써 얻어지고, 논리 레벨 반전 간격은 이 논리 레벨 반전 간격이 입력 신호의 허용되는 논리 레벨 반전 간격보다 더 짧은 간격으로 발생할 때 보정되고, 입력 신호로부터 얻어질 수 있는 상태 전이의 수는 이와 같이 보정된 임시 식별 결과에 기초하여 제한되고, 이들 제한된 상태 전이의 가장 가능한 상태 전이는 입력 신호 식별 결과를 출력하도록 검출된다.
이하, 본 발명을 첨부된 도면을 적절히 참조하여 상세히 기재할 것이다.
(1) 실시예 1
(1-1) 제1 실시예의 구성
도 1은 본 발명의 일 실시예에 따른 재생 장치를 나타내는 블록도이다. 이러한 재생 장치(21)에서, 도 16에서 상기한 재생 장치(10)의 그것과 동일한 특징을 대응하는 기호로 나타내고, 그의 설명은 반복하지 않을 것이다. 이러한 재생 장치(21)에서, 디지털 재생 신호 DRF는 2진 식별 출력 D1을 얻도록 임시 식별기(22)의 임시 식별 결과 D3을 참조함으로써 최대 공산 디코더(23)에서 처리된다.
보다 상세하게는, 재생 장치(21)에서, 재생 신호 RF는 클록이 2진화 회로(3)에 의해 2진화된 후 PLL 회로(4)에 의해 재생될 수 있고, 이러한 2진화 회로(3)에 의해 출력된 2진화된 신호 S2가 PLL 회로(4)에 의해 출력된 클록 CK 및 디코딩된 출력 D1과 효과적으로 동일하게 출력된 임시 식별 결과 D3에 의해 래치될 수 있도록 등화되고 출력된다. 보다 상세하게는, 재생 이퀄라이저(24)는 재생 신호 RF를 예를 들면 PR(1, 1)에 의해 등화된 신호로 변환시키고, 그를 출력한다.
도 2에 도시된 바와 같이, 임시 식별기(22)는 클록 CK에 기초하여 2진화 회로(3)의 출력 신호 S2를 순차로 래치함으로써 래치(R)(26)의 임시 식별 결과 D2를 발생시킨다.
여기서, 도 3a 내지 도 3c에 도시된 바와 같이, 클록 CK에 의해 PR(1, 1) 등화 신호를 2진화함으로써 얻어진 2진화된 신호 S2를 래치함으로써(도 3a, 도 3B), 진폭 방향으로 21/2 시간의 식별 마진(즉, 진폭 허용 오차)은 디지털 재생 신호 DRF가 EPR4 등화 신호에 의해 2진 식별에 적용되는 경우에 비교해 얻어질 수 있다.
임시 식별기(22)에서, 이와 같이 2진화된 신호 S2가 래치될 때, 순차로 2진화된 신호 S2는 타이밍에 따라 래치됨으로써 클록 CK를 발생시키는 근간인 재생 이퀄라이저(24)의 출력 신호는 2진화 회로(3)의 임계값(이 실시예의 경우에, 클록 CK의 에지가 도 3에 도시된 바와 같이 나타나는 타이밍)과 교차한다.
그러므로, 이러한 식별 결과 D2에서(도 3c), 타이밍이 일부 레벨과 교차함에 따라, 각각의 에지의 타이밍은 기록하는 동안 대응하는 기록 코드에 대해 상대적으로 동일한 위상을 갖고(이하 기호 a로 나타낸 전방 에지 타이밍이라 칭함) 또는 1 클록 만큼 지연되고(이하 기호 b로 나타낸 후위 에지 타이밍이라 칭함), 결과적으로 임시 식별 결과 D2에서, 식별은 에러를 포함한다.
니퀴스트 등화에 의해 얻어진 디지털 재생 신호 DRF가 단순히 2진 식별에 적용되는 경우와 비교하면, 식별은 식별 마진을 위상 방향으로 2배함으로써 수행되고, 따라서, 각각의 에지에 1클록 식별 에러가 존재하지만, 기록 코드는 이러한 하나의 클록 식별 에러에 대한 것을 제외하고 아주 정확하게 식별될 수 있다.
2진화된 신호 S2가 이러한 방식으로 임시 식별 결과 D2를 발생시키기 위해 매우 작은 위상 허용 오차를 갖는 타이밍에 따라 래치되는 경우, 도 4a-도 4d에 도시된 바와 같이, 2진화된 신호 S2의 신호 레벨 중 단지 하나의 클록 주기가 나타나는 경우(도 4a, 도 4b), 임시 식별 결과 D2에서 지터 등으로 인해 이러한 신호의 출현을 래치할 수 없게 할 위험성이 존재한다(도 4c).
그러므로, 임시 식별기(22)에서(도 2), 독립 파형 검출 회로(27)에서, 2진화된 신호 S2는 래치(R)(28)에 의해 클록 CK의 감소 에지 타이밍에 따라 순차로 래치되고, 래치 결과는 후속 지연 회로(D)(29, 30)에 의해 순차로 전송되고, 3개의 연속 클록에 대한 래치 결과는 임시 식별 결과 D2와 상이한 1/2 클록 주기인 타이밍으로 얻어진다.
독립 파형 검출 회로(27)에서, 3개의 연속적인 클록에 대한 래치 결과 중에서, 지연 회로(29)에 의해 출력된 중간 타이밍에 따른 래치 결과의 논리 레벨은 인버터(31)에 의해 반전되고, 다른 래치 결과와 함께 AND 회로(32)로 입력된다. 이러한 방식으로, 독립 파형 검출 회로(27)는 2진화된 신호 S2의 신호 레벨이 음의 측면 상의 1 클록에 대해 감소될 때 논리 레벨이 감소되는 음의 독립 파형에 따라 검출된 신호 S2N을 발생시킨다.
마찬가지로, 독립 파형 검출 회로(27)에서, 3개의 연속적인 클록에 대한 래치 결과 중에서, 래치(28) 및 지연 회로(30)에 의해 출력된 제1 타이밍 및 최종 타이밍에 따른 래치 결과의 논리 레벨은 인버터(33, 34)에 의해 반전되고, 다른 래치 결과와 함께 AND 회로(35)로 입력된다. 이러한 방식으로, 독립 파형 검출 회로(27)는 2진화된 신호 S2의 신호 레벨이 양의 측면 상의 1 클록에 대해 증가될 때 논리 레벨이 증가되는 양의 독립 파형에 따라 검출된 신호 S2P를 발생시킨다.
임시 식별기(22)에서, 임시 식별 결과 D2는 클록 CK의 에지 타이밍에 기초하여 2진화된 신호 S2를 래치함으로써 발생되고, 음의 독립 파형에 따라 검출된 신호 S2N 및 양의 독립 파형에 따라 검출된 신호 S2P가 게이트 회로(36)에 의해 중복되고(도 4d), 이러한 게이트 회로(36)에 의해 출력된 신호는 임시 식별 결과 D3으로서 출력된다.
최대 공산 디코더(23)(도 1)는 이러한 임시 식별 결과 D3에 기초한 디지털 재생 신호 DRF를 처리함으로써, 재생 신호 RF에 대한 최대 공산 결정을 수행한 결과인 디코딩된 출력 D1을 출력한다.
도 5a 및 도 5b에서 임시 식별 결과 D3(도 5a)과 상태 전이(도 5b) 간의 관계로부터 알 수 있듯이, 임시 식별 결과에서 에지 타이밍은 기록 코드에 대해 상대적으로 1 클록 만큼 지연되거나, 또는 그것이 정확한 타이밍이므로, 이러한 식별 결과 D는 상태 전이를 정확하게 반영하지 않는다.
그러나, 예를 들면 데이터가 다시 전송될 때 시점(k-1)에서 상태(S000)로 합병되는 경우에, 디지털 재생 신호 DRF가 시점(k, k+1)에서 2개의 경로로 각각 분할될 확률이 큰 반면에, 임시 식별 결과 D2가 시점(t)에서 나타나는 경우에, 상태(S000)로 유도되는 경로는 시점(k+1)에서 얻어질 수 없다. 다시 말해, 이러한 임시 식별 결과 D3이 전방 에지 타이밍에 따라 나타나는 경우, 디지털 재생 신호 DRF는 시점(k)에서 상태(S001)로의 전이를 수행하고, 임시 식별 결과 D2가 후위 에지 타이밍에 따라 나타나는 경우, 다음 시점(k-1)에서 상태(S001)로의 전이를 수행한다.
도 5a 및 도 5b에서, 임시 식별 결과 D3에서 비트 반전 잡음으로 인한 변화는 화살표로 나타내고, 그 경로는 전방 에지 및 후방 에지에 대응하는 기호 a 및 b, 및 어떠한 특정 비트 반전도 지정되지 않음을 나타내는 기호 *를 사용하여 이전의 3개의 클록 간격으로 임시 식별 결과 D3과 비교한 바에 의해 도시된다. 따라서, 시점(k-1)으로부터 시점(k)로의 경로 b**는 후방 에지가 시점(k)에서 임시 식별 결과 D3에서 정확한 경우에 대응하는 경로이고, 다음 경로 bb*는 후방 에지가 시점(k 및 k+1) 모두에서 임시 식별 결과 D3의 비트 반전에서 정확한 경우의 경로이며, 마찬가지로, 시점(k+2)에 이르는 다음 경로들은 경로 bb*로 나타낸다.
마찬가지로, 경로 a**는 전방 에지가 시점(k)에서 임시 식별 결과 D3에서 정확한 경우에 대응하는 경로이고, 다음 경로 aa* 및 ab*는 전방 에지가 시점(k 및 k+1) 모두에서 임시 식별 결과 D3의 비트 반전에서 정확한 경우 및 후방 제기가 시점(k+1)에서 정확한 한편 전방 에지가 시점(k)에서 정확한 경우에 각각 대응하는 경로이다.
이러한 방식으로 이전의 3개의 클록 간격에서 임시 식별 결과 D3의 비트 반전에 기초하여 경로들을 도시함으로써, EPR4에서, 하나의 머지에 이르기까지 얻어지는 확률을 갖는 경로는 바로 직전의 3개의 비트의 임시 식별 결과 D3에 기초하여 결정될 수 있다. 그러므로, 임시 식별 결과 D3의 상태를 명시하기 위해, 1 클록에 대한 이러한 임시 식별 결과 D3이 하나의 클록 에러를 포함할 때, 하나의 머지에 이르기까지 유도되는 경로는 바로 직전의 3개의 비트 및 바로 직전 비트에 대한 임시 식별 결과 D3에 의해 명시될 수 있다.
다시 말해, 1 비트의 임시 식별 결과 D3에 대해 가능한 상태 전이에 관한 한, 바로 직전의 3개의 비트로부터 바로 직전 비트에 이르기까지 임시 식별 결과 D3에 의해 명시된 것들을 제외한 상태 전이가 얻어질 수 없으므로, 바로 직전의 3개의 비트로부터 바로 직전 비트로 임시 식별 결과 D3에 의해 추정된 것들을 제외한 상태 전이가 연산으로부터 배제된 경우, 디코딩 회로의 구조는 대응하는 양만큼 단순화될 수 있다.
EPR4에서, 인터코드 간섭 길이가 4비트이면, 임시 식별 결과 D3에서, 논리 레벨이 일단 반전될 때 경로 분리가 발생하고, 4 클록 후 분리된 경로들이 합병된다. 도 5의 경우에, 하나의 경로가 제1 비트 반전으로 인해 계산에서 배제되는 경우, 및 비트 반전이 이러한 기간 동안 임시 식별 결과 D3에서 계속되지 않는 경우(즉, 비트 반전이 4 클록 간격으로 최대 3회 발생하는 경우), 기호 a 및 b가 제1 비트 반전에 대응하여 상이한 경로들은 기호 aab로 나타낸 경로에 비해 상대적으로 기호 bab로 나타낸 경로의 경우에서와 같이 합병된다.
따라서, 이러한 경우에, 합병된 경로 aab 및 bab에 대해, 미터법이 명시되고, 대응하는 임시 식별 결과가 선택되는 경우, 예상 경로는 대응하는 식별 결과를 얻을 수 있도록 경로 aab, bab로부터 선택될 수 있다.
1 클록 간격의 식별 에러를 포함하는 임시 식별 결과에 기초한 미터법을 산출함으로써, 본 실시예에 따라, EPR4에서 디지털 재생 신호 DRF로부터 얻어질 수 있는 상태의 수의 절반인 최대 4 상태에 대한 미터법을 산출하는 것이 상책인 것을 알 수 있다. 보다 상세하게는, 도 5에 나타낸 실시예에서, 시점(k)의 제4 클록인 시점(k+3)에서, 시점(k)에서 비트 반전으로 인해 분할된 경로들 bbb, abb이 합병된다. 도 5의 실시예에서, 경로들은 상태(S000) 및 상태(S001)에서 합병되지 않음이 주지될 수 있다. 이는 경로 bab, baa가 도 5에 나타낸 실시예에 부가되어 합병되지 않지만, 시점(k+1)에서 역시 임시 식별 결과 D3에서 비트 반전이 존재한다는 사실로 인해 이들 경로 bab, baa가 임시 식별 결과에 의해 배제되는 것을 보여준다.
이러한 시점(k+1)에서 분할되는 경로들은 이러한 시점(k+1)으로부터 제4 클록인 시점(k+4)에서 역시 합병된다. 따라서, 경로가 이러한 합병점에서 브랜치 미터법의 합으로부터 선택되는 경우, 시점(k+1)에서 비트 반전에 대해 전방 에지가 정확한지 또는 후방 에지가 정확한지에 대한 결정이 이루어질 수 있다.
그러므로, 이 실시예에 따라, 8가지 상태(S000 내지 S111) 대신에, 이러한 임시 식별 결과 D3에서 3개의 이전 클록 간격으로 임시 식별 결과 D3으로부터 대응하는 미터법을 산출하도록 추정될 수 있고, 경로를 명시하기 위해 이러한 미터법으로부터 공산이 결정될 수 있다. 다시 말해, 3개의 이전 클록 간격으로 임시 식별 결과 D3로부터 가능한 것으로 고려되는 경로들 aaa 내지 bbb에 대해, 대응하는 기준 진폭 값들이 연속적으로 설정되고, 미터법이 이러한 기준 진폭 값에 기초하여 연속적으로 계산되고, 합병점에서, 경로는 2개의 합병 경로에 대해 미터법을 결정함으로써 선택된다.
도 5의 설명에서, 기호 *는 대응하는 임시 식별 결과 D3에서 비트 반전이 명시되지 않았지만, 이후 이러한 기호 *는 편의상 a 또는 b로 대체될 것임을 나타내기 위해 사용되었다.
경로들 aaa 내지 bbb에 대해, 브랜치 미터법이 공산을 결정하기 위해 연속적으로 합산되는 경우, 어떠한 제한치 d=1도 존재하는 않는 경우의 코딩 도식에 대해, 비트 반전은 도 5에서 시점(k+11 내지 k+14)으로 나타낸 바와 같이 임시 식별 결과 D3에서 연속적으로 발생할 수 있다.
이러한 경우에, 시점(k+10)에서 분할된 경로는 시점(k+14)에서 합병되지만 다시 분할되고, 인터코드 간섭 길이가 4비트일 때, 상태(S001)에 이르는 경로는 기호 aabb로 명시된다. 그러나, 임시 식별 결과 D3으로 인해, 이러한 기호 aabb를 갖는 경로는 기호 babb를 갖는 경로로 인해 상태(S001)에 도달하지 않고, 따라서, 이러한 경로는 미터법을 연속적으로 계산함으로써 기호 abb에 의해 명시될 수 있다. 다시 말해, 이러한 경우에, 시점(k+14) 이전의 시점에서, 대응하는 기준 진폭 값들은 각각의 상태에 대응하는 미리 정해진 값으로 설정되고, 큰 값을 갖는 미터법은 불가능한 경로들이 미터법의 선택에서 배제되도록 산출되고, 경로들은 상기한 바와 같이 연속적으로 선택될 수 있다.
상태(S010)에 이르는 경로는 기호 aaaa로 명시되고, 이러한 경우에 역시, 경로 baaa가 임시 식별 결과 D3으로 인해 상태(S010)에 도달하지 않을 때, 이러한 경로는 미터법을 연속적으로 계산함으로써 기호 aaa에 의해 명시될 수 있고, 경로들은 마찬가지로 상기한 바와 같이 연속적으로 선택될 수 있다.
더욱이, 상태(S011)에 도달한 경로는 기호 aaab로 명시되고, 이러한 경우에 역시, 경로 baab가 임시 식별 결과 D3으로 인해 상태(S010)에 도달하지 않을 때, 이러한 경로는 미터법을 연속적으로 계산함으로써 기호 aab에 의해 명시될 수 있고, 경로들은 마찬가지로 상기한 바와 같이 연속적으로 선택될 수 있다.
다른 한편, 경로(S101)에 대해, 기호 bbbb를 갖는 경로는 기호 abbb를 갖는 경로와 합병되고, 기호 bbbb 및 abbb를 갖는 경로들 중에서, 경로 abb, bbb는 임시 식별 결과 D3으로 인해 상태(S101)로의 전이를 수행한다. 따라서, 상기한 바와 같이 이들 경로 abb, bbb로 인한 미터법을 처리하고 선택함으로써, 이들은 기호 bb*를 갖는 경로로서 기재될 수 있다.
그러나, 이전의 3개의 클록 간격으로 임시 식별 결과 D3으로 인해 가능한 경로 aaa 내지 bbb에 관한 한, 대응하는 기준 진폭 값들이 미터법을 연속적으로 계산하도록 연속적으로 설정되는 경우, 이러한 상태(S101)에서 합병되는 기호 abbb에 이르는 경로 abb는 상태(S001)에 대해 상기 기호 aabb에 대응하는 경로 abb와 동일한 방식으로 기재될 수 있다.
다시 말해, 이전의 3개의 클록 간격에서 임시 식별 결과 D3으로 인해 가능한 경로 aaa 내지 bbb에 관한 한, 미터법이 연속적으로 계산될 때, 어떠한 제한치 d=1도 존재하지 않고, 인터코드 간섭 길이는 4이고, 임시 식별 결과 D3에서 연속적인 비트 반전이 존재할 때, 상이한 상태를 유도하는 전방 에지, 전방 에지, 후방 에지 및 후방 에지에 연속적으로 대응하는 경로들 간을 구별하기가 곤란하다. 그러므로, 이 실시예에 따라서 및 이러한 경우에만, 다른 기준 진폭 값이 설정된다. 또 다른 브랜치 미터법이 이러한 기준 진폭 값으로부터 산출되기도 하고, 하나의 미터법 처리 회로에서, 기호 aabb에 대응하는 경로 abb의 처리는 경로 미터법이 이러한 다른 브랜치 미터법에 의해 갱신되도록 대기된다.
도 6은 최대 공산 디코더(23)의 세부를 나타내는 블록도이다. 이러한 최대 공산 디코더(23)에서, LPS(Limited Path Selector)(40)는 연속적인 임시 식별 결과 D3을 순차로 지연시키고 인터코드 간섭 길이인 4개의 연속적인 클록에 대해 임시 식별 결과 D3을 병렬로 동시에 출력하는 4개의 지연 회로 및 4개의 연속적인 클록에 대해 임시 식별 결과 D3에 어드레스를 할당하고 대응하는 출력 데이터를 출력하는 메모리를 포함한다. 4개의 연속적인 클록에 대한 이들 임시 식별 결과 D3 중에서, 현재 시점에 가장 근접한 3개의 클록에 대응하는 하나의 루트에 대한 기준 진폭 값 Caaa 내지 Cbbb 및 4개의 클록에 대응하는 기준 진폭 값 Caabb이 출력된다.
하나의 루트에서 기준 진폭 값 Caaa 내지 Cbbb은 경로 aaa 내지 bbb로 명시된 상태에 대한 기준 진폭 값이다. 여기서, 기준 진폭 값 Caaa 내지 Cbbb는 편의상 기호 a 및 b를 사용하는 문자로 나타내지만, 이들이 반드시 임시 식별 결과 D3에서 3가지 반전에 대응하는 기준 진폭 값일 필요는 없다. 여기서, 이들이 4개의 연속적인 클록에 대한 임시 식별 결과 D3에 어드레스를 할당함으로써 출력된 기준 진폭 값들일 때, 비트 반전이 임시 식별 결과 D3에서 발생하지 않는 경우, 이들은 상기 기호 *로 나타낸 전이가 존재하는 상태에 대응하는 기준 진폭 값으로 도 6에 설정된다. 기준 진폭 값 Caabb는 경로 aabb로 명시된 상태에 대한 기준 진폭 값이다.
기준 진폭 값들이 이러한 방식으로 출력될 때, 임시 식별 결과 D3으로 인해 전이가 가능하지 않은 상태에 대응하는 기준 진폭 값들에 대해, LPS(40)는 보다 큰 값이 다음 브랜치 미터법의 계산에서 얻어지도록 미리 정해진 값을 출력한다.
임시 식별 결과 D3이 비트 반전을 수행하는 경우, LPS(40)는 경로 선택 신호 Cmp를 출력하고, 여기서 논리 레벨은 이러한 비트 반전 타이밍으로부터 인터코드 간섭 길이만큼 지연된 타이밍에 따라 나타난다. 특정되어야 하는 이러한 경로 선택 신호 Cmp는 이러한 비트 반전 타이밍에 분리되는 경로들이 합병되는 타이밍을 나타내고, 그것은 미터법의 선택을 명령한다.
LPS(40)는 4개의 비트 반전이 연속적으로 발생할 때 논리 레벨이 출현하는 연속적인 비트 반전 식별 신호 Ct를 출력한다. LPS(40)은 미리 정해진 간격만큼 임시 식별 결과 D3을 지연시키고, 전방 에지가 정확한 경우에 대응하는 타이밍 및 후방 에지가 정확한 경우에 대응하는 타이밍에 대해 기준 신호들 PRDA 및 PRDB을 발생시키고, 이들 기준 신호 PRDA, PRDB를 초기 설정 신호로서 출력한다.
BMC(Branch Metric Calculator)(41)는 기준 진폭 값들 Caaa 내지 Cbbb, Caabb와 디지털 재생 신호 DRF 간의 다음 수학식의 연산을 수행함으로써 브랜치 미터법 BMaaa 내지 bmbbb, BMaabb를 계산한다.
BMaaa = (Z-Caaa)2
BMaab = (Z-Caab)2
BMaba = (Z-Caba)2
BMabb = (Z-Cabb)2
BMbbb = (Z-Cbbb)2
BMbba = (Z-Cbba)2
BMbab = (Z-Cbab)2
BMbaa = (Z-Cbaa)2
BMaabb = (Z-Caabb)2 ........... (3)
ACS(Add-Compare-Select)(42)는 경로 미터법을 계산하기 위해 브랜치 미터법 BMaaa 내지 bmbbb, BMaabb를 합산하고, 이러한 미터법으로부터 경로 선택 신호 SELaa 내지 SELbb를 출력한다.
도 7은 ACS(42)를 나타내는 블록도이다. ACS(42)는 2개의 합병된 경로에 대응하는 4개의 상이한 미터법 계산기(43AA 내지 43BB) 각각을 포함한다. 이들 미터법 계산기(43AA 내지 43BB)는 전방 에지 타이밍이 임시 식별 결과 D3에서 2개의 선행 비트 반전 모두에서 정확하다고 가정하는 미터법 계산기(43AA), 전방 에지 및 후방 에지 타이밍이 이들 2 비트 반전에서 정확하다고 가정하는 미터법 계산기(43AB), 전방 에지 및 후방 에지 타이밍이 정확하다고 가정하는 미터법 계산기(43BA), 및 후방 에지 타이밍 모두가 정확하다고 가정하는 미터법 계산기(43BB)를 포함한다.
도 8에 도시된 바와 같이, 제1 미터법 계산기(43AA)는 가산기 회로(ADD)(45) 및 지연 회로(D)(46)에 의해 브랜치 미터법 BMaaa을 합산한다. 경로 선택 신호 Cmp가 합병하여 출현될 때, 미터법 계산기(43AA)는 이러한 제1 미터법 계산기(43AA)에 의해 선택된 경로 미터법 PMaa를 이러한 합산 재생 루프에 개입된 선택기(SEL)(47)에 의해 가산기 회로(45)에 출력하고, 합병으로 인해 이러한 미터 법 계산기(43AA)에 의해 선택된 경로 미터법 PMaa에 기초하여 브랜치 미터법 BMaaa을 합산한다.
미터법 계산기(43AA)는 가산기 회로(ADD)(48) 및 지연 회로(D)(49)에 의해 브랜치 미터법 BMbaa을 합산하고, 경로 선택 신호 Cmp가 출현할 때, 제3 미터법 계산기(43BA)에 의해 선택된 경로 미터법 PMba은 이러한 합산 재생 루프에 개입된 선택기(SEL)(50)에 의해 가산기 회로(48)로 출력된다. 이러한 방식으로, 미터법 계산기(43AA)는 합병으로 인해 이러한 미터법 계산기(43AB)에 의해 선택된 경로 미터법 PMab에 기초하여 브랜치 미터법 BMbaa를 합산한다.
경로 선택 신호 Cmp가 출현할 때, 비교기 회로(COMP)(51)는 가산기 회로(45, 48)의 출력 값들을 비교하고, 비교 결과를 출력하며, 지연 회로(52)는 지연 회로(46, 49)로 인한 타이밍에 의해 이러한 비교 결과를 지연시키고, 그 결과를 경로 선택 신호 SELaa로서 출력한다. 선택기(53)는 이러한 선택 신호 SELaa에 따라 지연 회로(46,49)의 출력 값을 선택한다. 이러한 방식으로, 미터법 계산기(43AA)는 2개의 경로 미터법(2방식 경로 미터법? *9)을 발생시키기 위해 브랜치 미터법들을 합산하고, 이러한 경로 미터법에 기초한 합병 타이밍에 따라 경로를 선택하고, 이러한 선택 결과를 출력한다.
제3 및 제4 미터법 계산기(43BA, 43BB)는 입력단으로부터 선택기(47, 48)로 떨어진 제1 미터법 계산기(43AA)와 동일한 구조를 갖고 대응하는 경로에 따라 가산기 회로(45, 48)에 각각 입력된다. 따라서, 이들 제3 및 제4 미터법 계산기(43BA, 43BB)에서 역시 마찬가지로, 브랜치 미터법들은 각각 2개의 경로 미터법들을 발생 시키도록 합산되고, 경로는 이러한 경로 미터법에 기초한 합병 타이밍에 따라 선택되고, 이러한 선택 결과가 출력된다.
도 9는 제2 미터법 계산기(43AB)를 나타내는 블록도이다. 이러한 미터법 계산기(43AB)에서, 다른 미터법 계산기(43AB)의 경우와 같이, 브랜치 미터법 BMaab는 가산기 회로(ADD)(54) 및 지연 회로(D)(55)에 의해 부가되고, 경로 선택 신호 Cmp가 출현할 때, 이러한 합산 재생 루프에 개입된 선택기(SEL)(56)에 의해 제1 미터법 계산기(43AA)에서 선택된 경로 미터법 PMaa은 가산기 회로(54)로 출력된다. 이러한 방식으로, 브랜치 미터법 계산기(43AB)는 합병으로 인해 미터법 계산기(43AA)에 의해 선택된 경로 미터법 PMaa에 기초하여 브랜치 미터법 BMaab을 합산한다.
이러한 미터법 계산기(43AB)에서 역시, 브랜치 미터법 BMbab는 가산기 회로(ADD)(57) 및 지연 회로(D)(58)에 의해 합산되고, 경로 선택 신호 Cmp가 출현할 때, 이러한 합산 재생 루프에 개입된 선택기(SEL)(59)에 의해 제3 미터법 계산기(43BA)에서 선택된 경로 미터법 PMba은 가산기 회로(57)로 출력된다. 이러한 방식으로, 미터법 계산기(43AB)는 합병으로 인해 이러한 미터법 계산기(43BA)에 의해 선택된 경로 미터법 PMba에 기초하여 브랜치 미터법 BMbab를 합산한다.
경로 선택 신호 Cmp가 출현할 때, 비교기 회로(COMP)(60)는 가산기 회로(54, 57)의 출력 값들을 비교하고, 비교 결과를 출력하며, 지연 회로(61)는 지연 회로(55, 58)로 인한 타이밍에 의해 이러한 비교 결과를 지연시키고, 그 결과를 경로 선택 신호 SELab로서 출력한다. 경로 선택 신호 Cmp의 출현에 대응하여, 선택기(62)는 이러한 선택 신호 SELab에 따라 지연 회로(55, 61)의 출력 값을 선택 한다. 이러한 방식으로, 미터법 계산기(43AB)는 2개의 경로 미터법을 발생시키기 위해 브랜치 미터법들을 합산하고, 이러한 경로 미터법에 기초한 합병 타이밍에 따라 경로를 선택하고, 이러한 선택 결과를 출력한다.
더욱이, 미터법 계산기(43AB)는 가산기 회로(ADD)(63)에 브랜치 미터법 BMaabb 및 경로 미터 PMaa를 가산하고, 연속적인 비트 반전에 따라 식별 신호 Ct가 출현할 때, 이러한 가산기 회로(63)의 출력 값은 가산기 회로(54)와 지연 회로(55) 사이에 개입된 선택기(SEL)(64)의 콘택트 상으로 변화시킴으로써 합산 루프에서 설정된다. 따라서, 비트 반전이 1 클록 주기에서 연속적으로 4회 발생하였을 때, 다른 미터법 계산기의 경우에서와 같이, 미터법 계산기(43AB)는 하나의 기준 진폭 값 Caaa 내지 Cbbb에 대응하는 경로 미터법을 처리하고, 선택 신호 SELab 및 경로 미터법 PMab을 출력하고, 나머지 기준 진폭값 Caabb에 대응하는 브랜치 미터법 BMaabb 및 경로 미터법 PMaa에 의해 경로 미터법을 갱신한다.
PMU(Path Memory Unit)(70)는 ACS(42)에 의해 출력된 선택 신호 SELaa 내지 SELbb에 기초한 임시 식별 결과 D3으로 인해 기준 신호 PRDA, PRDB를 수신하고, 그에 따라 디코딩된 출력 D1을 출력한다.
보다 상세하게는, 도 10에 도시된 바와 같이, 경로 메모리 유니트(70)는 각각의 경로에 대응하는 선택기 그룹(71AA 내지 71BB) 및 선택기 그룹(71AA 내지 71BB)에 대응하는 시프트 레지스터 그룹(SR(aa) 내지 SR(bb))을 포함하고, 각각 디코딩된 출력 D1을 발생시키기 위해 대응하는 히스토리를 수신한다.
도 11은 제1 선택기 그룹(71AA) 및 시프트 레지스터 그룹(72AA)을 나타내는 블록도이다. 시프트 레지스터 그룹(72AA)은 직렬로 배열된 소정 수의 래치(래치의 수는 일반적으로 16 내지 32비트와 등가인 수로서 합병되는 경로들의 보 이상임)(D) 73A 내지 73N을 포함한다. 선택기 그룹(71AA)은 바로 직전의 래치의 히스토리 또는 제3 시프트 레지스터 그룹(72BA)에 대응하는 래치에 의해 래치된 히스토리를 다음 래치에 선택적으로 출력하는 선택기(SEL)(74A 내지 74M)를 포함하고, 이는 이들 래치(73A 내지 73N) 사이에 배치된다.
경로 선택 신호 Cmp가 출현할 때, 이들 선택기(SEL)(74A 내지 74M)는 제3 시프트 레지스터 그룹(72BA)으로 인한 히스토리 또는 바로 직전의 래치에 의해 래치된 히스토리를 선택 신호 SELaa에 따라 다음 래치로 출력하고, 경로 선택 신호 Cmp가 감소할 때, 이들 선택기는 바로 직전 래치에 의해 래치된 히스토리를 다음 래치로 출력한다.
LPS(40)에 의해 출력된 기준 신호(PRDA, PRDB) 중에서, 제1 래치(73A)는 전방 에지가 초기화 값으로서 정확한 경우에 대응하는 기준 신호 PRDA를 입력하는 반면, 최종 래치 73N은 디코딩된 출력 D1을 출력한다.
동일한 구조에서, 제2 선택기 그룹(71AB) 및 시프트 레지스터 그룹(72AB)은 제1 시프트 레지스터 그룹(72AA)으로 인한 히스토리 및 제3 시프트 레지스터 그룹(72BA)으로 인한 히스토리를 다음 래치에 선택적으로 출력하는 선택기(74A 내지 74M)를 포함한다. 경로 선택 신호 Cmp가 출현할 때, 이들 시프트 레지스터 그룹(72AA,72BA)의 히스토리는 선택 신호 SELaa에 따라 다음 래치로 출력되고, 경로 선택 신호 Cmp가 감소될 때, 히스토리는 단순히 시프트된다. 그에 따라 디코딩 된 결과 D1은 동일한 방식으로 발생된다.
동일한 구조에서, 제3 선택기 그룹(71BA) 및 시프트 레지스터 그룹(72BA)은 제2 시프트 레지스터 그룹(72AB)으로 인한 히스토리 및 제1 시프트 레지스터 그룹(72BB)으로 인한 히스토리를 다음 래치에 선택적으로 출력하는 선택기(74A 내지 74M)를 포함한다. 경로 선택 신호 Cmp가 출현할 때, 이들 시프트 레지스터 그룹(72AB, 72BB)의 히스토리는 선택 신호 SELba에 따라 다음 래치로 출력되고, 경로 선택 신호 Cmp가 감소될 때, 히스토리는 단순히 시프트된다. 그에 따라 디코딩된 결과 D1은 동일한 방식으로 발생된다.
동일한 구조에서, 제4 선택기 그룹(71BB) 및 시프트 레지스터 그룹(72BB)은 제2 시프트 레지스터 그룹(72AB)으로 인한 히스토리 및 그 자신의 히스토리를 다음 래치에 선택적으로 출력하는 선택기(74A 내지 74M)를 포함한다. 경로 선택 신호 Cmp가 출현할 때, 이들 히스토리는 선택 신호 SELbb에 따라 다음 래치로 출력되고, 경로 선택 신호 Cmp가 감소될 때, 히스토리는 단순히 시프트된다. 그에 따라 디코딩된 결과 D1은 동일한 방식으로 발생된다.
(1-2) 제1 실시예의 작용
상기 구조에 있어서, 재생 장치(21)에서(도 1), 예를 들면 하드디스크와 같은 기록 매체로부터 재생된 재생 신호 RF는 그것이 2진화에 의해 식별될 수 있거나 또는 록될 수 있고 2진화 회로(3)에 의해 2진화될 수 있도록 재생 이퀄라이저(24)에 의해 등화된다. 결과로서 얻어진 2진 신호 S2는 PLL 회로(4)에 입력되고, 클록 CK가 내부에서 재생된다.
2진 신호 S2는 임시 식별기(22)의 클록 CK의 발생 기준측 상의 에지에 기초하여 순차로 래치되고(도 2 및 도 3), 입력 신호인 재생 신호 RF는 재생 장치(21)에서 임시 식별 결과 D2를 발생시키기 위해 효율적인 하나의 클록 식별 에러에 의해 식별된다.
이러한 방식으로, 재생 장치(21)에서, 재생 신호 RF는 충분한 진폭 허용 오차 및 위상 허용 오차에 의해 일시적으로 식별될 수 있고, 최종적인 식별 결과 D1은 단순성 및 특정성에 따라 검출될 수 있다.
더욱이, 이러한 임시 식별기(22)의 독립 파형 검출 회로(27)에서, 2진 신호(S2)는 임시 식별 결과 D2를 발생시키기 위해 사용된 타이밍에 비해 상대적인 1/2 클록 주기의 타이밍 오프셋에 따라 순차로 래치되고, 3개의 연속적인 클록 래치 결과의 논리 레벨은 AND 회로(32, 35)에 의해 결정되고, 논리 레벨이 1 클록 간격 동안 반전되는 타이밍은 재생 신호 RF로부터 검출되고, 이전의 임시 식별 결과 D2를 보정함으로써 얻어진 임시 식별 결과 D3은 게이트 회로로부터 출력된다(도 4).
따라서, 재생 장치(21)에서, 임시 식별 결과 D3이 1클록 식별 에러에 의해 재생 신호 RF를 식별함으로써 발생될 때, 재생 신호 RF는 이 재생 신호 RF의 위상이 지터 등으로 인해 크게 변화될 때조차 정확하게 일시적으로 식별될 수 있다.
동시에, 재생 신호 RF는 재생 이퀄라이저(24)에 의해 등화되고, 아날로그/디지털 변환 회로(5)에 의해 디지털 재생 신호로 아날로그/디지털 변환된다. 이러한 디지털 재생 신호는 이어서 재생 이퀄라이저(25)에 의해 니퀴스트 등화되고, EPF4로부터 재생된 신호인 재생 신호 DRF가 그에 따라 발생된다.
최대 공산 디코더(23)에서, 이러한 디지털 재생 신호 DRF로부터 얻어질 수 있는 상태 전이의 수는 임시 식별 결과 D3에 기초하여 제한되고, 이들 제한된 전이의 가장 가능한 상태 전이는 식별 결과 D1을 발생시키기 위해 검출된다.
보다 상세하게는, 최대 공산 디코더(23)에서(도 6), 임시 식별 결과 D3은 LPS(40)에 입력되고, 4개의 연속적인 클록의 식별 결과에 따른 경로들에 대응하는 기준 진폭 값들 Caaa 내지 Cbbb, Caabb가 순차로 발생되고, 기준 진폭 값들 Caaa 내지 Cbbb, Caabb에 상대적인 디지털 재생 신호 DRF의 거리인 브랜치 미터법 BMaaa 내지 BMbbb, BMaabb는 후속 브랜치 미터법 계산기(41)에 의해 산출된다.
다음 브랜치 미터법 계산기(42)에서(도 7), 브랜치 미터법 BMaaa 내지 BMbbb, BMaabb은 각각의 합병 경로에 대해 브랜치 미터법 계산기(43AA 내지 43BB)에 입력되고, 브랜치 미터법들은 미터법 계산기(43AA 내지 43BB) 중의 가산기 회로(45) 및 지연 회로(46) 또는 가산기 회로(48) 및 지연 회로(49)에 의해 합산함으로써 경로 미터법들을 계산하기 위해 합산되고(도 8), 식별 결과 D3에서 비트 반전으로부터 4개의 클록이 경과된 후, 경로 미터법은 경로들이 합병되는 타이밍에서 비교기(51)에 의해 비교되었다.
따라서, 최대 공산 디코딩 회로(23)에서, 합병된 경로들 중에서 어느 것이 가능한지가 결정되고, 결정 결과는 선택 신호 SELaa 내지 SELbb로서 후속 경로 메모리 유니트(70)에 출력되고, 이와 같이 선택된 경로 미터법은 선택기(47, 50)에 의해 브랜치 미터법 한산 기준으로서 설정된다.
이 시점에서, 최대 공산 디코더(23)에서, 하나의 루트에 대한 기준 진폭 값들 Caaa 내지 Cbbb은 이러한 임시 식별 결과 D3의 3개의 연속적인 클록의 논리 레벨에 따라 발생되고, 하나의 루트에 대한 이들 기준 진폭 값들 Caaa 내지 Cbbb으로부터 디지털 재생 신호 DRF의 거리는 브랜치 미터법을 산출하기 위해 검출되고, 경로 미터법이 산출된다. 이러한 방식으로, 최대 공산 디코더(23)는 얻어질 수 없는 상태 전이를 제거하고, 이들 디지털 재생 신호 DRF로부터 얻어질 수 있는 상태 전이를 제한한다. 전부해서, 경로 미터법은 최대 공산을 결정하기 위해 4개의 루트에 대한 미터법 계산기에 의해 산출되고, 처리는 다음 경로 메모리에 대해서 역시 4개의 루트에 의해 수행된다. 따라서, 최대 공산 디코딩은 단순한 구조에 의해 디지털 재생 신호 DRF 상에서 수행될 수 있다.
하나의 루트에 대한 이들 기준 진폭 값들 Caaa 내지 Cbbb 중에서, 브랜치 미터법은 전이가 불가능한 경로에 대해 큰 값으로 설정되고, 따라서, 하나의 경로가 하나의 비트 반전으로 인해 브랜치될 때로부터 4 클록 후에 그것이 합병될 때에 이르기까지 발생되는 경우조차, 최대 공산 디코딩은 임시 식별 결과 D3에 기초한 디지털 재생 신호 상에서 정확하게 수행될 수 있다.
더욱이, 임시 식별 결과 D3의 4개의 연속적인 클록의 논리 레벨로 인한 연속적인 비트 반전이 존재할 때, 전방 에지, 전방 에지, 후방 에지, 후방 에지가 정확한 것으로 가정되는 경로에 대한 기준 진폭 값 Caabb이 개별적으로 발생되고(도 6 및 도 9), 브랜치 미터법 BMaabb은 이러한 기준 진폭 값 Caabb에 대해 산출되고, 대응하는 경로의 결정을 대기하고 이러한 브랜치 미터법 BMaabb에 의해 대응하는 경로 미터법을 갱신함으로써, 최대 공산 디코딩은 디지털 재생 신호 DRF가 연속적인 비트 반전을 허용하는 경우 또는 그 경우의 코딩 도식에서조차 정확하게 수행될 수 있다.
결과적으로, 최대 공산 디코더(23)에서, 이러한 방식으로 검출된 선택 신호들(SELaa 내지 SELbb)로 인해, 히스토리는 다음 경로 메모리 유니트(70)에서 대응하는 임시 식별 결과 PRDA, PRDB로 인해 순차로 수신되고, 디코딩된 결과 D1이 발생된다.
(1-3) 제1 실시예의 장점
상기 구조에서, 재생 신호 RF는 하나의 클록 식별 에러에 의해 일시적으로 식별되고, 논리 레벨이 일 클록 간격 동안 반전되는 타이밍은 임시 식별 결과 D2를 보정하기 위해 재생 신호 RF에 의해 검출되고, 디지털 재생 신호 DRF로부터 얻어질 수 있는 상태 전이는 이러한 임시 식별 결과 D3에 기초하여 제한된다. 여기서, 비트 반전이 일 클록 간격 동안 발생하는 코딩 도식에서조차, 최대 공산 디코딩은 단순한 구조로 수행될 수 있다.
보다 상세하게는, 디지털 재생 신호 DRF로부터 임시 식별 결과 D3에서 논리 레벨 반전에 대응하는 디지털 재생 신호 DRF의 상태 전이 및 임시 식별 결과 D3의 논리 레벨 반전이 1 클록 주기만큼 지연되는 타이밍에서 디지털 재생 신호 DRF의 상태 전이에 이르기까지 얻어질 수 있는 상태 전이를 제한함으로써, 미터법 계산기의 구조는 선행 기술에 비해 효과적으로 1/2로 감소될 수 있다.
더욱이, 디지털 재생 신호 DRF의 인터코드 간섭 길이 n(4)에 대해 상대적인 임시 식별 결과 D3의 n-1(3) 비트 반전에 대응하는 기준 진폭 값들 Caaa 내지 Cbbb으로부터 거리들 BMaaa 내지 BMbbb가 합산되고, 하나의 루트에 대한 확률 BMaa 내지 BMbb가 산출되고, 이 확률의 결정 결과인 선택 신호들(SELaa 내지 SELbb)이 출력되고, 하나의 루트에 대한 상기 확률 BMaa 내지 BMbb은 전방 에지, 전방 에지, 후방 에지, 후방 에지가 임시 식별 결과 D3의 n 연속적인 비트에 대해 정확할 때 미리 정해진 논리 레벨에 대응하는 기준 진폭 값 Caabb으로부터 거리 BMaabb에 의해 갱신되고, 비트 반전이 1 클록 간격 동안 발생되는 디코딩 도식에서 기록 코드는 미터법 계산기의 구조 등이 효과적으로 1/2로 감소될 때조차 확실히 디코딩될 수 있다.
(2) 실시예 2
제2 실시예에서, 재생 신호는 EEPR 4를 사용함으로써 최대 공산 결정에 적용된다. 제2 실시예에서, 그 구조는 재생 이퀄라이저(24, 25) 및 최대 공산 디코더의 구조가 상이한 것을 제외하고는 도 1에 기재된 상기 재생 장치의 그것과 동일하므로, 그들에 대한 설명은 본 명세서에서 반복하지 않을 것이다.
도 12는 이 실시예에 따른 최대 공산 디코더(80)를 나타내는 블록도이다. EEPR4로 인해 등화된 신호인 디지털 재생 신호 DRF는 이러한 최대 공산 디코더(80)에 입력된다. 제1 실시예의 최대 공산 디코더(23)의 경우에서와 같이, 최대 공산 디코더(80)는 임시 식별 결과 D3에 기초한 디지털 재생 신호 DRF로부터 얻어질 수 있는 상태 전이를 제한하고, 디지털 재생 신호 DRF의 식별 결과를 출력하기 위해 이들 제한된 상태 전이로부터 가장 가능한 상태 전이를 검출한다. 따라서, 이 실시예에서 역시, 디지털 재생 신호 DRF가 단순한 구조에 의해 1 클록에 대한 비트 반전이 허용되는 경우의 코딩 도식에 대해서조차 디코딩될 수 있다.
여기서, 디지털 재생 신호 DRF는 5의 인터코드 간섭 길이를 갖고, 경로는 임시 식별 결과 D3의 비트 반전에 대응하여 분할되고 제5 클록에서 합병된다. 또한, d가 제한되지 않은 코딩 도식의 경우에, 논리 레벨은 5 클록의 간격 동안 최대 5회 반전된다.
따라서, 이 경우에, 디지털 재생 신호 DRF는 제5 실시예의 최대 공산 디코더(23)의 그것과 동일한 방식으로 처리되고, 디지털 재생 신호 DRF는 8개의 미터법 계산기 및 경로 메모리에 의해 디코딩된다.
보다 상세하게는, 제1 실시예에 기재된 LPS(40)와 동일한 방식으로, LPS(81)는 임시 식별 결과 D3의 4개의 연속적인 비트에 대응하는 하나의 루트에 대해 기준 진폭 값들 Caaaa 내지 Cbbbb, 및 임시 식별 결과 D3의 5개의 연속적인 비트에 대응하는 기준 진폭 값 Caabb을 출력한다. Caaaa 내지 Cbbbb는 경로 aaaa, baaa, aaab, baab, aaba, baba, abaa, bbaa, aabb, babb, abba, bbba, abab, bbab, abbb, bbbb에 대응하는 기준 진폭값이다. 기준 진폭 값 Caabb는 전방 에지, 전방 에지, 후방 에지, 후방 에지가 임시 식별 결과 D3에서 비트 반전에 대해 정확한 경우에 대한 기준 진폭 값이다.
LPS(81)는 임시 식별 결과 D3에서 비트 반전에 대응하는 경로 합병을 보여주는 선택 신호 Cmp에 대해 전방 에지가 보정되고 후방 에지가 보정되는 경우에 대응하는 타이밍에서 기준 신호 PRDA, PRDB 및 5 비트 반전이 연속적으로 발생될 때 논리 레벨이 출현되는 경우의 연속적인 비트 반전 식별 신호 Ct를 출력한다.
브랜치 미터법 계산기(82)는 기준 진폭 값들 Caaaa 내지 Cbbbb, Caabbb로부터 디지털 재생 신호의 거리인 브랜치 미터법 BMaaaa 내지 BMbbbb, BMaabbb을 산출하고 출력한다. 이러한 산출은 다음 수학식에 의해 수행된다:
BMaaaa = (Z-Caaaa)2
BMbaaa = (Z-Cbaaa)2
BMaaab = (Z-Caaab)2
BMbaab = (Z-Cbaab)2
BMaaba = (Z-Caaba)2
BMbaba = (Z-Cbaba)2
BMabaa = (Z-Cabaa)2
BMbbaa = (Z-Cbbaa)2 ........... (4)
BMaabb = (Z-Caabb)2
BMbabb = (Z-Cbabb)2
BMabba = (Z-Cabba)2
BMbbba = (Z-Cbbba)2
BMabab = (Z-Cabab)2
BMbbab = (Z-Cbbab)2
BMabbb = (Z-Cabbb)2
BMaabbb = (Z-Caabbb)2 ........... (5)
브랜치 미터법 계산기(83)는 경로 선택 신호들(SELaaa 내지 SELbbb)을 출력하기 위해 이들 브랜치 미터법 BMaaaa 내지 BMbbbb, BMaabbb을 처리한다.
도 13은 이러한 브랜치 미터법 계산기(83)를 나타내는 블록도이다. 이 계산기는 하나의 루트에 대해 기준 진폭 값들 Caaa 내지 Cbbb에 대응하는 경로 미터법들을 산출하고 경로를 선택하는 8개의 미터법 계산기(83AAA 내지 83BBB)를 포함한다. 상기 제1 실시예에서와 같이, 5의 인터코드 간섭 길이를 갖는 디지털 재생 신호 DRF에 대해, d가 제한되지 않는 코딩 도식의 경우에, 분할된 경로들이 제5 클록에서 합병될 때까지 1 클록의 비트 반전이 연속적으로 발생할 수 있다.
따라서, 이러한 경우에, 8개의 미터법 계산기(83AAA 내지 83BBB)에 의한 처리 도중에, 임시 식별 결과 D3에서 연속적인 비트 반전의 전방 에지, 전방 에지, 후방 에지, 후방 에지에 대해 연속적으로 대응하는 경로에 대해, 상이한 상태로 전이를 이루는 경로들 간을 구별하기는 곤란하다.
도 5와 비교함으로써 이를 기재하면, 경로들인 시점(k+14) 대신에 시점(k+15)에서 합병되고, 코드 aabbb, aaaaa, aaaab, aaabb, bbbbb, abbbb가 발생된다. 경로들 aaaaa 및 aaaab는 경로 aaaa로부터 분할되고, 경로들이 선택되고, 경로 미터법은 제1 및 제2 미터법 계산기(83AAA 내지 83AAB)에서 수신된다.
경로 bbbbb 및 abbbb의 경우에, 89개의 미터법 계산기(83BBB)에서 부분들이 비교되고 선택된다. 다른 한편, 제1 경로 aabbb의 경우에, 제1 경로 aabb의 경우와 마찬가지로, 하나의 루트에 대해 대응하는 브랜치 미터법의 처리가 대기되고, 경로 미터법이 갱신되고, 경로 미터법 처리는 제4 미터법 계산기(83AABB)에서 수행된다.
따라서, 5의 인터코드 간섭 길이에 대해, d에 대한 어떠한 제한도 없는 코딩 도식의 경우에조차, 최대 공산 디코더(80)는 단순한 구조에 의해 디지털 재생 신호 DRF를 디코딩한다.
경로 메모리 유니트(84)는 이들 선택 신호들(SELaaa 내지 SELbbb)에 기초하여 임시 식별 결과 PRDA, PRDB를 선택적으로 수신하고, 그에 따라 디코딩된 결과 D1을 출력한다.
제2 실시예에 따라, 제1 실시예의 그것과 동일한 장점들은 인터코드 간섭 길이가 5일 때조차 얻어질 수 있다.
(3) 기타 실시예
상기 실시예들에서, 기준 진폭 값으로부터 차이에 2를 제곱시킴으로써 브랜 치 미터법을 산출하는 경우를 기재하였지만, 본 발명은 이것으로 제한되지 않고, 기준 진폭 값들로부터 차이의 절대 값이 브랜치 미터법으로서 취해지는 경우로 광범위하게 적용될 수도 있다.
상기 실시예들에 따라, 4 또는 5의 인터코드 간섭 길이에 대한 경우를 기재하였지만, 본 발명은 이것으로 제한되지 않고, 다른 인터코드 간섭 길이의 경우로 광범위하게 적용될 수도 있다.
상기 실시예들에 따라, EPR4 또는 EEPR4를 이용하여 기재하였지만, 본 발명은 이것으로 제한되지 않고, 다른 코딩 방식들에 광범위하게 적용될 수도 있다.
상기 실시예들에 따라, 재생 신호가 재생 이퀄라이저에 의해 연속적으로 등화된 경우를 기재하였지만, 본 발명은 이것으로 제한되지 않고, 예를 들면 전송 경로의 전송 특성에 따라, 임시 식별을 위한 이퀄라이저 및 최대 공산 디코딩을 위한 이퀄라이저가 병렬로 배치될 수 있다.
더욱이, 상기 실시예들에 따라, d에 대한 어떠한 제한도 없고, 독립 파형이 식별 결과를 보정하기 위해 검출된 경우를 기재하였지만, 본 발명은 이것으로 제한되지 않는다. 예를 들면, 최소 반전폭 이하의 비트 반전이 임시 식별 결과에서 검출될 수 있지만, 최대 공산 디코딩은 전이가 이루어지는 상태가 이러한 최소 반전폭 이하의 비트 반전을 보정함으로써 임시 식별 결과에 의해 제한되는 경우에조차 여전히 수행될 수 있다.
상기 본 발명의 실시예에 따라, 1 클록 간격 동안 논리 레벨이 반전되는 타이밍은 입력 신호로부터 검출되고, 입력 신호를 식별한 임시 식별 결과는 이러한 검출 결과로부터 효과적인 하나의 클록 식별 에러에 의해 보정되고, 이러한 임시 식별 결과에 기초하여 입력 신호로부터 얻어질 수 있는 상태 전이가 제한되고, 따라서 최대 공산 디코딩은 단순한 구조에 의해 수행될 수 있다.
더욱이, 임시 식별 결과에서, 논리 레벨 반전이 입력 신호에서 허용된 논리 레벨 반전 간격보다 더 짧은 간격으로 발생할 때, 이러한 논리 레벨 반전 간격은 먼저 상기 허용된 논리 레벨 반전 간격으로 보정되고, 이러한 임시 식별 결과에 기초하여 입력 신호로부터 얻어질 수 있는 상태 전이는 최대 공산 디코딩이 단순한 구조에 의해 수행될 수 있도록 제한된다.

Claims (20)

  1. 2진 논리 레벨을 갖는 디지털 신호의 미리 정해진 길이 유니트마다 인터코드 간섭을 할당함으로서 생성된 입력 신호를 수신하고, 이러한 입력 신호로부터 2진 논리 레벨을 갖는 상기 디지털 신호를 식별하는 데이터 디코딩 장치에 있어서,
    미리 정해진 등화 특성들을 갖는 등화를 상기 입력 신호에 적용함으로써 등화된 신호를 출력하는 등화 수단,
    상기 등화된 신호를 2진화함으로써 2진 신호를 출력하는 2진화 수단,
    상기 2진화된 신호에 기초하여 클록 신호 중 효과적인 하나의 클록의 식별 에러에 의해 상기 2진화된 신호의 상기 논리 레벨을 식별하고, 이러한 식별 결과를 임시 식별 결과로서 출력하는 임시 식별 수단,
    상기 2진화된 신호의 상기 논리 레벨이 상기 클록 신호의 1 클록 간격에서 반전하는 타이밍을 검출하고, 이러한 검출 결과에 의해 상기 임시 식별 결과를 보정하는 보정 수단,
    상기 등화된 신호의 아날로그/디지털 변환을 위한 아날로그/디지털 변환 수단,
    상기 할당된 인터코드 간섭 방법에 의존하는 등화 특성들을 갖는 등화를 상기 아날로그/디지털 변환 수단의 상기 출력에 적용함으로써 디지털 등화된 신호를 출력하는 디지털 등화 수단, 및
    상기 클록 신호 및 상기 보정 수단에 의해 보정된 상기 임시 식별 결과에 기초하여 상기 디지털 등화된 신호의 상기 논리 레벨로부터 얻어질 수 있는 상태 전이들(state transitions)을 제한하고, 이들 제한된 상태 전이들로부터 가장 가능한 상태 전이를 검출하고, 상기 검출된 상태 전이에 기초하여 상기 디지털 등화된 신호로부터 상기 디지털 신호를 식별하고 출력하는 식별 수단을 포함하는, 데이터 디코딩 장치.
  2. 제1항에 있어서, 상기 식별 수단은 상기 디지털 등화된 신호로부터 얻어질 수 있는 상기 상태 전이들을, 상기 임시 식별 결과에서 논리 레벨 반전에 대응하는 상기 디지털 등화된 신호의 상태 전이들 및 상기 논리 레벨 반전이 상기 임시 식별 결과에서 1 클록 기간만큼 지연되는 타이밍에서 상기 디지털 등화된 신호의 상태 전이들로 제한하는, 데이터 디코딩 장치.
  3. 제1항에 있어서, 상기 식별 수단은,
    상기 임시 식별 결과에 기초하여 상기 제한된 상태 전이들에 대응하는 상기 디지털 등화된 신호의 기준 진폭 값을 출력하는 기준 진폭 값 출력 수단,
    상기 기준 진폭 값으로부터 상기 디지털 등화된 신호의 거리들을 합산하여 상기 전이들의 확률을 계산하고, 상기 전이들이 합병되는 타이밍에 대응하는 상기 확률을 결정하고, 상기 전이들을 결정하는 확률 처리 수단, 및
    상기 확률 처리 수단의 상기 결정 결과에 기초하여 상기 전이들의 히스토리를 선택적으로 전송하고, 상기 디지털 등화된 신호의 상기 식별 결과를 출력하는 히스토리 유지 수단을 포함하는, 데이터 디코딩 장치.
  4. 제3항에 있어서, 상기 확률 처리 수단은 상기 입력 신호의 간섭 코드 길이 n에 대한 상기 임시 식별 결과의 n-1 연속 비트에 대응하는 상기 기준 진폭 값으로부터의 거리를 합산함으로써 하나의 경로의 확률을 계산하여 상기 확률의 상기 결정 결과를 출력하고, 상기 임시 식별 결과의 n 연속 비트가 미리 정해진 논리 레벨일 때 상기 대응하는 기준 값으로부터의 상기 거리에 따라 상기 경로의 상기 확률에 대응하는 상기 확률을 갱신하는, 데이터 디코딩 장치.
  5. 제1항에 있어서, 상기 식별 수단은 상기 임시 식별 결과를 점진적으로 전송하는 제1 시프트 레지스터 및, 상기 임시 식별 결과의 지연 신호를 점진적으로 전송하는 제2 시프트 레지스터를 포함하며,
    상기 식별 수단은 상기 검출된 가장 가능한 상태 전이에 기초하여 상기 제1 및 제2 시프트 레지스터들의 콘텐츠를 교환하고, 상기 식별 결과로서 상기 제1 또는 제2 시프트 레지스터의 출력 신호를 출력하는, 데이터 디코딩 장치.
  6. 2진 논리 레벨을 갖는 디지털 신호의 미리 정해진 길이 유니트마다 인터코드 간섭을 할당함으로서 생성된 입력 신호를 수신하고, 이러한 입력 신호로부터 2진 논리 레벨을 갖는 상기 디지털 신호를 식별하는 데이터 디코딩 장치에 있어서,
    미리 정해진 등화 특성들을 갖는 등화를 상기 입력 신호에 적용함으로써 등화된 신호를 출력하는 등화 수단,
    상기 등화된 신호를 2진화함으로써 2진 신호를 출력하는 2진화 수단,
    상기 2진화된 신호에 기초하여 클록 신호 중 효과적인 하나의 클록의 식별 에러에 의해 상기 2진화된 신호의 상기 논리 레벨을 식별하고, 이러한 식별 결과를 임시 식별 결과로서 출력하는 임시 식별 수단,
    상기 임시 식별 결과에서 상기 2진 신호에 의해 허용된 논리 레벨 반전 간격보다 더 짧은 간격으로 논리 레벨 반전이 발생할 때 상기 논리 레벨이 반전하는 간격을 상기 허용된 논리 레벨 반전 간격으로 보정하는 보정 수단,
    상기 등화된 신호의 아날로그/디지털 변환을 위한 아날로그/디지털 변환 수단,
    상기 할당된 인터코드 간섭 방법에 의존하는 등화 특성들을 갖는 등화를 상기 아날로그/디지털 변환 수단의 상기 출력에 적용함으로써 디지털 등화된 신호를 출력하는 디지털 등화 수단, 및
    상기 클록 신호 및 상기 보정 수단에 의해 보정된 상기 임시 식별 결과에 기초하여 상기 디지털 등화된 신호의 상기 논리 레벨로부터 얻어질 수 있는 상태 전이들을 제한하고, 이들 제한된 상태 전이들로부터 가장 가능한 상태 전이를 검출하고, 상기 검출된 상태 전이에 기초하여 상기 디지털 등화된 신호로부터 상기 디지털 신호를 식별하고 출력하는 식별 수단을 포함하는, 데이터 디코딩 장치.
  7. 제6항에 있어서, 상기 식별 수단은 상기 디지털 등화된 신호로부터 얻어질 수 있는 상기 상태 전이들을, 상기 임시 식별 결과에서 논리 레벨 반전에 대응하는 상기 디지털 등화된 신호의 상태 전이들 및 상기 논리 레벨 반전이 상기 임시 식별 결과에서 1 클록 기간만큼 지연되는 타이밍에서 상기 디지털 등화된 신호의 상태 전이들로 제한하는, 데이터 디코딩 장치.
  8. 제6항에 있어서, 상기 식별 수단은,
    상기 임시 식별 결과에 기초하여 상기 제한된 상태 전이들에 대응하는 상기 디지털 등화된 신호의 기준 진폭 값을 출력하는 기준 진폭 값 출력 수단,
    상기 기준 진폭 값으로부터 상기 디지털 등화된 신호의 거리들을 합산하여 상기 전이들의 확률을 계산하고, 상기 전이들이 합병되는 타이밍에 대응하는 상기 확률을 결정하고, 상기 전이들을 결정하는 확률 처리 수단, 및
    상기 확률 처리 수단의 상기 결정 결과에 기초하여 상기 전이들의 히스토리를 선택적으로 전송하고, 상기 디지털 등화된 신호의 상기 식별 결과를 출력하는 히스토리 유지 수단을 포함하는, 데이터 디코딩 장치.
  9. 제8항에 있어서, 상기 확률 처리 수단은 상기 입력 신호의 간섭 코드 길이 n에 대한 상기 임시 식별 결과의 n-1 연속 비트에 대응하는 상기 기준 진폭 값으로부터의 거리를 합산함으로써 하나의 경로의 확률을 계산하여 상기 확률의 상기 결정 결과를 출력하고, 상기 임시 식별 결과의 n 연속 비트가 미리 정해진 논리 레벨일 때 상기 대응하는 기준 값으로부터의 상기 거리에 따라 상기 경로의 상기 확률에 대응하는 상기 확률을 갱신하는, 데이터 디코딩 장치.
  10. 제6항에 있어서, 상기 식별 수단은 상기 임시 식별 결과를 점진적으로 전송하는 제1 시프트 레지스터 및, 상기 임시 식별 결과의 지연 신호를 점진적으로 전송하는 제2 시프트 레지스터를 포함하며,
    상기 식별 수단은 상기 검출된 가장 가능한 상태 전이에 기초하여 상기 제1 및 제2 시프트 레지스터들의 콘텐츠를 교환하고, 상기 식별 결과로서 상기 제1 또는 제2 시프트 레지스터의 출력 신호를 출력하는, 데이터 디코딩 장치.
  11. 2진 논리 레벨을 갖는 디지털 신호의 미리 정해진 길이 유니트마다 인터코드 간섭을 할당함으로서 생성된 입력 신호가 수신되고, 2진 논리 레벨을 갖는 상기 디지털 신호가 이러한 입력 신호로부터 식별되는 데이터 디코딩 방법에 있어서,
    미리 정해진 등화 특성들을 갖는 등화를 상기 입력 신호에 적용함으로써 등화된 신호를 출력하는 등화 단계,
    상기 등화된 신호를 2진화함으로써 2진 신호를 출력하는 2진화 단계,
    상기 2진화된 신호에 기초하여 클록 신호 중 효과적인 하나의 클록의 식별 에러에 의해 상기 2진화된 신호의 상기 논리 레벨을 식별하고, 이러한 식별 결과를 임시 식별 결과로서 출력하는 임시 식별 단계,
    상기 2진화된 신호의 상기 논리 레벨이 상기 클록 신호의 1 클록 간격에서 반전하는 타이밍을 검출하고, 이러한 검출 결과에 의해 상기 임시 식별 결과를 보정하는 보정 단계,
    상기 등화된 신호의 아날로그/디지털 변환을 위한 아날로그/디지털 변환 단계,
    상기 할당된 인터코드 간섭 방법에 의존하는 등화 특성들을 갖는 등화를 상기 아날로그/디지털 변환 단계의 출력에 적용함으로써 디지털 등화된 신호를 출력하는 디지털 등화 단계, 및
    상기 클록 신호 및 상기 보정 단계에 의해 보정된 상기 임시 식별 결과에 기초하여 상기 디지털 등화된 신호의 상기 논리 레벨로부터 얻어질 수 있는 상태 전이들을 제한하고, 이들 제한된 상태 전이들로부터 가장 가능한 상태 전이를 검출하고, 상기 검출된 상태 전이에 기초하여 상기 디지털 등화된 신호로부터 상기 디지털 신호를 식별하고 출력하는 식별 단계를 포함하는, 데이터 디코딩 방법.
  12. 제11항에 있어서, 상기 식별 단계는 상기 디지털 등화된 신호로부터 얻어질 수 있는 상태 전이들을, 상기 임시 식별 결과에서 논리 레벨 반전에 대응하는 상기 디지털 등화된 신호의 상태 전이들 및 상기 논리 레벨 반전이 상기 임시 식별 결과에서 1 클록 기간만큼 지연되는 타이밍에서 상기 디지털 등화된 신호의 상태 전이들로 제한하는, 데이터 디코딩 방법.
  13. 제11항에 있어서, 상기 식별 단계는,
    상기 임시 식별 결과에 기초하여 상기 제한된 상태 전이들에 대응하는 상기 디지털 등화된 신호의 기준 진폭 값을 출력하는 기준 진폭 값 출력 단계,
    상기 기준 진폭 값으로부터 상기 디지털 등화된 신호의 거리들을 합산하여 상기 전이들의 확률을 계산하고, 상기 전이들이 합병되는 타이밍에 대응하는 상기 확률을 결정하고, 상기 전이들을 결정하는 확률 처리 단계, 및
    상기 확률 처리 단계의 상기 결정 결과에 기초하여 상기 전이들의 히스토리를 선택적으로 전송하고, 상기 디지털 등화된 신호의 상기 식별 결과를 출력하는 히스토리 유지 단계를 포함하는, 데이터 디코딩 방법.
  14. 제13항에 있어서, 상기 확률 처리 단계는 상기 입력 신호의 간섭 코드 길이 n에 대한 상기 임시 식별 결과의 n-1 연속 비트에 대응하는 상기 기준 진폭 값으로부터의 거리를 합산함으로써 하나의 경로의 확률을 계산하여 상기 확률의 상기 결정 결과를 출력하고, 상기 임시 식별 결과의 n 연속 비트가 미리 정해진 논리 레벨일 때 상기 대응하는 기준 값으로부터의 상기 거리에 따라 상기 경로의 상기 확률에 대응하는 상기 확률을 갱신하는, 데이터 디코딩 방법.
  15. 제11항에 있어서, 상기 식별 단계는 상기 검출된 가장 가능한 상태 전이에 기초하여, 상기 임시 식별 결과를 점진적으로 전송하는 제1 시프트 레지스터 및 상기 임시 식별 결과의 지연 신호를 점진적으로 전송하는 제2 시프트 레지스터의 콘텐츠를 교환하고, 상기 식별 결과로서 상기 제1 또는 제2 시프트 레지스터의 출력 신호를 출력하는, 데이터 디코딩 방법.
  16. 2진 논리 레벨을 갖는 디지털 신호의 미리 정해진 길이 유니트마다 인터코드 간섭을 할당함으로서 생성된 입력 신호가 수신되고, 2진 논리 레벨을 갖는 상기 디지털 신호가 이러한 입력 신호로부터 식별되는 데이터 디코딩 방법에 있어서,
    미리 정해진 등화 특성들을 갖는 등화를 상기 입력 신호에 적용함으로써 등화된 신호를 출력하는 등화 단계,
    상기 등화된 신호를 2진화함으로써 2진 신호를 출력하는 2진화 단계,
    상기 2진화된 신호에 기초하여 클록 신호 중 효과적인 하나의 클록의 식별 에러에 의해 상기 2진화된 신호의 상기 논리 레벨을 식별하고, 이러한 식별 결과를 임시 식별 결과로서 출력하는 임시 식별 단계,
    상기 임시 식별 결과에서 상기 2진 신호에 의해 허용된 논리 레벨 반전 간격보다 더 짧은 간격으로 논리 레벨 반전이 발생할 때 상기 논리 레벨이 반전하는 간격을 상기 허용된 논리 레벨 반전 간격으로 보정하는 보정 단계,
    상기 등화된 신호의 아날로그/디지털 변환을 위한 아날로그/디지털 변환 단계,
    상기 할당된 인터코드 간섭 방법에 의존하는 등화 특성들을 갖는 등화를 상기 아날로그/디지털 변환 단계의 상기 출력에 적용함으로써 디지털 등화된 신호를 출력하는 디지털 등화 단계, 및
    상기 클록 신호 및 상기 보정 수단에 의해 보정된 상기 임시 식별 결과에 기초하여 상기 디지털 등화된 신호의 상기 논리 레벨로부터 얻어질 수 있는 상태 전이들을 제한하고, 이들 제한된 상태 전이들로부터 가장 가능한 상태 전이를 검출하고, 상기 검출된 상태 전이에 기초하여 상기 디지털 등화된 신호로부터 상기 디지털 신호를 식별하고 출력하는 식별 단계를 포함하는, 데이터 디코딩 방법.
  17. 제16항에 있어서, 상기 식별 단계는 상기 디지털 등화된 신호로부터 얻어질 수 있는 상기 상태 전이들을, 상기 임시 식별 결과에서 논리 레벨 반전에 대응하는 상기 디지털 등화된 신호의 상태 전이들 및 상기 논리 레벨 반전이 상기 임시 식별 결과에서 1 클록 기간만큼 지연되는 타이밍에서 상기 디지털 등화된 신호의 상태 전이들로 제한하는, 데이터 디코딩 방법.
  18. 제16항에 있어서, 상기 식별 단계는,
    상기 임시 식별 결과에 기초하여 상기 제한된 상태 전이들에 대응하는 상기 디지털 등화된 신호의 기준 진폭 값을 출력하는 기준 진폭 값 출력 단계,
    상기 기준 진폭 값으로부터 상기 디지털 등화된 신호의 거리들을 합산하여 상기 전이들의 확율을 계산하고, 상기 전이들이 합병되는 타이밍에 대응하는 상기 확률을 결정하고, 상기 전이들을 결정하는 확률 처리 단계, 및
    상기 확률 처리 단계의 상기 결정 결과에 기초하여 상기 전이들의 히스토리를 선택적으로 전송하고, 상기 디지털 등화된 신호의 상기 식별 결과를 출력하는 히스토리 유지 단계를 포함하는, 데이터 디코딩 방법.
  19. 제18항에 있어서, 상기 확률 처리 단계는 상기 입력 신호의 간섭 코드 길이 n에 대한 상기 임시 식별 결과의 n-1 연속 비트에 대응하는 상기 기준 진폭 값으로부터의 거리를 합산함으로써 하나의 경로의 확률을 계산하여 상기 확률의 상기 결정 결과를 출력하고, 상기 임시 식별 결과의 n 연속 비트가 미리 정해진 논리 레벨일 때 상기 대응하는 기준 값으로부터의 상기 거리에 따라 상기 경로의 상기 확률에 대응하는 상기 확률을 갱신하는, 데이터 디코딩 방법.
  20. 제16항에 있어서, 상기 식별 단계는 상기 검출된 가장 가능한 상태 전이에 기초하여, 상기 임시 식별 결과를 점진적으로 전송하는 제1 시프트 레지스터 및 상기 임시 식별 결과의 지연 신호를 점진적으로 전송하는 제2 시프트 레지스터의 콘텐츠를 교환하고, 상기 식별 결과로서 상기 제1 또는 제2 시프트 레지스터의 출력 신호를 출력하는, 데이터 디코딩 방법.
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