KR100641861B1 - 반도체회로 - Google Patents

Abstract

본 발명은, 원래 「H」인 신호의 기간 중에 중첩되는 「L」레벨의 노이즈 및 본래 「L」인 신호의 기간 중에 중첩되는 「H」레벨의 노이즈의 양쪽의 노이즈에 대하여, 유효하게 필터효과를 나타낼 수 있는 반도체회로를 제공한다. 입력신호(IN)를 2개로 분류하고, 한쪽을 신호반전수단(4)을 통해 제1 콘덴서(14)를 포함하는 제1 지연회로(1)에 입력시킨다. 또한 다른쪽을 제2 콘덴서(18)를 포함하는 제2 지연회로(2)에 입력시킨다. 그리고, 제1 지연회로(1)로부터의 출력신호 및 제2 지연회로(2)로부터의 출력신호를, 플립플롭(3)의 별개의 입력단자에 입력시킨다.

반도체, 필터, 노이즈, 콘덴서, 인버터, MOS

Description

반도체회로{SEMICONDUCTOR CIRCUIT}

도 1은 실시예 1에 관한 반도체회로의 회로도이다.

도 2는 실시예 1에 관한 반도체회로의 동작을 설명하기 위한 타이밍 차트이다.

도 3은 실시예 1에 관한 반도체회로가 포함하는 플립플롭의 동작 논리를 나타내는 도면이다.

도 4는 실시예 2에 관한 반도체회로의 회로도이다.

도 5는 실시예 2에 관한 반도체회로의 동작을 설명하기 위한 타이밍 차트이다.

도 6은 실시예 3에 관한 반도체회로의 회로도이다.

도 7은 실시예 3에 관한 반도체회로가 포함하는 플립플롭의 동작 논리를 나타내는 도면이다.

도 8은 실시예 3에 관한 반도체회로의 동작을 설명하기 위한 타이밍 차트이다.

도 9는 실시예 4에 관한 반도체회로의 회로도이다.

도 10은 실시예 4에 관한 반도체회로의 동작을 설명하기 위한 타이밍 차트이 다.

도 11은 정전류회로의 구체적인 구성을 나타내는 회로도이다.

도 12는 정전류회로의 구체적인 구성을 나타내는 회로도이다.

도 13은 실시예 4에 관한 반도체회로의 다른 실시예의 구체적인 회로구성을 나타내는 회로도이다.

도 14는 실시예 4에 관한 반도체회로의 다른 실시예의 구체적인 다른 회로구성을 나타내는 회로도이다.

도 15는 실시예 5에 관한 반도체회로의 회로도이다.

도 16은 실시예 5에 관한 반도체회로에 의해 해결되는 문제점을 설명하기 위한 회로도이다.

도 17은 실시예 5에 관한 반도체회로에 의해 해결되는 문제점을 설명하기 위한 타이밍 차트이다.

도 18은 실시예 5에 관한 반도체회로의 다른 직렬접속관계를 나타내는 회로도이다.

도 19는 임계치전위 근방에 노이즈가 중첩하고 있는 아날로그 신호가, 해당 임계치전위를 근거로 디지털 신호로 변환되는 모양을 설명하는 도면이다.

도 20은 반도체회로의 전단에 슈미트 회로를 별도 배치한 구성을 나타내는 도면이다.

도 21은 종래의 슈미트 회로의 구체적인 구성을 나타내는 회로도이다.

도 22는 종래의 슈미트 회로의 구체적인 구성을 나타내는 회로도이다.

도 23은 종래의 슈미트 회로의 구체적인 구성을 나타내는 회로도이다.

도 24는 하나의 임계치전위의 설정가능한 인버터회로의 구체적인 구성을 나타내는 회로도이다.

도 25는 하나의 임계치전위의 설정가능한 인버터회로의 구체적인 구성을 나타내는 회로도이다.

도 26은 실시예 6에 관한 반도체회로에, 입력되는 신호와 출력되는 신호와의 관계를 나타내는 도면이다.

도 27은 실시예 6에 관한 반도체회로의 다른 형태를 나타내는 회로도이다.

도 28은 실시예 6에 관한 반도체회로의 다른 형태를 나타내는 회로도이다.

도 29는 실시예 6에 관한 반도체회로의 다른 형태를 나타내는 회로도이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 제1 지연회로 2 : 제2 지연회로

3 : 플립플롭 4 : 신호반전수단

5 : 입력단자 6 : 출력단자

10∼12 : 제1 인버터회로 10a, 15a : NMOS

10p, 15p : PMOS

10b, 15b, 10q, 15q, 10s, 15s, 10t, 15t : 정전류회로

10r, 15r : 고정전원 14 : 제1 콘덴서(적분회로)

15∼17 : 제2 인버터회로 18 : 제2 콘덴서(적분수단)

N1∼N10, N15, N20, N21, N30, N31 : 접속점

60 : 슈미트 회로 61 : 반도체회로

63 : PMOS 64 : NMOS

65 : 비교기 63 : 인버터회로

72 : 제4 인버터회로.

본 발명은 반도체회로에 관한 발명으로서, 특히, 필터기능을 갖는 반도체회로에 관한 것이다.

종래로부터, 노이즈의 필터기능과 신호의 지연기능을 구비한 반도체회로가 존재한다. 종래기술에 관한 반도체회로는, 직렬로 접속된 복수의 인버터회로와, 소정의 인버터회로 사이의 접속점과 접지와의 사이에 접속된 콘덴서로 구성되어 있다.

그런데, 콘덴서와, 해당 콘덴서의 전단에 위치하는 인버터회로를 조정함으로써, 시정수는 결정된다.

상기 종래기술에 관한 반도체회로에서는, 시정수는 소정의 인버터회로 사이의 접속점에서, 신호의 상승의 기울기와 하강의 기울기가 상위하도록 결정되어 있었다. 예를 들면 상승의 기울기를 완만하게, 하강의 기울기가 급준해지도록, 시정수가 결정되어 있었다.

그리고, 해당 신호의 상승의 기울기와 하강의 기울기의 상위와, 후단의 인버터의 임계치를 이용하여, 필터효과를 나타내고 있다.

이때, 선행기술로서 특허문헌 1에 관한 발명도 있지만, 해당 발명은 필터효과를 얻는 것을 목적으로 하고 있지 않다. 즉, 입력신호에 대하여, 미세폭의 복수의 노이즈 펄스가 연속해서 중첩되었을 경우에는, 해당 노이즈 펄스에 대하여 적확하게 필터링을 행하는 것이 곤란하다.

[특허문헌 1] 일본특허공개평 7-95022호 공보(도 1)

상기 종래기술에 관한 반도체회로에서는 본래 「H」인 신호의 기간 중에 중첩되는 「L」레벨의 노이즈, 또는, 원래 「L」인 신호의 기간 중에 중첩되는 「H」레벨의 노이즈 중 어느 한쪽의 노이즈에 대해서밖에, 필터효과를 나타낼 수 없었다.

그래서, 본 발명은, 본래 「H」인 신호의 기간 중에 중첩되는 「L」레벨의 노이즈 및 원래 「L」인 신호의 기간 중에 중첩되는 「H」레벨의 노이즈의 양쪽의 노이즈에 대하여, 유효하게 필터효과를 나타낼 수 있는 반도체회로를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위해, 본 발명에 관한 제1 국면에 기재의 반도체회로는, 제 1 적분회로를 포함하는 제 1 지연회로와, 제 2 적분회로를 포함하는 제 2 지연회로와, 하나의 입력신호를 분기시켜, 그 분기한 입력신호를 적어도 1이상의 신호반전수단을 경유시키는 것에 의해, 정상 및 역상의 신호를 각각 생성하고, 상기 정상 및 역상의 신호를 상기 제 1 및 제 2 지연회로의 한쪽 및 다른 쪽에, 각각 입력시키는 회로부와, 상기 제 1 지연회로로부터의 출력신호를 S입력단자에서 받고, 상기 제 2 지연회로로부터의 출력신호를 R입력단자에서 받는 플립플롭을 구비하고 있다.

본 발명의 제1 국면에 기재의 반도체회로는, 제 1 적분회로를 포함하는 제 1 지연회로와, 제 2 적분회로를 포함하는 제 2 지연회로와, 하나의 입력신호를 분기시켜, 그 분기한 입력신호를 적어도 1이상의 신호반전수단을 경유시키는 것에 의해, 정상 및 역상의 신호를 각각 생성하고, 상기 정상 및 역상의 신호를 상기 제 1 및 제 2 지연회로의 한쪽 및 다른 쪽에, 각각 입력시키는 회로부와, 상기 제 1 지연회로로부터의 출력신호를 S입력단자에서 받고, 상기 제 2 지연회로로부터의 출력신호를 R입력단자에서 받는 플립플롭을 구비하고 있으므로, 한쪽의 지연회로에는, 정상의 신호를 입력시키고, 다른쪽의 지연회로에는 역상의 신호를 입력시킬 수 있다. 따라서, 한쪽의 지연회로에서는, 입력신호가 상승했을 때(또는 하강했을 때)에는, 그 후에 계속되는 신호가 노이즈인지 아닌지를, 해당 한쪽의 지연회로에 있어서 미리 설정된 필터시간에 의해 판단할 수 있다. 또한 다른쪽의 지연회로에서는, 입력신호가 하강했을 때(또는 상승했을 때)에는, 그 후에 계속되는 신호가 노이즈인지 아닌지를, 해당 다른쪽의 지연회로에서 미리 설정된 필터시간에 의해 판단할 수 있다. 그 후에 양쪽 지연회로로부터 출력된 신호를, 플립플롭에서 하나로 모아, 출력신호로서 출력할 수 있다. 따라서, 원래 「H」인 신호펄스의 기간 중에 중첩되는 「L」레벨의 노이즈 및 원래 「L」인 신호펄스의 기간 중에 중첩되는 「H」레벨의 노이즈의 양쪽의 노이즈에 대하여, 유효하게 필터효과를 나타낼 수 있다. 또한, 제1 국면에 관한 반도체회로에서는, 적분회로를 사용하여 필터시간 중, 연속적으로 입력신호를 관찰할 수 있다. 따라서, 미세폭의 복수의 노이즈 펄스가 연속해서 입력신호에 중첩했다고 해도, 유효하게 해당 복수의 노이즈 펄스를 필터링할 수 있다.

[발명의 실시예]

이하, 본 발명을 그 실시예를 나타내는 도면에 근거하여 구체적으로 설명한다.

(실시예 1)

본 실시예에 관한 반도체회로의 회로도를 도 1에 나타낸다.

도 1에 나타내는 반도체회로는 2개의 지연회로(1, 2)와, 1개의 플립플롭(3)과, 하나의 신호반전수단(4)으로 구성되어 있다. 또한 각 지연회로(1, 2)는 각각 적분회로를 구비하고 있다.

제1 지연회로(1)는 복수(본 실시예에서는 3개임)의 제1 인버터회로(10∼12)와, 적분회로를 구성하는 제1 콘덴서(14)로 구성되어 있다. 여기서, 제1 지연회로(1)의 전단에는, 신호반전수단(4)이 배치되어 있다.

구체적으로, 입력신호가 입력되는 입력단자(5)와 플립플롭(3)의 S 입력단자와의 사이 및 3개의 제1 인버터회로(10∼12)가, 해당 순서로 직렬적으로 접속되어 있다. 또한 소정의 제1 인버터회로의 후단에 존재하는(도 1에서는, 인버터회로 10과 인버터회로 11과의 사이에 존재함) 접속점 N1과, 접지와의 사이에, 제1 콘덴서 (14)가 접속되어 있다.

제2 지연회로(2)는 입력단자(5)와 신호반전수단(4)과의 사이에 존재하는 접속점 N2로부터 분기되어 접속되어 있다.

제2 지연회로(2)는 제1 인버터회로(10∼12)의 수와 동일수의 제2 인버터회로(15∼17)(본 실시예에서는, 제2 인버터회로(15∼17)의 개수는, 3개임)와, 적분회로를 구성하는 제2 콘덴서(18)로 구성되어 있다.

구체적으로, 접속점 N2와 플립플롭(3)의 R 입력단자와의 사이에, 3개의 제2 인버터회로(15∼17)가 직렬적으로 접속되어 있다. 또한 소정의 제2 인버터회로의 후단에 존재한다(도 1에서는, 인버터회로 15와 인버터회로 16과의 사이에 존재함)접속점 N3과, 접지와의 사이에, 제2 콘덴서(18)가 접속되어 있다.

도 1에 나타내는 바와 같이 접속점 N2와 제1 지연회로(1)와의 사이에는 신호반전수단(4)이 배치되어 있으므로, 제1 지연회로(1)에 입력되는 입력신호와, 제2 지연회로(2)에 입력되는 입력신호는, 역상의 관계가 된다.

이때, 플립플롭(3)의 Q 출력단자는, 출력단자 6에 접속되어 있다.

다음에, 도 1에 나타낸 반도체회로의 동작을, 도 2에 나타내는 타이밍 차트에 근거하여 설명한다. 입력단자(5)로부터 입력되는 입력신호 IN에는, 도 2에 나타내는 바와 같이 「H」레벨의 신호펄스 INh에 「L」레벨의 노이즈 INn1이 중첩되어 있다. 또한 입력신호 IN에는, 「L」레벨의 신호펄스 INl에 「H」레벨의 노이즈 INn2 중첩되어 있다.

이때, 입력신호 IN은 각 인버터회로를 경과함으로써 약간의 시간지연이 생기 지만, 도 2에 나타내는 타이밍 차트에서는, 해당 시간지연은 생략하고 있다. 또한 본 실시예에서는, 제1 및 제2 콘덴서(14, 18)의 충전속도와 방전속도는 다르게 되어 있고, 충전 속도는 완만해서, 방전 속도는 급준하게 되도록 반도체회로, 즉 제 1 및 제2 콘덴서(14, 18)와 해당 콘덴서(14, 18)의 전단에 위치하는 인버터회로(10, 15)를 설정한다.

또한, 제 1 및 제2 콘덴서(14, 18)의 방전속도는 급준하므로, 해당 방전에 의한 시간지연은, 도 2의 타이밍 차트에서는 생기지 않는 것으로 한다.

우선 처음에, 제1 지연회로(1)에서의 신호의 변화에 대하여 설명한다.

입력단자로부터 입력되는 입력신호 IN은, 신호반전수단(4) 및 제1 인버터(10)를 경유함으로써, 그 때마다, 신호의 위상이 반전된다. 따라서, 입력단자(5)에 입력되는 입력신호 IN의 위상과, 제1 인버터회로 10으로부터 출력되는 신호의 위상과는, 동위상이다.

즉, 입력신호 IN이 상승되면, 해당 상승에 대응하여, 제1 인버터회로 10으로부터 출력되는 신호는 상승된다. 또한 입력신호 IN이 하강되면, 해당 하강에 대응하여, 제1 인버터회로 10으로부터 출력되는 신호는, 하강된다.

따라서, 제1 인버터회로 10으로부터 출력된 신호가 상승되면, 제1 콘덴서(14)에 의해, 완만한 충전이 개시된다. 또한, 제1 인버터회로 10으로부터 출력된 신호가 하강되면, 제1 콘덴서(14)에 의해, 급준한 방전이 개시된다.

따라서, 제1 인버터회로 10으로부터 출력된 신호가 상승되면, 제1 인버터회로 11에 입력되는 신호 A는, 완만한 구배를 갖고 곡선적으로 상승하기 시작한다. 또한 제1 인버터회로 10으로부터 출력된 신호가 하강하면, 제1 인버터회로 11에 입력되는 신호 A는, 급준하게 하강한다.

이상에 의해, 도 2에 나타내는 입력신호 IN이 입력되면, 제1 인버터회로 11에 입력되는 신호 A는 도 2에 나타내는 바와 같은 파형이 된다.

요컨대, 입력신호 IN으로서, 「H」레벨의 신호펄스 INh가 입력단자(5)에 입력되면, 해당 신호펄스 INh의 상승에 대응하여, 신호 A는, 곡선적으로 완만한 전위상승을 시작한다. 그리고, 신호펄스 INh가 「H」레벨인 기간, 신호 A는 완만한 전위상승을 계속하고, 제1 인버터회로 11에서 미리 설정되어 있는 임계치전위 a를 넘어, 「H」레벨까지 도달한 시점에, 해당 「H」레벨을 유지한다.

여기서, 신호 A가 완만한 전위상승을 시작한 시점으로부터, 신호 A의 전위가 임계치전위 a에 도달할 때까지의 시간을 필터시간이라 칭한다. 해당 필터시간은 입력신호 IN이 본래의 펄스신호인지 아닌지를 판정하는 시간이다. 즉, 필터시간보다 짧은 입력신호 IN의 펄스신호는, 노이즈로서 판단된다. 이에 대하여 필터시간보다 긴 입력신호 IN의 펄스신호는, 본래의 신호펄스로서 판단된다.

그런데 다음에, 신호펄스 INh에 중첩된 「L」레벨의 노이즈 INn1이, 입력단자(5)로부터 입력된다. 그렇다면, 도 2에 나타내는 바와 같이, 노이즈 INn1의 하강에 대응하고, 신호 A의 파형은, 급준하게 내려간다. 그리고, 노이즈 INn1이 「L」레벨의 기간, 신호 A도 「L」레벨을 유지한다.

첫 번째의 노이즈 신호 INn1이 통과하고 나서, 두 번째의 노이즈 신호 INn1이 입력될 때까지 그동안, 입력신호 IN은 본래의 신호펄스 INh로 되돌아간다. 따라서, 해당 본래의 신호펄스 INh가 되돌아온 시점에 대응하고, 신호 A의 파형은, 곡선적으로 완만하게 상승하기 시작한다.

그러나, 첫 번째의 노이즈 신호 INn1이 통과하고 나서, 두 번째의 노이즈 신호 INn1이 입력될 때까지의 기간은, 필터시간보다 짧으므로, 신호 A의 파형은, 임계 전위 a에 도달하지 않고 급준하게 하강한다.

그 후, 두 번째의 노이즈 신호 INn1이 입력되어 있는 기간, 파형 A도 「L」레벨을 유지한다. 그리고, 그 후 입력신호 IN은 본래의 신호펄스 INh로 되돌아 가므로, 이에 대응하여, 신호 A의 파형도 곡선적으로 완만하게 상승하기 시작한다.

그 후, 신호펄스 INh는, 잠시 「H」레벨을 유지한 후, 하강하고, 다음에 입력신호 IN으로서, 「L」레벨의 신호펄스 INl이 입력되므로, 신호 A의 파형은, 완만한 상승을 계속한 후, 급준하게 하강한다.

그 후, 신호펄스 INl이 「L」레벨인 동안, 신호 A의 파형도 「L」레벨을 유지한다. 신호펄스 INl에는, 도중 필터시간보다 짧은 노이즈 INn2가 중첩되어 있다. 따라서, 신호 A의 파형은, 해당 노이즈 INn2에 대응하여, 톱니형상으로 변화된다. 이때, 노이즈 INn2는 필터시간보다 짧으므로, 해당 톱니형상의 신호 A의 전위는, 임계치전위 a에 도달하지 않는다.

그런데, 제1 인버터회로 11은, 임계치전위 a를 기준으로 동작하고 있다. 요컨대, 신호 A의 전위가 임계치전위 a를 넘은 시점에서, 제1 인버터회로 11은, 반전된 「L」레벨의 신호를 출력한다. 또한 신호 A의 전위가 임계치전위 a를 하회한 시점에서, 제1 인버터회로 11은 반전된 「H」레벨의 신호를 출력한다.

그렇게 하면, 제1 인버터회로 11에 도 2에 나타낸 신호 A가 입력되면, 해당 신호 A는, 제1 인버터회로 11, 12를 경과함으로써, 신호 A는, 도 2에 나타내는 신호 S로 변화되고, 해당 신호 S는 플립플롭(3)의 S 입력단자에 입력된다.

신호 S는, 신호 A의 전위가 임계치전위 a를 초과한 시점에 대응해서 상승하고, 신호 A의 전위가 임계치전위 a를 하회한 시점에 대응해서 하강한다.

다음에, 제2 지연회로(2)에서의 신호의 변화에 대하여 설명한다.

입력신호 IN은 제2 인버터회로 15에서, 그 상이 반전한다. 따라서, 입력단자(5)에 입력되는 입력신호 IN의 위상과, 제2 인버터회로 15로부터 출력되는 신호의 위상과는, 역위상이다.

요컨대, 입력신호 IN이 상승되면, 해당 상승에 대응하고, 제2 인버터회로 15로부터 출력되는 신호는 하강한다. 또한, 입력신호 IN이 하강하면, 해당 하강에 대응하고, 제2 인버터회로 15로부터 출력되는 신호는 상승된다.

그런데, 제2 인버터회로 15로부터 출력된 신호가 상승하면, 제2 콘덴서(18)에 의해, 완만한 충전이 개시된다. 또한, 제2 인버터회로 15로부터 출력된 신호가 하강하면, 제2 콘덴서(18)에 의해, 급준한 방전이 개시된다.

따라서, 제2 인버터회로 15로부터 출력된 신호가 상승하면, 제2 인버터회로 16에 입력되는 신호 B는 완만한 구배를 갖고 곡선적으로 상승하기 시작한다. 또한 제2 인버터회로 15로부터 출력된 신호가 하강하면, 제2 인버터회로 16에 입력되는 신호 B는 급준하게 하강한다.

이상에 의해, 도 2에 나타내는 입력신호 IN이 입력되면, 제2 인버터회로 16 에 입력되는 신호 B는 도 2에 나타내는 바와 같은 파형이 된다.

요컨대, 입력신호 IN으로서, 「H」레벨의 신호펄스 INh가 입력단자(5)에 입력되면, 해당 신호펄스 INh의 상승에 대응하고, 신호 B는 급준하게 하강한다. 그리고, 신호펄스 INh가 「H」레벨인 기간, 신호 B는 「L」레벨을 유지한다.

다음에 신호펄스 INh에 중첩된 「L」레벨의 노이즈 INn1이 입력단자(5)로부터 입력된다. 그렇다면, 도 2에 나타내는 바와 같이 노이즈 INn1의 하강에 대응하고, 신호 B의 파형은 곡선적으로 완만하게 상승하기 시작한다. 노이즈 INn1의 기간은 필터시간보다 짧으므로, 신호 B는 제2 인버터회로 16에서 미리 설정되어 있는 임계치전위 b에 도달하기 전에, 급준하게 하강한다.

여기서, 신호 B가 완만한 전위상승을 개시한 시점으로부터, 신호 B의 전위가 임계치전위 b에 도달할 때까지의 시간을 필터시간이라 칭한다. 해당 필터시간은, 입력신호 IN이 본래의 펄스신호인지 아닌지를 판정하는 시간이다. 요컨대, 필터시간보다 짧은 입력신호 IN의 펄스신호는, 노이즈로서 판단된다. 이에 대하여 필터시간보다 긴 입력신호 IN의 펄스신호는, 본래의 신호펄스로서 판단된다.

그런데, 두 번째의 노이즈 INn1이 입력되기까지 그동안, 신호 B는 「L」레벨을 유지한다. 그 후에 두 번째의 노이즈 INn1이 입력되면, 이것에 대응해서 신호 B는 곡선적으로 완만하게 상승하기 시작한다. 그러나, 노이즈 INn1의 기간은 필터시간보다 짧으므로, 신호 B는 임계치전위 b에 도달하기 전에, 급준하게 하강한다.

그리고, 그 후 입력신호 IN은 본래의 신호펄스 INh에 되돌아가므로, 신호 B의 파형도 「L」레벨을 유지한다.

그 후, 신호펄스 INh는 잠시 「H」레벨을 유지한 후, 하강한다. 그리고, 입력신호 IN으로서, 「L」레벨의 신호펄스 INl이 입력되므로, 신호 B의 파형은, 펄스신호 INh의 하강에 대응하여, 곡선적으로 완만한 상승을 시작한다.

그 후, 신호펄스 INl이 「L」레벨인 동안, 신호 B의 파형은 완만한 상승을 계속하고, 임계치전위 b를 넘고, 「H」레벨에 도달하는 시점에서, 신호 B는 해당 「H」레벨을 유지한다.

신호펄스 INl에는, 도중 필터시간보다 짧은, 두 번째 노이즈 INn2가 중첩되어 있다. 따라서, 신호 B의 파형은, 첫 번째의 노이즈 INn2의 상승에 대응하고, 하강한 후, 톱니형상으로 변화된다. 이때, 해당 톱니형상의 신호 B의 전위는, 임계치전위 b에 도달하지는 않는다. 그 후에 입력신호 IN이, 본래의 신호펄스 INl에 되돌아가면, 이것에 대응하고, 신호 B는 곡선적으로 완만하게 상승하기 시작하고, 임계치전위 b를 넘어, 「H」레벨에 도달한 시점에서, 신호 B는 「H」레벨을 유지한다.

그런데, 제2 인버터회로 16은, 임계치전위 b를 기준으로 동작하고 있다. 요컨대, 신호 B의 전위가 임계치전위 b를 넘은 시점에서, 제2 인버터회로 16은 반전된 「L」레벨의 신호를 출력한다. 또한 신호 B의 전위가 임계치전위 b를 하회한 시점에서, 제2 인버터회로 16은 반전된 「H」레벨의 신호를 출력한다.

그렇게 하면, 제2 인버터회로 16에 대하여, 도 2에 나타낸 신호 B가 입력되면, 해당 신호 B는 제2 인버터회로 16, 17을 경유함으로써, 도 2에 나타내는 신호 R로 변화된다. 그리고, 해당 신호 R은 플립플롭(3)의 R 입력단자에 입력된다.

신호 R은 신호 B의 전위가 임계치전위 b를 넘은 시점에 대응해서 상승하고, 신호 B의 전위가 임계치전위 b를 하회한 시점에 대응해서 하강한다.

그런데, 플립플롭(3)은, 도 3에 나타내는 논리표에 따라 동작한다.

요컨대, 플립플롭(3)은, S 입력단자에 「H」레벨의 신호 S가 입력되어 있고, R 입력단자에 「L」레벨의 신호 R이 입력되어 있다면, 해당 입력기간은, Q 출력단자로부터는, 「H」레벨의 신호 OUT가 출력된다. 또한 S 입력단자에 「L」레벨의 신호 S가 입력되어 있고, R 입력단자에 「H」레벨의 신호 R이 입력되어 있다면, 해당 입력기간은, Q 출력단자로부터는, 「L」레벨의 신호 OUT가 출력된다.

이때, S 입력단자 및 R 입력단자에서, 모두 「L」레벨의 신호 S, R이 입력되어 있을 때는 Q 출력단자로부터는, 이전의 출력레벨의 출력신호 OUT가 계속해서 출력된다.

이상에 의해, 도 2에 나타내는 신호 S, R이 플립플롭(3)의 각 입력단자로부터 입력되면, 해당 플립플롭(3)의 Q 출력단자로부터는, 도 2에 나타내는 출력신호 OUT가 출력된다.

도 2에서 알 수 있는 바와 같이, 본 실시예에 관한 반도체회로(도 1)를 채용함으로써, 입력신호 IN에 중첩되어 있었던 노이즈 INn1, INn2가 출력신호 OUT에서는 제거되어 있다.

이와 같이, 입력단자(5)로부터 입력되는 입력신호 IN을, 한쪽의 지연회로(1)에는, 반전신호수단(4)에 의해 위상을 반전시킨 후 입력시키고, 다른쪽의 지연회로(2)에는, 해당 입력신호 IN을 그대로 입력시킨다.

따라서, 한쪽의 지연회로(1)에서는, 입력신호 IN이 상승했을 때에는, 그 후 에 계속되는 신호가 노이즈인지 아닌지를, 한쪽의 지연회로(1)에서 미리 설정된 필터시간에 의해 판단된다(요컨대, 필터시간 동안, 연속적으로 입력신호를 관찰함으로써, 상승 후의 펄스신호가 노이즈인지 아닌지를 판단함).

또한, 다른쪽의 지연회로(2)에서는, 입력신호 IN이 하강했을 때에는, 그 후에 계속되는 신호가 노이즈인지 아닌지를, 다른쪽의 지연회로(2)에서 미리 설정된 필터시간에 의해 판단된다(요컨대, 필터시간 동안, 연속적으로 입력신호를 관찰함으로써, 하강 후의 펄스신호가 노이즈인지 아닌지를 판단함).

그 후에 양쪽지연회로(1, 2)로부터 출력된 신호 S, R을, 플립플롭(3)에서 하나로 모아, 출력신호 OUT로서 출력되고 있다.

따라서, 본 실시예에 관한 반도체회로를 사용함으로써, 원래 「H」인 신호펄스 기간 중에 중첩되는 「L」레벨의 노이즈 및 원래 「L」인 신호펄스의 기간 중에 중첩되는 「H」레벨의 노이즈의 양쪽의 노이즈에 대하여, 유효하게 필터효과를 나타낼 수 있다.

또한, 본 실시예에 관한 반도체회로에서는, 적분회로(콘덴서 14, 18)를 사용하여, 필터시간 동안, 연속적으로 입력신호를 관찰함으로써, 펄스신호가 노이즈인지 아닌지를 판단하고 있다. 또한, 적분회로(콘덴서 14, 18)에서의 전위의 변동 속도에 대해서, 상승시에 대하여 하강시를 급준하게 함으로써, 미세폭의 복수의 노이즈 펄스가 연속해서 입력신호에 중첩되었다고 해도, 유효하게 해당 복수의 연속 노이즈 펄스를 필터링할 수 있다.

(실시예 2)

본 실시예에 관한 반도체회로를 도 4에 나타낸다.

도 4에서 알 수 있는 바와 같이, 본 실시예에 관한 반도체회로는, 도 1에서 나타낸, 콘덴서 14, 18의 전단에 위치하는 인버터회로 10, 15를, NMOS 10a, 15a와 정전류회로 10b, 15b로 구성한 것이다.

요컨대, 제1 인버터회로 10의 구성은, 이하와 같다. 신호반전수단(4)의 출력부는 NMOS 10a의 게이트 전극에 접속된다. NMOS 10a 의 드레인은, 정전류회로 10b에 접속된다. NMOS 10a의 소스는, 접지에 접속된다. 또한 NMOS 10a의 드레인과 정전류회로 10b와의 사이에는, 접속점 N10이 존재하고 있어, 해당 접속점 N10은 접속점 N1과 접속된다.

여기서, 정전류회로 10b는 NMOS 10a를 향해서 정전류를 흐르게 하도록 동작한다.

다른쪽, 제2 인버터회로 15의 구성은, 이하와 같다. 접속점 N2는 NMOS 15a의 게이트 전극에 접속된다. NMOS 15a의 드레인은, 정전류회로 15b에 접속된다. NMOS 15a의 소스는, 접지에 접속된다. 또한 NMOS 15a의 드레인과 정전류회로 15b와의 사이에는, 접속점 N15가 존재하고 있고, 해당 접속점 N15는 접속점 N3과 접속된다.

여기서, 정전류회로 15b는 NMOS 15a를 향해서 정전류를 흐르게 하도록 동작한다.

그 다른 구성은 도 1과 동일하므로, 여기서의 설명은 생략한다.

다음에, 도 4에 나타낸 반도체회로의 동작을, 도 5에 나타내는 타이밍 차트 에 근거하여 설명한다. 우선, 제1 지연회로(1)측의 동작에 대하여 설명한다.

입력단자(5)에, 「H」레벨의 신호가 상승하고, 계속해서 「H」레벨의 입력신호 IN이 입력되면, 신호반전수단(4)에 의해 해당 신호는, 반전된다. 따라서, NMOS 10a의 게이트 전극에는, 「L」레벨의 신호가 입력된다. 그렇다면, NMOS 10a는, 오프 상태가 되고, 정전류회로 10b로부터 출력되는 정전류는, 접속점 N10, N1 을 통해, 제1 콘덴서(14)로 흐른다. 즉, 「H」레벨의 입력신호 IN의 상승에 대응하고, 제1 콘덴서(14)에서 완만해서, 선형적인 충전이 개시되고, 소정의 시간경과 후, 충전은 완료한다.

따라서, 도 5에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는, 도 5와 같이 된다. 요컨대, 입력신호 IN의 상승에 대응하고, 신호 A의 파형은, 완만하게, 선형적으로 상승하기 시작한다. 그리고, 제1 인버터회로 11에서 미리 설정되어 있는 임계치전위 a를 넘어, 「H」레벨에 도달한 시점에서, 신호 A는, 해당 「H」레벨을 유지한다.

다음에, 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, 해당 「L」레벨의 입력신호 IN은 신호반전수단(4)에 의해, 「H」레벨로 반전된다.

해당 반전한 「H」레벨의 신호가, NMOS 10a의 게이트 전극에 입력되면, NMOS 10a는 온상태가 된다. 따라서, 정전류회로 10b로부터 출력되는 정전류는, NMOS 10a 를 통해 접지에 흐르는 동시에, 제1 콘덴서(14)에 축적되어 있었던 전하는, NMOS 10a를 통해 접지에 급준하게 방전한다.

따라서, 도 5에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는 도 5와 같이 된다. 즉, 입력신호 IN의 하강에 대응하고, 신호 A의 파형은, 급준하게 하강한다. 그리고, 임계치전위 a를 하회하고, 「L」레벨에 도달한 시점에서, 신호 A는 해당 「L」레벨을 유지한다.

다음에, 제2 지연회로(2)측의 동작에 대하여 설명한다.

입력단자(5)에, 「H」레벨의 신호가 상승되고, 계속해서 「H」레벨의 입력신호 IN이 입력되면, NMOS 15a는 온 상태가 된다. 따라서, 정전류회로 15b로부터 출력되는 정전류는, NMOS 15a를 통해 접지에 흐르는 동시에, 제2 콘덴서 18에 축적되어 있었던 전하는, NMOS 15a를 통해 접지에 급준하게 방전한다.

따라서, 도 5에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 5와 같이 된다. 즉, 입력신호 IN의 상승에 대응하고, 신호 B의 파형은, 급준하게 하강한다. 그리고, 제2 인버터회로 16에서 미리 설정되어 있는 임계치전위 b를 하회하고, 「L」레벨에 도달한 시점에서, 신호 B는 해당 「L」레벨을 유지한다.

다음에 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, NMOS 15a는, 오프 상태가 된다. 따라서, 정전류회로 15b로부터 출력되는 정전류는, 접속점 N15, N3을 통해, 제2 콘덴서(18)에 흐른다. 요컨대, 「H」레벨의 입력신호 IN의 하강에 대응하고, 제2 콘덴서(18)에서 완만해서, 선형적인 충전이 개시되고, 소정의 시간경과 후, 충전은 완료한다.

따라서, 도 5에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 5와 같이 된다. 요컨대, 입력신호 IN의 하강에 대응하고, 신호 B의 파형은, 완만하게, 선형적으로 상승하기 시작한다. 그리고, 임계치전위 b를 넘어, 「H」레벨에 도달한 시점에서, 신호 B는 해당 「H」레벨을 유지한다.

도 2, 5를 참조해서 알 수 있는 바와 같이, 실시예 1에 관한 반도체회로를 사용한 경우에는, 신호 A, B의 「L」레벨로부터 「H」레벨로의 상승은 곡선적이었지만, 본 실시예에 관한 반도체회로를 사용하면, 신호 A, B의 「L」레벨로부터 「H」레벨로의 상승은, 선형적으로 된다.

따라서, 본 실시예에 관한 반도체회로를 사용함으로써, 신호 A, B의 상승은 선형적이므로, 신호 A, B가 선형적으로 전위상승을 시작한 시점으로부터, 신호 A, B의 전위가 임계치전위 a, b에 도달할 때까지의 필터시간의 설정을 용이하게 행할 수 있다. 따라서 노이즈의 판정 처리도 향상한다.

또한, 본 실시예에 관한 반도체회로에서는, 정전류회로 10b, 15b 이후의 회로(부호 11, 16, 3 등)의 전위설정을, NMOS 10a, 15a의 전단의 전원과 다른값으로 함으로써, 노이즈의 필터효과를 나타내는 동시에, 레벨 시프트도 행할 수 있다.

이때, 본 실시예에 관한 반도체회로는, 실시예 1에 관한 반도체회로가 나타내는 효과와 동일한 효과를 나타내는 것은 말할 필요도 없다.

(실시예 3)

본 실시예에 관한 반도체회로를 도 6에 나타낸다.

도 6에서 알 수 있는 바와 같이, 본 실시예에 관한 반도체회로는, 도 1에서 나타낸, 콘덴서(14, 18)의 전단에 위치하는 인버터회로(10, 15)를, PMOS(10p, 15p)와, 정전류회로(10q, 15q)와, 고정전원(10r, 15r)으로 구성한 것이다.

요컨대, 제1 인버터회로 10의 구성은, 이하와 같다. 신호반전수단(4)의 출력부는, PMOS 10p의 게이트 전극에 접속된다. PMOS 10p의 드레인은, 정전류회로 10q에 접속된다. PMOS 10p의 소스는, 고정전원 10r에 접속된다. 또한 PMOS 10p의 드레인과 정전류회로 10q와의 사이에는, 접속점 N10이 존재하고 있고, 해당 접속점 N10은 접속점 N1과 접속된다.

다른쪽, 제2 인버터회로 15의 구성은, 이하와 같다. 접속점 N2는, PMOS 15p의 게이트 전극에 접속된다. PMOS 15p의 드레인은, 정전류회로 15q에 접속된다. PMOS 15p의 소스는, 고정전원 15r에 접속된다. 또한 PMOS 15p의 드레인과 정전류회로 15q와의 사이에는, 접속점 N15가 존재하고 있고, 해당 접속점 N15는 접속점 N3과 접속된다.

여기서, 정전류회로 10q, 15q는, PMOS 10p, 15p가 접속되어 있는 방향과는 역방향으로 정전류를 인출하도록 동작한다.

또한, 본 실시예에 관한 반도체회로에서는, 플립플롭(3)은 도 7에 나타내는 논리표에 근거하여 동작하는 것을 채용한다. 이때, 제1 지연회로(1)의 출력부는 플립플롭(3)의 S' 입력단자에 접속되고, 제2 지연회로(2)의 출력부는, 플립플롭(3)의 R’입력단자에 접속되어 있다.

이와 같이, 실시예 1에 관한 반도체회로의 플립플롭(3)을, 도 7의 논리표에 따른 플립플롭(3)으로 치환하는 것은, S’입력단자 및 R’입력단자에 입력되는 신호가, 모두 「H」레벨로 된 상태에서는, S’입력단자 및 R’입력단자에 입력되는 신호가 모두 「H」레벨이 되기 전의, 플립플롭(3)의 출력 논리상태를 유지한다고 하는 동작을 이용하기 위해서이다.

요컨대, 본 실시예에 관한 반도체회로를 채용함으로써, 콘덴서 14, 18의 시정수가 변화된다. 즉, 콘덴서 14, 18에 대한 충전은 급준하게 행해지고, 방전은, 선형적으로 완만하게 행해진다. 이에 따른, 플립플롭(3)의 한쪽의 입력단자에 입력되는 신호가 「H」레벨인 기간과, 다른쪽의 입력단자에 입력되는 신호가 「H」인 기간이 중복하는 부분이 생긴다.

예를 들면 도 2에 나타낸 타이밍 차트에 있어서, 입력신호 IN이 「L」레벨로부터 「H」레벨로 변화된 직후, 또한 「H」레벨로부터 「L」레벨로 변화된 직후에는, 플립플롭(3)의 S 입력단자, R 입력단자는 모두 「L」레벨이 되고, 도 3에 나타내는 논리표에 따라 플립플롭(3)의 출력신호 OUT는, 입력신호 IN이 변화되기 전의 상태를 유지한다.

이와 마찬가지로, 본 실시예에 관한 반도체회로에서는, 도 7의 논리표에 따른 플립플롭(3)을 채용함으로써, 상기한 바와 같이 플립플롭(3)의 양쪽의 입력이 「H」레벨에서 중복한 경우에, 플립플롭(3)의 출력상태를 중복하기 전의 상태로 유지할 수 있다.

이때, 본 실시예에 관한 반도체회로에서는, 제1 지연회로(1)에서, 입력신호 IN이 하강했을 때에, 그 후에 계속되는 신호가 노이즈인지 여부를, 그 제 1 지연회로(1)에서 미리 설정된 필터시간에 의해 판단된다(요컨대, 필터시간 동안, 연속적으로 입력신호를 관찰함으로써, 하강 후의 펄스신호가 노이즈인지 여부를 판단함).

또한, 제2 지연회로(2)에서는, 입력신호 IN이 상승했을 때, 그 후에 계속되는 신호가 노이즈인지 여부를, 그 제2 지연회로(2)에서 미리 설정된 필터시간에 의해 판단된다(요컨대, 필터시간 동안, 연속적으로 입력신호를 관찰함으로써, 상승 후의 펄스신호가 노이즈인지 여부를 판단함).

그 다른 구성은 도 1과 동일하므로, 여기서의 설명은 생략한다. 이때, 입력신호 IN과 플립플롭(3)으로부터 출력되는 신호를 동상으로 할 경우에는, 입력단자의 접속 관계를 반대로 해도 되고, 또한 플립플롭(3)의 후단에 신호반전수단을 설치해도 된다.

다음에, 도 6에 나타낸 반도체회로의 동작을, 도 8에 나타내는 타이밍 차트에 근거하여 설명한다. 우선, 제1 지연회로(1)측의 동작에 대하여 설명한다.

입력단자(5)에, 「H」레벨의 신호가 상승되고, 계속해서 「H」레벨의 입력신호 IN이 입력되면, 신호반전수단(4)에 의해 해당 신호는, 반전된다. 따라서, PMOS 10p의 게이트 전극에는, 「L」레벨의 신호가 입력된다. 그렇다면, PMOS 10p는 온 상태가 되고, 접속점 N1의 전위는, 급준하게 고정전원 10r의 전위가 되며, 제1 콘덴서(14)의 충전도 급준하게 행해진다.

따라서, 도 8에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는, 도 8과 같이 된다. 즉, 입력신호 IN의 상 승에 대응하고, 신호 A의 파형은 급준하게 상승하고, 신호 A의 전위는 제1 인버터 회로 11에서 미리 설정되어 있는 임계치전위 a를 넘고, 「H」레벨에 도달하고, 해당 「H」레벨을 유지한다.

다음에 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, 해당 「L」레벨의 입력신호 IN은, 신호반전수단(4)에 의해, 「H」레벨로 반전된다.

반전한 「H」레벨의 신호가, PMOS 10p의 게이트 전극에 입력되면, PMOS 10p는 오프 상태가 된다. 그렇다면, 정전류회로 10q에 의한 전류의 인출에 의해, 제1 콘덴서(14)에 축적되어 있었던 전하의 선형적으로 완만한 방전이 개시된다.

따라서, 도 8에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는 도 8과 같이 된다. 즉, 입력신호 IN의 하강에 대응하고, 신호 A의 파형은, 완만하게, 선형적으로 하강하기 시작한다. 그리고, 임계치전위 a를 하회하며, 「L」레벨에 도달한 시점에서, 신호 A는, 그 「L」레벨을 유지한다.

다음에, 제2 지연회로(2)측의 동작에 대하여 설명한다.

입력단자(5)에 「H」레벨의 입력신호 IN이 입력되면, PMOS 15p는 오프 상태가 된다. 따라서, 정전류회로 15b에 의한 전류의 인출에 의해, 제2 콘덴서(18)에 축적되어 있었던 전하는, 선형적인 방전을 시작한다.

따라서, 도 8에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 8과 같이 된다. 요컨대, 입력신호 IN의 상승에 대응하고, 신호 B의 파형은, 선형적으로 하강한다. 그리고, 제2 인버터회로 16에서 미리 설정되어 있는 임계치전위 b를 하회하고, 「L」레벨에 도달한 시점에서, 신호 B는 그 「L」레벨을 유지한다.

다음에, 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, PMOS 15p는 온 상태가 된다. 따라서, 접속점 N3의 전위는, 급준하게 고정전원 15r의 전위가 되고, 제2 콘덴서(18)의 충전도 행해진다.

따라서, 도 8에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 8과 같이 된다. 즉, 입력신호 IN의 하강에 대응하고, 신호 B의 파형은 급준하게 상승하며, 신호 B의 전위는, 임계치전위 b를 넘어, 「H」레벨에 도달하고, 그 「H」레벨을 유지한다.

따라서, 도 8에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 8과 같이 된다. 요컨대, 입력신호 IN의 하강에 대응하고, 신호 B의 파형은, 급준하게 상승하기 시작한다. 그리고, 임계치전위 b를 넘어, 「H」레벨에 도달한 시점에서, 신호 B는 그 「H」레벨을 유지한다.

도 2, 8을 참조해서 알 수 있는 바와 같이, 실시예 1에 관한 반도체회로를 사용한 경우에는, 신호 A, B의 「L」레벨로부터 「H」레벨로의 상승은, 곡선적이었지만, 본 실시예에 관한 반도체회로를 사용하면, 신호 A, B의 「H」레벨로부터 「L」레벨로의 하강은, 선형적으로 된다.

따라서, 본 실시예에 관한 반도체회로를 사용함으로써, 신호 A, B의 하강은 선형적이므로, 신호 A, B가 선형적으로 전위하강을 시작한 시점으로부터, 신호 A, B의 전위가 임계치전위 a, b에 도달할 때까지의 시간을 필터시간으로 함으로써, 해당 필터시간의 설정을 용이하게 행할 수 있다. 따라서 노이즈의 판정 처리도 향상한다.

또한, 본 실시예에 관한 반도체회로에서도, 실시예 2에 관한 반도체회로와 마찬가지로, 정전류회로 10q, 15q 이후의 회로(부호 11, 16, 3 등)의 부전극측의 전위설정을, PMOS 10p, 15p 전단까지의 회로의 부전극측의 전위와 다른 값으로 함으로써, 노이즈의 필터효과를 나타내는 동시에, 부전극측의 레벨 시프트도 행할 수 있다.

이때, 본 실시예에 관한 반도체회로는, 실시예 1에 관한 반도체회로가 나타내는 효과와 동일한 효과를 나타내는 것은 말할 필요도 없다.

(실시예 4)

본 실시예에 관한 반도체회로를 도 9에 나타낸다.

도 9에서 알 수 있는 바와 같이, 본 실시예에 관한 반도체회로는, 도 1에서 나타낸, 콘덴서 14, 18의 전단에 위치하는 인버터회로 10, 15를, 2개의 정전류회로 10s, 10t, 15s, 15t를 포함하는 회로를 사용하여 구성한 것이다.

요컨대, 제1 인버터회로(10)의 구성은, 이하와 같다. 신호반전수단(4)의 출력부는, 접속점 N20에 분기하여 각 정전류회로 10s, 10t에 접속된다. 또한, 양쪽 정전류회로 10s, 10t의 출력은, 접속점 N21에서 공통으로 접속되어 있다. 또한 접속점 N21은 접속점 N1과 접속된다.

다른쪽, 제2 인버터회로 15의 구성은, 이하와 같다. 접속점 N2는 접속점 N30에 분기되어 각 정전류회로 15s, 15t에 접속된다. 또한, 양쪽 정전류회로 15s, 15t의 출력은, 접속점 N31에서 공통으로 접속되어 있다. 또한 접속점 N31은 접속점 N3과 접속된다.

여기서, 정전류회로 10s(또는 15s)와 정전류회로 10t(또는 15t)와는, 접속점 N20(또는 N30)의 전위에 근거하여, 택일적으로 동작한다.

요컨대, 정전류회로 10s(15s)는 접속점 N20(N30)에서의 전위가 「L」레벨인 경우에 동작하고, 이 경우에는, 정전류회로 10t(15t)는 동작하지 않는다. 이에 비해, 정전류회로 10t(15t)는 접속점 N20이 「H」레벨인 경우에 동작하고, 이 경우에는 정전류회로 10s(15s)는 동작하지 않는다.

또한, 정전류회로 10s, 15s는 정전류를 반도체회로에 보내주는 방향으로 흐르게 하도록 동작하고, 다른쪽 정전류회로 10t, 15t는, 정전류를 반도체회로로부터 인출하는 방향으로 흐르게 하도록 동작한다.

기타의 구성은 도 1과 같으므로, 여기서의 설명은 생략한다.

다음에, 도 9에 나타낸 반도체회로의 동작을, 도 10에 나타내는 타이밍 차트에 근거하여 설명한다. 우선, 제1 지연회로(1)측의 동작에 대하여 설명한다.

입력단자(5)에 「H」레벨의 신호가 상승되고, 계속해서 「H」레벨의 입력신호 IN이 입력되면, 신호반전수단(4)에 의해 해당 신호는, 반전된다. 따라서, 접속점 N20은, 「L」레벨이 된다. 접속점 N20이 「L」레벨로 되면, 정전류회로 10s는 동작하고, 정전류회로 10t는 동작하지 않으므로, 정전류회로 10s로부터 출력되는 정전류는, 접속점 N21, N1을 통해, 제1 콘덴서(14)에 흐른다. 즉, 「H」레벨의 입력신호 IN의 상승에 대응하고, 제1 콘덴서(14)에서 완만해서, 선형적인 충전이 개시되고, 소정의 시간경과 후, 충전은 완료된다.

따라서, 도 10에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는, 도 10과 같이 된다. 요컨대, 입력신호 IN의 상승에 대응하고, 신호 A의 파형은, 완만하게, 선형적으로 상승하기 시작한다. 그리고, 제1 인버터회로 11에서 미리 설정되어 있는 임계치전위 a를 초월하고, 「H」레벨에 도달한 시점에서, 신호 A는, 그 「H」레벨을 유지한다.

다음에 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, 그 「L」레벨의 입력신호 IN은, 신호반전수단(4)에 의해, 「H」레벨로 반전된다.

따라서, 접속점 N20은, 「H」레벨이 된다. 접속점 N20이 「H」레벨로 되면, 정전류회로 10t는 동작하고, 정전류회로 10s는 동작하지 않으므로, 정전류회로 10t의 정전류의 인출 동작에 의해, 접속점 N21, N1을 통해, 제1 콘덴서(14)에 축적되어 있었던 전하의 방전이 선형적으로 행해진다. 요컨대, 「H」레벨의 입력신호 IN의 하강에 대응하고, 제1 콘덴서(14)에서 완만해서, 선형적인 방전이 개시되고, 소정의 시간경과 후, 방전은 완료된다.

따라서, 도 10에 나타낸 「L」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제1 인버터회로 11에 입력되는 신호 A는, 도 10과 같이 된다. 요컨대, 입력신호 IN의 하강에 대응하고, 신호 A의 파형은, 완만하게, 선형적으로 하강하기 시작한다. 그리고, 임계치전위 a를 하회하고, 「L」레벨에 도달한 시점에서, 신호 A는, 그 「L」레벨을 유지한다.

다음에, 제2 지연회로(2)측의 동작에 대하여 설명한다.

입력단자(5)에, 「H」레벨로 신호가 상승되고, 계속해서 「H」레벨의 입력신호 IN이 입력되면, 접속점 N30은 「H」레벨이 된다. 접속점 N30이 「H」레벨로 되면, 정전류회로 15t는 동작하고, 정전류회로 15s는 동작하지 않으므로, 정전류회로 15t의 정전류의 인출 동작에 의해, 접속점 N31, N3을 통해, 제2 콘덴서(18)에 축적되어 있었던 전하의 방전이 선형적으로 행해진다. 즉, 「H」레벨의 입력신호 IN의 상승에 대응하고, 제2 콘덴서(18)에서 완만해서, 선형적인 방전이 개시되고, 소정의 시간경과 후, 방전은 완료된다.

따라서, 도 10에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터회로 16에 입력되는 신호 B는 도 10과 같이 된다. 요컨대, 입력신호 IN의 상승에 대응하고, 신호 B의 파형은, 완만하게, 선형적으로 하강하기 시작한다. 그리고, 제2 인버터회로 16에서 미리 설정되고 있는 동안 임계치전위 b를 하회하고, 「L」레벨에 도달한 시점에서, 신호 B는 그 「L」레벨을 유지한다.

다음에 「H」레벨의 입력신호 IN이 하강하고, 계속해서 「L」레벨의 입력신호 IN이, 입력단자(5)에 입력되면, 접속점 N30은, 「L」레벨이 된다. 접속점 N30이 「L」레벨로 되면, 정전류회로 15s는 동작하고, 정전류회로 15t는 동작하지 않으므로, 정전류회로 15s로부터 출력되는 정전류는, 접속점 N31, N3을 통해, 제2 콘덴서(18)에 흐른다. 요컨대, 「H」레벨의 입력신호 IN의 하강에 대응하고, 제2 콘덴서(18)에서 완만해서, 선형적인 충전이 개시되고, 소정의 시간경과 후, 충전은 완료된다.

따라서, 도 10에 나타낸 「H」레벨의 입력신호 IN이 입력단자(5)에 입력되면, 제2 인버터 회로(16)에 입력되는 신호 B는 도 10과 같이 된다. 요컨대, 입력신호 IN의 하강에 대응하여, 신호 B의 파형은, 완만하게, 선형적으로 상승하기 시작한다. 그리고, 임계 전위 b를 넘어, 「H」레벨에 도달한 시점에서, 신호 B는 그 「H」레벨을 유지한다.

이와 같이, 본 실시예에 관한 반도체회로를 사용함으로써, 접속점 N1, N3에서의, 신호 A, B의 「L」레벨로부터 「H」레벨의 상승을 선형적으로 행할 수 있고, 또한, 신호 A, B의 「H」레벨로부터 「L」레벨의 하강도 선형적으로 행할 수 있다. 이에 따라, 필터 가능한 노이즈 신호의 듀티의 정의가 용이하게 된다.

요컨대, 입력신호에 대하여, 노이즈가 연속해서 중첩되는 경우에 있어서, 두 번째 이후의 노이즈를 완전하게 필터링하기 위해서는, 첫 번째의 노이즈가 없어지고 나서 두 번째의 노이즈가 입력될 때까지, 예를 들면 도 2에서 신호 A(B)에서는, 방전이 완료하고 있을 필요가 있다.

도 2에 나타낸 타이밍 차트에 있어서, 신호 A(B)의 방전이 두 번째의 노이즈가 입력되어 올 때까지 완료하고 있는 것인지 아닌지는, 노이즈의 듀티 및, 콘덴서 14, 18의 충전 전류와 방전 전류와의 비의 대소로 결정되고, 양자가 같은 경우가 분기점이 된다.

도 2에서는, 신호 A(B)의 방전은 순시에 이루어진다고 하고 있지만, 실제로는 신호 A(B)의 방전시도 곡선적으로 떨어진다.

그러나, 본 실시예에서는, 신호 A(B)의 충전·방전 모두 정전류로 행하기 때문에, 상승, 하강과도 선형이 된다. 이 때문에, 실시예 1 내지 3으로부터, 본 실시예에 관한 반도체회로의 쪽이. 충전 전류와 방전 전류와의 비의 산출이 용이하게 된다.

이상에 의해, 필터 가능한(연속하는) 노이즈의 듀티의 정의를 용이하게 할 수 있다.

또한, 본 실시예에 관한 반도체회로에서는, 실시예 1에 관한 반도체회로가 발휘하는 효과(필터효과)와 동일한 효과를 나타내는 동시에, 실시예 2, 3에 관한 반도체회로가 발휘하는 레벨 시프트도 얻을 수 있다.

이때, 도 9에 나타내는 회로도는, 본 실시예에 관한 반도체회로를 개념적으로 나타낸 것이다. 도 9에 나타낸 정전류회로 10s, 15s의 구체적인 회로도로서, 예를 들면 도 11에 나타내는 것이 있다. 또한 도 9에 나타낸 정전류회로 10t, 15t의 구체적인 회로도로서, 예를 들면 도 12에 나타내는 것이 있다.

도 11은, 기준회로를 구성하고 있는 트랜지스터 10sa의 온·오프 동작에 따라, 그 기준회로에 전류가 흐른 경우에, 그 기준회로에 연동하고 있어 커렌트 미러를 구성하고 있는 종속 회로의 트랜지스터 10sb는 온 상태가 되고, 콘덴서 14, 18을 충전하는 전류가 흐른다.

도 12는 기준회로를 구성하고 있는 트랜지스터 10ta의 온·오프 동작에 따라, 그 기준회로에 전류가 흐른 경우에, 그 기준회로에 연동하고 있어 커렌트 미러를 구성하고 있는 종속 회로의 트랜지스터 10tb는 온 상태가 되고, 콘덴서 14, 18을 방전하는 전류가 흐른다.

또한, 상기에서는, 정전류회로 10s(또는, 15s)와 정전류회로 10t(또는, 15t)의 양쪽이 스위치 동작하는 경우에 대하여 설명했지만, 어느 한쪽만이, 전단으로부터 입력되어 오는 신호에 근거하여 동작하도록 해도 된다. 이 경우의 구체적인 회로도로서, 도 13, 14에 나타내는 것이 있다.

도 13은 정전류회로 10t, 15t가, 전단으로부터 입력되어 오는 신호에 근거하여 동작하도록 회로구성한 것으로, 정전류회로 10s, 15s는 스위치 동작을 하지 않고, 정상적으로 정전류를 계속해서 흐르게 한다. 이때, 도 13의 회로구성인 경우, 정전류회로 10s, 15s로부터 흐르는 정전류로부터도, 정전류회로 10t, 15t에 인출되는 정전류쪽이 커질 필요가 있다.

도 14는 정전류회로 10s, 15s가, 전단으로부터 입력되어 오는 신호에 근거하여 동작하도록 회로구성한 것으로, 정전류회로 10t, 15t는 스위치 동작을 하지 않고, 정상적으로 정전류를 계속해서 인출한다. 이때, 도 14의 회로구성인 경우, 정전류회로 10s, 15s로부터 흐르는 정전류보다도, 정전류회로 10t, 15t에 인출되는 정전류쪽이 작아질 필요가 있다.

(실시예 5)

본 실시예에 관한 반도체회로는, 입력신호에 대한 출력신호의 지연시간을 증가시키기 위해, 실시예 1에 관한 반도체회로를, 직렬로 복수단 접속하는 것을 특징으로 한다.

도 15에, 본 실시예에 관한 반도체회로의 회로도를 나타낸다. 이때, 도 15에서는, 실시예 1에 관한 반도체회로를 2단 직렬적으로 접속한 회로를 나타내고 있지만, 접속단수는, 이것에 한정되는 것은 아니다. 도 15에 나타나 있는 바와 같이 전단의 반도체회로의 플립플롭(3)의 Q 출력단자와, 후단의 반도체회로의 입력단자(도 15에서는 생략하고 있음)가 접속되어 있다. 또한, 각 단의 반도체회로의 구성은, 실시예 1과 동일하므로, 여기서의 설명은 생략한다.

본 실시예에 관한 반도체회로를 사용함으로써, 입력신호 IN의 펄스폭을 감소 또는 소멸시키지 않고, 최후단의 플립플롭(3)의 Q 출력단자로부터 출력신호 OUT를 출력시킬 수 있다.

예를 들면, 입력신호에 대한 출력신호의 지연시간을 증가시키는 다른 방법으로서, 도 16에 나타내는 바와 같이 실시예 1에 관한 반도체회로의 후단에, 종래기술에 관한 반도체회로를 직렬적으로 접속한다.

여기서, 종래기술에 관한 반도체회로와는, 도 16에 나타내는 바와 같이 인버터회로(41∼44)가 직렬적으로 접속된 회로이고, 인버터회로 사이에 존재하는 소정의 접속점 N40과 접지와의 사이에 콘덴서 45를 접속한 회로이다.

도 16에 나타내는 바와 같은 반도체회로를 구성한 경우에는, 도 17에 나타내는 바와 같이 입력신호의 펄스폭이 감소하고, 출력단자(6)로부터 출력신호가 출력 되어 버린다.

여기서, 도 17의 타이밍 차트에 있어서, 최상단의 신호는, 도 16에 나타낸 반도체회로의 입력단자(5)에 입력되는, 노이즈가 중첩되어 있는 입력신호 IN이다. 또한, 2단째의 신호는, 도 16에 나타낸 플립플롭(3)의 Q 출력단자로부터 출력되는, 노이즈의 필터 인이 이루어진 출력신호 OUT이다.

또한, 3단째의 신호는, 접속점 N40에서의 신호 T다. 또한 최하단의 신호는, 도 16에 나타낸 반도체회로의 출력단자(6)로부터 출력되는 출력신호 OUT’이다.

이때, 도 17의 타이밍 차트에서, 시간지연은 생략하고 있다. 또한, 접속점 N40의 후단에 위치하는 인버터회로 43은, 임계치전위 t에 근거하여 동작한다.

도 17의 입력신호 IN과 출력신호 OUT’를 비교해서 알 수 있는 바와 같이, 입력신호 IN의 펄스폭보다도, 출력신호 OUT’의 펄스폭이 좁아져 있다.

그러나, 도 15에 나타내는 본 실시예에 관한 반도체회로를 채용함으로써, 각 단의 반도체회로에 있어서, 제1 콘덴서(14)에서의 충전 속도와 제2 콘덴서(18)에서의 충전 속도를 동일하게 설정하고, 또한 제1 콘덴서(14)에서의 방전 속도와 제2 콘덴서(18)에서의 방전 속도를 동일하게 설정한 경우에는, 최전단에 입력되는 입력신호의 펄스폭과, 최후단으로부터 출력되는 출력신호의 펄스폭을 동일하게 할 수 있다.

따라서, 본 실시예에 관한 반도체회로를 채용함으로써, 입력신호에 대한 출력신호의 지연시간을 증가시키기 위해, 반도체회로를 복수단 직렬로 접속했다고 해도, 입력신호의 펄스폭의 감소 또는 소멸을 방지할 수 있다.

또한, 최전단의 반도체회로의 필터시간 이하의 지연시간을, 타단의 반도체회로에 갖게 함으로써, 필터시간을 최전단의 반도체회로에서 결정할 수 있고, 지연시간을 타단의 반도체회로에서 결정 할 수 있다. 요컨대, 필터시간과 지연시간을 별개의 반도체회로에서 설정할 수 있다.

또한, 전술한 바와 같이, 지연시간(필터시간)의 최대의 반도체회로를 최전단 배치함으로써, 오동작의 억제 및 소비전력의 감소를 도모할 수 있다. 이들 효과는, 이하의 이유에 근거로 한다.

반도체회로에 있어서 논리상태가 변화되면, 이것과 동시에 노이즈의 발생을 유발할 우려가 있고, 또한 전력의 소비도 발생한다. 만약에 지연시간이 최대인 반도체회로를 최전단보다 후단에 배치한 경우에는, 펄스폭이 큰 노이즈를 포함하는 입력신호는, 그 지연시간이 최대인 반도체회로에 도달할 때까지, 복수단의 반도체회로를 경유하게 된다. 그렇다면, 노이즈를 포함하는 입력신호가 복수단의 반도체회로를 통과함으로써, 무효한 다른 노이즈의 발생을 유발시킬 가능성이 높아지고, 또한 무용한 소비전력도 소비하게 된다.

그러나, 전술한 바와 같이, 지연시간이 최대인 반도체회로를 최전단에 배치함으로써, 최전단의 반도체회로에 있어서, 입력신호에 중첩되어 있는 제거가능한 펄스폭의 모든 노이즈를 유효하게 제거할 수 있다. 따라서, 2단째 이후의 반도체회로에, 무용한 노이즈를 전달시키는 것을 방지할 수 있다.

따라서, 2단째 이후의 반도체회로에서는, 무용한 논리상태의 변화가 생기지 않으므로, 후단의 반도체회로에 있어서 무용한 동작을 배제할 수 있고, 오동작을 억제 할 수 있으며, 또한, 후단의 반도체회로에서 소비전력의 감소를 도모할 수 있다.

이때 상기에서는, 실시예 1에 관한 반도체회로를 복수단 직렬로 접속하는 경우에 대하여 언급했지만, 이것에 한정되는 것은 아니다. 요컨대, 각 단의 반도체회로로서, 실시예 1에 관한 반도체회로 내지 실시예 4에 관한 반도체회로 중 어느 하나를 채용해도 상관없다.

예를 들면, 도 18에 나타내는 바와 같이 실시예 2에 관한 반도체회로를 복수단, 직렬로 접속해도 되고, 또한 직렬로 복수단 접속된 반도체회로로서, 실시예 1로부터 실시예 4에 관한 반도체회로를 혼합해서 채용해도 상관없다.

이 경우, 모든 정전류회로를 동일한 기준회로에 연동하도록 구성하는 것이 가능하다. 즉, 하나의 기준회로(도시하지 않음)에서 기준전류를 생성하고, 이 기준전류패스와 커렌트 미러를 접속시킨 각 종속 전류패스를, 각각 각 정전류회로로서 사용하는 것이다.

이와 같이 구성함으로써, 정전류회로의 제조 단계에서의 변동을 억제 할 수 있다.

즉, 각 정전류회로를 개별의 회로로 제조한 경우에는, 각 정전류회로 사이에서, 제조 단계에서의 변동이 생기므로, 각 정전류회로 사이마다 특성의 변동이 생겨버린다. 이렇게 변동은, 설계 단계에서 결정한 지연시간(필터시간)과, 현실에서 제조된 제품의 지연시간(필터시간)과의 사이에서의 차이점으로 나타나, 반도체회로의 오동작의 원인이 된다. 즉, 필터기능을 주로 담당하는 반도체회로와 지연기능을 주로 담당하는 반도체회로가, 설계 단계와 실제로 제조된 것과 상위해 버린다.

그러나, 복수의 정전류회로를 동일한 기준회로에 연동하는 구성으로 함으로써, 제조 단계에서의 변동은, 각 단의 반도체회로에 공통되어서 생기므로, 각 단 사이에서의 지연시간의 관계(또는 각 단 사이에서의 필터시간의 관계)는 설계 단계와 제조된 제품 사이에 있어서 변화되지 않는다.

따라서, 예를 들면 지연시간과 필터시간을 별개의 반도체회로에 있어서 설정하는 것을 목적으로서, 설계 단계에 있어서, 최전단의 반도체회로의 필터시간 이하의 지연시간을, 타단의 반도체회로에 갖게 했다고 해도, 각 단 사이에서의 지연시간의 대소관계(또는 각 단 사이에서의 필터시간의 대소관계)는, 설계 단계와 제조된 제품 사이에서 변화되지 않는다. 따라서, 반도체회로의 오동작을 억제할 수 있다.

이때, 도 18에서는, 정전류를 흐르게 하는 정전류회로 10b, 15b에 대하여 설명했지만, 정전류를 인입하는 정전류회로(도 6의 정전류회로 10q, 15q)가 복수 있는 경우에도, 그 인입용의 복수의 정전류회로(도 6의 정전류회로 10q, 15q)를, 동일한 기준회로에 연동하는 구성(즉, 커렌트 미러 구성)으로 함으로써, 동일한 효과를 얻을 수 있다.

(실시예 6)

도 1에 나타내는 반도체회로와 같이, 아날로그 신호를 디지털 신호로 변환하는 회로를 포함하는 회로에 있어서는, 이하에 나타나 있는 바와 같은 문제가 생긴 다.

예를 들면, 임계치전위 Vs를 갖는 인버터회로에, 도 19에 나타내는 바와 같은, 아날로그 신호가 입력되었다고 한다. 그 아날로그 신호에는, 임계치전위 Vs의 근방에서 미소하게 변화되는 노이즈가 중첩되어 있다.

그렇다면, 인버터회로로부터는, 도 19에 나타내는 바와 같은, 디지털 신호가 출력된다. 요컨대, 출력된 디지털 신호에는, 상기 노이즈가 반영된 펄스가 생겨버린다(요컨대, 채터링이 발생해 버림).

상기 채터링을 억제하기 위해, 도 20에 나타내는 바와 같이, 인버터회로(61)(실시예 1인 경우에는, 도 1에 나타내는 반도체회로. 이하, 반도체회로 61로 함)의 전단에 슈미트 회로(히스테리시스 회로)(60)를 배치해도 된다. 여기서, 슈미트 회로(60)는 2개의 임계치 전위를 가지고 있다. 그리고, 그 2개의 임계치 전위의 차이에 의해 히스테리시스 폭이 구성되어 있다.

그러나, 이 경우에는, 이하에 나타내는 문제가 있다.

도 21∼23은 종래로부터 존재하는 슈미트 회로(60)의 구체적인 회로구성도이다. 도 21에 나타내는 슈미트 회로(60)는 3개의 PMOS와 3개의 NMOS를 포함하는 구성으로 되어 있다. 또한, 도 22, 23에 나타내는 슈미트 회로(60)는 선택회로, 비교기 및 저항 등을 포함하는 구성으로 되어 있다.

도 21∼23에서 알 수 있는 바와 같이, 어느 하나의 경우에 있어서도, 매우 많은 소자를 필요로 한다. 이것은, 하나의 슈미트 회로(60)에 2개의 임계치전위를 설정하고 있기 때문이다.

따라서, 반도체회로(61)와 별개 독립적으로 슈미트 회로(60)를 배치한 경우에는, 슈미트 회로(60)의 점유 면적이 커진다는 문제가 있었다. 또한 그 슈미트 회로(60)의 소비 전류도 커진다는 문제가 있었다.

또한 도 21에 나타내는 슈미트 회로(60)인 경우에는, 각 MOS 트랜지스터의 전류구동능력의 밸런스를 조정함으로써, 그 슈미트 회로(60)에 2개의 임계치 전위가 설정되어 있다. 그러나, MOS 트랜지스터의 수가 다수이므로, 상기 밸런스의 조정은 매우 곤란하다. 따라서, 그 슈미트 회로(60)의 설계가, 매우 곤란한 문제도 있었다.

또한, MOS 트랜지스터의 게이트 전압이 변화되면, 전류구동능력의 온도특성이 변화된다. 따라서, 슈미트 회로(60)의 설계는, 전류구동능력의 온도특성도 고려해서 행할 필요가 있어, 더욱 곤란했었다.

또한, 2개의 임계치전위를 갖는 슈미트 회로(60)의 입력신호에 대한 응답속도가, 느린 것은, 잘 알려져 있다. 즉, 입력신호의 상승에 대해서도, 또한 입력신호의 하강에 대해서도, 슈미트 회로(60)는 긴 응답시간을 요한다.

따라서, 고주파의 노이즈(슈미트 회로(60)로부터 후단의 반도체회로(필터 회로)(61)의 필터시간보다, 주기가 짧음)가 입력된 경우에는, 그 슈미트 회로(60)는 고주파의 노이즈에 추종할 수 없다. 이에 따라 슈미트 회로(60)로부터, 「H」고정된 신호가 출력되어 버린다.

그래서, 반도체회로(필터 회로)(61)에는, 필터시간보다 긴, 상기 「H」고정된 신호가 입력된다. 이것은, 도 20에 나타내는 구성에서는, 고주파의 노이즈를 반 도체회로(필터 회로)(61)에서, 유효하게 필터할 수 없게 되는 것을 의미한다.

그래서, 본 실시예에 관한 반도체회로에서는, 실시예 1에 관한 반도체회로(도 1)의, 신호반전수단(인버터회로라고도 파악할 수 있음)(4)과 제2 인버터회로 15를, 이하와 같이 설계한다.

즉, 신호반전수단(4)은, 제1 임계치전위를 갖도록 설계한다. 또한 제2 인버터회로 15는 제2 임계치전위를 갖도록 설계한다. 이때, 제1 임계치전위와 제2 임계치전위와의 차이에 의해, 히스테리시스 폭이 구성되어 있다.

본 실시예에 관한, 신호반전수단(4) 및 제2 인버터회로 15의 구체적인 회로구성을 도 24, 25에 나타낸다.

도 24에 나타내는 바와 같이 신호반전수단(4) 및 제2 인버터회로 15는 하나의 PMOS(63)과 하나의 NMOS(64)로 구성되어 있다. 고정전위 Vcc와 접지와의 사이에, PMOS(63)와 NMOS(64)가 직렬로 접속되어 있다.

여기서, PMOS(63)의 소스는, 고정전위 Vcc에 접속되어 있다. PMOS(63)의 드레인은, NMOS(64)의 드레인과 접속되어 있다. NMOS(64)의 소스는, 접지에 접속되어 있다. 또한 PMOS(63)의 게이트 및 NMOS(64)의 게이트는, 각각 입력단자에 접속되어 있다.

이때, PMOS(63)와 NMOS(64)의 접속점으로부터, 후단의 회로로 향하여 신호가 출력된다.

PMOS(63)의 게이트폭이나 게이트 길이나, NMOS(64)의 게이트폭이나 게이트 길이 등을, 적절하게 설계함으로써, 신호반전수단(4)에는 제1 임계치전위를 갖게 하고, 제2 인버터회로 15에는 제2 임계치전위를 갖게 할 수 있다.

또한 도 25에 나타나 있는 바와 같이 신호반전수단(4) 및 제2 인버터회로 15는 하나의 비교기(65)와 저항(66)으로 구성해도 된다. 저항(66)은, 고정전위 Vcc와 접지와의 사이에 접속되어 있다.

여기서, 비교기(65)의 「+」입력부에는, 전단으로부터의 입력신호가 입력된다. 또한 비교기(65)의 「-」입력부는, 저항(66)에서의 접속점 N60에 접속되어 있다. 또한 비교기(65)의 출력부에서 후단의 회로로 향해서 신호가, 출력된다.

저항(66)에 대한 접속점 N60의 위치를 적절히 조정함으로써, 신호반전수단(4)에는 제1 임계치전위를 갖게 하고, 제2 인버터회로 15에는 제2 임계치전위를 갖게 할 수 있다.

또한, 도 26에, 본 실시예에 관한 반도체회로를 사용한 경우의 파형의 변화의 모양을 나타낸다. 여기서, 도 1에 나타내는 반도체회로에 있어서, 신호반전수단(인버터회로로 파악할 수 있음)(4)에, 제1 임계치전위 Vth1을 갖게 하고, 제2 인버터회로 15에, 제2 임계치전위 Vth2를 갖게 한다.

도 26의 상단에 나타내는 IN 파형이, 상기 반도체회로에 입력된다. 그렇다면, 그 반도체회로로부터 도 26의 하단에 나타내는 OUT 파형이 출력된다.

IN 파형이 상승되고, 제1 임계치전위 Vth1에 도달하고, 그 후, 반도체회로 에 설정되어 있는 소정의 필터시간 경과하면, OUT 파형은 상승한다. 또한 IN 파형의 전위가 하강하기 시작하고, 제2 임계치전위 Vth2에 도달하며, 그 후에 반도체회로에서 설정되어 있는 소정의 필터시간이 경과하면, OUT 파형은 하강한다.

이상과 같이, 본 실시예에 관한 반도체회로는, 신호반전수단(인버터라고도 파악할 수 있음)(4)에 제1 임계치전위를 갖게 하고, 제2 인버터회로 15에 제2 임계치를 갖게 하며, 또한, 제1 임계치전위와 제2 임계치전위에 의해 히스테리시스 폭이 구성되어 있다.

따라서, 신호반전수단(4) 또는 제2 인버터회로 15는 각각, 하나의 임계치전위(Vth1 또는 Vth2)만을 설정하는 것 뿐이다.

따라서, 도 24, 25로부터 명백해지는 바와 같이, 회로의 점유 면적을 작게 할 수 있다. 또한, 회로 전체의 크기가 작아지므로, 소비 전류도 삭감할 수 있다. 또한, 하나의 임계치전위의 설정도 용이하게 행할 수 있다.

예를 들면 도 24의 구성을 채용한 경우에는, 하나의 임계치전위를 설정하기 위해서는, 2개의 MOS트랜지스터(63, 64)의 전류구동능력의 밸런스만을 조정하여도 된다. 또한 도 25의 구성을 채용한 경우에는, 하나의 임계치 전위를 설정하려면, 비교기(65)의 「-」입력부와 접속하는, 저항(66)의 접속점 N60의 위치만을 조정하여도 된다.

도 24에서, PMOS(63)의 이동도를 βp로 하고, 게이트 전압을 Vthp로 하며, 게이트폭을 Wp로 하고, 게이트 길이를 Lp로 한다. 또한 NMOS(64)의 이동도를 βn으로 하고, 게이트 전압을 Vthn으로 하며, 게이트폭을 Wn으로 하고, 게이트 길이를 Ln으로 한다.

그렇게 하면, 하나의 임계치전위 Vth는, βp·(Wp/Lp)·(V0-Vth-Vthp)²=βn ·(Wn/Ln)·(Vth-Vthn)², 에 의해 설정할 수 있다. 이때, V0은 고정전위 Vcc의 전압값이다.

또한, 하나의 슈미트 회로(60)를 도 21과 같이, MOS 트랜지스터(MOS 트랜지스터는, 게이트 전압이 변화되면, 전류구동능력의 온도특성이 변화함)를 사용하여 구성했다고 한다. 이 경우에는, 제1 임계치전위 Vth1의 온도특성의 변화와 제2 임계치전위 Vth2의 온도특성의 변화가 다른 것은, 주지의 사실이다. 이것은, 2개의 다른 입력 전위(슈미트 회로(60)의 전단으로부터의 입력신호와, 슈미트 회로(60) 내)의 고정전위)에 근거하여, 제 1, 2 임계치전위가 정해지기 때문이다.

따라서, 제1 임계치전위 Vth1과 제2 임계치전위 Vth2와의 차이에 의해 구성되는, 히스테리시스 폭 ΔVTH(=Vth1-Vth2)는 온도 의존성을 가져버리게 되어 있었다.

그러나, 본 실시예에 관한 반도체회로를 채용한 경우에는, 상기와 같은 문제를 해결할 수 있다. 이것은, 신호반전수단(4) 및 제2 인버터 15에, 공통으로, 하나의 입력신호가 입력되어 있고, 그 하나의 입력신호에 근거하여, 제1 임계치전위 Vth1 및 제2 임계치전위 Vth2가 정해져 있기 때문이다.

신호반전수단(4) 및 제2 인버터 15를 예를 들면 도 24에 나타낸 바와 같이, MOS 트랜지스터(MOS 트랜지스터는, 게이트 전압이 변화되면, 전류구동능력의 온도특성이 변화됨)로 구성했다고 한다. 그러나, 상기한 바와 같이, 신호반전수단(4) 및 제2 인버터 15에는, 동일한 입력신호가 입력되므로, 제1 임계치전위 Vth1의 온도특성의 변화와 제2 임계치전위 Vth2의 온도특성의 변화가 동일하게 된다.

따라서, 본 실시예에 관한 반도체회로에서는, 제1 임계치전위 Vth1과 제2 임계치전위 Vth2와의 차이로 구성된다, 히스테리시스 폭 ΔVTH(=Vth1-Vth2)는 온도의존성을 가지지 않게 된다.

또한, 본 실시예에 관한 반도체회로에서는, 신호반전수단(4) 및 제2 인버터 15에 각각 하나의 임계치전위를 설정하고 있을 뿐이다. 따라서, 고주파의 노이즈(반도체회로의 필터시간보다, 주기가 짧음)가, 신호반전수단(4) 및 제2 인버터 15에 입력되어 있다고 해도, 신호반전수단(4) 및 제2 인버터 15는 그 노이즈의 상승 및 하강 중 어느 한쪽에 대해서는, 빠르게 반응한다.

따라서, 신호반전수단(4) 및 제2 인버터 15로부터 후단의 회로에는, 상기 고주파의 노이즈를 그대로 전송할 수 있다. 따라서, 본 실시예에 관한 반도체회로에, 필터시간보다 짧은 주기의 고주파의 노이즈가 입력되어 온다고 해도, 그 반도체회로는, 유효하게 그 고주파의 노이즈를 필터링할 수 있다.

이때, 상기에서는, 실시예 1에 관한 반도체회로에 대하여, 본 실시예에 관한 구성을 적용하는 경우에 대하여 설명했다. 그러나, 이것에 한정되는 것은 아니며, 이하의 형태라도 된다.

요컨대, 상기에서는, 신호반전수단(4)에 제1 임계치전위 Vth1을 설정하고, 제2 인버터회로 15에 제2 임계치전위 Vth2를 설정했다.

그러나, 제1 지연회로(1)의 전단에, 새롭게 제3 인버터회로를 설치하고, 제2 지연회로(2)의 전단에, 새롭게 제4 인버터회로를 설치해도 된다.

여기서, 제3 인버터회로에는, 제1 임계치전위가 설정되고, 제4 인버터회로에는, 제2 임계치전위가 설정된다. 또한 제1 임계치전위와 제2 임계치전위와의 차이에 의해, 히스테리시스 폭이 구성되어 있다. 그 경우의 구성의 일례를 도 27로부터 도 29에 나타낸다.

도 27, 28, 29는 각각 제2, 3, 4 실시예에 관한 반도체회로에, 본 실시예에 관한 구성을 적용한 예이다.

도 27, 28, 29에서, 제1 지연회로(1)의 전단에 제3 인버터회로(71)가 배치되어 있다. 또한 제2 지연회로(2)의 전단에 제4 인버터회로(72)가 배치되어 있다. 여기서, 제3 인버터회로(71)에는, 제1 임계치 전위 Vth1이 설정되고, 제4 인버터회로(72)에는, 제2 임계치 전위 Vth2가 설정된다.

이때, 제3 인버터회로(71) 및 제4 인버터회로(72)의 구체적인 회로 구성은, 상기에서 설명한 도 24, 25의 구성이 적용된다.

본 발명의 제1 국면에 기재의 반도체회로는, 제1 적분회로를 포함하는 제1 지연회로와, 제2 적분회로를 포함하는 제2 지연회로와, 입력신호의 정상 및 역상의 신호를, 상기 제1 및 제2 지연회로의 한쪽 및 다른쪽에, 각각 입력하는 수단과, 상기 제1 지연회로로부터의 출력신호 및 상기 제2 지연회로로부터의 출력신호를, 제1 및 제2 입력단자에 각각 수신하는 플립플롭을 구비하고 있으므로, 한쪽의 지연회로에는, 정상의 신호를 입력시키고, 다른쪽의 지연회로에는 역상의 신호를 입력시킬 수 있다. 따라서, 한쪽의 지연회로에서는, 입력신호가 상승했을 때(또는 하강했을 때)에는, 그 후에 계속되는 신호가 노이즈인지 여부를, 그 한쪽의 지연회로에 있어서 미리 설정된 필터시간에 의해 판단할 수 있다. 또한 다른 쪽의 지연회로에서는, 입력신호가 하강했을 때(또는 상승했을 때)에는, 그 후에 계속되는 신호가 노이즈인지 여부를, 그 다른 쪽의 지연회로에서 미리 설정된 필터시간에 의해 판단할 수 있다. 그 후에 양쪽 지연회로로부터 출력된 신호를, 플립플롭에서 하나로 모아, 출력신호로서 출력할 수 있다. 따라서, 원래 「H」인 신호펄스의 기간 중에 중첩되는 「L」레벨의 노이즈 및 원래 「L」인 신호펄스의 기간 중에 중첩되는 「H」레벨의 노이즈의 양쪽의 노이즈에 대하여, 유효하게 필터효과를 나타낼 수 있다. 또한, 제1 국면에 관한 반도체회로에서는, 적분회로를 사용하여 필터시간 중, 연속적으로 입력신호를 관찰할 수 있다. 따라서, 미세폭의 복수의 노이즈 펄스가 연속해서 입력신호에 중첩했다고 해도, 유효하게 그 복수의 노이즈 펄스를 필터링할 수 있다.

Claims (3)

1. 제 1 적분회로를 포함하는 제 1 지연회로와,

   제 2 적분회로를 포함하는 제 2 지연회로와,

   하나의 입력신호를 분기시켜, 그 분기한 입력신호를 적어도 1이상의 신호반전수단을 경유시키는 것에 의해, 정상 및 역상의 신호를 각각 생성하고, 상기 정상 및 역상의 신호를 상기 제 1 및 제 2 지연회로의 한쪽 및 다른 쪽에, 각각 입력시키는 회로부와,

   상기 제 1 지연회로로부터의 출력신호를 S입력단자에서 받고, 상기 제 2 지연회로로부터의 출력신호를 R입력단자에서 받는 플립플롭을 구비하고 있는 것을 특징으로 하는 반도체회로.
2. 제1항에 있어서,

   상기 제1 적분회로는 제1 콘덴서를 포함하는 회로이고,

   상기 제2 적분회로는 제2 콘덴서를 포함하는 회로인 것을 특징으로 하는 반도체회로.
3. 제1항에 있어서,

   상기 반도체회로는 직렬적으로 복수단 접속되어 있는 것을 특징으로 하는 반도체회로.

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