KR100634645B1 - 기생 발진이 감소된 트랜지스터 증폭기 - Google Patents

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Abstract

다수의 트랜지스터 셀들(15'')을 가진 트랜지스터 디바이스(12'')가 제공된다. 각각의 셀은 반도체를 통한 캐리어의 흐름을 제어하기 위한 제어 전극(17)을 가진다. 디바이스(12'')는 입력 노드(20'')를 가진다. 다수의 필터들(18'')이 제공된다. 각각의 필터(18'')는 다수의 트랜지스터 셀들(15'')의 제어 전극들(17) 중 대응하는 하나와 입력 노드(20'') 사이에 연결된다. 본 발명의 일 실시예에서, 제어 전극 쌍(17)은 공통 영역에 연결되며, 각각의 필터(18'')는 공통 영역들 중 대응하는 하나와 입력 노드(20'') 사이에 연결된다. 반도체는 다수의 트랜지스터 셀들(15'')을 위한 공통 활성 영역을 제공한다. 각각의 필터(18'')는 도체층(40); 도체층(40) 상에 배치된 유전체층(42); 유전체층(42) 상에 배치된 저항층(44); 저항층(44)의 제1부분(50)과 전기적으로 접촉하도록 배치되어 입력 노드를 제공하는 도전성 전극(46); 저항층(44)의 제1부분(50)과 이격된 저항층(44)의 제2부분(54)과 전기적으로 접촉하며 유전체층을 통과하여 제1도체(40)와 전기적으로 접촉하는 커넥터를 포함한다.

Description

기생 발진이 감소된 트랜지스터 증폭기 {TRANSISTOR AMPLIFIER HAVING REDUCED PARASITIC OSCILLATIONS}
본 발명은 트랜지스터 증폭기 특히, 기생 또는 파라메트릭 발진이 감소된 트랜지스터 증폭기에 관한 것이다.
당업계에 공지된 바와 같이, 트랜지스터 증폭기, 특히 고출력 pHEMT 및 HBT 전력 증폭기는 종종 증폭기가 대신호(large signal)에 의해 구동될 때에만 발생하는 발진을 가진다. 소신호(small signal)의 경우에는 통상 이러한 발진이 존재하지 않는다. 이러한 발진은 특정한 외부 변수들(바이어스, 주파수, 입력 구동, 및 온도)의 변화에 의존하기 때문에 때때로 기생 발진이라 불린다. 소신호 하에서 증폭기가 완전히 안정된 것으로 보이는 경우에도, 증폭기가 강도 높게 구동됨에 따라 발진이 나타날 수 있다. 이러한 발진은 입력 구동, 바이어스 조건, 및 동작 주파수에 매우 민감한 경향이 있다.
도 1은 전력 증폭기(10)를 도시하고 있다. 증폭기(10)는 도시된 바와 같이 배치된 다수의 트랜지스터 디바이스(12)를 포함한다. 이러한 형태의 증폭기(10)에서 전형적으로 발견되는 몇 가지 발진이 도 4 내지 7에 도시되어 있다. 도 4는 저조파(subharmonic)(f/2 및 3f/2) 발진을 도시하고 있다. 도 5는 증폭기가 약 0.5dB에 대해 압축될 때 나타나는 200MHz 스퓨리어스 발진을 도시하고 있다. 도 6 및 7은 전력 구동(power drive)시 나타나는 바람직하지 않은 스퓨리어스 발진의 몇 가지 예를 도시하고 있다. 다른 예들은 "Power Amplifiers: From Milliwatts to Kilowatts ... Cool Devices with Hot Performance," Short Course Notes of Aryeh Platzker's section, 1998 GaAs IC Symposium에 개시되어 있다. 이러한 발진의 존재는 발진 톤(tone)이 잘못된 신호로 여겨질 수도 있는 여러 광대역 레이더 응용예에서는 주요 문제로 될 수도 있다. 이러한 발진의 제거는 시스템이 적절하게 동작하는데 필수적이다.
이들 기생 발진을 감소시키는데 흔히 사용되는 기술 중의 하나가 "Power Amplifiers: From Milliwatts to Kilowatts ... Cool Devices with Hot Performance," Short Course Notes Steve Nelson and Aryeh Platzker's section, 1998 GaAs IC Symposium에 개시된 병렬 RC 필터를 이용하는 것이다. 따라서, 도 1 및 도 2의 경우에, 도 1의 트랜지스터 디바이스들(12)은 도 2의 트랜지스터 디바이스(12')와 같은 트랜지스터 디바이스들로 대체된다. 따라서, 여기서 각 트랜지스터 디바이스는 공통 노드(16)에 연결된 게이트 전극들(G)을 가진 다수의 트랜지스터 셀(15)(여기서는 FET)을 포함한다. 입력 노드(20)와 공통 노드(16) 사이에 필터(18) 즉, RC 네트워크가 연결되어 있다. 이들 RC필터들(즉, 네트워크들)(18)은 통상 도 2에 도시된 바와 같이 트랜지스터 셀(15)의 게이트 분기점(즉, 공통 노드(16)) 상에 놓여지며, 진성 트랜지스터 디바이스로부터는 어느정도 제거되어 있다.
당업계에 공지된 바와 같이, 구동 의존적 발진(drive dependent oscillations)은 1920년 및 1930년대에 진공관 증폭기에 대해 처음으로 연구되었다. Van Der Pol은 강제 발진에 비선형 저항이 도입될 수 있는지를 처음으로 연구했다. 이에 대해서는 Balth Van Der Pol의 "Forced Oscillations in a Circuit with Non-Linear Resistance (Reception with reactive Triode)", The London, Edinburgh, and Dublin Philosophical Magazine and Journal of Science, series 7, vol. III, no. 13, Jan 1927, pp. 65-81 및 Nicholas Minorsky의 "Nonlinear Oscillations", D. Van Nostrand Company, Princeton, NJ 1962, page 241을 참고하기 바란다. Mandlestam과 Papalexi는 전자 진공관에서의 저조파(subharmonic) 발진을 더 연구했으며, 이는 Nicholas Minorsky의 "Nonlinear Oscillations", D. Van Nostrand Company, Princeton, NU 1962, page 469에 보고되어 있다. 수 년 동안, 수많은 저자들이 대신호 발진이란 주제를 연구해 왔다. Otward Muller와 William Figel의 "Stability Problems in Transistor Power Amplifiers," Proceedings of the IEEE, Aug. 1967, pp. 1458-1466; W. Mumford의 "Some Notes on the History of Parametric Oscillations," Proceedings of the IRE, May 1960, pp 848-850; R. Phillips의 "Parametric Oscillations in a Damped Resonant System," IEEE Transactions on Circuit Theory, Dec. 1963, pp. 512-515; J. Manley와 H. Rowe의 "Some General Properties of Nonlinear Elements - Part 1. General Energy Relations," Proceedings of the IEEE, July 1956, pp. 904-913을 참조하라.
저조파 발진(f/2, 3f/2, 등)은 깊이 연구되어 왔으며, pHEMT 디바이스에서의 현상을 설명하기 위해 펌프 바랙터 다이오드(pumped varactor diodes)의 여러 가지 유사물이 만들어질 수 있었다. 펌프 바랙터 다이오드가 비선형 커패시턴스로 인한 저조파 성분을 발생시킨다는 것은 잘 알려져 있다. P. Penfield, Jr. 및 R. Rafuse의 "Varactor Applications", The MIT Press, Cambridge, MA, 1962를 참조하라. 일차로, FET의 게이트가 펌프 바랙터 다이오드로 분석될 수 있는데, 저조파 발진의 주요 원인은 Cgs와 Cgd의 비선형성이며, 여기서 Cgs는 게이트 소스간 커패시턴스이며 Cgd는 게이트 드레인간 커패시턴스이다. J. Imbornone, M. Murphey, R. Donahue, E. Heaney의 "New Insight into Subharmonic Oscillation Mode of GaAs Power Amplifiers Under Severe Output Mismatch Condition," 1966 GaAs IC Symposium, pp. 307-310을 참조하라. 간단한 FET 모델이 도 8에 도시되어 있으며, 그 등가 입력 임피던스가 도9에 도시되어 있다. 여기서 G는 게이트; D는 드레인; S는 소스; IDS는 드레이 소스간 전류; Rg는 게이트 저항; Cgs는 게이트 소스간 커패시턴스; Cdg는 드레인 게이트간 커패시턴스; Cds는 드레인 소스간 커패시턴스이다.
도 3에 도시된 비선형 커패시턴스 C(t)가 다음과 같이 변한다고 가정하자.
Figure 112001032524056-pct00001
t는 시간이고, 펌핑 주파수(입력 구동 주파수(input drive frequency))는 2w0이다. 이 때, 아래의 조건이 만족된다면 발진은 제공된 구동 주파수의 절반에서 발생하게 된다.
Figure 112001032524056-pct00002
2w0는 입력 신호 주파수이며, w0는 f/2 기생 발진 주파수이며, Rs는 다이오드의 직렬 저항(게이트 저항 Rg와 유사함)이며, Zl은 w0에서 다이오드 측에서 본 부하 임피던스(FET의 게이트에서 보이는 임피던스와 유사함)이며, C0는 소신호 커패시턴스이며, C2는 바랙터 커패시턴스의 비선형 성분이다. 이러한 이론의 과도한 간단화에도 불구하고, 이 이론은 pHEMT 전력 증폭기의 특성을 정량적으로 설명한다.
저조파 발진기는 작은 구동(C2 --> 0)나 Rs가 충분히 클 경우에는 나타나지 않게 된다. RC 필터(18)(도 2)의 추가는 저주파에서도 입력 저항을 충분히 증가시켜서 구동 하에서 발진을 제거해 준다.
스퓨리어스 기생 발진이란 문제가 덜 연구되었지만, 트랜지스터의 비선형성에 기인한다. 스퓨리어스 기생 발진에 대한 어느 정도의 식견은 상기한 Otward Muller 및 William Figel의 간행물에서 알 수 있다. 거기서, 저자들은 증폭기를 입력 구동에 의해 바이어스 지점이 결정되는 비선형 증폭기와 선형 증폭기의 중첩으로 본다. 비선형 증폭기는 저조파 발진을 야기하며, 선형 증폭기 성분은 스퓨리어스 발진을 야기한다. 디바이스를 강도 높게 구동시키는 것은 음(negative)의 입력 임피던스를 초래하여 발진을 야기한다. RC 필터(18)(도 2)의 저항은 디바이스에서의 음의 저항을 상쇄하여 어떠한 발진도 억제한다.
본 발명의 한가지 특징에 따르면, 다수의 트랜지스터 셀들을 가진 트랜지스터 디바이스가 제공된다. 각각의 셀은 반도체를 통한 캐리어의 흐름을 제어하기 위한 제어 전극을 가진다. 디바이스는 입력 노드를 가진다. 다수의 필터들이 제공된다. 각각의 필터는 입력 노드와, 다수의 트랜지스터 셀들의 제어 전극들 중 대응하는 하나의 전극 사이에 연결된다.
본 발명의 일 실시예에 따르면, 제어 전극 쌍들이 공통 영역에 연결되며, 각각의 필터는 입력 노드와, 대응하는 하나의 공통 영역 사이에 연결된다.
본 발명의 다른 특징에 따르면, 반도체는 다수의 트랜지스터 셀들을 위한 공통 활성(active) 영역을 제공한다.
본 발명의 다른 특징에 따르면, 각각의 필터는 저항과 커패시터를 포함하며, 저항과 커패시터는 입력 노드와 대응하는 하나의 제어 전극 사이에 병렬로 연결된다.
본 발명의 또 다른 특징에 따르면, 각각의 필터는 전도층, 전도층 상에 배치된 유전체; 유전체 상에 배치된 저항층, 저항층의 제1부분과 전기적으로 접촉하도록 배치되어 입력 노드를 제공하는 전도성 전극; 저항층의 제1부분과 이격된 저항층의 제2부분에 전기적으로 접촉하고 유전체를 통과하여 제1도체와 전기적으로 접촉하는 커넥터를 포함한다.
이와 같은 배치에서, 간단한 저항-커패시터(RC) 네트워크 (즉, RC 필터)가 제공되어 각 디바이스의 제어 전극쌍 즉, 게이트 핑거들(fingers)에 연결된다. 이 간단한 RC 필터는 여러 단일칩 초고주파 집적회로(MMIC) 전력 증폭기에서 기생 발진을 성공적으로 제거했다. 간단한 크기 덕분에 디자인을 거의 또는 전혀 변경하지 않고도 기존이 MMIC 디자인에 용이하게 통합될 수 있다. 간단한 RC 필터는 pHEMT 전력 증폭기에서의 구동 의존적 저조파 및 스퓨리어스 발진을 효과적으로 제거한다.
본 발명 및 그 특징은 첨부된 도면들에 대한 이하의 상세한 설명에 의해 더욱 명백해질 것이다.
도 1은 종래기술에 따른 증폭기의 개략도이다.
도 2는 종래기술에 따른 트랜지스터 디바이스의 개략도로서 도 1의 증폭기에서 사용하기에 적합한 것이다.
도 3은 본 발명에 따른 트랜지스터 디바이스의 개략도로서 도 1의 증폭기에서 사용하기에 적합한 것이다.
도 4는 도 1의 증폭기에 사용되는 트랜지스터 디바이스들에서의 저조파 기생 발진을 도시한 도면으로서, 트랜지스터 디바이스가 2볼트의 드레인 게이트간 전압(Vds), -0.562볼트의 게이트 소스간 전압(Vgs), 15.4dBm의 입력 전력 핀(input power Pin), 및 12GHz의 입력 주파수 f0에서 동작하는 경우의 도면이다.
도 5는 도 1의 증폭기에 사용되는 트랜지스터 디바이스들에서의 저조파 기생 발진을 도시한 도면으로서, 트랜지스터 디바이스가 2볼트의 드레인 게이트간 전압(Vds), -0.507볼트의 게이트 소스간 전압(Vgs), 13.9dBm의 입력 전력 핀, 및 12GHz의 입력 주파수 f0에서 동작하는 경우의 도면이다.
도 6은 도 1의 증폭기에 사용되는 트랜지스터 디바이스들에서의 저조파 기생 발진을 도시한 도면으로서, 트랜지스터 디바이스가 2볼트의 드레인 게이트간 전압(Vds), -0.525볼트의 게이트 소스간 전압(Vgs), 13.9dBm의 입력 전력 핀, 및 9.5GHz의 입력 주파수 f0에서 동작하는 경우의 도면이다.
도 7은 도 1의 증폭기에 사용되는 트랜지스터 디바이스들에서의 저조파 기생 발진을 도시한 도면으로서, 트랜지스터 디바이스가 2볼트의 드레인 게이트간 전압(Vds), -0.627볼트의 게이트 소스간 전압(Vgs), 13.9dBm의 입력 전력 핀, 및 9.5GHz의 입력 주파수 f0에서 동작하는 경우의 도면이다.
도 8은 종래기술에 따른 간략한 FET 모델 등가 회로의 개략도이다.
도 9는 종래기술에 따른 도 8의 FET 모델의 유효 입력 임피던스의 개략도이다.
도 10은 도 3의 트랜지스터 디바이스의 평면도이다.
도 11은 도 3의 트랜지스터 디바이스의 전개도로서 도 10의 선 9-9에 포함되는 부분에 대한 전개도이다.
도 12는 도 11의 트랜지스터 디바이스 일부의 단면도로서 도 11의 선 10-10으로 절단된 단면에 대한 단면도이다.
도 12a는 도 3의 트랜지스터 디바이스에 의해 사용되는 RC 필터의 개략도이다.
도 12b는 도 11의 트랜지스터 디바이스 일부의 단면도로서 도 11의 선 10B-10B로 절단된 단면에 대한 단면도이다.
도 13은 도 10의 트랜지스터 디바이스 일부의 전개도로서, 도 10의 선 11-11에 포함되는 부분에 대한 전개도이다.
도 14는 도 13의 트랜지스터 디바이스 일부의 단면도로서, 도 13의 선 12-12로 절단된 단면에 대한 단면도이다.
도 1의 증폭기에 사용되는 트랜지스터 디바이스(12) 대신에 사용되기에 적합한 트랜지스터 디바이스(12'')가 도 3에 도시되어 있다. 트랜지스터 디바이스(12'')는 다수의 트랜지스터 셀들, 여기서는 8개의 셀들(15'')을 포함한다. 셀들(15'')은 반도체, 여기서는 예를 들어 비화갈륨 반도체의 활성 영역에 형성된다. 각각의 셀(15'')은 제어 전극(17)을 포함하는데, 이는 예를 들어 셀이 FET일 경우에는 소스 영역과 드레인 영역 사이에 배치된 게이트 전극이며, 예를 들어 셀이 바이폴라 트랜지스터일 경우에는 에미터 영역과 컬렉터 영역 사이에 배치된 베이스 전극이다. 따라서, FET이든 바이폴라 트랜지스터이든 간에, 제어 전극(17)(게이트 또는 베이스)은 활성 영역의 한 쌍의 영역(소스-드레인 또는 에미터-콜렉터) 사이의 활성 영역에서의 캐리어의 흐름을 제어한다.
트랜지스터 디바이스(12'')는 입력 노드(20'')를 포함한다. 각각의 제어 전극(17)은 RC 필터(18'')를 통해 입력 노드(20'')에 연결된다. 여기서, 각각의 제어 전극 쌍(17)은 하나의 RC 필터(18'')를 공유한다. 따라서, 이 예에서는, 4개의 RC 필터들(18'')이 존재한다. 여기서, 트랜지스터 디바이스들(15'')은 FET들이며, 소스 전극들은 접지되어 있고 드레인 전극들은 출력 노드(30)에 연결되어 있다.
도 10-14에서, 트랜지스터 디바이스들(12'')이 도시되어 있다. 디바이스들(12'')은 반절연체(semi-insulating)(III-V족), 여기서는 비화갈륨 기판(32)(도 12, 12b, 14) 상에 형성된다. 디바이스(12'')는 입력 노드(20''), 다수(여기서는 8개)의 트랜지스터 셀들(15''), 및 다수(여기서는 4개)의 RC 필터들(18'')을 포함한다. 각각의 셀(15'')은 기판(32) 상의 공통, 메사형(mesa-shaped) 활성 영역(34)(도 12, 12b, 14)에 형성된다. 각각의 트랜지스터 셀(15'')은 여기서는 소스 영역(S)과 드레인 영역(D) 사이에 배치된 핑거형(finger-like) 게이트 전극(17)(즉, 제어 전극)을 가진 FET이다. 따라서, 게이트 전극(17)은 소스 영역(S)과 드레인 영역(D) 사이의 캐리어의 흐름을 제어하는데 사용된다. 특히, 도 13 및 14에서, 소스 영역(S)은 소스 접촉부와 옴 접촉을 이루며, 이들은 공중가교(air-bridge) 도체(40)에 의해 전기적으로 상호연결되어 있는데, 이는 도 12, 12b, 14에 잘 도시되어 있다. 소스 영역(S)은 도 12b 및 14에 잘 도시된 바와 같이, 기판(32)의 반대면에 배치된 접지면 도체(43)에 연결된다.
우선, 도 10, 11, 12에서 각각의 RC 필터(18'')는 그 구성이 동일하다는 것을 알 수 있다. 이 중 하나가 예시적으로 도 11, 12, 12b에 상세히 도시되어 있다. RC 필터(18'')는 기판(32)의 표면상에 배치된 도체층(40)을 포함한다. 도체층(40)은 여기서는 금이다. 여기서는 질화실리콘인 유전체층(42)이 도시된 바와 같이 도체층(40) 상에 형성된다. 여기서는 탄탈인 저항층(44)이 유전체층(42) 상에 배치된다. 여기서는 금인 도체판 또는 전극(46)이 저항층(44)의 제1부분(50)과 전기적으로 접촉하도록 배치된다. 여기서는 금인 전기 커텍터(52)는 저항층(44)의 제2부분(54)과 전기적으로 접촉하도록 배치되며, 저항층(44)의 제2부분(54)은 저항층(44)의 제1부분(50)과는 떨어져 있다. 저항층(44)의 두 부분(50, 54) 사이의 거리는 RC 필터(18'')의 저항기(R)을 제공한다. 도체층(40)은 RC 필터(18'')의 커패시터(C)의 한 극판 또는 전극을 제공하며, 커패시터(C)의 다른 극판은 도체판(46)과 저항층(44)에 의해 제공된다. 커패시터(C)의 유전체는 저항층(44)과 판(40) 사이에 배치된 유전체층(42)에 의해 제공된다. 저항층(44)의 제2부분(54)은 도시된 바와 같이 저항층(44)과 유전체층(42)을 통과하는 도전성 비아(via)(62)에 의해 도체층(40)에 연결되며, 커텍터(52)를 통해 제어 전극(17)(도 12b)에 연결된다. 따라서, 도전성 비아(62)(도 12)는 저항층(44)의 제2부분(54)을 도체층(40)에 의해 제공된 커패시터(C)의 하부판에 전기적으로 연결한다. 최종 RC 필터(18'')가 도 12a에 도시되어 있다. 커패시터의 극판(46)은 도 11, 12, 12a에 도시된 바와 같이, 공중가교 도체(47)에 의해 입력 노드(20'')에 연결된다. 상기한 바와 같이, 각각의 RC 필터(18'')는 저항기(R)와 커패시터(C)를 포함하며, 저항기(R)와 커패시터(C)는 입력 노드(20'')와 제어 전극들(17) 중 대응하는 하나의 전극 사이에 병렬로 연결된다(도 12, 12b). 저항층(44)은 저항기(R)(여기서는, 예를 들어 6 ohms/sq)의 저항층 및 커패시터(C)의 상부 극판 또는 전극으로써의 역할을 한다. RC 필터(18'')의 크기를 최소화하기 위해, 탄탈 저항층(44)은 저항기(R)를 제공하는 저항층 및 커패시터(C)의 상부 극판 또는 전극의 일부로써 작용한다. 저주파에서, 필터(18'')는 단지 저항기(R)만으로 나타난다. 그러나, 동작 주파수 대역에서는 커패시터(C)가 저항기(R)를 단락시켜서 이득이 너무 많이 저하되지 않도록 한다.
한 쌍의 게이트 핑거(17) 당 10옴의 저항이 적합하다는 것을 알게 되었다. 커패시턴스(C)는 용량성 리액턴스가 대역의 하단에서의 저항과 동일하도록 선택되었다. 예를 들어, 한 쌍의 게이트 핑거(17) 당 1.67pF을 사용하는 것은 9.5GHz에서 RC의 3dB 주파수를 9.5 GHz가 되게 한다.
전형적인 전력 증폭기의 경우, 통상적인 방식에서의 4 내지 8개의 필터 대신에 30 내지 50개의 간단한 RC 필터들이 병렬로 존재하게 된다. 통상적인 방식은 셀(12)의 크기가 본원 발명에 비해 크기 때문에 스퓨리어스 발진을 제거하기에 비효율적이다. 안정성을 보장하기 위해서는 통상적인 방식의 성능이 본 발명의 경우보다 훨씬 더 저하된다.
다른 실시예들도 첨부된 청구항의 사상과 범위 내에 포함된다. 예를 들어, 각각의 필터(18'')가 한 쌍의 제어 전극들(17)에 연결되는 대신에 필터(18'')가 단지 하나의 제어 전극(17)에 연결될 수도 있으며, 이 경우도 3의 디바이스는 8개의 필터(18'')를 가지게 된다.

Claims (10)

  1. 트랜지스터 디바이스로서,
    반도체를 통한 캐리어의 흐름을 제어하기 위한 제어 전극을 각각 가진 다수의 트랜지스터 셀들;
    입력 노드; 및
    상기 다수의 트랜지스터 셀들의 상기 제어 전극들 중 대응하는 전극과 상기 입력 노드 사이에 각각 연결된 다수의 필터들
    을 포함하며,
    상기 반도체는 상기 다수의 트랜지스터 셀들에 대해 공통 활성 영역(common active region)을 제공하고,
    상기 필터들 각각은 상기 제어 전극들 중 대응하는 전극과 상기 입력 노드 사이에 병렬로 연결된 저항기와 커패시터를 포함하는, 트랜지스터 디바이스.
  2. 제 1항에 있어서,
    상기 제어 전극들의 쌍은 공통 영역에 연결되며, 상기 필터들 각각은 상기 공통 영역들 중 대응하는 공통 영역과 상기 입력 노드 사이에 연결되는 것을 특징으로 하는 트랜지스터 디바이스.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 트랜지스터 디바이스로서,
    반도체;
    상기 반도체의 활성 영역에 형성된 다수의 트랜지스터 셀들 - 상기 셀들 각각은, 한 쌍의 영역들 사이에 배치되어 상기 한 쌍의 영역들 사이의 활성 영역을 통해 캐리어의 흐름을 제어하기 위해 상기 활성영역을 가로질러 연장하는 제어 전극을 가짐 - ;
    입력 노드; 및
    다수의 필터들 - 상기 필터들 각각은 상기 다수의 트랜지스터 셀들의 상기 제어 전극들 중 대응하는 전극과 상기 입력 노드 사이에 연결됨 -
    을 포함하고,
    상기 필터들 각각은,
    도체층;
    상기 도체층 상에 배치된 유전체층;
    상기 유전체층 상에 배치된 저항층;
    상기 저항층의 제1부분과 전기적으로 접촉하도록 배치되어 입력 노드를 제공하는 도전성 전극; 및
    상기 저항층의 상기 제1부분과 이격되어 있는 상기 저항층의 제2부분과 전기적으로 접촉하도록 배치되어 있으며, 상기 유전체층을 통과하여 제1도체와 전기적으로 접촉하는 커넥터를 포함하는, 트랜지스터 디바이스.
  7. 제 6항에 있어서,
    상기 제어 전극의 쌍들은 공통 영역에 연결되며, 상기 필터들 각각은 상기 공통 영역들 중 대응하는 공통 영역과 상기 입력 노드 사이에 연결되는 것을 특징으로 하는 트랜지스터 디바이스.
  8. 제 6항에 있어서,
    상기 필터들 각각은 저항기와 커패시터를 포함하며, 상기 저항기와 상기 커패시터는 상기 제어 전극들 중 대응하는 전극과 상기 입력 노드 사이에 병렬로 연결되는 것을 특징으로 하는 트랜지스터 디바이스.
  9. 제 6항에 있어서,
    상기 필터들 각각은,
    상기 저항층에 의해 제공되는 저항기; 및
    상기 도체층 및 상기 도전성 전극과 상기 유전체 층에 의해 제공되는 커패시터
    를 포함하고,
    상기 저항기와 상기 커패시터는 상기 제어 전극들 중 대응하는 전극과 상기 입력 노드 사이에 병렬로 연결되는 것을 특징으로 하는 트랜지스터 디바이스.
  10. 제 8항에 있어서,
    상기 필터들 각각은 저항기와 커패시터를 포함하며, 상기 저항기와 상기 커패시터는 상기 공통 영역들 중 대응하는 공통 영역과 상기 입력 노드 사이에 병렬로 연결되는 것을 특징으로 하는 트랜지스터 디바이스.
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