KR100629412B1 - 디바이스 시험 장치 및 시험 방법 - Google Patents

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Abstract

시험을 행하기 위해 반도체 집적 회로와 같은 복수의 DUT(Devices-Under-Test) 각각에 대해 하나의 시험 보드가 제공되고, 이들 시험 보드를 관리하는 멀티테스트 보드 콘트롤러가 제공되고, 각각의 멀티테스트 보드 콘트롤러에 의해 관리되는 복수의 시험 보드는 각각의 DUT에 동시에 독립한 시험을 행하기 위해 병렬로 동작된다.

Description

디바이스 시험 장치 및 시험 방법{DEVICE TEST APPARATUS AND TEST METHOD}
도1은 종래의 시험 장치의 구성예를 도시하는 도면이다.
도2는 본 발명에 따른 반도체 집적 회로용 시험 장치의 전체 구성을 도시하는 도면이다.
도3은 멀티테스트 보드 콘트롤러의 내부 구성을 도시하는 도면이다.
도4는 시험 보드의 내부 구성을 도시하는 도면이다.
도5a 및 도5b는 멀티테스트 보드 콘트롤러와 시험 보드의 접속 상태를 도시하는 도면이다.
본 발명은 예를 들어, LSI 웨이퍼와 같은 반도체 집적 회로 등의 피시험 장치를 시험하는 장치 및 방법에 관한 것이고, 더욱 구체적으로 다수의 피시험 장치에 동시에 독립적인 시험을 행할 수 있는 시험 장치 및 시험 방법에 관한 것이다.
종래 기술에서, 독립한 시험은 복수의 피시험 장치에 동시에 행해진다(예를 들어, 일본 실용신안 공개 공보 No. 64-47148/1989). 도1은 일본 실용신안 공개 공보 No. 64-47148/1989에 개시된 종래의 시험 장치의 블록도이다. 이러한 시험 장치 는 단독으로 동작되는 시험 프로그램을 저장한 마이크로프로세서에 의해 제어되는 복수의 시험부(31-33); 각각의 시험부(31-33)의 동작 상태를 감시하는 감시 기능 및 맨머신(man-machine) 인터페이스 기능을 갖는 프로세서부(1); 및 각각의 시험부(31-33)와 프로세서부(1) 사이의 통신 루트(route)를 제어하는 인터페이스 제어부(2)를 포함한다. 시험부(31-33) 및 피시험 장치(41-43)는 1대 1로 접속된다. 시험부(31-33)는 동일한 내부 구성을 갖고, 내부 동작을 제어하는 마이크로프로세서(51-53), 대응하는 피시험 장치(41-43)를 시험하는 시험 회로(61-63) 및 인터페이스 제어부(2)와 통신하는 인터페이스(71-73)를 포함한다.
상술한 구성으로 복수의 피시험 장치를 시험하는 경우에, 먼저, 프로세서부(1)는 인터페이스 제어부(2)를 통해 상기 시험부(31)에 통신 요구를 출력한다. 인터페이스 제어부(2)가 통신 요구를 인식한 후에, 시험부(31)로의 통신 루트를 확보하고 시험부 (31)의 인터페이스(71)를 통해 프로세서부(1)로부터 마이크로프로세서(51)에 통신 요구를 전송한다. 마이크로프로세서(51)는 상황에 따라 인터페이스(71) 및 인터페이스 제어부(2)를 통해 프로세서부(1)에 통지를 되돌린다. 더욱 구체적으로, 통신이 가능하면, 마이크로프로세서(51)는 통신이 가능하다는 통지를 되돌리고, 통신이 불가능하면, 마이크로프로세서(51)는 통신이 불가능하다는 통지를 되돌린다.
마이크로프로세서(51)로부터 전송된 통지가 통신이 가능함을 나타내면, 프로세서부(1)는 인터페이스 제어부(2) 및 인터페이스(71)를 통해 시험 개시 요구를 마이크로프로세서(51)에 전송한다. 마이크로프로세서(51)가 시험 개시 요구를 인식한 후에, 시험 프로그램을 실행하고 시험 회로(61)를 동작시켜 피시험 장치(41)의 시험을 개시한다. 유사하게, 프로세서부(1)는 순차적으로 시험부(32, 33)에 상기와 같은 동작을 행하고 피시험 장치(42, 43)의 시험을 개시한다. 게다가, 프로세서부(1)는 인터페이스 제어부(2)를 통해 시험부(31-33)의 동작 상태를 폴링(polling)함으로써 각각의 시험부(31-33)로부터의 요구에 응답할 수 있다.
시험부(31)로부터 시험의 완료를 나타내는 데이터를 전송하는 경우에, 먼저, 마이크로프로세서(51)는 시험부(31)의 인터페이스(71)를 통해 전송 요구를 인터페이스 제어부(2)에 전송한다. 인터페이스 제어부(2)는 전송 요구를 인식한 후에, 전송 요구를 프로세서부(1)에 출력하고 프로세서부(1)와 마이크로프로세서(51) 사이의 통신 루트를 확보한다. 프로세서부(1)가 폴링에 의해 마이크로프로세서(51)로부터의 전송 요구를 인식하는 경우에, 프로세서부(1)는 인터페이스 제어부(2) 및 인터페이스(71)를 통해 데이터 전송이 가능함을 나타내는 통지를 마이크로프로세서(51)에 되돌린다. 마이크로프로세서(51)는 데이터 전송이 가능함을 인식하고, 시험의 완료를 나타내는 데이터를 프로세서부(1)에 전송한다.
그 후에, 프로세서부(1)는 프로세서부(1)와 인터페이스 제어부(2)의 마이크로프로세서(51) 사이의 통신 루트를 개방하여 마이크로프로세서(51)로부터 전송된 데이터를 처리하고, 그 후에 다른 시험부(32, 33)로부터 시험의 완료를 나타내는 데이터의 전송 요구가 있는지 여부를 폴링에 의해 감시한다. 프로세서부(1)는 이와 같은 동작을 반복하고, 상기 시험은 시험 완료를 나타내는 데이터가 모든 시험부(31-33)로부터 전송되는 경우에 완료된다.
게다가, 시험의 완료를 나타내는 데이터의 전송과 유사하게, 측정 데이터를 포함하는 시험 결과가 각각의 시험부(31-33)로부터 전송되는 경우에, 프로세스부(1)는 마이크로프로세서(51-53)와 순차적으로 통신하고, 각각의 마이크로프로세서(51-53)는 시험 결과를 전송하고, 전송된 데이터는 프로세서부(1)에서 처리된다.
최근에, 복수의 피시험 장치의 시험 효율을 개선하기 위해, 웨이퍼 일괄 시험이 사용되기 시작하였다. 상술한 구성 및 웨이퍼 일괄 시험과 같은 종래 기술의 시험 방법에 의해 독립적인 시험이 다수의 피시험 장치에 동시에 행해지는 경우에, 시험부는 각각의 피시험 장치에 대해 1대 1로 접속되기 때문에, 동시에 시험되는 피시험 장치의 수와 동일한 수의 시험부 및 상기 시험부의 마이크로프로세서가 제공되고, 인터페이스 제어부를 통해 차례로 각각의 시험부의 다수의 마이크로프로세서와 순차적으로 통신함으로써 하나의 프로세서부로부터 시험 개시 요구를 출력할 필요가 있다. 게다가, 하나의 프로세서부는 다수의 마이크로프로세서로부터 시험 완료를 나타내는 데이터의 전송 요구 및 시험 결과의 데이터 전송 요구 모두에 응답할 필요가 있다.
다시 말해, 하나의 프로세서부는 모든 마이크로프로세서의 제어(시험 개시 요구 등) 및 관리(각 마이크로프로세서로부터의 시험 완료 요구, 시험 결과 전송 요구 및 전송된 시험 결과의 처리 등)를 행할 필요가 있기 때문에, 프로세서부와 각 마이크로프로세서 사이의 통신 시간 및 프로세서부에서의 처리 시간은 동시에 시험되는 피시험 장치의 수가 증가함에 따라 증가한다. 더욱이, 통신 시간 및 처리 시간 증가의 영향으로 인해, 각각의 시험부에서 얻어진 시험 결과의 전송 시간과 상기 시험 결과가 전송될 때까지의 대기 시간이 증가한다. 그 결과, 대량 생산에 영향을 미치는 시험 처리 효율이 낮아지는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 다수의 피시험 장치에 동시에 독립한 시험을 행할 수 있고 시험 처리 효율을 상당히 개선할 수 있는 시험 장치 및 시험 방법을 제공하는 것이다.
본 발명의 시험 장치는 복수의 피시험 장치 각각을 독립적으로 시험하는 시험 장치이고, 상기 시험 장치는, 피시험 장치에 대한 시험 요구를 전송하고 상기 피시험 장치의 시험 결과를 수신하는 제어 장치; 피시험 장치에 각각 시험을 행하고, 상기 시험 결과를 수신하는 복수의 시험부; 및 상기 제어 장치로부터의 시험 요구에 따라 각각의 시험부의 시험 처리를 제어하고, 상기 시험부에서 얻어진 시험 결과를 상기 제어 장치에 전송하기 위한, 상기 제어 장치와 시험부 사이에 제공된 하나 또는 복수의 제어부를 포함한다.
본 발명의 시험 장치에 따르면, 상술한 구성에 더하여, 제어부는: 자신에 접속되어 있는 복수의 시험부 중 하나의 시험부를 선택하기 위한 선택 신호를 발생하는 선택 수단; 상기 복수의 시험부로부터 시험 결과를 얻고 상기 시험 결과를 각 시험부 단위로 저장하는 수단; 상기 제어 장치로부터의 시험 요구에 대응하는 시험부에 커맨드(command)를 발생시키는 커맨드 수단; 상기 시험부에서의 시험 처리가 완료되었는지 여부를 식별하는 식별 데이터를 저장하는 수단; 및 각 시험부에 로딩 되는 시험 프로그램을 저장하는 수단을 포함한다.
본 발명의 시험 장치에 따르면, 상술한 구성에 더하여, 상기 시험부 각각은; 상기 선택 수단에 의해 발생된 선택 신호에 응답하여 스스로 인에이블(enable)하는 수단; 상기 커맨드 수단에 의해 발생된 커맨드를 인식하는 인식 수단; 및 상기 커맨드에 기초하여 대응하는 피시험 장치에 시험을 행하는 시험 수단을 포함한다.
본 발명의 시험 장치에 따르면, 상술한 구성에 더하여, 상기 시험부 각각은; 상기 시험 수단에서 얻어진 시험 결과를 저장하는 제1저장 수단; 상기 제어부로부터 로딩된 시험 프로그램을 저장하는 제2저장 수단; 및 상기 제어부로부터의 지시에 기초하여 상기 인식 수단, 제1저장 수단 및 제2저장 수단 중 하나를 인에이블하는 수단을 포함한다.
본 발명의 시험 방법은 복수의 피시험 장치를 시험하는 시험 방법이고, 상기 방법은: 피시험 장치에 대한 시험 요구를 전송하고 상기 피시험 장치의 시험 결과를 수신하는 제어 장치를 제공하는 단계; 상기 피시험 장치 각각에 시험을 행하기 위해 상기 복수의 피시험 장치의 각각에 대해 하나의 시험부를 제공하는 단계; 복수의 시험부를 관리하는 제어부를 제공하는 단계; 및 상기 각 피시험 장치에 동시에 독립한 시험을 행하기 위해, 상기 제어부에 의해 관리되는 복수의 시험부를 병렬로 동작시키는 단계를 포함한다.
본 발명의 시험 방법에 따르면, 상술한 방법에서, 복수의 제어부가 더 제공되고, 상기 복수의 제어부는 상기 시험부를 관리하기 위해 병렬로 동작된다.
본 발명의 시험 장치 및 시험 방법은, 제어 장치와 복수의 시험 보드 사이 에, 상기 제어 장치로부터의 요구를 인식하고 각각의 시험 보드를 제어 및 관리함으로써 정렬된 시험 결과를 상기 제어 장치에 전송하는 멀티테스트 보드 콘트롤러를 제공하고, 각각의 시험 보드는 대응하는 피시험 장치를 병렬로 시험한다. 따라서, 반도체 집적 회로와 같은 다수의 피시험 장치에 독립한 시험을 동시에 행할 수 있어, 시험 처리 효율이 크게 높아진다. 상기한 복수의 멀티테스트 보드 콘트롤러가 제공되어 병렬로 동작되는 경우에, 많은 수의 피시험 장치에 독립한 시험을 동시에 행할 수 있어, 시험 처리 효율이 더 증가되게 된다.
본 발명의 상술 및 부가의 목적 및 특징은 첨부한 도면과 함께 하기의 상세한 설명으로부터 더욱 명백해질 것이다.
이하에서는 실시예를 도시하는 도면을 참조하여 본 발명을 구체적으로 설명한다. 도2 ~ 도5b는 본 발명에 따른 시험 장치를 설명하는 도면이고, 더욱 구체적으로 도2는 본 발명의 전체 구성을 도시하는 도면이고, 도3은 도2에 도시된 멀티테스트 보드 콘트롤러의 내부 구성을 도시하는 도면이고, 도4는 도2에 도시된 시험 보드의 내부 구성을 도시하는 도면이고, 도5a 및 도b는 멀티테스트 보드 콘트롤러 및 시험 보드의 접속 상태를 도시하는 도면이다.
도2에 도시된 바와 같이, 반도체 집적 회로와 같은 피시험 장치에 대한 본 발명의 시험 장치는, 하나의 제어 장치(1101); 제어부로서의 복수의 멀티테스트 보드 콘트롤러(1201-1203); 및 각각의 멀티테스트 보드 콘트롤러(1201-1203)에 시험부로서 접속된 복수의 시험 보드(1301-1303, 1401-1403, 1501-1503)를 포함한다. 제어 장치(1101)는 각각의 멀티테스트 보드 콘트롤러(1201-1203)를 제어 및 관리하는 기능 및 맨-머신 인터페이스 기능을 갖는 프로세서이다.
제어 장치(1101) 및 각각의 멀티테스트 보드 콘트롤러(1201-1203)는 이써넷 (Ethernet)(1102)과 접속되는 한편, 각각의 멀티테스트 보드 콘트롤러(1201-1203) 및 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)는 시험 보드 제어 버스(1901-1903)와 접속되어, 멀티테스트 보드 콘트롤러(1201, 1202, 1203)는 제어 장치(1101)로부터의 요구에 응답하여 병렬로 동작되고, 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)를 병렬로 제어하고 관리한다. 시험되는 대상인, 반도체 집적 회로와 같은 하나의 피시험 장치(이후에 DUT(Device-Under-Test)로 칭함)(1601-1603, 1701-1703, 1801-1803)는 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)에 대해 제공된다.
도3 및 도5a에 도시된 바와 같이, 멀티테스트 보드 콘트롤러(1201)는 통신부 (2201), 제어부(2203), 시험 프로그램 로더(loader)부(2204), 시험 보드 선택부 (2205), 데이터 로그 저장부(2206), 커맨드 발생부(2207), 시험 완료 인식부(2208) 및 제어 인터페이스(2209)를 포함한다.
통신부(2201)는 이써넷(1102)을 통해 제어 장치(1101)와의 통신을 제어한다. 제어부(2203)는 전체 멀티테스트 보드 콘트롤러(1201)를 제어한다. 시험 프로그램 로더부(2204)는 로딩되는 시험 프로그램의 데이터를 각각의 시험 보드(1301-1303)에 저장한다. 시험 보드 선택부(2205)는 시험 보드(1301-1303) 중 하나를 선택하기 위한 시험 보드 선택 신호와 시험 보드(1301, 1302, 1303) 상에 커맨드 인식부(2405, 2505, 2605), 업로드 메모리(2404, 2504, 2604), 다운로드 메모리(2410, 2510, 2610) 중 하나를 선택하기 위한 시험 보드내의 선택 신호를 발생한다.
데이터 로그 저장부(2206)는 각각의 시험 보드(1301-1303)의 업로드 메모리 (2404, 2504, 2604)로부터 측정 데이터를 포함하는 시험 결과를 검색하고, 시험 보드 (1301-1303)에 따른 결과를 정렬하여 상기 결과를 저장한다. 커맨드 발생부(2207)는 제어 장치(1101)로부터의 요구에 대응하는 커맨드를 발생시킨다. 시험 완료 인식부(2208)는 어느 시험 보드가 시험을 완료했는지, 또는 모든 시험 보드(1301-1303)가 시험을 완료했는지를 인식한다. 제어 인터페이스(2209)는 각각의 시험 보드(1301-1303)에 대한 인터페이스이고, 시험 보드(1301-1303) 각각과의 통신을 제어한다.
상술한 구성에서, 멀티테스트 보드 콘트롤러(1201)는 제어 장치(1101)로부터의 요구를 인식할 수 있고, 상기 요구에 따라 각각의 시험 보드(1301-1303)를 제어 및 관리하고, 상기 시험 보드(1301-1303)에 따라 정렬된 시험 결과를 포함하는 데이터를 제어 장치(1101)에 전송한다.
도3 및 도5a는 멀티테스트 보드 콘트롤러(1201)의 내부 구성만을 도시하지만, 다른 멀티테스트 보드 콘트롤러(1202, 1203)는 또한 멀티테스트 보드 콘트롤러(1201)와 동일한 내부 구성을 갖는다. 상기 구성 부재의 작용은 동일하기 때문에, 멀티테스트 보드 콘트롤러(1202, 1203)의 내부 구성의 도시 및 설명은 생략한다.
또한, 도4 및 도5b에 도시된 바와 같이, 각각의 시험 보드(1301-1303)는 제어 인터페이스(2402, 2502, 2602), 시험 보드 인에이블 인식부(2403, 2503, 2603), 업로드 메모리(2404, 2504, 2604), 커맨드 인식부(2405, 2505, 2605), 마이크로프로세서 (2407, 2507, 2607), 시험 프로그램 저장부(2408, 2508, 2608), 시험 회로(2409, 2509, 2609), 다운로드 메모리(2410, 2510, 2610) 및 CPU 버스(2411)를 갖는다.
제어 인터페이스(2402, 2502, 2602) 각각은 시험 보드 제어 버스(1901)를 통하는 멀티테스트 보드 콘트롤러(1201)에 대한 인터페이스이다. 시험 보드 인에이블 인식부(2403, 2503, 2603)는 멀티테스트 보드 콘트롤러(1201)의 시험 보드 선택부(2205)에 의해 발생된 시험 보드 선택 신호에 기초하여 대응하는 시험 보드 또는 모든 시험 보드 (1301-1303)를 인에이블하고, 시험 보드의 선택 신호에 기초하여 커맨드 인식부(2405, 2505, 2605), 업로드 메모리(2404, 2504, 2604) 및 다운로드 메모리(2410, 2510, 2610) 중 하나를 인에이블한다.
시험 회로(2409, 2509, 2609)는 대응하는 DUT(1601, 1602, 1603)에 시험을 행한다. 마이크로프로세서(2407, 2507, 2607)는 시험 회로(2409, 2509, 2609)를 각각 제어한다.
다운로드 메모리(2410, 2510, 2610) 각각은 멀티테스트 보드 콘트롤러(1201)의 시험 프로그램 로더부(2204)로부터 전송된 시험 프로그램의 데이터를 일시적으로 저장한다. 업로드 메모리(2404, 2504, 2604)는 시험 보드(1301, 1302, 1303) 각각에서 얻어진 시험 결과를 일시적으로 저장한다. 시험 프로그램 저장부(2408, 2508, 2608)는 시험 프로그램의 데이터를 저장한다. 시험 프로그램 데이터가 다운로드 메모리(2410, 2510, 2610)에 일단 저장된 후에, 상기 데이터는 시험 프로그램 저장부(2408, 2508, 2608)에 전송되어 저장된다. 그 후에, 마이크로프로세서(2407, 2507, 2607)의 제어하에, 시험 프로그램 저장부(2408, 2508, 2608)에서 시험 프로그램에 따라 시험이 행해진다.
상술한 구성에서, 멀티테스트 보드 콘트롤러(1201)로부터 각각의 시험 보드 (1301-1303)를 제어 및 관리할 수 있고, 상기 각각의 시험 보드(1301-1303)에서 얻어진 시험 결과를 검색한다.
도4 및 도5b는 멀티테스트 보드 콘트롤러(1201)에 접속된 시험 보드(1301-1303)의 내부 구성만을 도시하지만, 다른 멀티테스트 보드 콘트롤러(1202)에 접속된 시험 보드(1401-1403, 1501-1503)는 또한 시험 보드(1301-1303)와 동일한 내부 구성을 갖는다. 구성 부재의 작용은 또한 동일하기 때문에, 시험 보드(1401-1403, 1501-1503)의 내부 구성의 도시 및 설명은 생략된다.
제어 장치(1101)로부터의 요구에 응답하여, 각각의 멀티테스트 보드 콘트롤러 (1201, 1202, 1203)는 병렬로 동작하고, 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)를 병렬로 제어 및 관리한다. 제어 장치(1101)는 적절한 수의 멀티테스트 보드 콘트롤러(1201, 1202, 1203)를 제어 및 관리할 필요만 있기 때문에, 통신 시간이 더 단축된다. 게다가, 멀티테스트 보드 콘트롤러(1201, 1202, 1203)는 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)로부터의 시험 결과를 정렬하고 상기 정렬된 시험 결과를 제어 장치(1101)에 전송하기 때문에, 제어 장치(1101) 의 처리 시간이 더 단축된다. 결과적으로, 통신에 소요되는 시간이 더 단축되고 제어 장치(1101)의 처리 시간이 더 단축되기 때문에, 독립적인 시험이 웨이퍼 일괄 시험에서와 같이 다수의 DUT(반도체 집적 회로와 같은 피시험 장치)에서 동시에 행해지더라도, 시험 처리 효율은 저하되지 않는다.
다음에는, 본 발명에 따른 시험 절차의 실제 동작이 설명된다. 먼저, 시험 개시 요구를 제어 장치(1101)로부터 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)에 전송하는 동작으로부터 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)에 의해 동시에 시험을 개시하는 동작까지를 설명한다.
먼저, 제어 장치(1101)는 차례로 각각의 멀티테스트 콘트롤러(1201-1203)와 통신하고, 순차적으로 제어 장치(1101)의 시험 프로그램의 데이터를 각각의 멀티테스트 콘트롤러(1201-1203)에 전송한다. 각각의 멀티테스트 콘트롤러(1201-1203)는 제어 장치 (1101)로부터 전송된 시험 프로그램의 데이터를 시험 프로그램 로더부(2204)에 저장하고, 제어 장치(1101)에 저장이 완료되었음을 통지한다.
다음에, 제어 장치(1101)는 시험 보드 선택 신호 및 시험 보드내의 선택 신호를 시험 보드 선택부(2205)로부터 시험 보드(1301-1303, 1401-1403, 1501-1503)로 전송하기 위해 멀티테스트 콘트롤러(1201-1203)의 각각의 제어부(2203)를 제어하고, 대응하는 시험 보드(1301-1303, 1401-1403, 1501-1503) 및 다운로드 메모리(2410-2610)를 선택한다. 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)의 시험 프로그램이 동일한 경우, 모든 시험 보드(1301-1303, 1401-1403, 1501-1503)가 선택되고 상기 시험 보드는 멀티테스트 보드 콘트롤러(1201-1203)로 부터 모든 시험 보드(1301-1303, 1401-1403, 1501-1503)의 다운로드 메모리(2410-2610)에 동시에 기입된다. 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)의 시험 프로그램이 서로 다른 경우에, 대응하는 시험 프로그램은 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)의 다운로드 메모리 (2410-2610)에 순차적으로 기입된다. 이들 동작은 시험 프로그램의 데이터가 변경되는 경우에 행해지고, 데이터의 변경이 없는 경우에는 행해지지 않는다.
다음에, 제어 장치(1101)는 각각의 멀티테스트 콘트롤러(1201-1203)와 차례로 통신하고, 각각의 멀티테스트 콘트롤러(1201-1203)에 차례로 시험 개시 요구를 전송한다.
멀티테스트 콘트롤러(1201)를 예로 하여 다음의 설명이 제공되지만, 각각의 멀티테스트 콘트롤러(1201-1203)는 제어 장치(1101)로부터 시험 개시 요구를 인식한 후에 병렬로 동작하고, 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)는 또한 병렬로 동작한다.
상기 제어 장치(1101)로부터의 시험 개시 요구를 인식한 후에, 멀티테스트 콘트롤러(1201)는 시험 보드 선택부(2205)로부터 모든 시험 보드(1301-1303)를 선택하기 위한 신호 및 커맨드 인식부(2405, 2505, 2605)를 선택하기 위한 신호를 발생하고, 커맨드 발생부 (2207)로부터 시험 개시를 위한 커맨드 신호를 발생한다. 이들 신호는 제어 인터페이스 (2209) 및 시험 보드 제어 버스(1901)를 통해 각각의 시험 보드(1301-1303)의 시험 보드 인에이블 인식부(2403, 2503, 2603)에 입력되고, 시험 보드 인에이블 인식부(2403, 2503, 2603)는 명령 인식부(2405, 2505, 2605)를 유효화한다.
한편, 마이크로프로세서(2404, 2507, 2607)는 각각 커맨드 인식부(2405, 2505, 2605)를 감시하기 때문에, 마이크로프로세서는 상기한 유효화를 시험 개시 요구로서 인식하고, 각각의 시험 프로그램 저장부(2408, 2508, 2608)에 저장된 시험 프로그램에 기초하여 각각의 시험 회로(2409, 2509, 2609)를 제어하고, 동시에 그리고 독립적으로 각각의 DUT(1601-1608)에 시험을 개시한다.
다음에, 이하에서는 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)에서 행해진 시험 결과를 제어 장치(1101)에 저장하는 동작과, 제어 장치(1101)가 모든 시험 보드(1301-1303, 1401-1403, 1501-1503)의 시험 완료를 인식할 때까지 행해진 동작을 설명한다. 다음의 설명은 멀티테스트 콘트롤러(1201) 및 상기 멀티테스트 콘트롤러 (1201)에 접속된 시험 보드(1301-1303)를 예로 하여 제공되지만, 각각의 멀티테스트 콘트롤러(1201-1203)는 병렬로 동작하고, 각각의 시험 보드(1301-1303, 1401-1403, 1501-1503)는 또한 병렬로 동작한다.
각각의 시험 보드(1301-1303)는 얻어진 시험 결과를 차례로 각각의 업로드 메모리(2404, 2504, 2604)에 저장하고, 시험이 완료되었을 때 시험의 완료를 식별하기 위한 완료 식별 데이터를 각각의 업로드 메모리(2404, 2504, 2604)에 저장한다.
반면에, 멀티테스트 보드 콘트롤러(1201)는 시험 보드 선택부(2205)로부터 하나의 시험 보드(1301)를 선택하기 위한 시험 보드 선택 신호 및 업로드 메모리(2404)를 선택하기 위한 시험 보드내의 선택 신호를 발생한다. 이들 신호는 제어 인터페이스(2209) 및 시험 보드 제어 버스(1901)를 통해 시험 보드(1301)에 입력된다. 결과적으로, 시험 보드(1301)가 인에이블되고, 업로드 메모리(2404)가 선택되어 액세스가능하다.
멀티테스트 보드 콘트롤러(1201)는 그 시점에서 업로드 메모리(2404)에 저장된 시험 결과를 검색하고, 검색된 데이터에 시험 완료를 식별하는 완료 식별 데이터가 있는지 여부를 확인하고, 검색된 시험 결과를 데이터 로그 저장부(2206)의 예정된 영역에 저장한다. 상기 데이터 로그 저장부(2206)의 저장 영역은 각각의 시험 보드(1301-1303)에 대응하는 부분으로 분할되고, 시험 보드(1301)로부터의 시험 결과는 상기 시험 보드(1301)에 할당된 영역에 저장된다. 게다가, 검색된 데이터에 시험 완료를 식별하는 완료 식별 데이터가 있으면, 시험 보드(1301)의 시험이 완료되었음을 나타내는 결과는 시험 완료 인식부(2208)에 저장된다.
따라서, 멀티테스트 보드 콘트롤러(1201)는 차례로 각각의 시험 보드(1301-1303)를 선택하고, 각각의 업로드 메모리(2404, 2504, 2604)에 저장된 시험 결과를 검색하고, 상기 검색된 데이터에 시험 완료를 식별하는 완료 식별 데이터가 있는지 여부를 확인하고, 검색된 시험 결과를 데이터 로그 저장부(2206)의 예정된 영역에 저장하고, 검색된 데이터에 시험 완료를 나타내는 완료 식별 데이터가 있는 경우에, 시험 완료 인식부(2208)에 시험 완료를 나타내는 결과를 저장하는 동작을 반복한다.
소정량 이상의 데이터가 데이터 로그 저장부(2206)에 저장되는 경우에, 데이터 로그 저장부(2206)에 저장된 데이터는 제어 장치(1101)와의 통신에 의해 제어 장치(1101)에 전송된다.
모든 시험 보드(1301-1303)의 시험 완료가 시험 완료 인식부(2208)에서 인식되면, 제어 장치(1101)와의 통신에 의해 모든 시험 보드(1301-1303)의 시험 완료를 나타내는 통지가 주어진다.
따라서, 제어 장치(1101)가 모든 멀티테스트 보드 콘트롤러(1201-1203)로부터 시험 완료를 나타내는 통지를 수신한 경우, 상기 제어 장치(1101)는 모든 시험 보드(1301-1303, 1401-1403, 1501-1503)의 시험 완료를 인식하고 프로세스를 종료한다.
각각의 시험 보드의 업로드 메모리로부터 멀티테스트 보드 콘트롤러의 데이터 로그 저장부에 시험 결과를 전송하는 경우에, 각각의 시험 보드로부터 일괄적으로 시험의 개시로부터 종료까지의 데이터를 전송할 수 있고, 또는 시험 결과를 소정량의 데이터로 분할하여 분할된 데이터 조각을 차례로 전송할 수 있다. 전송된 시험 결과는 정렬되어 데이터 로그 저장부의 미리 할당된 영역에 기입되기 때문에, 본 발명은 데이터가 일괄적으로 전송되는 경우 및 데이터가 분할되어 전송되는 경우 둘다를 용이하게 만족시킬 수 있다.
게다가, 하나의 시험 보드로부터 모든 또는 분할된 시험 결과의 전송이 종료되고 프로세스가 다른 시험 보드로부터 멀티테스트 보드 콘트롤러로의 데이터 전송으로 이동하는 경우에, 전송을 완료한 시험 보드는 다음의 시험 프로그램에 따라 시험 회로를 동작할 수 있고 DUT에 시험을 행할 수 있다. 그 외에, 전송을 행하지 않는 시험 보드는 또한 시험을 행할 수 있다.
상술한 바와 같이, 본 발명의 반도체 집적 회로용 시험 장치 및 시험 방법에 따르면, 제어 장치로부터의 요구를 인식하고, 각각의 시험 보드를 제어 및 관리하고, 상기 제어 장치에 정렬된 시험 결과를 전송할 수 있는 멀티테스트 보드 콘트롤러가 제어 장치와 복수의 시험 보드 사이에 제공되고, 멀티테스트 보드 콘트롤러로부터 제어 및 관리를 행하는 수단이 각각의 시험 보드에 제공된다. 따라서, 아주 많은 수의 피시험 장치는 웨이퍼 일괄 시험과 같이 동시에 그리고 독립적으로 시험될 수 있고, 생산 효율 및 생산성이 향상될 수 있다.
또한, 시험 보드 인에이블 인식부 및 업로드 메모리가 각 시험 보드에 제공되기 때문에, 멀티테스트 보드 콘트롤러는 각각의 마이크로프로세서와 통신하지 않고 각각의 시험 보드에서 얻어진 시험 결과를 검색할 수 있다. 결과적으로, 멀티테스트 보드 콘트롤러의 부하는 감소되고, 멀티테스트 보드 콘트롤러에 접속될 수 있는 시험 보드의 수를 증가시킬 수 있다.
게다가, 웨이퍼 일괄 시험과 같은 독립적인 시험이 동시에 다수의 피시험 장치에 행해지는 경우에, 피시험 장치에서와 동일한 수의 시험 보드가 필요하기 때문에, 시험 보드는 소형이고 비용이 저렴해야 한다. 반면에, 본 발명에서는, 마이크로프로세서가 멀티테스트 보드 콘트롤러와 통신할 필요가 없기 때문에, 고성능을 필요로 하지 않고, 결과적으로 프로세서 주변의 장치의 수가 감소되어 시험 보드의 크기가 감소하는 효과를 갖는다. 그 결과로, 저비용의 시험 장치를 제공하는 효과가 있게 된다.
본 발명은 그 본질적인 특성의 정신으로부터 벗어나지 않고 여러 형태로 구체화될 수 있으므로, 본 실시예는 예시적인 것일 뿐 제한적인 것이 아니고, 본 발명의 범위는 상술한 설명에 의해서가 아니라 청구범위에 의해 한정되기 때문에, 모두 청구범위의 범위내에 있도록 변화하거나, 그러한 범위의 등가물은 청구범위에 의해 포함되는 것이다.

Claims (6)

  1. 복수의 피시험 장치 각각을 독립적으로 시험하는 시험 장치로서,
    피시험 장치에 대한 시험 요구를 전송하고 상기 피시험 장치의 시험 결과를 수신하는 제어 장치;
    피시험 장치 각각에 대한 시험을 행하고, 상기 시험 결과를 수신하는 복수의 시험부; 및
    상기 제어 장치와 상기 시험부 사이에 제공되어 있고, 상기 제어 장치로부터의 시험 요구에 따라 각각의 시험부에서의 시험 처리를 병렬로 제어함과 동시에, 상기 시험부에서의 병렬 처리에 의해 얻어진 시험 결과를 상기 제어 장치에 전송하는 하나 또는 복수의 제어부를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    자신에 접속되어 있는 복수의 시험부 중 하나의 시험부를 선택하기 위한 선택 신호를 발생하는 선택 수단;
    상기 복수의 시험부로부터 시험 결과를 얻고 시험부 단위로 시험 결과를 저장하는 수단;
    상기 제어 장치로부터의 시험 요구에 대응하여 시험부에 커맨드(command)를 발생시키는 커맨드 수단;
    시험부에서의 시험 처리가 완료되었는지 여부를 식별하는 식별 데이터를 저장하는 수단; 및
    각각의 시험부에 로딩되는 시험 프로그램을 저장하는 수단을 포함하는 시험 장치.
  3. 제2항에 있어서,
    상기 시험부의 각각은,
    상기 선택 수단에 의해 발생된 선택 신호에 응답하여 스스로 인에이블하는 수단;
    상기 커맨드 수단에 의해 발생된 명령을 인식하는 인식 수단; 및
    상기 커맨드에 기초하여 대응하는 피시험 장치에 시험을 행하는 시험 수단을 포함하는 시험 장치.
  4. 제3항에 있어서,
    상기 시험부 각각은,
    상기 시험 수단에서 얻어진 시험 결과를 저장하는 제1저장 수단;
    상기 제어부로부터 로딩된 시험 프로그램을 저장하는 제2저장 수단; 및
    상기 제어부로부터의 지시에 기초하여, 상기 인식 수단, 상기 제1저장 수단 및 상기 제2저장 수단 중 하나를 인에이블하는 수단을 더 포함하는 시험 장치.
  5. 복수의 피시험 장치를 시험하는 시험 방법으로서,
    상기 피시험 장치에 대한 시험 요구를 전송하고 상기 피시험 장치의 시험 결과를 수신하는 제어 장치를 제공하는 단계;
    상기 피시험 장치의 각각에 대한 시험을 행하기 위해, 상기 복수의 피시험 장치 각각에 대해 하나의 시험부를 제공하는 단계;
    복수의 시험부를 관리하는 제어부를 제공하는 단계; 및
    상기 제어부에 의해 관리되는 복수의 시험부를 병렬로 동작시켜, 상기 각각의 피시험 장치에 대한 독립적인 시험을 동시에 행하는 단계를 포함하는 시험 방법.
  6. 제5항에 있어서,
    복수의 제어부가 제공되고, 상기 복수의 제어부는 상기 시험부를 관리하기 위해 병렬로 동작되는 시험 방법.
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