KR100614350B1 - 안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및안테나 스위치 모듈의 제조방법 - Google Patents

안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및안테나 스위치 모듈의 제조방법 Download PDF

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Abstract

본 발명은 고압 밀착 및 분로회로 FET와 FET 스위치 회로의 접지간의 저임피던스에 기인한 고주파 특성에서의 향상을 실현하기 위한 것이다. 본 발명의 안테나 스위치 모듈은 안테나와 전송부 및/또는 수신부 사이의 신호의 전송 및 수신간의 전환을 행하며 분로회로를 갖는 스위치 회로를 구비하며, 스위치 회로의 분로회로의 커패시터는 유전체 적층체에 제공되며, 스위치 회로의 나머지 소자는 유전체 적층체상에 실장된 반도체칩에 제공된다.
안테나 스위치 모듈, 스위치 회로, 일체형 통신 모듈, 통신기기, 안테나 스위치 모듈의 제조방법

Description

안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및 안테나 스위치 모듈의 제조방법{ANTENNA SWITCH MODULE, ALL-IN-ONE COMMUNICATION MODULE, COMMUNICATION APPARATUS AND METHOD FOR MANUFACTURING ANTENNA SWITCH MODULE}
도 1은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 사시도.
도 2는 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 블록도.
도 3은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 분해 사시도.
도 4는 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 유전체층 L1 및 L2를 나타내는 도면.
도 5는 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 유전체층 L2 및 L3를 나타내는 도면.
도 6은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 유전체층 L4 및 L5를 나타내는 도면.
도 7은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 기본인 SPST 스위치의 등가회로도.
도 8은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈의 등가회로도.
도 9는 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 사시도.
도 10은 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 상면 사시도.
도 11은 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 유전체층 L101 및 L103을 나타내는 도면.
도 12는 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 기본인 SPST 스위치의 등가회로도.
도 13은 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 등가회로도.
도 14는 본 발명의 제 2 실시예에 따른 안테나 스위치 모듈의 다른 구성예를 나타내는 사시도.
도 15는 단일대역 휴대전화의 RF 블록도.
도 16은 본 발명의 실시예에 따른 Tx 모듈을 포함하는 단일대역 휴대전화의 RF 블록도.
도 17은 본 발명의 실시예에 따른 Tx 모듈의 사시도.
도 18은 본 발명의 실시예에 따른 프론트엔드 모듈을 포함하는 단일대역 휴대전화의 RF 블록도.
도 19는 종래기술에서의 안테나 스위치 모듈의 사시도.
<도면의 주요부분에 대한 부호의 설명>
10, 22 : 스위치 회로
13, 23 : 안테나
15, 16, 24a∼24d, 25a∼25d : FET
17, 18, 19, 47, 48, 49 : DC 컷 커패시터
20, 21 : 수신부
24, 25 : FET 그룹
30, 40, 50 : 안테나 스위치 모듈
31, 45, 51 : 유전체 적층체
32, 33, 46, 52, 53 : 반도체칩
34, 44 : 수지
35 : 전극패턴
36, V1, V2 : 비아홀 전극패턴
37 : 고주파 필터
Dp1 : 다이본딩용 랜드 전극패턴
Cp1∼Cp6, Cp11∼Cp16 : 커패시터 전극패턴
Gp1, Gp2, Gp5 : 접지된 전극패턴
G11, G12, G21, G22 : 게이트 단자
L1∼L5, L101∼L103 : 유전체층
Lp1∼Lp17, LP20 : 스트립라인 전극패턴
P1∼P3, P11∼P13 : 고주파신호 입출력단자
Sp1∼Sp7, Sp10 : 스페이서 패턴
T1, TG, TS, TR : 하면 접지 전극패턴
본 발명은 안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및 안테나 스위치 모듈의 제조방법에 관한 것이다. 예들 들어, 본 발명은 고주파, 고전력 신호용의 안테나 스위치 모듈에 관한 것이다.
최근, 휴대전화 등의 이동통신의 이용자가 확대되고 이러한 이동통신의 시스템이 글로벌화됨으로써, 복수의 방식을 이용할 수 있는 다중대역을 지원하는 휴대전화에 대한 요구가 있다. 예를 들어, 유럽에서 주로 사용되고 있는 ESGM(Enhanced-Global System for Mobile Communication) 방식, 휴대전화의 사용자가 확대됨에 따라 그 이용이 증가하고 있는 DCS(Digital Cellular System) 방식, 및 미국에서 주로 사용되고 있는 PCS(Personal Communication Services) 방식의 주파수대역이 상이한 3가지 종류의 통신방식을 이용하기 위한 3중대역의 휴대전화에 대한 요구가 있다. 또한 차세대 고속통신을 실현하기 위한 UMTS(Universal Mobile Telecommunication System)를 추가하여 4중대역의 휴대전화에 대한 요구가 있다.
따라서, 다중대역화에 대한 경향을 용이하게 지원할 수 있는 GaAs 전계효과 트랜지스터(이하, FET라고 함) 등으로 구성된 FET 스위치를 이용하는 안테나 스위치에 대한 개발이 진행되고 있다.
도 19에 도시되어 있는 바와 같이, 종래기술에 의한 안테나 스위치(40)는 유전체 적층체(45)의 표면에 실장된 반도체칩(46)을 가지며, 이 반도체칩(46)은 유전체 적층체(45)상에 형성된 다이본딩용의 랜드 전극패턴상에 실장되어 있다(예컨대, 일본특허공개번호 제2001-285112호의 3쪽 내지 4쪽, 도 1 및 도 4 참조). 상기 문헌의 내용은 그 전체를 인용하여 본 명세서에 포함되는 것으로 한다. 도 19의 유 전체 적층체(45)의 상부에 일점쇄선으로 표시된 부분은 수지 밀봉되는 부분이며, 도 19는 이 수지(44)의 부분을 통해서 본 도면이다. 또한 반도체칩(46)은 하나의 반도체칩으로 구성된다. 그러나 반도체칩은 스위치부와 로직부에 해당하는 둘 이상의 개별 반도체칩으로 구성될 수도 있다.
도 7은 안테나 스위치 회로의 가장 기본적인 구성이 되는 SPST(Single-Pole Single-Throw)의 FET 스위치의 등가회로도이다. 도 7에서 길고 짧은 선이 교대로 형성된 범위로 표시된 FET 스위치(10)에 있어서, 분로회로(shunt circuit)인 FET(16)는 커패시터(17)를 통해 접지에 접속되어 있다. 종래기술에 따른 FET 스위치(10)는 커패시터(17)로서 반도체칩에 형성된 MIM(Metal-Insulator-Metal) 커패시터를 사용했다.
커패시터(17)는 다음과 같은 이유에 의해 MIM 커패시터를 이용함으로써 반도체칩에 형성된다. 분로회로의 FET와 안테나 스위치 회로의 접지간의 임피던스가 높아지면, 분로회로의 FET의 접지전위는 동작시에 높아지고, 그 고주파 특성은 열화하게 된다. 따라서, 도 7에 도시된 바와 같이, 임피던스가 더 높아지는 것을 방지하기 위하여 FET와 접지간의 배선 Ls에 기인한 임피던스에 기여하는 기생 인덕턴스를 감소시키도록, FET(16)와 커패시터(17)간의 배선 Ls1가 가능한 작게 된다. 커패시터(17)를 유전체 적층체(45)의 상면에 실장하는 경우, 유전체 적층체(45)상에 경로설정된 배선은 매우 길게 되어 길이 L1을 짧게할 수 없게 된다. 따라서, 배선 Ls1을 가장 짧게하기 위하여 FET가 형성된 반도체칩에 커패시터(17)가 형성되고 이에 따라 배선 L이 가장 짧게된다.
상기 언급한 종래기술에 따른 안테나 스위치는 분로회로의 FET를 접지에 접속하기 위한 커패시터로서 반도체칩에 형성된 MIM 커패시터를 이용한다. MIM 커패시터는 SiO2 또는 SiN 등의 0.2 내지 0.3㎛의 두께를 가진 절연체를 Au 등의 도전성 물질로 삽입한 평행판형 커패시터인 것이 일반적이다. 그러므로 300V 정도의 정전기 서지(electrostatic surge)가 외부로부터 유입된다면, 분로회로의 FET에 접속된 커패시터가 파괴되어 더 이상 스위치로서의 기능을 할 수 없게 된다는 문제가 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 정전기 서지 등의 고전압 신호가 유입되는 경우에도 커패시커가 파괴되지 않으며 고주파 특성이 열화되지 않는 안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및 안테나 스위치 모듈의 제조방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여, 본원 발명은, 안테나와 전송부 및 수신부, 또는 안테나와 전송부, 또는 안테나와 수신부 중 어느 하나의 신호의 송수신을 절환(switching)하며, 분로회로(shunt circuit)를 갖는 스위치 회로를 구비하는 안테나 스위치 모듈로서, 상기 스위치 회로의 분로회로의 커패시터는 유전체 적층체에 설치되며, 상기 스위치 회로의 나머지 소자는 상기 유전체 적층체 상에 실장된 반도체칩에 설치되어 있고, 상기 유전체 적층체는, 접지와 접속된 제 1 전극패턴이 형성된 제 1 유전체 시트와, 상기 제 1 전극패턴에 대향하여 배치된 제 2 전극패턴이 형성된 제 2 유전체 시트를 포함하는 복수의 유전체 시트를 가지며, 상기 커패시터는 상기 제 1 전극패턴과 상기 제 2 전극패턴 사이에 형성된 안테나 스위치 모듈이다.
바람직하게는, 상기 반도체칩이 상기 유전체 적층체의 상면에 면실장된 안테나 스위치 모듈이다.
바람직하게는, 상기 반도체칩과 상기 유전체 적층체간의 전기적 접속은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 반도체칩의 표면에 만들어지는 안테나 스위치 모듈이다.
바람직하게는, 상기 반도체칩은 와이어 본딩에 의해 실장되는 본원의 안테나 스위치 모듈이다.
삭제
바람직하게는, 상기 제 1 전극패턴은 상기 유전체 적층체에서 상기 제 2 전극패턴보다 상기 반도체칩에 더 가깝게 제공되는 안테나 스위치 모듈이다.
바람직하게는, 상기 제 2 전극패턴은 상기 유전체 적층체에서 상기 제 1 전극패턴보다 상기 반도체칩에 더 가깝게 제공되는 안테나 스위치 모듈이다.
바람직하게는, 상기 제 1 유전체 시트는 최상층을 제외하고 상기 유전체 적층체상에 배치되고, 상기 제 1 전극패턴은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 반도체칩의 적어도 전체 윤곽을 포함하기 위한 형태를 갖는 안테나 스위치 모듈이다.
바람직하게는, 상기 유전체 적층체상에서, 상면으로부터 투영적으로 봤을 때 상기 제 1 전극패턴을 중첩하는 상기 제 1 유전체 시트상에 배치된 제 3 유전체 시트상에 형성된 제 3 전극패턴이 접지 전위를 쇼트시키지 않도록 상기 제 1 전극패턴상에 형성된 개구를 통해 상기 제 1 유전체 시트의 아래에 배치된 제 4 유전체 시트상에 형성된 제 4 전극패턴에 접속되는 안테나 스위치 모듈이다.
바람직하게는, 상기 제 3 전극패턴은 상기 반도체칩의 임의의 단자에 접속되고, 상기 제 4 전극패턴은 상기 제 2 전극패턴과 동일한 안테나 스위치 모듈이다.
바람직하게는, 상기 스위치 회로는 한쌍의 또는 복수쌍의 제 1 전계효과 트랜지스터 및 제 2 전계효과 트랜지스터를 가지며, 상기 쌍의 각각은 상기 제 2 전계효과 트랜지스터의 소스 단자에 접속된 상기 제 1 전계효과 트랜지스터의 드레인 단자와 상기 커패시터를 통해 접지 전위에 접속된 상기 제 2 전계효과 트랜지스터의 드레인 단자를 갖는 안테나 스위치 모듈이다.
바람직하게는, 상기 스위치 회로는 한쌍의 또는 복수쌍의 제 1 전계효과 트랜지스터 및 제 2 전계효과 트랜지스터를 가지며, 상기 쌍의 각각은 상기 제 2 전계효과 트랜지스터의 드레인 단자에 접속된 상기 제 1 전계효과 트랜지스터의 소스 단자와 상기 커패시터를 통해 접지에 접속된 상기 제 2 전계효과 트랜지스터의 소스 단자를 갖는 안테나 스위치 모듈이다.
바람직하게는, 상기 유전체 적층체를 형성하는 상기 복수의 유전체 시트중 소정의 유전체 시트의 전극패턴의 조합은 하나의 고주파 필터 또는 복수의 고주파 필터를 형성하는 안테나 스위치 모듈이다.
바람직하게는, 상기 제 1 전극패턴은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 고주파 필터를 형성하는 상기 소정의 유전체 시트의 모든 전극패턴을 포함하기 위한 형태를 갖는 안테나 스위치 모듈이다.
본원 발명은, 청구항 1에 기재된 안테나 스위치 모듈과, 상기 유전체 적층체에 제공된 상기 전송부의 저역통과 필터와, 상기 유전체 적층체상에 제공된 상기 저역통과 필터에 전송신호를 공급하기 위한 파워 증폭기를 구비하는 일체형 통신 모듈이다.
바람직하게는, 상기 유전체 적층체에 제공된 상기 수신부의 대역통과 필터와, 상기 유전체 적층체상에 제공된 전송측상의 상기 파워 증폭기에 전송신호를 공급하기 위한 전압 제어 발진기를 구비하는 일체형 통신 모듈이다.
본원 발명은, 청구항 1에 기재된 안테나 스위치 모듈과, 상기 안테나 스위치 모듈에 접속된 안테나와, 상기 안테나 스위치 모듈에 전송신호를 공급하기 위한 전송부와, 수신부를 구비하는 통신기기이다.
본원은, 청구항 15 및 16 중 어느 한 항에 기재된 일체형 통신 모듈과, 상기 저역통과 필터 및 상기 대역통과 필터 중 적어도 어느 하나에 접속된 안테나를 구비하는 통신기기이다.
본원 발명은, 안테나와 전송부 또는 수신부 사이의 신호의 전송 및 수신간의 전환을 행하며 분로회로를 갖는 스위치 회로를 구비하는 안테나 스위치 모듈을 제조하는 방법으로서, 상기 스위치 회로의 분로회로의 커패시터를 유전체 적층체상에 배치하는 단계와, 상기 스위치 회로의 나머지 소자를 상기 유전체 적층체상에 실장된 반도체칩상에 배치하는 단계를 포함하는 안테나 스위치 모듈의 제조방법이다.
바람직하게는, 상기 반도체칩은 상기 유전체 적층체의 상면에 면실장되는 안테나 스위치 모듈의 제조방법이다.
바람직하게는, 상기 유전체 적층체는 접지 전위에 접속된 제 1 전극패턴이 형성되는 제 1 유전체 시트와 상기 제 1 전극패턴과 대향하여 배치되는 제 2 전극패턴이 형성되는 제 2 유전체 시트를 포함하는 복수의 유전체 시트를 적층함으로써 제조되며, 상기 커패시터는 상기 제 1 전극패턴과 상기 제 2 전극패턴의 사이에 형성되는 안테나 스위치 모듈의 제조방법이다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 안테나 스위치 모듈(30)의 사시도이다. 제 1 실시예에 따른 안테나 스위치 모듈(30)은 복수의 유전체층을 적층하고 일체로 소성함으로써 얻어진 유전체 적층체(31)와 이 유전체 적층체(31)의 상면에 실장된 스위치 반도체칩(32) 및 로직 반도체칩(33)으로 구성된다. 전극패턴은 유전체 적층체(31)의 상면, 하면 및 내부에 각각 형성된다. 도 1에서 유전체 적층체(31)의 상부의 일점쇄선으로 표시된 부분은 수지로 밀봉되는 부분이며, 도 1은 이 수지(34)의 부분을 통해 본 도면이다.
도 2는 제 1 실시예에 따른 안테나 스위치 모듈(30)의 SP6T(Single-Pole 6-Throw) 안테나 스위치의 블록도이다. 도 2의 SP6T 안테나 스위치는 2종류의 송신신호와 4종류의 수신신호로부터 안테나(11)까지의 경로를 스위칭하는 기능을 갖는다. 6개의 스위치 조건이 Vc1, Vc2 및 Vc3 전압의 조합에 의해 스위치된다. 예를 들어, SP6T 안테나 스위치는 GSM(Global System for Mobile Communication) 850 및 GSM 900 대역에서의 송신신호, GSM 850 대역에서의 수신신호, GSM 900 대역에서의 수신신호, DCS(Digital Cellular System) 대역 및 PCS(Personal Communication Services) 대역에서의 송신신호, DCS 대역에서의 수신신호, 및 PCS 대역에서의 수신신호의 6개의 경로를 스위치할 수 있다. 도 1에서, 안테나 스위치 모듈(30)은 스위치 반도체칩(32), 로직 반도체칩(33), 스위치 반도체칩(32)을 접지에 접속시키는 커패시터를 갖는 유전체 적층체(31), 및 수지 밀봉을 위한 수지(34)로 구성된다.
이하에서는, 유전체 적층체(31)를 제조하는 방법의 일예를 설명한다. 여기에서, 유전체 적층체는 Al-Mg-Si-Gd-O계의 유전물질을 이용함으로써 제조될 것이다. 먼저, 세라믹분말에 유기 바인더와 유기 용매를 혼합하여 얻어진 슬러리를 몰딩하여 만들어진 그린시트상에 기계적인 천공이나 레이저 가공을 이용하여 복수의 비아홀을 형성한다. 다음으로, 주 성분이 Ag(또는 Au나 Cu 등의 저저항성 도전물질)인 도전성 페이스트를 그린시트상에 형성된 배선 패턴과의 층간접속을 위한 비아홀에 충전한다. 그리고, 배선패턴은 스트립라인 전극패턴과 커패시터 전극패턴을 형성하기 위하여 스크린 인쇄 방법에 의해 그린시트상에 형성된다.
다음으로, 일체화된 유전체 적층체를 얻기 위하여, 상술한 바에 의해 얻어진 복수의 그린시트가 정확하게 배치되고 순서대로 적층되며, 미리 정해진 조건하에서 가온 및 가압된다. 유전체 적층체를 건조시키고, 산화 분위기의 소성노에서 400 내지 500℃로 소성하여 그린시트의 유기 바인더를 연소시킨다. 다음으로, 도전성물질의 주 성분으로서 Au나 Ag의 분말을 이용하는 경우에서는 일반적인 공기중에서, 또는 Cu의 분말을 이용하는 경우에는 비활성 기체나 환원성 대기중에서, 대략 850 내지 950℃의 온도범위에서 유전체 적층체를 소성시킴으로써 최종적인 유전체 적층체(31)가 얻어진다.
다음으로, 유전체층에 형성된 전극패턴에 대하여 설명한다.
도 3은 제 1 실시예에 따른 안테나 스위치 모듈의 구체적인 구성을 나타내는 분해 사시도이다. 유전체 적층체(31)는 본 발명의 복수의 유전체 시트의 예인 유전체층 L1 내지 L5의 5개의 유전체층으로 형성된다. 도 3에서, 유전체층 L1 내지 L4는 상면으로부터 본 도면이고, 상면과 하면의 도면은 유전체층 L5에 대하여 도시되어 있다. 도 3에 유전체층 L5의 하면의 도면에서의 전극패턴은 상면을 통하여 본 위치를 나타낸다.
도 4는 유전체 전극층(31)을 형성하는 상위 전극층으로서의 유전체층 L1과 위로부터 두번째의 전극층으로서의 유전체층 L2를 나타내는 분해 사시도이다.
도 4에서, 유전체층 L1의 상면에는, 스위치 반도체칩(32)과 로직 반도체칩(33)을 실장하기 위한 다이본딩 Dp1용 랜드 전극패턴과, 와이어본딩용 랜드 전극패턴 및 비아 랜드 전극패턴을 구성하는 스트립라인 전극패턴 Lp1이 형성된다. 다이본딩용 랜드 전극패턴과 스트립라인 전극패턴 Lp1 내지 Lp17은 이하 설명하는 도전성 페이스트를 인쇄 및 패터닝함으로써 형성된다.
스트립라인 전극 패턴 Lp1 내지 Lp17과 다이본딩용 랜드 전극패턴에는 비아홀 전극이 각각 천공되어 있다. 유전체층 L2의 상면에는, 접지 전극패턴 Gp1이 인쇄에 의해 형성되어 있고, 이 접지 전극패턴 Gp1은 유전체층 L1의 상면상에 형성된 다이본딩 Dp1용 랜드 전극패턴보다 큰 면적을 갖는다. 접지된 전극패턴 Gp1에는, 접지된 전극패턴 Gp1을 쇼트시키지 않는 비아홀 전극을 천공하기 위한 스페이서 패턴 Sp1 내지 Sp7이 그 전극면에 형성된다. 유전체층 L1의 다이본딩 Dp1용 랜드 전극패턴은 복수의 비아홀 전극을 통해 유전체층 L2의 접지된 전극패턴 Gp1에 접속된다.
도 5는 유전체 적층체(31)를 형성하는, 위로부터 두번째의 전극층으로서 유전체층 L2와 위로부터 세번째의 전극층으로서 유전체층 L3을 나타내는 분해 사시도이다.
도 5에서, 유전체층 L3의 상면에는, 커패시터 전극 패턴 Cp1 내지 Cp6과, 유전체층 L1의 상면에 형성된 스트립라인 전극패턴이 인쇄에 의해 형성되는 후술하는 하면 전극패턴 T1에 접속시키기 위하여 필요한 배선 전극패턴 Wp1 내지 Wp3가 형성 된다. 커패시터 전극패턴 Cp1 내지 Cp6은 비아홀 전극에 의해 유전체층 L1의 상면에 형성된 스트립라인 전극패턴 Lp1, Lp3, Lp10, Lp12, Lp14 및 Lp16에 접속된다.
예컨대, 스트립라인 전극패턴 Lp12와 커패시터 전극패턴 Cp4간의 접속에 관하여 도 4 및 도 5를 이용하여 설명한다. 스트립라인 전극패턴 Lp12는 125㎛의 반경을 가진 비아 랜드 전극패턴 V11을 포함하며, 커패시터 전극패턴 Cp4는 125㎛의 반경을 가진 비아 랜드 전극패턴 V12를 포함한다. 접지된 전극패턴 Gp1상에 형성된 스페이서 패턴 Sp1은 150㎛의 반경으로 천공된 비아홀 전극패턴 V1을 갖는다. 비아 랜드 전극패턴 V11은 비아홀 전극패턴 V1을 통하여 비아 랜드 전극패턴 V12에 접속됨으로써, 스트립라인 전극패턴 Lp12가 커패시터 전극패턴 Cp4에 접속된다.
스페이서 패턴 Sp1은 비아 랜드 전극패턴을 중심으로하는 300㎛ 반경을 가진 일련의 원형의 스페이서 패턴을 구비한다. 커패시터 전극패턴 Cp4는 스페이서 패턴 Sp1을 투영적으로 중첩하는 영역을 제외하고 접지된 전극패턴 Gp1과 대향하여 배치된다. 따라서, 커패시터 C4는 커패시터 전극패턴 Cp4와 접지된 전극패턴 Gp1에 의해 형성된다. 마찬가지로, 커패시터 C1 내지 C6은 커패시터 전극패턴 Cp1 내지 Cp6과 이에 대향하는 접지된 전극패턴 Gp1에 의해 각각 형성된다.
여기에서, 유전체층 L2는 본 발명의 제 1 유전체 시트의 일예이며, 유전체층 L2상에 형성된 접지된 전극패턴 Gp1은 본 발명의 제 1 전극패턴의 일예이다. 유전체층 L3은 본 발명의 제 2 유전체 시트의 일예이며, 유전체층 L3상에 형성된 커패시터 전극패턴 Cp1 내지 Cp6은 본 발명의 제 2 전극패턴의 일예이다. 커패시터 C1 내지 C6은 본 발명의 유전체 적층체에 제공된 분로회로의 커패시터의 일예이다. 스페이서 패턴 Sp1 내지 Sp7은 본 발명의 제 1 전극패턴상에 형성된 개구의 일예이다.
도 6은 유전체 적층체(31)를 형성하는 최하위 전극층으로서의 유전체층 L5와 위에서 네번째 전극층으로서의 유전체층 L4를 나타내는 분해 사시도이다. 유전체층 L5는 그 양면상에 전극패턴이 있는 전극층이며, 상면과 하면의 도면은 유전체층 L5에 대하여 도시되어 있다. 도 6에서 유전체층 L5의 하면의 도면에서의 전극패턴은 상면으로부터 보았을 때의 위치를 나타낸다.
도 6에서, 접지된 전극패턴 Gp2는 유전체층 L5의 상면에 형성되며, 유전체 적층체(31)를 메인 기판상에 면실장하기 위한 복수의 하면 전극패턴으로 구성되는 T1이 유전체층 L5의 하면에 인쇄에 의해 형성된다. 하면 전극패턴 T1은 복수의 하면 접지 전극패턴 TG, RF신호 하면 전극패턴 TR, 및 제어신호 하면 전극패턴 TS로 구성된다.
유전체층 L4의 상면에는, 유전체층 L1의 상면에 형성된 전극패턴을 인쇄에 의해 형성한 하면 전극패턴 T1에 접속시키는데 필요한 배선 전극패턴이 있다. 접지된 전극패턴 Gp2에는 비아홀 전극이 천공되어 있으며, 비아홀 전극은 하면 접지 전극패턴 TG에 각각 접속되어 있다. 접지된 전극패턴 Gp2는 복수의 비아홀 전극을 통해 유전체층 L2의 상면에 형성된 접지된 전극패턴 Gp1에 접속되어 있다.
RF신호 하면 전극패턴 TR은 비아홀 전극과 유전체 적층체(31)를 구성하는 유전체층에 형성된 배선 전극패턴을 통해 유전체층 L1의 상면에 형성된 스트립라인 전극패턴 Lp2, Lp4, Lp9, Lp11, Lp13, Lp15 및 Lp17에 각각 접속되어 있다. 제어 신호 하면 전극패턴 TS는 유전체 적층체(31)를 구성하는 유전체층에 형성된 배선 전극패턴과 비아홀 전극을 통해 유전체층 L1의 상면에 형성된 스트립라인 전극패턴 Lp5 내지 Lp8에 각각 접속되어 있다.
도 7에서 일점쇄선으로 둘러싸인 부분의 회로는 제 1 실시예의 안테나 스위치 모듈(30)을 구성하는 가장 기본적인 스위치 회로인 SPST(Single-Pole Single-Throw) 스위치(10)의 등가회로이다. 이 기본적인 안테나 스위치 회로의 구성 및 동작은 휴대전화 등의 전자기기가 안테나로부터 신호를 수신하는 경우의 예를 들어, 도 7을 참조하여 설명한다.
SPST 스위치 회로는 SPST 스위치(10)와, 이 SPST 스위치(10)의 외부에 접속되어 있는 제 2 DC 컷 커패시터(DC cut capacitor) 및 제 3 DC 컷 커패시터로 구성된다. SPST 스위치(10)의 제 1 고주파신호 입출력단자 P1은 제 2 DC 컷 커패시터(18)를 통해 안테나(13)에 접속되며, 제 2 고주파신호 입출력단자 P2는 제 3 DC 컷 커패시터(19)를 통해 수신부(20)에 접속되고, 제 3 고주파신호 입출력단자 P3은 접지에 접속되어 있다.
SPST 스위치(10)에서, 제 1 고주파신호 입출력단자 P1은 제 1 FET(15)의 드레인단자에 접속되고, 제 1 FET(15)의 소스단자는 제 2 고주파신호 입출력단자 P2에 접속된다. 제 1 FET(15)의 소스단자는 제 2 FET(16)의 드레인단자에 접속되고, 제 2 FET(16)의 소스단자는 제 1 DC 컷 커패시터(17)를 통해 제 3 고주파신호 입출력단자 P3에 접속된다. 여기에서, 제 2 FET(16)와 제 1 DC 컷 커패시터(17), 제 2 고주파신호 입출력단자 P2, 제 3 고주파신호 입출력단자 P3, 및 이들에 접속된 게 이트단자 G12은 SPST 스위치(10)의 분로회로(shunt circuit)를 형성한다.
이상과 같이 구성된 SPST 스위치(10)의 동작을 이하에 설명한다.
접지에 대한 바이어스 전압 +VG[V], 0V가 제 1 FET(15)의 게이트단자 G11과 제 2 FET(16)의 게이트단자 G12에 각각 인가된다. 이 경우, 제 1 FET(15)의 소스단자에서의 접지에 대한 전위(이하, VS1 이라 함)와, 제 2 FET(16)의 드레인단자에서의 접지에 대한 전위(이하, VD2 라 함)는 동일하기 때문에, 이들 단자간의 전위관계는 수학식 1과 같이 된다. 여기에서, VG1 및 VG2 는 제 1 FET(15) 및 제 2 FET(16)의 게이트단자에서의 접지에 대한 전위이다.
+VG = VG1 > VS1 = VD2 > V G2 = 0 [V]
이와 같은 바이어스 조건에서 제 1 FET(15)를 보면, 게이트단자와 소스단자의 사이는 순방향 바이어스이다. 제 2 FET(16)를 보면, 드레인단자와 게이트단자의 사이는 역방향 바이어스이다. 제 3 DC 컷 커패시터(19)가 제 2 고주파신호 입출력단자 P2에 접속되어 있기 때문에, 이들의 순방향 전류와 역방향 전류는 동일하며, 제 1 FET(15)의 게이트단자와 소스단자간의 전위차 VG1 - VS1 와, 제 2 FET(16)의 드레인단자와 게이트단자간의 전위차 VD2 - VG2 의 상호관계에 대해서는 수학식 2와 같다.
VG1 - VS1 ≪ VD2 - VG2
제 2 FET(16)의 드레인단자와 게이트단자의 사이는 역방향 바이어스이기 때문에, 흐르는 전류는 매우 작다. 따라서, 제 1 FET(15)의 소스단자의 전위 VS1 과 제 2 FET(16)의 드레인단자의 전위 VD2 는 수학식 3과 같으며, 결국 수학식 4의 관계가 된다.
VS1 = VD2
VD2 ≒ VG
그 결과, 제 1 FET(15)는 온상태이며, 제 2 FET(16)는 오프상태로 되기 때문에, 안테나(13)로부터 입력된 신호는 수신부(20)로 출력된다.
이와 마찬가지로, 바이어스 전압 0V, +VG[V]가 제 1 FET(15)의 게이트단자 G11과 제 2 FET(16)의 게이트단자 G12에 각각 인가되는 경우, 제 1 FET(15)는 오프상태로 되고, 제 2 FET(16)는 온상태로 된다. 따라서, 안테나(13)로부터 입력된 신호는 제 1 FET(15)에서 대부분 감쇄되고, 극히 적은 신호만이 제 2 FET(16)를 통해 접지로 흐르기 때문에, 안테나(13)로부터 수신부(20)로 흐르는 신호는 없다.
따라서, 상기 언급한 바와 같이, SPST 스위치(10)를 안테나 스위치로서 기능하도록 하기 위하여, 제 1 FET(15)의 게이트단자 G11의 전위 VG1 과 제 2 FET(16)의 게이트단자 G12의 전위 VG2 를 제어하는 것이 가능하다.
정전기 서지 등의 고전압 신호가 안테나(13) 등을 통하여 외부로부터 유입되는 경우, SPST 스위치(10)의 제 1 DC 컷 커패시터(17)는 SPST 스위치(10)를 보호하기 위하여 서지흡수용 커패시터(surge-absorbing capacitor)의 기능을 한다.
이러한 안테나 스위치 회로의 구성과 동작을, 전자기기가 안테나로부터 신호를 수신하는 경우의 예를 들어 설명하였다. 그러나, 안테나 스위치 회로의 구성과 동작은 신호를 안테나로부터 전송하기 위한 전자기기에 대한 것과 동일하다. 신호를 안테나로부터 전송하는 경우, 제 2 고주파신호 입출력단자 P2가 도 7의 제 3 DC 컷 커패시터(19)를 통해 수신부(20)를 대신하여 전송부에 접속된다. 또 전송부 및 수신부의 양자로부터 입력 및 출력을 수신하기 위한 이중 구성도 가능하다.
제 1 실시예에 따른 안테나 스위치 모듈(30)은 도 8의 일점쇄선으로 둘러싸인 부분이며, 6개의 SPST 스위치(10)가 평행이면서 제 1 고주파신호 입출력단자 P1이 공통인 회로 구성이다. 각각의 SPST 스위치(10)의 도 7에서의 분로회로를 구성하는 DC 컷 커패시터는 유전체 적층체(310)에 형성된다.
DC 컷 커패시터(17)이외의 제 1 FET(15) 및 제 2 FET(16) 등의 회로부분인 각 SPST 스위치(10)의 나머지 모든 소자들은 스위치 반도체칩(32)과 로직 반도체칩(33)에 제공된다. 제 2 고주파신호 입출력단자 P2가 제 3 DC 컷 커패시터(19)를 경유한 이후의 단자 P4는 각각 다른 수신부 또는 전송부에 접속된다.
각각의 경로에 대하여, 안테나(13)에 접속되는 수신부 또는 전송부에 대한 경로를 스위치하고, 제 1 실시예에 따른 안테나 스위치 모듈(30)이 SP6T 안테나 스위치 모듈로서 기능하도록 하기 위하여, SPST 스위치(10)의 제 1 FET(15)의 게이트단자 G11과 제 2 FET(16)의 게이트단자 G12에 인가되는 바이어스 전위를 제어하는 것이 가능하다.
유전체 적층체(31)의 내부에 형성된 커패시터 C1 내지 C6은 제 1 실시예에 따른 안테나 스위치 모듈(30)의 분로회로를 구성하는 제 1 DC 컷 커패시터(17)로서의 기능을 한다.
유전체 적층체(31)의 내부에 형성된 커패시터 C1 내지 C6의 유전체막 두께는 12.5㎛ 정도이고, 이 두께는 종래의 GaAs 물질을 이용함으로써 제조된 반도체칩의 내부에 형성된 커패시터의 막두께 0.3㎛ 정도보다 두껍다. 따라서, 종래의 안테나 스위치 모듈과 비교하여, 정전기 서지 내압이 2배 내지 3배 향상한다고 하는 경험적 결과가 있다. 이 경우, 제 1 실시예에 따른 안테나 스위치 모듈(30)에서의 정전기 서지 내압은 커패시터의 내압(耐壓) 대신에 FET의 내압에 의해 결정된다.
본 실시예에 의하면, SPST 스위치의 FET는 비아홀 전극을 이용하고 유전체 적층체의 두께 방향을 이용함으로써 커패시터에 전기적으로 접속된다. 이러한 구성을 가짐으로써, 도 7에 도시된 배선 Ls1은 종래의 MIM 커패시터를 이용하는 것에 비하여 약간 더 길게 된다. 그러나, 스트립라인 전극패턴 Lp1 내지 Lp17의 배선은 종래에서와 같이 유전체 적층체의 상면상에 경로를 설정하는 경우보다 충분히 더 짧게 될 수 있다. 이러한 이유 때문에, 고주파 특성을 충분히 유지하기 위하여 임 피던스의 감소를 구현하고 FET와 접지간의 기생 인덕턴스 성분을 억제하는 것이 가능하다.
제 1 실시예에 따른 안테나 스위치 모듈(30)은 유전체 적층체(31)의 위에서부터 두번째 전극층인 유전체층 L2상에 형성된 면적이 넓은 접지된 전극패턴 Gp1을 갖는다. 그리고 제 1 DC 컷 커패시터(17)는 유전체 적층체(31)의 내부의 면적이 넓은 접지된 전극패턴 GP1을 포함함으로써 형성된다.
또한, 본 실시예의 SPST 스위치 등의 SPnT(n은 임의의 자연수) 스위치는 분로회로를 위해 이용되는 n개의 커패시터를 필요로한다. 그러나, 상기와 같은 구성을 취함으로써, 전극 면적을 작게 하기 위하여, 커패시터를 접지된 전극 패턴 Gp1 내지 Gp2의 2개의 접지 전극으로 삽입시키는 것이 가능하다. 결국, 유전체 적층체(31)에서, 제 1 유전체층 L1은 강도를 유지하기 위하여 다른 층들보다 더 두꺼운 막 두께를 갖도록 설정된다. 따라서, 면적을 작게하기 위하여, 접지 전극, 다이본딩용 랜드 전극패턴 등을 갖는 커패시터를 형성하는 것보다 제 1 유전체층 L1과 제 3 유전체층 L3의 접지전극들 사이에 커패시터 전극을 형성하는 것이 더 유리하다.
또, 다이본딩 전극은 그 주위에 배치된 와이어본딩된 전극을 가져야 하고, 그래서 제 1 유전체층 L1의 접지 전극에 의해 면적이 제한된다.
또, 제 1 유전체층 L1의 접지 전극을 갖는 커패시터를 형성함으로써, 면적이 넓은 다수의 커패시터를 형성하고 필요한 용량을 얻는 것이 더 용이해진다.
또, 접지된 전극패턴 Gp1은 복수의 비아홀 전극을 통해 복수의 하면 접지 전 극패턴 TG에 접속됨으로써, FET 스위치의 제 2 FET(16)과 접지간의 기생 인덕턴스 성분을 억제하는 것이 가능하다. 따라서, 스위치 동작시 FET 스위치의 제 2 FET(16)와 접지간의 임피던스의 감소를 실현하는 것이 가능하고, 제 1 실시예에 따른 안테나 스위치 모듈(30)은 고주파 특성을 향상시킬 수 있다.
유전체층 L1상의 스트립라인 전극패턴은 접지된 전극패턴 Gp1의 내부에 형성된 스페이서 패턴 Sp1 내지 Sp7에 제공된 비아홀 전극을 통해 유전체층 L3상의 커패시터 전극패턴 Cp1 내지 Cp6 등의 전극패턴에 접속된다. 따라서, 임피던스를 감소시키기 위해서 종래에서 접지된 전극패턴의 외부에 제공된 비아홀 전극을 통해 접속하는 경우에 비해 선로길이를 더 짧게하는 것이 가능하다. 결국, 이러한 구성은 스위치 동작시 FET 스위치의 제 2 FET(16)와 접지간의 임피던스를 감소시키는 효과도 가짐으로써, 제 1 실시예에 따른 안테나 스위치 모듈(30)은 고주파 특성을 더 향상시킬 수 있다.
그러므로, 제 1 실시예에 따른 안테나 스위치 모듈의 대해, 정전기 서지 등의 고전압 신호가 유입되는 경우에도 커패시터는 파괴되지 않고, 스위치 동작시 분로회로의 FET의 접지 전위가 상승하는 것을 억제할 수 있다. 따라서, 고주파 특성이 우수한 안테나 스위치 모듈을 제공할 수 있다.
스위치 반도체칩(32)과 로직 반도체칩(33)은 유전체 적층체의 상면에 다이본딩 실장되고, 다이본딩 Dp1용의 랜드 전극패턴보다 더 큰 접지된 전극패턴 Gp1을 갖는다. 그러므로, 스위치 반도체칩(32)과 로직 반도체칩(33)의 접지전위는 안정적으로 된다. 따라서, 안정적인 스위치 동작의 안테나 스위치 모듈을 제공하는 것 이 가능하다.
도 14의 반도체칩(46)의 내부의 제 1 DC 컷 커패시터(17)를 포함하는 종래의 FET 스위치의 경우, 제 1 DC 컷 커패시터(17)로서의 기능을 하기 위한 MIM 커패시터의 크기는 100㎛ 평방 정도이다. 제 1 실시예에 따른 안테나 스위치 모듈(30)을 이용하는 경우, 반도체칩의 크기를 감소시키기 위해서, 종래의 반도체칩의 내부로부터 MIM 커패시터를 제거하는 것이 가능하다. 종래기술에서 MIM 커패시터가 배치된 스위치 반도체칩은 GaAs 등의 고가의 반도체를 이용하고, 그래서 하나의 웨이퍼로부터 생산 가능한 반도체칩의 개수는 칩의 크기를 감소시킴으로써 증가시켜 반도체칩의 비용을 절감할 수 있다.
제 1 실시예에 따르면, Al-Mg-Si-Gd-O계의 유전체 물질은 유전체 적층체의 물질로서 사용된다. 그러나, 더 높은 유전상수를 갖는 다른 유전체 물질을 이용함으로써 동일한 효과를 얻을 수 있다. 이 경우, 안테나 스위치 모듈의 최소형화를 실현하기 위하여 유전체 적층체의 내부에 배치된 커패시터에 의해 점유된 영역을 감소시키는 것이 가능하다.
제 1 실시예에서와는 반대로 제 1 FET(15) 및 제 2 FET(16)의 드레인단자와 소스단자가 접속되는 경우에도 동일한 효과를 얻을 수 있다.
제 1 실시예에 의하면, 유전체 적층체(31)는 유전체층 L1 내지 L5의 5개층으로 형성된다. 그러나, 유전체 적층체를 형성하는 유전체층의 수는 이에 한정되지 않으며, 5개보다 많거나 적은 것도 가능하다.
(제 2 실시예)
제 2 실시예에 따른 안테나 스위치 모듈을 도면을 참조하여 설명한다.
도 9는 제 2 실시예에 따른 안테나 스위치 모듈의 사시도이다. 제 2 실시예에 따른 안테나 스위치 모듈(50)은 제 1 실시예에 따른 안테나 스위치 모듈(30)과 동일하게 생성된다. 유전체 적층체(51)는 제 1 실시예의 유전체 적층체(31)와 마찬가지로 본 발명의 유전체 시트로서의 복수의 유전체층으로 구성된다.
유전체 적층체(51)는 내부 전극패턴(35)에 의해 형성된 고주파 필터(37)와, 이 고주파 필터(37)를 인쇄함으로써 접지된 전극패턴 Gp5 및 커패시터 전극패턴 Cp11 내지 Cp16의 아래에 형성된 비아홀 전극(36)을 갖는다. 여기에서 말하는 고주파 필터(37)는, 예컨대 안테나 스위치와 전송부의 사이에 접속된 저역통과 필터이다. FET 스위치 회로의 분로회로에 접속된 커패시터 C11 내지 C16은 접지된 전극패턴 Gp5와 커패시터 전극패턴 Cp11 내지 Cp16에 의해 구현된다.
FET 스위치 기능을 갖는 로직 반도체칩(53)과 스위치 반도체칩(52)은 유전체 적층체(51)의 상면에 면실장된다. 이 경우, 스위치 반도체칩(52)과 로직 반도체칩(53)은 유전체 적층체(51)의 상면으로부터 투영적으로 보았을 때 각 반도체칩의 표면 안쪽에 범프를 이용하여 플립칩 실장에 의해 유전체 적층체(51)에 전기적으로 접속된다.
도 10은 제 2 실시예에 따른 안테나 스위치 모듈(50)을 구성하는 유전체 적층체(51)의 도 11에 도시된 위에서 세번째 전극층으로서의 유전체층 L103과 위에서 두번째 전극층으로서의 유전체층 L102의 전극패턴으로만 나타낸 상면투시도이다. 도 10의 음영영역은 유전체층 L102에 형성된 전극패턴을 나타내며, 점으로된 영역 은 유전체층 L103에 형성된 전극패턴을 나타낸다. 고주파 필터(37)는 유전체층 L103보다 아래의 유전체층을 조합하여 형성된다. 그리고 고주파 필터(37)를 형성하는 전극패턴이 배치되는 범위는 일점쇄선으로 둘러싸인 고주파 필터 영역(55)으로서 나타내어진다.
유전체층 L102의 접지된 전극패턴 Gp5는 인쇄에 의해 형성된다. 그리고 인덕터 전극, 커패시터 전극 및 스트립라인 전극 등의 전극패턴은 고주파 필터(37)를 구성하는 유전체층 L103보다 아래에 있는 유전체층의 전극패턴을 조합함으로써 형성된다. 접지된 전극패턴 Gp5의 영역은 크기 때문에 고주파 필터를 구성하기 위한 전극패턴이 형성되는 고주파 필터 영역(55)을 덮기에 충분하다.
도 11은 유전체 적층체(51)를 구성하는 복수의 유전체층의 최상위층으로부터 3개의 층인 유전체층 L101 내지 L103을 나타내는 분해사시도이다. 유전체 적층체(51)는 이들 3개의 유전체층과 유전체층 L103보다 아래에 있는 복수의 유전체층에 의해 형성된다.
접지된 전극패턴 Gp5를 쇼트시키지 않는 비아홀 전극을 천공하기 위한 스페이서 패턴은 유전체층 L102에 형성된 접지된 전극패턴 Gp5의 전극면에 형성된다. 유전체층 L101은 스위치 반도체칩(52)과 로직 반도체칩(53)을 실장하기 위한 전극패턴과, 상면에 형성된 비아 랜드 전극을 구성하는 스트립라인 전극패턴을 갖는다.
스트립라인 전극패턴은 유전체 적층체(51)의 하면에 형성된 하면 전극패턴보다 아래에 있는 유전체층 또는 유전체층 L103에 배치된 고주파 필터(37) 등을 형성하기 위한 내부 전극패턴(35) 및 유전체층 L103에 형성된 커패시터 전극패턴 Cp11 내지 Cp16에 접속된다. 유전체층 L102보다 아래의 층들에 형성된 전극패턴에, 유전체층 L101상에 형성된 스트립라인 전극패턴을 접속시키기 위한 비아홀 전극은 유전체층 L102상의 접지된 전극패턴 Gp5의 전극면에 형성된 스페이서 패턴상에서 천공된다.
예컨대, 스트립라인 전극패턴 Lp20과 커패시터 전극패턴 Cp11간의 접속에 대하여 도 11을 이용하여 설명한다. 스트립라인 전극패턴 Lp20은 125㎛의 반경을 갖는 비아 랜드 전극패턴 V21을 포함하고, 커패시터 전극패턴 Cp11은 125㎛의 반경을 갖는 비아 랜드 전극패턴 V22를 포함한다. 그리고 접지된 전극패턴 Gp5상에 형성된 스페이서 패턴 Sp10은 150㎛의 비아 반경을 갖는 비아홀 전극패턴 V2를 갖는다. 비아 랜드 전극패턴 V21은 비아홀 전극패턴 V2를 통해 비아 랜드 전극패턴 V22에 접속됨으로써, 스트립라인 전극패턴 Lp20은 커패시터 전극패턴 Cp11에 접속된다.
스페이서 패턴 Sp10은 비아 랜드 전극패턴을 중심으로 한 300㎛의 반경을 갖는 일련의 원형의 스페이서 패턴의 형태를 갖는다. 커패시터 전극패턴 Cp11은 스페이서 패턴 Sp10과 투영적으로 중복되는 영역을 제외하고 접지된 전극패턴 Gp5와 대향하여 배치된다. 따라서, 커패시터 C11은 커패시터 전극패턴 Cp11과 접지된 전극패턴 Gp5에 의해 형성된다. 마찬가지로, 커패시터 C12 내지 C16은 커패시터 전극패턴 Cp12 내지 Cp16과, 대향하는 접지된 전극패턴 GP5에 의해 각각 형성된다.
도 12에 긴 선과 짧은 선이 교대로 된 부분을 포함하는 부분의 회로는 제 2 실시예의 안테나 스위치 모듈을 구성하는 가장 기본적인 스위치 회로인 SPST 스위치(22)의 등가회로이다. 휴대전화 등의 전자기기용으로 이용되는, 안테나로부터 신호를 수신하기 위한 기본적인 안테나 스위치 회로의 구성에 대하여 도 12를 참조하여 설명한다.
SPST 스위치 회로는 SPST 스위치(22)와, SPST 스위치(22)의 외부에 접속된 제 2 DC 컷 커패시터(48) 및 제 3 DC 컷 커패시터(49)로 구성된다. 그리고, SPST 스위치(22)의 제 1 고주파신호 입출력단자 P11는 제 2 DC 컷 커패시터(48)를 통해 안테나(23)에 접속되고, 제 2 고주파신호 입출력단자 P12는 제 3 DC 컷 커패시터(49)를 통해 수신부에 접속된다. 제 3 고주파신호 입출력단자 P13은 접지에 접속된다. SPST 스위치(22)는 4개의 단이 병렬로 접속된 FET(24a, 24b, 24c, 24d)로 이루어진 제 1 FET 그룹(24)과, 마찬가지로 4개의 단이 병렬로 접속된 FET(25a, 25b, 25c, 25d)로 이루어진 제 2 FET 그룹(25)과, 제 1 DC 컷 커패시터(47)로 구성된다.
제 1 고주파신호 입출력단자 P11은 제 1 FET 그룹(24)의 제 1 단에서의 FET(24a)의 드레인단자에 접속되고, 제 1 FET 그룹의 제 1 단에서의 제 2 FET(24b)의 드레인 단자에 접속된다. 제 1 FET 그룹(24)의 제 2 단에서의 FET(24b)의 소스단자는 제 1 FET 그룹(24)의 제 3 단에서의 FET(24c)의 드레인 단자에 접속되고, 제 1 FET 그룹(24)의 제 3 단에서의 FET(24c)의 소스 단자는 제 1 FET 그룹(24)의 제 4 단에서의 FET(24d)의 드레인 단자에 접속된다. 그리고 제 1 FET 그룹(24)의 제 4 단에서의 FET(24d)의 소스 단자는 제 2 고주파신호 입출력단자 P12에 접속된다. 제 1 FET 그룹(24)의 제 4 단에서의 FET(24d)의 소스 단자는 제 2 FET 그룹(25)의 제 1 단에서의 FET(25a)의 드레인 단자에 접속된다. 제 2 FET 그룹(25)은 제 1 FET 그룹(24)과 마찬가지로 병렬로 접속되고, 제 2 FET 그룹(25)의 제 4 단에서의 FET(25d)의 소스 단자는 제 1 DC 컷 커패시터(47)를 통해 제 3 고주파신호 입출력단자 P13에 접속된다.
이상과 같이 구성된 SPST 스위치(22)의 동작에 대하여 설명한다.
제 1 FET 그룹(24)을 형성하는 FET(24a, 24b, 24c, 24d)의 게이트 단자는 상호 접속되고, 제 2 FET 그룹(25)을 형성하는 FET(25a, 25b, 25c, 25d)의 게이트 단자도 마찬가지로 상호 접속된다. 즉, 제 1 FET 그룹(24)을 형성하는 FET(24a, 24b, 24c, 24d)의 모든 게이트 단자에 동일한 바이어스 전압이 인가되며, 마찬가지로, 제 2 FET 그룹(25)을 형성하는 FET(25a, 25b, 25c, 25d)의 모든 게이트 단자에 동일한 바이어스 전압이 인가된다. 그러므로, 도 7에 도시된 제 1 실시예의 제 1 FET(15)와 제 2 FET(16)를 제 2 실시예의 안테나 스위치 모듈의 제 1 FET 그룹(24) 및 제 2 FET 그룹(25)로 대체한 것으로, 제 2 실시예의 안테나 스위치 모듈의 동작을 고려할 수 있다.
제 1 FET 그룹(24)의 게이트 단자 G21과 제 2 FET 그룹(25)의 게이트 단자 G22에 바이어스 전압 +VG[V] 및 0V를 각각 인가하는 경우, 제 1 FET 그룹(24)은 온상태로 되고, 제 2 FET 그룹은 오프상태로 된다. 그러므로, 안테나(23)로부터 입력된 신호는 수신부로 출력된다.
이와 반대로, 제 1 FET 그룹(24)의 게이트 단자 G21과 제 2 FET 그룹(25)의 게이트 단자 G22에 바이어스 전압 0V 및 +VG[V]를 각각 인가하는 경우, 제 1 FET 그 룹(24)은 오프상태로 되고, 제 2 FET 그룹(25)은 온상태로 된다. 그러므로, 안테나(23)로부터 입력된 신호는 제 1 FET 그룹(24)에서 대부분 감쇄되고, 극히 적은 신호가 제 2 FET 그룹(25)을 통해 접지로 흐르기 때문에, 안테나(23)로부터 수신부(21)로 흐르는 신호는 없다.
정전기 서지 등의 고전압 신호가 외부로부터 안테나를 통해 유입되는 경우, 제 1 DC 컷 커패시터(47)는 SPST 스위치(22)를 보호하기 위하여 서지 흡수 커패시터의 기능을 한다.
안테나 스위치 회로의 상기 구성과 동작을, 전자기기가 안테나로부터 신호를 수신하는 경우의 예를 들어 설명하였다. 그러나, 안테나 스위치 회로의 구성과 동작은 안테나로부터 신호를 전송하기 위한 전자기기의 구성 및 동작과 동일하다. 안테나로부터 신호를 전송하는 경우에, 제 2 고주파신호 입출력단자 P12는 도 12의 제 3 DC 컷 커패시터(49)를 통해 수신부(21)를 대신하여 전송부에 접속된다.
제 2 실시예에 따른 안테나 스위치 모듈(50)은 도 12에 도시된 6개의 SPST 스위치(22)가 병렬로 접속되어 있으며, 제 1 고주파신호 입출력단자 P11을 공통으로 구비하고, 도 13에 일점쇄선으로 그려진 부분인 안테나 스위치 모듈이다. 안테나(23)에 접속될 수신부 또는 전송부에 대한 경로를 스위치하고, 제 2 실시예에 따른 안테나 스위치 모듈(50)을 SP6T 안테나 스위치 모듈로서 가지기 위해서, FET 그룹의 게이트 단자 G21 및 G22에 인가될 바이어스 전위를 제어하는 것이 가능하다.
유전체 적층체(51)의 내부에 형성된 커패시터 C11 내지 C16은 제 2 실시예에 따른 안테나 스위치 모듈(50)의 제 1 DC 컷 커패시터(47)로서 기능한다. 제 1 실 시예에 따른 안테나 스위치 모듈(30)의 경우, 유전체 적층체(51)의 내부에 형성된 커패시터 C11 내지 C16을 제 1 DC 컷 커패시터(47)로서 이용함으로써, 종래기술의 안테나 스위치 모듈에 비해 2배 내지 3배만큼 제 2 실시예에 따른 안테나 스위치 모듈(50)의 정전기 서지 내압을 향상시키는 것이 가능하다.
도 9에 도시된 바와 같이, 제 2 실시예에 따른 안테나 스위치 모듈(50)은 유전체 적층체(51)의 상면에 면실장된 스위치 반도체칩(52)과 로직 반도체칩(53)을 갖는다. 그리고, 제 1 실시예에 비하여, 제 1 DC 컷 커패시터(47)를 형성하는 커패시터 C11 내지 C16과 제 2 FET 그룹(25)간의 거리, 즉 각 반도체칩의 표면 내부의 도 7에 도시된 배선 Ls1을, 범프를 이용하여 플립칩 실장함으로써 더 단축시키는 것이 가능하다. 도 11에 도시된 바와 같이, 유전체 적층체(51)의 위로부터 두번째 전극층인 유전체층 L102는 유전체층 L102의 면적에 비하여 충분히 큰 접지된 전극패턴 Gp5를 갖는다. 그리고 커패시터 전극패턴 Cp11 내지 Cp16은 유전체층 L102보다 하위층에 형성되고, 접지된 전극패턴 Gp5와의 사이에 제 1 DC 컷 커패시터(47)를 형성하기 위하여, 접지된 전극패턴 Gp5의 전극면의 내부의 스페이서 패턴상에 천공된 비아홀 전극을 통하여 스위치 반도체칩(52)의 분로회로의 FET에 접속된다. 또한, 접지된 전극패턴 Gp5는 복수의 비아홀 전극을 통해 유전체 적층체(51)의 하면상의 전극패턴에 접속된다.
그러므로, 스위치 동작시 접지와 FET 스위치의 제 2 FET 그룹(25)간의 임피던스를 감소시키고 고주파 특성의 향상을 실현하기 위하여, 접지에 FET 스위치의 제 2 FET 그룹(25)을 접속시키는 라인길이에서의 기생 인덕턴스 성분을 억제하는 것이 가능하다.
따라서, 제 2 실시예의 안테나 스위치 모듈(50)에 따라, 고주파 특성이 우수한 안테나 스위치 모듈을 제공하는 것이 가능하고, 정전기 서지 등의 고전압 신호가 유입되는 경우에도 커패시터는 파괴되지 않으며, 스위치로서 기능하여 스위치 동작시 분로회로의 FET의 접지 전위를 계속해서 상승시킨다.
도 10에 도시된 바와 같이, 유전체층 L103의 상면에 형성된 커패시터 전극패턴 Cp12는 접지된 전극패턴 Gp5에 형성된 모든 스페이서 패턴을 커버하기 위해 배치된다. 그러므로, 형성된 분로회로의 커패시터 C12의 커패시턴스값은 유전체 적층체(51)의 제작시 발생하는 적층 드리프트에 의해 전혀 영향을 받지 않기 때문에, 원하는 커패시턴스값을 갖는 분로회로의 커패시터를 제공하는 것이 가능하다. 마찬가지로, 유전체층 L103의 상면에 형성된 다른 커패시터 전극패턴의 경우, 접지된 전극패턴 Gp5에 형성된 모든 스페이서 패턴을 커버하도록 배치함으로써 원하는 커패시턴스값을 갖는 분로회로의 커패시터를 제공하는 것이 가능하다.
또한, 커패시터 전극패턴 Cp11 내지 Cp16이 적층 드리프트에 의해 접지된 전극패턴 Gp5에 의해 커버된 영역으로부터 확장되어 벗어나는 것을 방지하기 위하여, 커패시터 전극패턴 Gp11 내지 Gp16은 도 10에 도시된 것과 같이 접지된 전극패턴 Gp5의 표면 위치로부터 50㎛ 정도 안쪽에 배치된다.
스위치 반도체칩(52)와 고주파 필터(37)로부터 원하는 고주파 특성을 얻기 위하여, 접지된 전극패턴 Gp5를 갖는 고주파 필터(37)와 스위치 반도체칩(52)에 의해 생성된 전자기파를 차폐하는 것도 가능하다.
고주파 필터(37)가 접지된 전극패턴 Gp5보다 하위의 유전체층을 조합시키면서, 커패시터 전극패턴 Cp11 내지 Cp16을 삽입시킴으로써 형성됨에 따라, 고주파 필터(37)와 접지된 전극패턴 Gp5, 특히 인덕터를 구현하기 위한 스트립라인 전극패턴의 사이에서 발생된 스트레이 커패시턴스를 감소시키는 것도 가능하다. 따라서, 고주파 필터(37)에 의해 고주파특성이 향상된다.
유전체층 L101에서의 스트립라인 전극패턴이 유전체층 L103상의 전극패턴에 접속되고, 접지된 전극패턴 Gp5의 내부에 형성된 스페이서 패턴에 제공된 비아홀 전극을 통해 하부층에 접속됨에 따라, 유전체층 L101의 상면의 스트립라인 전극의 라인길이를 단축시키는 것이 가능하다. 유전체층 L101의 상면상의 스트립라인 전극의 라인길이가 단축되면, 고주파 특성을 더 향상시키기 위해 FET 스위치 회로의 분로회로의 FET와 그것과 연결된 접지간의 임피던스를 감소시키는 것이 가능하다.
제 2 실시예에 의하면, 유전체 적층체(51)에 형성된 고주파 필터(37)가 저역통과 필터가 아니고 고역통과 필터인 경우에도 동일한 효과를 얻는 것이 가능하다.
제 2 실시예에 의하면, FET 스위치가 분로회로에서 FET를 가지고 FET와 접지 사이에 커패시터를 갖는 회로 구성의 경우에, 게이트 단자에 접속된 저항과 같은 임의의 다른 회로 구성에 의해 영향을 받지 않고 동일한 효과를 얻는 것이 가능하다.
제 2 실시예에 의하면, 하나의 FET 그룹은 4개의 단에서 병렬로 접속된 FET로 구성된 FET 스위치이다. 그러나, 하나의 FET 그룹을 구성하는 FET는 4개의 단에 한정되지 않으며, 하나의 FET 그룹을 구성하는 FET에 많은 단이 있다고 해도 동 일한 효과를 얻는 것이 가능하다.
제 1 FET 그룹(24)과 제 2 FET 그룹(25)의 드레인 및 소스 단자가 각각 제 2 실예와 반대로 접속되는 경우라도 동일한 효과를 얻는 것이 가능하다.
상기 양 실시예는 안테나 스위치 모듈이 SP6T 스위치의 구성을 갖는 것을 정의했다. 그러나, SPST, SPDT, SP4T 및 SP7T와 같은 다른 구성의 경우에도 동일한 효과를 얻는 것이 가능하다.
제 2 실시예에 의하면, 스위치 반도체칩(52), 로직 반도체칩(53) 및 유전체 적층체(51) 중의 전기적 접속은 유전체 적층체(51)의 상면으로부터 투영적으로 본 다면, 각각의 반도체칩의 표면의 내부에 만들어진다. 그러나, 도 14에 도시된 것과 같이, 각 반도체칩의 표면으로부터 확장되어 벗어나는 인쇄 배선패턴(56)을 제공하는 것이 가능하며, 이것은 인쇄 배선패턴의 양끝에 비아홀과 범프를 전기적으로 접속시키기 위해서이다. 이 경우, 도 7에 도시된 배선 Ls1은 도 9에 도시된 예보다 더 길게 되지만, 회로 설계의 자유도는 향상될 수 있다. 필요에 따라, 각 반도체칩의 표면 내부의 유전체 적층체(51)에 전기적으로 접속된 것들과 표면으로부터 확장되어 벗어나는 유전체 적층체(51)에 전기적으로 접속된 것들을 혼합하는 것도 가능하다.
안테나 스위치 모듈을 구성하기 위한 스위치 반도체칩은 GaAs를 이용하는 반도체칩에 한정되지 않는다. 그리고, 스위치 반도체칩의 동작을 제어하기 위한 로직 반도체칩은 Si를 이용하는 반도체칩에 한정되지 않는다. 실시예들에 도시된 것과 같은 복수의 반도체칩으로 구성된 것을 대신하여 단일의 반도체칩을 이용하는 안테나 스위치 모듈의 경우에도 동일한 효과를 얻는 것이 가능하다.
실시예들의 동작예들의 설명에서 설명한 것과 같이, 본 발명의 안테나 스위치 모듈은 복수의 수신부 또는 전송부를 구성하는 통신기기에 사용될 수 있다.
여기에서, 도 15는 본 발명의 통신기기의 예로서 단일대역 휴대전화의 RF 블록도를 나타낸다. 도 15에 도시된 것과 같이, 단일대역 휴대전화(140)는 안테나(141), 안테나를 통해 입력 및 출력된 전송신호 및 수신신호간의 스위칭을 위한 안테나 스위치(142)를 구비한다. 이 휴대전화는 저역통과 필터(LPF)(143), 이 저역통과 필터(143)에 전송신호를 공급하기 위한 전력증폭기(PA)(144) 및 이 전력증폭기(144)에 의해 증폭된 고주파신호를 공급하기 위한 전압제어 발진기(VCO)(145)를 수신단으로 구비하고, 대역통과 필터(BPF)(146)를 전송단으로 구비하며, 저잡음 증폭기(LNA)(147a), 혼합기(147b) 등을 집적하는 RFIC(147) 및 전송부 및 수신부에 의해 공유되는 베이스대역(BB)부(148)를 구비한다. 이들 중에서, 안테나 스위치(142)는 최소화되고 고압 밀착 안테나 스위치를 갖는 휴대전화를 얻기 위하여 각 실시예들의 안테나 스위치 모듈에 의해 구현될 수 있다. 또한 안테나 스위치 모듈의 유전체 적층체에서 LPF(143) 및 BPF(146)를 제공하는 것도 가능하다.
더욱이, 도 16에 도시된 것과 같이, LPF(143)에 추가로 안테나 스위치 모듈에 전력증폭기(144)를 집적하는 Tx 모듈(150)로서 각 실시예들의 안테나 스위치 모듈을 구현하는 것이 가능하다. 이 경우, 도 17에 도시된 것과 같이, 전력증폭기(144)는 로직 반도체칩(33)과 스위치 반도체칩(32)이 배치되는 유전체 적층체(31)와 동일한 표면상에 구현된다. 도시되어 있지는 않지만, LPF(143)는 유전체 적층체의 내부에 제공된다.
또한, 도 18에 도시된 것과 같이, 수신단에 BPF(146)를 추가로 집적하고 전송단에 전압제어 발진기(145)를 추가로 집적하는 프론트엔드 모듈(front end module)(170)로서 각 실시예들의 안테나 스위치 모듈을 구현하는 것이 가능하다. 이 경우, VCO(145)는 로직 반도체칩(33), 스위치 반도체칩(32) 및 PA(144)가 배치되는 것과 동일한 표면상에 실장되며, 그리고 BPF(146)는 LPF(143)를 갖는 것으로 유전체 적층체(31)의 내부에 제공되어야 한다. 게다가, Tx 모듈(150)과 프론트엔드 모듈(170)이 위에 실장된 휴대전화는 본 발명의 통신기기에 포함된다. 상기 설명은 일예로서 단일대역 휴대전화를 취했다. 그러나, 다중대역 휴대전화도 가능하다. 상기 설명한 Tx 모듈(150)과 프론트엔드 모듈(170)은 본 발명의 일체형 통신 모듈과 등가이다.
상기 설명으로부터 명백한 바와 같이, 본 발명은 정전기 서지 등의 고전압 신호가 유입되는 경우에도 커패시터가 파괴되지 않고 고주파 특성이 열화되지 않는 효과를 갖는다.
본 발명에 따른 안테나 스위치 모듈, 일체형 통신 모듈, 통신기기 및 안테나 스위치 모듈의 제조방법은 정전기 서지 등의 고전압 신호가 유입되는 경우에도 커패시터가 파괴되지 않고 고주파 특성이 열화되지 않는 효과를 가지며, 고주파 및 고전력신호용의 안테나 스위치 모듈로서 유용하고 예를 들어 이들의 제품에 적용된 다.

Claims (21)

  1. 안테나와 전송부 및 수신부, 또는 안테나와 전송부, 또는 안테나와 수신부 중 어느 하나의 신호의 송수신을 절환(switching)하며, 분로회로(shunt circuit)를 갖는 스위치 회로를 구비하는 안테나 스위치 모듈로서,
    상기 스위치 회로의 분로회로의 커패시터는 유전체 적층체에 설치되며, 상기 스위치 회로의 나머지 소자는 상기 유전체 적층체 상에 실장된 반도체칩에 설치되어 있고,
    상기 유전체 적층체는, 접지와 접속된 제 1 전극패턴이 형성된 제 1 유전체 시트와, 상기 제 1 전극패턴에 대향하여 배치된 제 2 전극패턴이 형성된 제 2 유전체 시트를 포함하는 복수의 유전체 시트를 가지며,
    상기 커패시터는 상기 제 1 전극패턴과 상기 제 2 전극패턴 사이에 형성된 것을 특징으로 하는 안테나 스위치 모듈.
  2. 제 1 항에 있어서,
    상기 반도체칩은 상기 유전체 적층체의 상면에 면실장된 것을 특징으로 하는 안테나 스위치 모듈.
  3. 제 2 항에 있어서,
    상기 반도체칩과 상기 유전체 적층체간의 전기적 접속은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 반도체칩의 표면에 만들어지는 것을 특징으로 하는 안테나 스위치 모듈.
  4. 제 1 항에 있어서,
    상기 반도체칩은 와이어 본딩에 의해 실장되는 것을 특징으로 하는 안테나 스위치 모듈.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 전극패턴은 상기 유전체 적층체에서 상기 제 2 전극패턴보다 상기 반도체칩에 더 가깝게 제공되는 것을 특징으로 하는 안테나 스위치 모듈.
  7. 제 1 항에 있어서,
    상기 제 2 전극패턴은 상기 유전체 적층체에서 상기 제 1 전극패턴보다 상기 반도체칩에 더 가깝게 제공되는 것을 특징으로 하는 안테나 스위치 모듈.
  8. 제 1 항에 있어서,
    상기 제 1 유전체 시트는 최상층을 제외하고 상기 유전체 적층체상에 배치되고, 상기 제 1 전극패턴은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 반도체칩의 적어도 전체 윤곽을 포함하기 위한 형태를 갖는 것을 특징으로 하는 안테나 스위치 모듈.
  9. 제 8 항에 있어서,
    상기 유전체 적층체상에서, 상면으로부터 투영적으로 봤을 때 상기 제 1 전극패턴을 중첩하는 상기 제 1 유전체 시트상에 배치된 제 3 유전체 시트상에 형성된 제 3 전극패턴이 접지 전위를 쇼트시키지 않도록 상기 제 1 전극패턴상에 형성된 개구를 통해 상기 제 1 유전체 시트의 아래에 배치된 제 4 유전체 시트상에 형성된 제 4 전극패턴에 접속되는 것을 특징으로 하는 안테나 스위치 모듈.
  10. 제 9 항에 있어서,
    상기 제 3 전극패턴은 상기 반도체칩의 임의의 단자에 접속되고, 상기 제 4 전극패턴은 상기 제 2 전극패턴과 동일한 것을 특징으로 하는 안테나 스위치 모듈.
  11. 제 1 항에 있어서,
    상기 스위치 회로는 한쌍의 또는 복수쌍의 제 1 전계효과 트랜지스터 및 제 2 전계효과 트랜지스터를 가지며, 상기 쌍의 각각은 상기 제 2 전계효과 트랜지스터의 소스 단자에 접속된 상기 제 1 전계효과 트랜지스터의 드레인 단자와 상기 커패시터를 통해 접지 전위에 접속된 상기 제 2 전계효과 트랜지스터의 드레인 단자를 갖는 것을 특징으로 하는 안테나 스위치 모듈.
  12. 제 1 항에 있어서,
    상기 스위치 회로는 한쌍의 또는 복수쌍의 제 1 전계효과 트랜지스터 및 제 2 전계효과 트랜지스터를 가지며, 상기 쌍의 각각은 상기 제 2 전계효과 트랜지스터의 드레인 단자에 접속된 상기 제 1 전계효과 트랜지스터의 소스 단자와 상기 커패시터를 통해 접지에 접속된 상기 제 2 전계효과 트랜지스터의 소스 단자를 갖는 것을 특징으로 하는 안테나 스위치 모듈.
  13. 제 1 항에 있어서,
    상기 유전체 적층체를 형성하는 상기 복수의 유전체 시트중 소정의 유전체 시트의 전극패턴의 조합은 하나의 고주파 필터 또는 복수의 고주파 필터를 형성하는 것을 특징으로 하는 안테나 스위치 모듈.
  14. 제 13 항에 있어서,
    상기 제 1 전극패턴은 상기 유전체 적층체의 상면으로부터 투영적으로 봤을 때 상기 고주파 필터를 형성하는 상기 소정의 유전체 시트의 모든 전극패턴을 포함하기 위한 형태를 갖는 것을 특징으로 하는 안테나 스위치 모듈.
  15. 일체형 통신 모듈에 있어서,
    청구항 1에 기재된 안테나 스위치 모듈과,
    상기 유전체 적층체에 제공된 상기 전송부의 저역통과 필터와,
    상기 유전체 적층체상에 제공된 상기 저역통과 필터에 전송신호를 공급하기 위한 파워 증폭기를 구비하는 것을 특징으로 하는 일체형 통신 모듈.
  16. 제 15 항에 있어서,
    상기 유전체 적층체에 제공된 상기 수신부의 대역통과 필터와,
    상기 유전체 적층체상에 제공된 전송측상의 상기 파워 증폭기에 전송신호를 공급하기 위한 전압 제어 발진기를 구비하는 것을 특징으로 하는 일체형 통신 모듈.
  17. 통신기기에 있어서,
    청구항 1에 기재된 안테나 스위치 모듈과,
    상기 안테나 스위치 모듈에 접속된 안테나와,
    상기 안테나 스위치 모듈에 전송신호를 공급하기 위한 전송부와,
    수신부를 구비하는 것을 특징으로 하는 통신기기.
  18. 통신기기에 있어서,
    청구항 15 및 16 중 어느 한 항에 기재된 일체형 통신 모듈과,
    상기 저역통과 필터 및 상기 대역통과 필터 중 적어도 어느 하나에 접속된 안테나를 구비하는 것을 특징으로 하는 통신기기.
  19. 안테나와 전송부 또는 수신부 사이의 신호의 전송 및 수신간의 전환을 행하며 분로회로를 갖는 스위치 회로를 구비하는 안테나 스위치 모듈을 제조하는 방법으로서,
    상기 스위치 회로의 분로회로의 커패시터를 유전체 적층체상에 배치하는 단계와,
    상기 스위치 회로의 나머지 소자를 상기 유전체 적층체상에 실장된 반도체칩상에 배치하는 단계를 포함하는 것을 특징으로 하는 안테나 스위치 모듈의 제조방법.
  20. 제 19 항에 있어서,
    상기 반도체칩은 상기 유전체 적층체의 상면에 면실장되는 것을 특징으로 하는 안테나 스위치 모듈의 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 유전체 적층체는 접지 전위에 접속된 제 1 전극패턴이 형성되는 제 1 유전체 시트와 상기 제 1 전극패턴과 대향하여 배치되는 제 2 전극패턴이 형성되는 제 2 유전체 시트를 포함하는 복수의 유전체 시트를 적층함으로써 제조되며, 상기 커패시터는 상기 제 1 전극패턴과 상기 제 2 전극패턴의 사이에 형성되는 것을 특징으로 하는 안테나 스위치 모듈의 제조방법.
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