KR100608186B1

KR100608186B1 - 반도체 장치의 제조 방법

Info

Publication number: KR100608186B1
Application number: KR1020050012643A
Authority: KR
Inventors: 고우지로 가메야마; 아끼라 스즈끼; 요시오 오까야마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-02-17
Filing date: 2005-02-16
Publication date: 2006-08-08
Also published as: EP1564805B1; US7241679B2; EP1564805A1; KR20060041983A; US20050196957A1; CN1658368A; CN100353490C; JP2010093284A; TW200529290A; TWI249767B

Abstract

본 발명은, 생산성을 극단적으로 떨어뜨리지 않고, 개구의 형상 악화를 억제하는 에칭 방법을 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에서는, 반도체 기판(1) 상에 실리콘 산화막(2)을 개재하여 형성된 패드 전극(3)을 피복하도록 상기 반도체 기판(1)의 표면에 지지판(5)을 접착하는 공정과, 상기 반도체 기판(1)의 이면으로부터 상기 패드 전극(3)의 표면에 도달하도록 비아 홀(9)을 형성하는 공정을 포함하는 것에서, 상기 반도체 기판(1)에 대하여 적어도 SF₆과 O₂를 포함하는 에칭 가스를 이용하여 상기 실리콘 산화막(2)이 노출되지 않는 위치까지 제1 개구(7)를 형성하는 공정과, 상기 반도체 기판(1)에 대하여 적어도 C₄F₈과 SF₆을 포함하는 에칭 가스를 이용하여 상기 실리콘 산화막(2)이 노출되는 위치까지 제2 개구(8)를 형성하는 공정을 포함하는 것을 특징으로 한다.

반도체 기판, 실리콘 산화막, 패드 전극, 개구, 비아 홀

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.

도 7은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.

도 8은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.

도 9는 종래의 반도체 장치의 제조 방법을 나타내는 단면도.

도 10은 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 반도체 기판

2 : 실리콘 산화막

3 : 패드 전극

7 : 제1 개구

8 : 제2 개구

9 : 비아 홀

10 : 배리어막

11 : 시드층

12 : 재배선층

13 : 볼 형상 단자

본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기판에 형성하는 비아 홀의 형상 악화를 억제하는 에칭 방법에 관한 것이다.

최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일한 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.

종래부터, CSP의 일종으로서, BGA형 반도체 장치가 알려져 있다. 이 BGA형 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하여, 패키지의 다른 면 위에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.

그리고, 이 BGA형 반도체 장치를 전자 기기에 조립할 때는 각 도전 단자를 프린트 기판 위의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.

이러한 BGA형 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형 반도체 장치에 비해, 다수의 도전 단자를 설치할 수 있으며, 또한 소형화할 수 있다는 장점을 갖는다. 이 BGA형 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다. 이 일례로서, 반도체 칩의 일 주면 상 혹은 양 주면 위에, 예를 들면 글래스로 이루어지는 지지판이 접착되는 것이 있다. 또한, 관련되는 기술 문헌으로서, 이하의 특허 문헌 1을 들 수 있다.

다음으로, 반도체 칩에 1개의 지지판이 접착된 경우의 BGA형 반도체 장치의 제조 방법에 대하여, 도면을 참조하여 설명한다.

도 7 내지 도 9는, 이미지 센서 칩에 적용 가능한 종래예에 따른 BGA형 반도체 장치의 제조 방법을 나타내는 단면도이다.

최초로 도 7에 도시한 바와 같이, 반도체 기판(30) 상의 표면에, 실리콘 산화막(31) 또는 실리콘 질화막을 개재하여 알루미늄층 혹은 알루미늄 합금층으로 이루어지는 패드 전극(32)을 형성한다. 그리고, 패드 전극(32)을 포함하는 반도체 기판(30) 상에 에폭시 수지층으로 이루어지는 접착제(33)를 개재하여, 예를 들면 글래스로 이루어지는 지지판(34)을 접착한다.

다음으로, 도 8에 도시한 바와 같이, 패드 전극(32)에 대응하는 반도체 기판(30)의 이면에 개구부를 갖는 레지스트층(35)을 형성하고, 이것을 마스크로 하여 드라이 에칭을 반도체 기판(30)에 대하여 행하며, 또한 실리콘 산화막(31)을 에칭하여 반도체 기판(30)의 이면으로부터 패드 전극(32)에 도달하는 비아 홀(36)을 형성한다. 본 공정에서는, Si 웨이퍼로 이루어지는 반도체 기판(30)에 대하여, 예를 들면, 130㎛의 깊이의 개구를 형성하기 위해 비교적 처리 스피드가 빠른 에칭 방법을 채용하고 있다(예를 들면, 에칭 레이트가 10㎛/분).

그리고, 도 9에 도시한 바와 같이, 비아 홀(36) 내를 포함하는 반도체 기판(30)의 이면에, 적어도 패드 전극(32)의 표면이 노출된 절연막(도시 생략)을 통해 배리어층(37)을 형성한다. 또한, 배리어층(37) 상에, 도금용 시드층(38)을 형성하고, 그 시드층(38) 상에서 도금 처리를 행하여, 예를 들면 구리(Cu)로 이루어지는 재배선층(39)을 형성한다. 또한, 재배선층(39) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성하며 재배선층(39)과 컨택트하는 볼 형상 단자(40)를 형성한다.

그 후, 도시하지 않지만, 반도체 기판 및 상기 반도체 기판에 적층된 상기 각 층을 절단하여, 개개의 반도체 칩으로 분리한다. 이렇게 해서, 패드 전극(32)과 볼 형상 단자(40)가 전기적으로 접속된 BGA형 반도체 장치가 형성된다.

[특허 문헌 1]

일본 특허 공표 제2002-512436호 공보

그러나, 상기 비아 홀(36)의 형성 공정에서, 개구의 형상이 악화되는 등의 문제가 있었다. 즉, 도 8에 나타낸 공정에서, 실제로는 도 10에 도시한 바와 같은 에칭 형상으로 되어 있었다. 즉, 반도체 기판(30) 상에 실리콘 산화막(31) 또는 실리콘 질화막을 개재하여 패드 전극(32)이 형성되어 있으며, 반도체 기판(31)의 이면으로부터 패드 전극(32)에 에칭에 의해 비아 홀(36)을 형성할 때에, 도 10에 도시한 바와 같이, 비아 홀의 저부에서는 상기 실리콘 산화막(31) 또는 실리콘 질화막에 의해 에칭이 그치고, 오버 에칭시켰을 때에 가로 방향으로의 에칭(노치)이 발생하여, 개구 형상이 악화된다. 이 노치에 의해, 상기 패드 전극(32)의 상면으로부터 비어져 나오도록 실리콘 산화막(31) 또는 실리콘 질화막이 제거되는 경우가 있었다. 또한, 그와 같은 형상의 비아 홀(36a)에 대하여 절연막이나 재배선층을 형성하는 경우의 침착이 나빠져서, 도통 불량을 일으키거나, 패드 전극과의 접속 신뢰성의 저하 등을 야기할 우려가 있었다.

덧붙여서, 전술한 바와 같은 노치가 발생하지 않는 에칭 방법도 있지만, 처리 스피드가 극단적으로 느리다는 결점이 있어서(예를 들면, 에칭 레이트가 5㎛/분 이하, 경우에 따라서는 2∼1㎛/분), 생산성이 나빠서 채용할 수 없었다.

따라서, 생산성을 극단적으로 떨어뜨리지 않고, 개구의 형상 악화를 억제하는 에칭 방법을 제공하는 것을 목적으로 한다.

따라서, 본 발명은, 반도체 기판 상에 절연막을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면에 지지판을 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아 홀을 형성하는 공정을 포함하는 것에서, 상기 반도체 기판에 대하여 적어도 SF₆과 O₂를 포함하는 에칭 가스를 이용하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 공정과, 상기 반도체 기판에 대하여 적어도 SF₆과 CF계 가스를 포함하는 에칭 가스를 이용하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 제1 및 제2 개구로부터 노출된 상기 절연막을 에칭하여 상기 패드 전극을 노출시키는 비아 홀을 형성하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 비아 홀에 매립되며 상기 패드 전극에 접속되는 주상 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 주상 단자에 접속되는 볼 형상 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 주상 단자로부터 상기 반도체 기판의 이면으로 연장하여, 상기 주상 단자와 상기 볼 형상 단자를 접속하는 재배선층을 형성하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 것이다.

또한, 상기 반도체 기판에 대하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 제1 에칭 공정과, 상기 반도체 기판에 대하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 제2 에칭 공정을 포함하며, 상기 제2 에칭 공정은 상기 제1 에칭 공정보다도 상기 반도체 기판에 인가되는 교류 전압의 주파수가 낮은 것을 특징으로 하는 것이다.

또한, 상기 반도체 기판에 대하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 제1 에칭 공정과, 상기 반도체 기판에 대하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 제2 에칭 공정을 포함하며, 상기 제1 및 제2 에칭 공정에서, 상기 반도체 기판에 교류 전압이 인가되고, 상기 제2 에칭 공정에서의 교류 전압의 인가 시간은 상기 제1 에칭 공정에서의 교류 전압의 인가 시간에 비해 짧은 것을 특징으로 한다.

〈실시예〉

다음으로, 본 발명에 따른 반도체 장치의 제조 방법을 도 1 내지 도 6을 참조하면서 설명한다.

도 1 내지 도 6은, 이미지 센서 칩에 적용 가능한 BGA형 반도체 장치의 제조 방법을 나타내는 단면도이다.

최초로, 도 1에 도시한 바와 같이, 반도체 기판(1) 상의 표면에, 절연층, 예를 들면 실리콘 산화막(2) 또는 실리콘 질화막을 개재하여 알루미늄층 혹은 알루미늄 합금층으로 이루어지는 패드 전극(3)을 형성한다. 그리고, 패드 전극(3)을 포함하는 반도체 기판(1) 상에 에폭시 수지층으로 이루어지는 접착제(4)를 개재하여, 예를 들면 글래스로 이루어지는 지지판(5)을 접착한다.

다음으로, 패드 전극(3)에 대응하는 반도체 기판(1)의 이면에 개구부를 갖는 레지스트층(6)을 형성하고, 이것을 마스크로 하여 드라이 에칭을 반도체 기판(1)에 대하여 행하며, 반도체 기판(1)의 이면으로부터 패드 전극(3)에 도달하는 비아 홀(9)을 형성한다.

먼저 첫째, 도 2에 도시한 바와 같이, 개구의 소정 깊이 위치까지 제1 에칭 방법에 의해 고속 에칭을 행한다. 본 공정에서는, 적어도 SF₆과 O₂ 가스 등을 포함하는 에칭 가스를 이용하여, 예를 들면 전체 깊이가 130㎛인 개구를 형성하는 경우에, 이 제1 에칭에 의해 120㎛의 깊이의 제1 개구(7)를 형성한다. 이 공정에서의 에칭 레이트는,예를 들면 10㎛/분 정도이다. 덧붙여서, 도 2에서는 제1 개구(7)가 소위 통 형상으로 가로로 넓어지도록 형성되어 있지만, 스트레이트 형상을 하고 있어도 무방하다.

계속해서, 도 3에 도시한 바와 같이, 상기 개구의 나머지 깊이 위치까지 제2 에칭 방법을 행한다. 본 공정에서는, 적어도 SF₆과 CF계 가스(예를 들면, C₂F₄, C₄F₈, CHF₃ 등)를 포함하는 에칭 가스를 이용하여 제1 개구(7) 아래에 나머지 10㎛의 깊이로 개구된 제2 개구(8)를 형성한다. 이 공정에서의 에칭 레이트는, 예를 들면 5㎛/분 정도, 경우에 따라서는 2∼1㎛/분이다. 덧붙여서, 제1, 제2 에칭 가스 모두, 예를 들면 Ar 등의 희석 가스 등이 포함되어 있어도 된다.

따라서, 본 실시예에서는, 전체 130㎛의 깊이를 갖는 개구를 Si 웨이퍼에 형 성하기 위해 2개의 공정을 포함하고, 에칭 레이트가 높은 에칭 조건에서 제1 에칭을 행하여 제1 개구(7)를 형성하며, 계속해서 에칭 레이트가 낮은 에칭 조건에서 제2 에칭을 행하여 제2 개구(8)를 형성함으로써, 극단적으로 작업 시간이 길어지는 등의 문제를 억제할 수 있다. 덧붙여서, 본 실시예에서는 동일한 챔버 내에 공급하는 에칭 가스를 전환함으로써, 상기 개구를 형성하고 있지만, 본 발명은 이것에 한정되지 않으며, 예를 들면 복수의 챔버를 구비한 동일 장치 내에서 행해져도 되고, 또한 에칭 공정마다, 별도의 장치로 전환하는 것이어도 상관없다.

그리고, 도 4에 도시한 바와 같이, 패드 전극(3) 상의 실리콘 산화막(2)을 에칭 제거하여 패드 전극(3)을 노출시키는 비아 홀(9)을 형성한다.

또한, 상기 실리콘 산화막(2)을 에칭 제거하는 공정은, 상기 반도체 기판(1) 상에 형성된 레지스트층(6)을 마스크로 하여 상기 패드 전극(3) 상의 실리콘 산화막(2)을 제거하는 것이어도 되며, 또한, 상기 레지스트층(6)을 마스크로 하지 않는 에칭 공정이어도 된다. 즉, 레지스트층(6)을 제거한 후에, 반도체 기판(1)을 마스크로 하여 패드 전극(3) 상의 실리콘 산화막(2)을 제거한다.

이하, 도 5에 도시한 바와 같이, 비아 홀(9) 내를 포함하는 반도체 기판(1)의 이면에 산화막 등으로 이루어지는 절연층(도시 생략)을 형성하고, 패드 전극(3) 상의 절연층을 제거한 후에, 전면에 배리어층(10)을 형성한다. 이 배리어층(10)은, 예를 들면 티탄니트라이드(TiN)층인 것이 바람직하며, 티탄(Ti)이나 탄탈(Ta) 등의 고융점 금속이나 그 화합물인 티탄 텅스텐(TiW)층, 탄탈니트라이드(TaN)층 등이면 티탄니트라이드층 이외의 금속으로 이루어지는 것이어도 된다.

또한, 도 6에 도시한 바와 같이, 배리어층(10) 상에 도금용 시드층(11)(예를 들면, Cu 층)을 형성하고, 그 시드층(11) 상에서 도금 처리를 행하여, 예를 들면 구리(Cu)로 이루어지는 재배선층(12)을 형성한다. 또한, 이 재배선층(12)은 패터닝해도 되며, 패터닝하지 않은 것이어도 된다. 또한, 재배선층(12) 상에 보호층(도시 생략)을 형성하고, 보호층의 소정 위치에 개구를 형성하여 재배선층(12)과 컨택트하는 볼 형상 단자(13)를 형성한다.

덧붙여서, 여기서, 상기 배리어층(10)이나 시드층(11)의 형성법으로서, MOCVD법으로 형성할 수 있지만, 이 경우, 비용이 높아지는 등의 문제가 있었다. 따라서, 그보다도 비용이 적게 드는 롱 슬로우 스퍼터법 등의 지향성 스퍼터법을 이용함으로써, 통상의 스퍼터법에 비해 피복성을 향상시킬 수 있다. 이 지향성 스퍼터법을 이용함으로써, 예를 들면 경사 각도가 90° 미만이거나, 어스펙트비가 3 이상인 비아 홀에 대해서도 피복성이 좋게, 상기 배리어층(10)이나 시드층(11)을 형성할 수 있다.

그 후, 도시하지 않지만, 반도체 기판 및 상기 반도체 기판에 적층된 상기 각 층을 절단하여, 개개의 반도체 칩으로 분리한다. 이렇게 해서, 패드 전극(3)과 볼 형상 단자(13)가 전기적으로 접속된 BGA형 반도체 장치가 형성된다.

이와 같이 본 발명에서는, 종래와 같이 개구 저부에서의 가로 방향으로의 에칭(노치)이 발생되지 않기 때문에, 비아 홀내로의 절연층, 배리어층, 시드층 및 재배선층의 주변 접속 상황이 나빠지는 등의 문제의 발생을 억제할 수 있어서, 도통 불량을 일으키거나, 패드 전극과의 접속 신뢰성의 저하 등을 야기하지 않게 된다.

또한, 본 실시예에서는, 에칭 가스를 변경함으로써 제1 개구(7)와 제2 개구(8)를 형성하고 있지만, 본 발명은 이것에 한정되지 않으며, 예를 들면 제1 개구를 형성하는 제1 에칭 공정과, 제2 개구를 형성하는 제2 에칭 공정을 비교하여, 상기 제2 에칭 공정은 상기 제1 에칭 공정보다도 반도체 기판(1)에 인가되는 교류 전압의 주파수가 낮은 조건을 이용하도록 하여도 된다.

제1 및 제2 에칭 공정에서, 드라이 에칭 장치로서, 예를 들면 유도 결합형 에칭 장치(Inductively Coupled Plasma Etching Machine)가 이용된다. 반도체 기판(1)은 교류 전원으로부터의 교류 전압이 인가된 테이블 상에 재치된다. 이 교류 전압의 주파수를 제1 에칭 공정에서는, 13.56㎒로 하고, 제2 에칭 공정에서는 400㎑로 저감함으로써 에칭 레이트가 저감되어, 종래와 같은 노치의 발생을 억제할 수 있다.

또한, 상술한 바와 같이, 교류 전압의 주파수를 변경하는 대신, 상기 제2 에칭 공정에서의 교류 전압의 인가 시간을 상기 제1 에칭 공정에서의 교류 전압의 인가 시간에 비해 짧게 하여도, 노치 발생을 억제할 수 있다. 구체적으로는, 제1 및 제2 에칭 공정에서는 교류 전원을 간헐적으로 온하도록 제어함으로써, 교류 전압이 간헐적으로 반도체 기판(1)에 인가된다. 즉, 교류 전원이 온되어 있는 기간에는 교류 전압이 반도체 기판(1)에 인가됨으로써, 에칭 장치 내에 플라즈마가 발생된다. 교류 전원이 오프되어 있는 기간에는 교류 전압이 반도체 기판(1)에 인가되지 않아, 플라즈마의 발생이 정지된다. 교류 전원의 온/오프 제어는 주기적으로 반복된다. 예를 들면, 제1 에칭 공정에서의 교류 전압의 인가 시간을 100%로 하면, 제 2 에칭 공정에서의 교류 전압의 인가 시간은 10%로 짧게 설정한다. 이것에 의해, 제2 에칭 공정은 제1 에칭 공정에 비해 에칭 레이트가 저감되기 때문에, 종래와 같은 노치의 발생을 억제할 수 있다.

이 제2, 제3 실시예에서는 제1, 2 에칭 공정에서 에칭 가스를 변경하지 않지만, 에칭 가스의 변경과 아울러, 교류 전압의 주파수를 변경하거나, 혹은 교류 전압의 인가 시간을 조정하도록 하여도 된다.

덧붙여서, 본 실시예에서는, 재배선층(12)은 도금 처리에 의해 형성되는 것으로 하였지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면 도금용 시드층(11)을 형성하지 않고, 도금 처리 이외의 방법에 의해 재배선층(12)이 형성되는 것이어도 된다. 예를 들면, 알루미늄이나 그 합금으로 이루어지는 층을 스퍼터 형성하는 것이어도 된다.

또한, 본 실시예는 볼 형상 단자(13)가 형성된 반도체 장치에 적용되는 것으로서 설명하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면 반도체 기판을 관통하는 비아 홀이 형성되는 것이면, 볼 형상 단자가 형성되지 않은 반도체 장치에도 적용할 수 있는 것으로, 예를 들면 LGA(Land Grid Array)형의 반도체 장치에도 적용된다.

본 발명에 따르면, 비아 홀의 형성 시의 Si 웨이퍼로 이루어지는 반도체 기판에 개구를 형성할 때에, 다른 에칭 가스로 전환되어 있기 때문에, 극단적으로 작업성을 떨어뜨리지 않고, 개구 형상이 양호한 비아 홀을 형성할 수 있다.

Claims

반도체 기판 상에 절연막을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면에 지지판을 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,

상기 반도체 기판에 대하여 적어도 SF₆과 O₂를 포함하는 에칭 가스를 이용하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 공정과, 상기 반도체 기판에 대하여 적어도 SF₆과 CF계 가스를 포함하는 에칭 가스를 이용하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판 상에 절연막을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면에 지지판을 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,

상기 반도체 기판에 대하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 제1 에칭 공정과, 상기 반도체 기판에 대하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 제2 에칭 공정을 포함하며, 상기 제2 에칭 공정은 상기 제1 에칭 공정보다도 상기 반도체 기판에 인가되는 교류 전압의 주파수가 낮은 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판 상에 절연막을 개재하여 형성된 패드 전극을 피복하도록 상기 반도체 기판의 표면에 지지판을 접착하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극의 표면에 도달하도록 비아 홀을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,

상기 반도체 기판에 대하여 상기 절연막이 노출되지 않는 위치까지 제1 개구를 형성하는 제1 에칭 공정과, 상기 반도체 기판에 대하여 상기 절연막이 노출되는 위치까지 제2 개구를 형성하는 제2 에칭 공정을 포함하며, 상기 제1 및 제2 에칭 공정에서, 상기 반도체 기판에 교류 전압이 인가되고, 상기 제2 에칭 공정에서의 교류 전압의 인가 시간은 상기 제1 에칭 공정에서의 교류 전압의 인가 시간에 비해 짧은 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 및 제2 개구로부터 노출된 상기 절연막을 에칭하여 상기 패드 전극을 노출시키는 비아 홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제4항에 있어서,

상기 절연막을 에칭하여 상기 패드 전극을 노출시키는 비아 홀을 형성하는 공정은, 상기 반도체 기판을 에칭할 때에 이용한 레지스트층을 마스크로 하여 상기 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제4항에 있어서,

상기 절연막을 에칭하여 상기 패드 전극을 노출시키는 비아 홀을 형성하는 공정은, 상기 레지스트층을 마스크로서 이용하지 않는 에칭 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
제4항에 있어서,

상기 비아 홀에 매립되며 상기 패드 전극에 접속되는 주상 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제7항에 있어서,

상기 주상 단자에 접속되는 볼 형상 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제8항에 있어서,

상기 주상 단자로부터 상기 반도체 기판의 이면으로 연장하여, 상기 주상 단자와 상기 볼 형상 단자를 접속하는 재배선층을 형성하는 공정을 포함하는 것을 특 징으로 하는 반도체 장치의 제조 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.