KR100548831B1

KR100548831B1 - 다중화제어장치및그장해회복방법

Info

Publication number: KR100548831B1
Application number: KR1019980008129A
Authority: KR
Inventors: 코타로 시마무라; 유우이치로 모리타; 요시타카 타카하시; 타카시 홋타; 히로야수 사토우; 시게타 우에다; 아키라 반도; 히로카주 스즈키; 코지 사카모토
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1997-03-19
Filing date: 1998-03-11
Publication date: 2006-06-21
Also published as: US6038683A; DE19811864B4; CN1089203C; JP3390824B2; EP0866389A3; DE19811864A1; EP0866389A2; CN1206951A; KR19980080140A; EP0866389B1; JPH10271834A

Abstract

본 발명의 다중화 제어장치 및 장해회복방법은 짧은 연산주기로 처리를 수행하는 기기 제어장치에서도, 기기의 동작을 중단하는 일없이 정상상태로 장해가 발행한 시스템을 복귀시킬 수 있다. 다중화 제어장치의 장해회복방법에서, 제어 데이터는 블록의 의존관계에 따라 복수의 블록으로 분할되고, 복수의 블록은 복수의 연산주기에 걸쳐 한 주기동안, 정상적으로 동작하는 시스템에서 장해를 발생한 시스템으로 의존관계의 우위의 순서에 따라 전송된다. 짧은 연산주기로 처리를 수행하는 기기 제어장치에서도, 장해가 검출된 시스템을 기지의 동작을 중단하는 일없이 정상상태로 복귀시킬 수 있다.

Description

다중화 제어장치 및 그 장해회복방법

본 발명은 일반적으로 다중화 제어장치 및 그 장해회복방법에 관한 것이다. 특히, 다중화 제어장치에 장해가 발생한 경우에 제어대상의 기기의 동작을 정지시키는 일없이 장해를 회복할 수 있는 다중화 제어장치 및 그 장해회복방법에 관한 것이다.

전력변환기와 같은 기기를 제어하는 제어장치는 제어대상의 기기가 커짐에 따라 고장의 영향도가 더 중요하게 되기 때문에, 높은 신뢰도를 필요로 한다. 따라서, 규모가 큰 기기를 제어하는 제어장치에서는, 제어장치를 다중화하여 동일한 복수의 제어장치를 복수의 시스템 내에 서로 설치하여, 제어장치 중 하나의 시스템에서 고장이 발생한 경우라도 나머지의 시스템에서 제어장치로부터의 정상적인 출력을 사용하여 제어를 행함으로써 제어의 신뢰성을 향상시키는 방법이 이용되어 왔다.

종래의 다중화된 제어장치 내에 장해가 발생한 경우의 장해회복방법으로서는, 다중화된 제어장치의 각 시스템 내에 장해회복에 필요한 제어 데이터를 저장하는 전송영역을 설치한다. 어떤 시스템 내에 장해가 발생한 경우에, 정상적인 시스템의 출력에 의해 기기의 제어를 유지하면서, 정상적인 시스템의 처리시의 공백시간 동안 전송영역의 데이터를 장해가 발생한 시스템으로 전송하고, 데이터 전송 종료 후에 장해가 발생한 시스템을 재기동한다. 이것에 의해서, 제어대상의 기기의 동작을 정지시키는 일없이 장해가 발생한 시스템을 정상상태로 복귀시킬 수 있어, 신뢰성이 높은 제어장치를 얻을 수 있다.

그러나, 종래의 다중화 제어장치의 장해회복방법이 짧은 연산주기로 처리를 수행하는 기기의 제어장치에 적용되는 경우, 1회의 연산주기동안 공백시간 내에 모든 데이터를 전송하는 것이 불가능하게 된다. 복수의 연산주기에 걸쳐 전송영역 내의 데이터를 전송하면, 장해가 발생한 시스템으로 전송영역의 데이터를 전송하는 복수의 연산주기 동안 정상적인 시스템에 의해 갱신된 데이터가, 장해가 발생한 시스템에 전송될 수 없어, 전송영역의 모든 데이터를 정상적인 시스템의 데이터와 일치시킬 수 없다. 그 때문에, 전송영역 내의 데이터를 장해가 발생한 시스템으로 전송하는 동안 정상적인 시스템 내의 데이터의 갱신을 금지해야 하므로, 기기의 제어를 계속하는 것이 불가능하게 된다.

따라서, 본 발명의 목적은 짧은 연산주기로 처리를 수행하는 기기 제어장치에서도 기기의 동작을 정지시키는 일없이 장해가 발생한 시스템을 정상상태로 복귀시킬 수 있는 다중화 제어장치 및 그 장해회복방법을 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명에 따른 다중화 제어장치의 장해회복방법에서는, 블록들의 의존관계에 근거하여 제어 데이터를 복수의 블록으로 분할하 고, 복수의 연산주기에 걸쳐 한 주기동안 정상적으로 연산하는 시스템으로부터 장해가 발생한 시스템으로 복수의 블록을 의존관계의 우위의 순서에 따라 전송한다. 이것에 의해, 짧은 연산주기로 처리를 수행하는 기기 제어장치에서도, 기기의 동작을 정지시키는 일없이 장해가 발생한 시스템을 정상상태로 복귀시킬 수 있다.

상술한 방법에서는, 장해 시스템에서 일정주기 동안 정상적인 처리를 수행한 후에 정상적으로 연산하는 시스템으로부터 장해 시스템으로 제어 데이터를 전송한다. 이것에 의해, 1회의 연산주기로 복귀될 수 없는 데이터도, 최종적으로 정상적인 데이터로 복귀될 수 있다.

한편, 장해의 검출의 유무에 관계없이 각 연산주기마다 복수의 블록 중 하나를 시스템들 사이에서 교환하여, 각 시스템의 값들이 불일치한 경우에 유효성이 가장 확실한 값을 추정하여 다음 연산주기에 사용한다. 이것에 의해, 소프트웨어의 구조를 간단히 할 수 있다. 또한, 통상의 방법으로 검출할 수 없는 장해가 발생하더라도, 정상적인 처리를 계속 할 수 있다.

본 발명에 따른 다중화 제어장치에서는, 전송영역이 블록들 사이의 의존관계에 근거하여 복수의 블록으로 분할된 데이터를 저장하기 위한 복수의 영역을 구비하여, 복수의 연산주기에 걸쳐 정상적으로 동작하는 시스템으로부터 고장을 검출한 시스템으로 복수의 블록 내에 저장된 데이터를 의존관계의 우위의 순서에 따라 전송한다. 이것에 의해, 짧은 연산주기로 처리를 행하는 기기 제어장치에서도, 기기의 동작을 정지시키는 일없이 장해가 발생한 시스템을 정상상태로 복귀시킬 수 있다.

이하, 본 발명의 바람직한 실시예를 도면을 참조하면서 설명한다.

도 1은 본 발명을 적용한 전력변환기의 제어장치의 제 1 실시예를 나타낸 블록도이다.

도 1에서, 교류전력과 직류전력 사이의 변환을 행하는 전력변환기(102)의 근방에는, 전력변환기(102)에 직류전력을 입력하는 전원, 전력변환기(102)의 내부 및 전력변환기(102)에 접속된 전기 계통의 전류값 및 전압값을 검출하여, 작은 전력의 전기신호로 검출된 전류값 및 전압값을 변환하는 센서(111∼11n)가 설치된다. 센서(111~11n)의 출력단자는 신호선(141~14n)을 통해 아날로그신호를 디지탈신호로 변환하는 AD 모듈(121~123)의 입력포트에 각각 접속된다. 각 AD 모듈(121~123)의 입력포트는 각 AD 모듈(121~123)의 아날로그신호로부터 디지탈신호로의 변환 타이밍을 지시하는 연산모듈(131~133)의 출력포트에 접속된다. 각 AD 모듈(121~123)의 출력포트는 각각 신호선(151~153)을 통해 연산모듈(131~133)의 입력포트에 접속된다. 연산모듈(131~133)의 입출력포트는 신호선(161~166 및 171~176)을 통해 서로 접속된다. 연산모듈(131~133)의 출력포트는 각각 신호선(181~183)을 통해 복수의 입력신호 중 동일한 신호가 많은 쪽의 신호를 출력하는 다수결회로(104)의 입력포트에 접속된다. 다수결회로(104)의 출력포트는 신호선(106)을 통해 전력변환기(102)를 구성하는 각 스위칭소자의 스위칭단자에 접속된다.

다음에, 전력변환기 제어장치의 동작을 설명한다.

전력변환기(102)에 전력을 공급하는 전원, 전력변환기(102)의 내부, 및 전력변환기(102)에 접속된 전기계통의 전류값 및 전압값은 센서(111~11n)에 의해 각각 검출되고, 센서(111~11n)에 의해 작은 전력의 전기신호로 변환되며, 신호선(141~14n)을 통해 각 AD 모듈(121~123)에 입력된다. 각 AD 모듈(121~123)은 입력된 아날로그신호를 디지탈신호로 변환한 후, 각각 신호선(151~153)을 통해 각 연산모듈(131~133)에 전송한다. AD 모듈(121~123)에 있어서의 아날로그신호로부터 디지탈신호로의 변환은 각각 신호선(191~193)을 통해 연산모듈(131~133)로부터 지시된 타이밍에 순응하여 행해진다.

연산모듈(131)은 신호선(171, 176)을 통해 동기용 신호를 연산모듈(132, 133)로 각각 송신하고, 또한 각각 신호선(175, 173)을 통해서 연산모듈(132, 133)로부터 동기용 신호를 수신한다. 연산모듈(131)은 신호선(171, 176)을 통해서 송신된 동기용 신호와 신호선(175, 173)을 통해 수신된 동기용 신호에 따라서 AD 모듈(121)에 대한 AD 변환동작의 개시신호를 생성하고, 생성된 동작 개시신호를 신호선(191)을 통해 AD 모듈(121)로 송신한다. 한편, 연산모듈(131)은 신호선(151)을 통해 AD 모듈(121)로부터 데이터를 수신하고, 각 신호선(161, 166)을 통해 연산모듈(132, 133)로 AD 모듈(121)로부터 수신된 데이터를 송신하는 것과 동시에, 각 신호선(165, 163)을 통해 연산모듈(132, 133)을 경유하여 AD 모듈(122, 123)로부터 데이터를 수신한다. 3개의 AD 모듈(121, 122, 123)로부터 데이터가 모두 수신된 경우에, 연산모듈(131)은 극단적으로 다른 데이터를 이상이라고 판정하는 미리 정해진 알고리즘에 따라서 3개의 AD 모듈(121, 122, 123) 중 어느 하나에서 배선의 단선, 쇼트 등의 영구적 고장이 발생하고 있는지의 여부를 판정하고, 고장이 발생하지 않은 AD 모듈로부터 데이터를 선택하며, 전력변환기(102)의 동작을 제어하는 펄스폭 변조된 제어펄스를 생성하고, 신호선(181)을 통해 다수결회로(104)로 제어펄스를 송신한다. 다른 연산모듈(132, 133)은 연산모듈(131)과 동일한 동작을 수행한다. 즉, 연산모듈(131, 132, 133)은 동일한 AD 모듈로부터의 데이터를 사용하여 동일한 연산동작을 행한다. 따라서, 연산모듈(131, 132, 133)은 동일한 제어펄스를 생성해야 한다. 각 연산모듈에 의해 생성된 제어펄스를 비교하여 일치하지 않은 경우에는, 어느 하나의 연산모듈에서 고장이 발생한다고 판정할 수 있다.

도 2는 AD 모듈(121, 122, 123) 중 고장의 발생하지 않은 AD 모듈로부터 데이터를 선택하는 알고리즘을 나타내는 플로우챠트이다. 상기의 도시한 플로우챠트를 참조하면서, 연산모듈(131)의 선택동작을 설명한다.

연산모듈(131)은 초기에 AD 모듈(121)이 이상하다는 것을 나타내는 변수 e1 및 AD 모듈(122)이 이상하다는 것을 나타내는 변수 e2를 설정한다(스텝 S1).

다음에, 연산모듈(131)로부터 수신된 모든 데이터에 대하여 이상의 유무를 조사한다. AD 변환의 결과에는 오차가 포함되기 때문에, 2개의 AD 모듈로부터의 데이터의 불일치는 반드시 AD 모듈에서의 고장발생을 나타내는 것은 아니다. 따라서, 2개의 AD 모듈로부터의 데이터를 비교하고, 양쪽 AD 모듈로부터의 데이터 사이의 차가 일정한 범위 내에 있는지의 여부를 판정함으로써 이상 검출이 수행된다. 양쪽 AD 모듈로부터의 데이터의 차가 일정한 값의 범위 내에 있지 않은 경우에는, 2개의 데이터 중 하나가 이상하다고 판정할 수 있다. 반대로, 양쪽 AD 모듈로부터의 데이터의 차가 일정한 값의 범위 내에 있는 경우에는, 2개의 데이터가 정상이라고 판정할 수 있다. 이러한 판정동작을 행하기 위해서, 연산모듈(131)은 우선 판정해야 할 데이터를 받아서(스텝 S2), AD 모듈(121, 122)로부터의 데이터의 차를 연산하고, 그 차가 일정한 값의 범위 내에 있는가 아닌가를 판정한다(스텝 S3).

AD 모듈(121)로부터의 데이터와 AD 모듈(122)로부터의 데이터의 차가 일정한 값을 초과하여 AD 모듈 중 하나에서 고장이 발생했다고 판정한 경우에는, 데이터 사이의 차에 근거하여 AD 모듈(121, 123)의 어느 한쪽에 이상이 있다고 판정한다(스텝 S4).

AD 모듈(121, 123)로부터의 데이터 사이의 차가 일정한 값을 초과하여 AD 모듈의 어느 한쪽에 고장이 발생했다고 판정한 경우에는, AD 모듈(121)에 고장이 발생했다고 판정한다. 그 후, AD 모듈(121)에서 고장을 나타내는 변수 e1을 1로 설정한다(스텝 S5).

AD 모듈(121 및 122)로부터의 데이터 사이의 차가 AD 모듈(121, 122)의 어느 한쪽에 고장이 발생했다고 나타내고, AD 모듈(121, 123)로부터의 데이터 사이의 차가 일정한 값의 범위 내에 있어, AD 모듈의 어느 한쪽에 고장이 발생하지 않았다고 판정하면, AD 모듈(122)에서 고장이 발생했다고 판정한다. 그 후, AD 모듈(122)에서 고장을 나타내는 변수 e2를 1로 설정한다(스텝 S6).

AD 모듈(121, 122)로부터의 데이터 사이의 차가 정상 범위 내에 있는 경우에는, AD 모듈(121, 122)의 양쪽이 정상상태로 있다고 판정한다. 그 후, 변수 e1, e2는 변경되지 않는다.

모든 데이터에 관해서 이상 검출을 종료하면(스텝 S7), 연산모듈(131)은 이상검출의 결과에 따라서 데이터의 선택을 수행한다. 우선, 변수 e1이 1인지 아닌지를 검사한다(스텝 S8). 변수 e1이 1인 경우에는, 변수 e2가 1인지 아닌지를 판정한다(스텝 S9).

변수 e1, e2가 함께 1인 경우에는, 연산모듈(131)은 AD 모듈(123)로부터의 데이터를 선택한다(스텝 Sl0). 변수 e1이 1이고, 변수 e2가 0인 경우에는, 연산모듈(131)은 AD 모듈(122)로부터 데이터를 선택한다(스텝 S11). 한편, 변수 e1이 0인 경우에는, 연산모듈(131)은 AD 모듈(121)로부터 데이터를 선택한다(스텝 S12).

연산모듈(131)은 이와 같이 선택된 데이터를 사용하여, 전력변환기(102)의 동작을 제어하는 펄스 부호 변조된 제어펄스를 생성하고, 신호선(181)을 통해 다수결회로(104)로 제어펄스를 송신한다.

다수결회로(104)는 신호선(181~183)을 통해 3개의 연산모듈(131~133)로부터 전력변환기(102)의 제어펄스를 받아서, 입력된 제어펄스 중에서 많은 쪽의 제어펄스를 선택하는 다수결을 수행한다. 그 후, 선택된 제어펄스를 전력변환기(102)의 각 스위칭소자의 스위칭단자로 송신한다. 어느 한 개의 연산모듈에 고장이 발생한 경우라도, 적당한 제어펄스가 선택되어 전력변환기(102)로 송신될 수 있기 때문에, 정상적인 처리를 계속할 수 있어, 높은 신뢰성을 얻을 수 있다.

도 3은 도 1의 전력변환기 제어장치의 AD 모듈(121)의 구체적 구성을 나타내는 블록도이다. 여기서는, 설명의 간단을 위해, 4개의 센서를 사용한 경우의 예만 나타낸다.

AD 모듈(121)은 아날로그신호를 디지탈신호로 변환하는 AD 보드(202, 204)와, 변환된 디지탈 데이터의 전송을 제어하는 전송보드(206)를 갖는다. AD 보드(202)의 입력포트에는 신호선(141, 142)이 접속되고, 그것의 출력포트에는 데이터 버스(212)가 접속된다. 한편, 제어신호(214)가 입력된 AD 보드(204)의 입력포트에는 신호선(143, 144)이 접속되고, 그것의 출력포트는 데이터 버스(212)에 접속된다. 또한, 제어신호(214)가 입력된 전송보드의 입력포트에는 신호선(191) 및 데이터 버스(212)가 접속되고, 그것의 출력포트에는 신호선(151)이 접속되어, 제어신호(214)를 출력한다.

다음에, AD 모듈(121)의 동작을 설명한다.

AD 보드(202)는 전송보드(206)로부터 제어신호(214)에 의해, AD 변환을 개시하라는 명령에 응답하여, 신호선(141, 142)을 통해 센서(111, 112)로부터 수신된 신호를 아날로그신호에서 디지탈신호로 변환한다. 반면에, AD 보드(202)는 전송보드(206)로부터 제어신호(214)에 의해 상태를 판독하라는 명령에 바로 응답하여, 자기의 AD 변환동작의 진행상태를 나타내는 신호를 데이터 버스(212)에 출력한다. 반면에, 데이터를 판독하라는 명령을 전송보드(206)로부터 제어신호(214)에 의해 수신하면, AD 보드(202)는 데이터 버스(212)에 변환된 디지탈 데이터를 출력한다. AD 보드(204)의 동작은 AD 보드(202)의 동작과 비슷하다.

전송보드(206)는 신호선(191)을 통해 동작 개시신호에 응답하여, 제어신호(214)를 출력하여, AD 보드(202, 204)에 AD 변환개시의 명령을 송신한다. 그 후, 제어신호(214)에 의해, 전송보드(206)는 AD 보드(202, 204)의 상태를 판독하라는 명령을 송신하여, 데이터 버스(212)를 통해 AD 보드(202, 204)의 상태를 나타내는 신호를 수신한다. 이 상태를 나타내는 신호가, AD 보드(202 또는 204)가 AD 변환 중에 있다는 것을 나타내면, AD 변환이 종료될 때까지, 상태의 판독을 반복한다. AD 보드(202, 204)의 양쪽 모두 AD 변환을 종료하면, 전송보드(206)는 제어신호를 송신하여, AD 보드(202, 204)에 데이터를 판독하라는 명령을 전송하여, 데이터 버스(212)를 통해 데이터를 수신한다. 4개의 센서에 해당하는 데이터를 모두 수신하면, 전송보드(206)는 수신된 데이터를 신호선(151)에 출력한다.

도 1의 전력변환기 제어장치의 AD 모듈(122, 123)은 AD 모듈(121)과 비슷하게 구성되어, 동일한 동작을 수행한다.

도 4는 도 1에 나타낸 연산모듈(131)의 구체적 구성을 나타내는 블록도이다.

도면에 있어서, 신호선(163)은 직렬 데이터를 병렬 데이터로 변환하는 직렬 입력회로(302)의 입력포트에 접속된다. 직렬 입력회로(302)의 출력포트는 신호선(332)을 통해 입력신호를 내부 메모리 내에 일시적으로 저장하여 저장된 데이터를 판독요구에 따라서 출력하는 전송제어회로(312)의 입력포트에 접속된다. 신호선(161)은 병렬 데이터를 직렬 데이터로 변환하는 직렬 출력회로(304)의 출력포트에 접속된다. 직렬 출력회로(304)의 입력포트는 신호선(334)을 통해 전송제어회로(312)의 출력포트에 접속된다. 신호선(151)은 직렬 입력회로(306)의 입력포트에 접속되고, 직렬 입력회로(306)의 출력포트는 신호선(336)을 통해 전송 제어회로(312)의 입력포트에 접속된다. 신호선(166)은 직렬 출력회로(308)의 출력포트에 접속되고, 직렬 출력회로(308)의 입력포트는 신호선(338)을 통해 전송 제어회로(312)의 출력포트에 접속된다. 신호선(165)은 직렬 입력회로(310)의 입력포트에 접속되고, 직렬 입력회로(310)의 출력포트는 신호선(340)을 통해 전송 제어회로(312)의 입력포트에 접속된다. 또한, 전송 제어회로(312)의 입출력포트는 버스(342)에도 접속된다.

버스(342)에는, 전송 제어회로(312)뿐만 아니라, 중앙제어장치(CPU)(320), 판독 전용 메모리(ROM)(314), 랜덤 액세스 메모리(RAM)(316), 버스(342) 상의 데이터를 감시하여, 버스(342) 상의 잡음과 버스 내의 단선과 같은 장해를 검출하는 장해감시회로(322)와, 전력변환기(102)의 제어펄스를 생성하여 출력하는 출력 제어회로(324)의 입출력포트도 접속된다. 장해 감시회로(322)의 출력포트는 신호선(346)을 통해 CPU(320)의 입력포트에도 접속된다. 출력 제어회로(324)의 입력포트는 신호선(344)을 통해 AD 모듈(121)의 동작 개시신호를 생성하는 동기 제어회로(318)의 출력포트에도 접속된다. 동기 제어회로(318)의 출력포트는 신호선(181)에 접속된다. 또한, 동기 제어회로의 출력포트는 신호선(191, 171, 176, 344)에도 접속되고, 그것의 입력포트는 신호선(173, 175)에도 접속된다.

다음에, 이 연산모듈(131)의 동작을 설명한다.

직렬 입력회로(302, 306, 310)가 각각 신호선(163, 151, 165)으로부터 직렬 데이터를 수신하면, 수신된 직렬 데이터를 병렬 데이터로 변환하여, 각각 신호선(332, 336, 340)을 통해 전송 제어회로(312)에 병렬 데이터를 출력한다.

직렬 출력회로(304, 308)가 신호선(334, 338)을 통해 전송 제어회로(312)로부터 병렬 데이터를 수신하면, 수신된 병렬 데이터를 직렬 데이터로 변환하여, 신호선(161, 166) 상에 직렬 데이터를 출력한다.

전송 제어회로(312)가 신호선(332, 336, 340)을 통해 직렬 입력회로(302, 306, 310)로부터 병렬 데이터를 수신하면, 내부 메모리 내에 일시적으로 병렬 데이터를 저장한다.

또한, 전송 제어회로(312)가 버스(342)를 통해 CPU(320)로부터 데이터 판독 요구를 수신하면, 메모리 내에 저장된 데이터를 버스(342)를 통해 CPU(320)에 출력한다.

또한, 전송 제어회로가 버스(342)를 통해 CPU(320)로부터 데이터를 수신하면, 내부 메모리에 그 데이터를 저장한다. 또한, 전송 제어회로가 직렬 입력회로(306) 또는 CPU(320)으로부터 수신된 데이터를 일시적으로 저장한 후, 저장된 데이터를 신호선(334, 338)을 통해 직렬 출력회로(304, 308)에 출력한다.

CPU(320)는 일정한 주기로 버스(342)를 통해 전송 제어회로(312)로부터 3개의 AD 모듈(121, 122, 123)로부터의 데이터를 수신하고, 정상적인 AD 모듈의 데이터를 선택하여 전력변환기(102)를 제어하기 위한 데이터를 생성하며, 버스(342)를 통해 출력 제어회로(324)에 생성된 데이터를 송신한다. 또한, 다른 연산모듈(132, 133)에 데이터를 전송해야 하는 경우에는, 버스(342)를 통해 전송 제어회로(312)에 필요한 데이터를 전송한다.

장해 감시회로(322)는 버스(342) 상의 데이터를 감시하고, 장해를 검출한 경우에는 신호선(346)을 통해 CPU(320)에 초기화 신호를 출력한다. 버스 상에 패리티와 같은 에러체크용의 신호를 공급하여, 데이터의 이상을 검출하는 것에 의해 장해검출을 수행한다. 또한, CPU(320)는 ROM(314)의 합계 체크, RAM(316)의 판독/기록 체크를 수행하는 프로그램을 실시하고, 에러를 검출한 경우에 버스(342)를 통해서 오류의 발생을 장해 감시회로(322)에 통지하는 방법을 사용할 수도 있다.

동기 제어회로(318)는 신호선(171, 175 및 176, 173)을 통해 연산모듈(132, 133)로부터/에 동기용 신호를 수신하고 송신하며, AD 변환의 동작 개시신호를 생성하여 신호선(191) 상에 출력한다. 그것과 동시에, 동작 개시신호가 논리레벨 1로 된 후, 동기 제어회로는 경과시간을 카운트하고, 그 카운트값을 신호선(344)을 통해 출력 제어회로(324)에 출력한다.

출력 제어회로(324)는 신호선(344)을 통해 동기 제어회로(318)로부터 수신된 시간정보와, 버스(342)를 통해 CPU(320)로부터 수신된 제어 데이터에 근거하여 전력변환기(102)의 제어펄스를 생성하고, 신호선(181) 상에 제어펄스를 출력한다.

연산모듈(132, 133)은 연산모듈(131)과 같은 구성을 갖고, 같은 방법으로 동작한다.

도 5는 도 4에 나타낸 전송 제어회로(312)의 구체적 구성을 나타내는 블록도이다.

도 5에 있어서, 신호선(332, 336, 340)은 각각 버퍼(402, 406, 410)의 입력포트에 접속된다. 버퍼(402, 406, 410)의 출력포트는 버스(422)에 접속된다. 버퍼(404, 408)의 입력포트는 버스(422)에 접속되고, 버퍼(404, 408)의 출력포트는 각각 신호선(334, 338)에 접속된다. 버스(422)에는, 버퍼(416)의 입력포트, 버퍼(418)의 출력포트, 및 메모리(412)의 입출력포트도 접속된다. 버퍼(416)의 출력포트 및 버퍼(418)의 입력포트는 버스(342)에 접속된다. 메모리(412) 내에 저장된 데이터를 판독하여 전송하는 제어회로(414)의 입출력포트는 버퍼(402, 404, 406, 408, 410, 416, 418)의 각 입출력포트에 접속된다.

다음에, 이 전송 제어회로(312)의 동작을 설명한다.

버퍼(402, 406, 410)가 각각 신호선(332, 336, 340)을 통해 데이터를 수신하면, 메모리(412)의 기록 요구를 제어회로(414)에 출력한다. 버퍼가 제어회로(414)로부터" 준비"를 나타내는 신호를 수신하면, 신호선(332, 336, 340)을 통해 수신된 데이터를 버스(422)에 출력한다. 버퍼(402, 406, 410)가 버스(422) 상에 출력한 데이터는 메모리(412)에 의해 수신되고, 이 메모리(412) 내에 저장된다.

버퍼(404, 408)가 제어회로(414)로부터 데이터의 인출 요구를 수신하면, 각각 신호선(334, 338) 상에 출력한다. 버퍼(404, 408)가 인출한 데이터는 메모리(412)로부터 버스(422)에 출력된 데이터이다.

메모리(412)가 제어회로(414)로부터 데이터 판독 명령을 수신하면, 지정된 데이터를 버스(422) 상에 출력한다. 또한, 메모리가 제어회로(414)로부터 데이터 기록 명령을 수신하면, 버스(422)로부터 데이터를 인출하여, 지정된 장소에 저장한다.

버퍼(416)가 버스(342)를 통해 데이터 판독 명령 수신하면, 제어회로(414)에 데이터 판독 요구를 출력한다. 버퍼가" 준비"를 나타내는 신호를 수신하면, 메모리(412)가 버스(422) 상에 출력한 데이터를 인출하여, 버스(342) 상에 출력한다.

버퍼(418)가 버스(342)로부터 데이터 기록 명령을 수신하면, 버스(342) 상에 나타나는 데이터를 인출하여, 메모리(412)로의 기록 요구를 제어회로(414)에 출력한다. 버퍼가 제어회로(414)로부터" 준비"를 나타내는 신호를 수신하면, 버스(342)로부터 인출한 데이터를 버스(422) 상에 출력한다. 버퍼(418)가 버스(422) 상에 출력한 데이터는 메모리(412) 내에서 인출되고, 메모리 내에 저장된다.

도 6은 도 5에 나타낸 메모리(412) 상의 데이터의 배치를 나타낸 도면이다. 메모리(412)는 수신 데이터(1~3) 및 송신 데이터(1)의 4개의 영역으로 분할된다.

수신 데이터(1, 3)의 영역에서, 각각 버퍼(402, 410)로부터의 데이터가 기록된다. 버퍼(416)로부터의 판독 요구에 의해서, 기록된 데이터가 판독된다.

수신 데이터(2)의 영역에서, 버퍼(406)로부터 데이터가 기록된다. 기록 완료와 동시에, 데이터는 버퍼(404, 408)에 출력된다. 또한, 데이터는 버퍼(416)로부터의 판독 요구에 의해서 판독된다.

송신 데이터(1)의 영역에서, 버퍼(418)로부터의 데이터가 기록된다. 기록 완료와 동시에, 데이터는 버퍼(404, 408)에 출력된다.

도 7은 도 4에 나타낸 동기 제어회로(318)의 구체적 구성을 나타내는 블록도이다.

도 7에서, 신호선(173)은 버퍼(616)의 입력단자에 접속된다. 버퍼(616)의 출력단자는 신호선(646)을 통해 AND 게이트(608 및 612)의 각각의 한편의 입력단자에 접속된다. 신호선(175)은 버퍼(622)의 입력단자에 접속된다. 버퍼(622)의 출력단자는 신호선(644)을 통해 AND 게이트(612)의 다른 한편의 입력단자 및 AND 게이트(610)의 한편의 입력단자에 접속된다. AND 게이트(608 및 610)의 각각의 다른 한편의 입력단자는 신호선(642)을 통해 수신된 신호를 지연하여 지연된 신호를 출력하는 지연회로(DL 회로)의 출력단자에 접속된다. 또한, AND 게이트(608, 610, 612)의 출력단자는 3입력 OR 게이트(606)의 각 입력단자에 접속된다. OR 게이트(606)의 출력단자는 신호선(632)을 통해 버퍼(602)의 입력단자 및 카운터(604)의 리셋트 단자에 접속된다. 버퍼(602)의 출력단자는 신호선(191)에 접속된다. 카운터(604)의 카운트값에 대한 출력단자는 신호선(344)에 접속되고, 카운트 종료신호를 출력하는 그것의 캐리단자는 신호선(640)을 통해 DL 회로(614) 및 버퍼(618, 620)의 각 입력단자에 접속된다. 버퍼(618, 620)의 출력단자는 각각 신호선(171, 176)에 접속된다.

다음에, 이 동기 제어회로(318)의 동작을 설명한다.

카운터(604)는 일정한 시간마다 카운트값을 한 개씩 증가시켜, 그것의 카운트값을 신호선(344) 상에 출력한다. 또한, 카운터가 신호선(632)을 통해 OR 회로(606)로부터 동작 개시신호를 수신하면, 그것의 카운트값을 0으로 클리어한다. 또한, 카운트값이 소정의 값과 같게 되면, 카운터는 카운트값을 고정하고, 신호선(640) 상에 카운트 종료신호를 출력한다.

DL 회로(614)가 신호선(640)을 통해 카운터(604)로부터 카운트 종료신호를 수신하면, 이 카운트 종료신호를 일정한 시간 지연시킨 후에, 신호선(642) 상에 지연된 신호를 출력한다. DL 회로(614)는 다른 연산모듈(132, 133) 사이에서 카운트 종료신호를 전송하는데 필요한 시간만, 연산모듈(131)의 카운트 종료신호를 지연시 키기 위한 회로이다.

버퍼(616, 622)는 각각 신호선(173, 175)을 통해 연산모듈(133, 132)로부터의 카운트 종료신호를 수신하고, 각각 신호선(646, 644) 상에 출력한다. 버퍼(618, 620)는 신호선(640)을 통해 카운터(604)로부터 카운트 종료신호를 수신하고, 각각 신호선(171, 176) 상에 출력한다.

3개의 AND 회로(608, 610, 612), 및 OR 회로(606)는 전체로 하나의 다수결회로를 구성한다. 즉, 신호선(642, 644, 646)의 값, 즉 3개의 연산모듈(131, 132, 133)로부터의 카운트 종료신호의 값 중 2개 이상이 논리레벨 1에 있으면, 다수결회로는 신호선(632)에 논리레벨 1을 나타내는 신호를 출력하고, 그렇지 않으면, 신호선(632)에 논리레벨 0을 나타내는 신호를 출력한다. 다수결회로로부터 출력된 논리레벨 1을 나타내는 신호는 버퍼(602) 및 신호선(191)을 통해 AD 모듈(121)에 입력된다.

도 8은 도 4에 나타낸 동기 제어회로(318)의 동작을 나타내는 타이밍 챠트이다.

각 연산모듈(131~133)의 카운터에서, 일정한 시간동안 카운트값을 한 개씩 증가시켜, 카운트값이 미리 정해진 값에 도달할 때 카운트 종료신호를 출력한다. 카운트값을 증가시키는 한정된 기간은 모듈마다 변하기 때문에, 카운트 종료신호의 출력 타이밍도 모듈마다 변한다. 이 실시예에 있어서, 연산모듈(131)로부터의 카운트 종료신호의 출력이 첫 번째로 나타나고, 연산모듈(132)로부터의 카운트 종료신호의 출력이 마지막으로 나타난다고 가정하였다. 각 연산모듈의 동기 제어회로는 2개의 연산모듈의 카운트 종료신호가 논리레벨 1로 된 시점에서 변환 개시신호를 논리레벨 1로 하기 때문에, 이 예에서는, 연산모듈(132)의 카운트 종료신호가 논리레벨1로 될 때, 모든 AD 모듈(121~123)로의 변환 개시신호가 논리레벨 1로 되어, 모든 AD 모듈(121~123)로 동일한 타이밍으로 아날로그신호로부터 디지탈신호로 변환할 수 있다. 카운트 종료신호, 즉 변환 개시신호가 논리레벨 1로 되면, 각 연산모듈의 카운터는 리셋트되기 때문에, 카운트 종료신호도 논리레벨 0으로 된다. 이 예에서, 연산모듈(132)의 카운터는 카운트 종료신호가 논리레벨 1로 되기 전에 리셋트되기 때문에, 그것의 카운트 종료신호는 항상 논리레벨 0으로 된다.

도 9는 도 4에 나타낸 연산모듈(131)의 출력 제어회로(324)의 구체적 구성을 나타내는 블록도이다.

도 9에서, 신호선(344)은 비교회로(804)의 한편의 입력단자에 접속되고, 다른 한편의 입력단자는 신호선(812)을 통해 레지스터(802)의 출력포트에 접속된다. 비교회로(804)의 출력단자는 신호선(816)을 통해 래치회로(806)의 트리거신호 입력단자에 접속되고, 래치회로(806)의 출력단자는 신호선(818)을 통해 버퍼(808)의 입력단자에 접속된다. 레지스터(802)의 입력포트는 버스(342)에 접속되고, 버퍼(808)의 출력단자는 신호선(181)에 접속된다.

다음에, 이 출력제어회로(324)의 동작을 설명한다.

레지스터(802)는 버스(342)를 통해 CPU(320)로부터 공급된 전력변환기 제어용의 데이터를 수신하여 저장하고, 신호선(812, 814)을 통해 비교회로(804) 및 래치회로(806)에 각각 출력한다. 전력변환기 제어용의 데이터는 단일 제어주기 중의 기준시간으로부터 제어펄스를 상승 또는 하강시킬 수 있어야 하는 시간의 정보와, 지정된 동작에 대한 상대적인 시간이 경과된 경우에, 제어펄스가 논리레벨 0으로 선택되는지 논리레벨 1로 선택되는지를 판정하는 정보로 이루어진다.

비교회로(804)는 신호선(344)을 통해 동기 제어회로(318)로부터 수신된 카운트값과 신호선(812)을 통해 레지스터(802)로부터 수신된 상대적인 시간에 관한 정보를 비교하여, 양자가 서로 일치한 경우에 신호선(816)의 출력레벨을 논리레벨 1로 하고, 일치하지 않은 경우에 신호선(816) 상의 출력레벨을 논리레벨 0으로 한다.

래치회로(806)는 비교회로(804)의 신호선(816) 상의 출력레벨이 논리레벨 1로 된 경우에 타이밍에 따라 신호선(818) 상의 출력레벨을 변경한다. 그렇게 변경된 출력레벨은 신호선(814)을 통해 레지스터(802)로부터 공급된 신호레벨과 동일하다.

버퍼(808)는 래치회로(806)의 출력신호를 신호선(181) 상에 출력한다.

이와 같이, 전력변환기(102)의 스위칭 동작을 제어하는 제어펄스를 CPU(320)가 지정한 시간에서, CPU(320)에 의해 지시된 신호레벨로 설정한다.

도 10은 도 1에 나타낸 전력변환기 제어장치의 다수결회로(104)의 구체적 구성을 나타낸 블록도이다.

도 10에서, 신호선(181, 182, 183)은 각각 버퍼(902, 904, 906)의 입력단자에 접속된다. 버퍼(902)의 출력단자는 신호선(922)을 통해 AND 게이트(908 및 912)의 각 한편의 입력단자에 접속된다. 버퍼(904)의 출력단자는 AND 게이트(908)의 다른 한편의 입력단자 및 AND 게이트(910)의 한편의 입력단자에 접속된다. 버퍼(906)의 출력단자는 AND 게이트(910 및 912)의 각 다른 한편의 입력단자에 접속된다. AND 게이트(908, 910, 912)의 출력단자는 각각 3입력 OR 게이트(914)의 입력단자에 접속되고, OR 게이트(914)의 출력단자는 신호선(106)에 접속된다.

다음에, 이 다수결회로(104)의 동작을 설명한다.

버퍼(902, 904, 906)는 각각 신호선(181, 182, 183)을 통해 제어펄스를 수신하고, 수신한 제어펄스를 각각 신호선(922, 924, 926) 상에 출력한다.

AND 회로(908, 910, 912)와 OR 회로(914)를 결합하여, 다수결 동작을 행한다. 즉, 신호선(922, 924, 926) 상의 제어신호들 중 2개 이상이 논리레벨 1을 갖는 경우에, 신호선(106) 상의 제어펄스도 논리레벨 1로 결정되고, 제어신호들 중 2개 이상이 논리레벨 0을 갖는 경우에, 신호선(106) 상의 제어펄스도 논리레벨 0으로 결정된다.

도 11은 도 1에 나타낸 전력변환기 제어장치의 연산모듈(131, 132, 133)의 정상적인 동작의 처리흐름을 나타낸다.

도 11a는 연산모듈(131, 132, 133)의 처리흐름을 나타낸다. 연산모듈(131, 132, 133)은 일정한 시간주기 동안 동일한 동작을 반복한다. 즉, 연산모듈(131, 132, 133)은 각 연산주기, k, k+1, k+2 등에서 처리<0>를 실행한다. 각 연산모듈(131, 132, 133)에서 주기적으로 실행된 연산동작에 대한 개시 타이밍은 동기화되고, 각 연산주기의 처음에 AD 모듈로부터 초기에 공급된 데이터를 서로 교환한다.

도 11b는 단일 연산모듈의 1회의 연산주기의 처리흐름을 나타낸 플로우챠트이다. 우선, 스텝 S11에서 연산모듈은 연산주기의 처음에 다른 연산모듈과 AD 모듈로부터 공급된 데이터를 서로 교환한 다음에, 스텝 S12에서 정상적인 데이터를 선택한 후, 스텝 S13에서 선택한 데이터를 사용하여 연산처리를 행한다. 연산처리가 종료하면, 연산모듈은 전송될 다음 데이터를 대기하는 유휴상태로 된다.

도 12는 도 11b에 나타낸 연산처리스텝(스텝 S13)에서의 구체적인 데이터 처리의 흐름을 나타내는 플로우챠트이다. 연산처리스텝(스텝 S13)은 4개의 처리스텝, 즉 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22), 전압제어스텝(스텝 S23), PWM 제어스텝(스텝 S24)으로 이루어진다. 이하에 설명하는 각 처리스텝에서, 알파벳의 오른쪽 밑에 " k"가 붙은 것은 k번째의 연산주기에서 계산될 값을 갖는 변수를 나타내고, 알파벳의 오른쪽 밑에 "k-1"이 붙은 것은 k-1번째의 연산주기에서 이미 계산된 값을 갖는 변수를 나타낸다.

위상검출처리스텝(스텝 S21)은 도 13에 나타낸 바와 같이, AD 모듈로부터의 데이터의 전압값 V의 시간변화의 윤곽을 한 개의 정현파곡선으로 근사하고, 각 시간 주기에서의 위상 θ 을 계산하는 처리이다.

도 14는 도 13에 나타낸 위상 θ 을 계산하는 위상검출처리의 구체적 절차의 일 예를 나타낸다. 도 14에서, 첫 번째 행의 처리는 시간 t를 연산주기 만큼만 증가시키는 것이다. 2~5행의 처리는 과거 n 연산주기의 입력 데이터를 변수 V(i)에 저장하기 위한 것이고, 여기서, i는 임의의 자연수를 나타낸다. 7~22행의 처리는 근사한 정현파곡선의 진폭을 계산하기 위한 것이다. 9행의 처리에서는, 진폭 V0을 이전의 연산주기의 진폭이라고 가정하여, 정현파곡선과 입력 데이터의 차의 총계 d0을 구한다. 11행의 처리에서는, 진폭 V0을 이전 연산주기의 진폭과 증가분 △V의 합계라고 가정하여, 정현파곡선과 입력 데이터의 차의 총계 dp를 구한다. 13행의 처리에서는, 진폭 V0을 이전 연산주기의 진폭과 증가분 △V의 차라고 가정하여, 정현파곡선과 입력데이터의 차의 총계 dm을 구한다. 15~22행의 처리에서는, 총계 d0, dp, dm 중의 최소값을 구하여, 그 때의 진폭 V0을 최종의 값으로서 결정한다.

24~25행의 처리는 근사한 정현파곡선이 도 13의 횡축(시간축)과 교차할 때의 시간 t0을 추정하기 위한 것이다. 이 처리의 내용은 진폭 V0을 구하는 9~22행의 처리와 동일하다.

27~28행의 처리는 근사한 정현파곡선의 주기 T를 추정하기 위한 것이다. 이들 처리의 내용은 진폭 V0을 구하는 9~22행의 처리와 동일하다.

30~34행의 처리는 위상θ가 2π를 초과했을 때에 위상θ으로부터 2π를 감산하고, 위상θ가 2π를 초과했다는 것을 나타내는 플래그 변수 tv를 연산모듈 중에 설정하기 위한 것이다.

35행의 처리는 위상θ을 구하기 위한 것이다.

상술한 바와 같이, 위상검출처리는 입력 데이터와 내부 데이터에만 의존하지, 전력검출, 전압제어, PWM 제어 스텝의 처리결과에는 의존하지 않는다.

도 15는 도 12에 나타낸 전력검출스텝(스텝 S22)의 구체적 처리의 일 예를 나타낸 도면이다. 도 15에서, P는 전압 V와 동일한 위상을 갖는 전력성분을 나타내고, Q는 전압 V로부터 90°이동된 위상성분을 나타낸다.

도 15로부터 분명한 바와 같이, 전력검출스텝(스텝 S22)은 입력데이터, 위상검출스텝(스텝 S21)의 처리결과 및 내부 데이터에만 의존하지, 전압제어스텝(스텝 S23) 및 PWM 제어스텝(스텝 S24)의 처리결과에는 의존하지 않는다.

도 16은 도 12에 나타낸 전압제어스텝(스텝 S23)의 구체적 처리내용의 일 예를 나타낸다. 도 16에서, OP는 전압 V와 동일한 위상을 갖는 출력전압의 기대값 AV의 전압성분이고, SQ은 전압V로부터 90°이동된 위상을 갖는 출력전압의 기대값 AV의 전압성분이다. 출력전압성분 OP 및 SQ의 계산은 위상 θ가 2π를 초과하는 것을 나타내는 플래그 신호 tv가 1로 되었을 때에만 행해진다. 출력전압성분 OP에는, 전력 P와 그 기대값 PI의 차와 이득 gp을 곱한 값으로서 획득한 보정값이 가산된다. 출력전압성분 OQ에는, 전력 Q와 그 기대값 QI의 차와 이득 gq을 곱한 값으로서 획득한 보정값이 가산된다. 출력전압의 기대값 OV는 출력전압성분 OP과 위상 θ의 정현(sine)을 곱한 값과, 출력전압 OQ과 위상 θ의 여현(cosine)을 곱한 값의 합으로서 계산된다.

상술한 바와 같이, 전압제어스텝(스텝 S23)은 입력데이터와, 위상검출스텝(스텝 S21) 및 전력검출스텝(스텝 S22)의 처리결과와, 내부 데이터에만 의존하지, PWM 제어스텝(스텝 S 24)의 처리결과에는 의존하지 않는다.

도 17은 PWM 제어스텝(스텝 S24)의 처리를 나타낸 개략도이다. PWM 제어스텝(스텝 S24)에서, 기준 삼각파와 출력전압의 기대값 OV을 비교하여, 기대값 OV가 삼각파보다 클 때에 제어펄스가 온되고, 삼각파가 기대값 OV보다 클 때는 제어펄스가 오프되도록 PWM 제어를 행한다.

도 18은 PWM 제어스텝(스텝 S24)의 구체적 처리내용의 일 예를 나타낸다.

도 18에서, 1행 및 2의 처리는 삼각파의 위상을 나타내는 변수ø를 증가시키기 위한 것이다. 변수ø는 연산주기마다 한 개씩 증가하고, 0과 2m-1 사이에서 변경되며, 여기서, m은 삼각파의 전압값이 -VM에서 VM까지 변화되는 시간을 1, 연산주기를 1이라고 가정함으로써 표준화된 값이다. 즉, 이것은 삼각파의 전압값이 0과 m 사이에 -VM에서 VM까지 증가하고, m과 2m 사이에서는 그 전압값이 VM에서 -VM까지 감소한다는 것을 의미한다.

3～12행의 처리는 삼각파의 현재의 전압값, 및 제어펄스의 변화의 방향 S를 구하기 위한 것이다. 변수ø가 위상 m보다 작을 때에는 제어펄스가 ON에서 OFF로 변화되기 때문에, 변화의 방향 S를 0으로 설정한다. 반면에, 변수ø가 위상 m보다 클 때에는 제어펄스는 OFF에서 ON으로 변화되기 때문에, 변화의 방향 S는 1로 설정된다.

13~18행의 처리는 삼각파와 출력전압의 기대값 OV의 교차점을 구하기 위한 것이다. 현재의 시간에서 다음의 단일 연산주기 내에 삼각파와 출력전압의 기대값 OV가 서로 교차하는 경우에, 교차하는 시간을 C로 설정한다. C의 값은 관련된 시간을 단일 연산주기 내에 0에서 CM까지 변화하는 카운터(604)의 카운트값으로 변환함으로써 생성된다. 단일 연산주기 내에 삼각파와 출력전압의 기대값 OV가 서로 교차하지 않은 경우에는, C의 값을 최대치 CM보다 크게 설정하여, 제어펄스가 변화하는 것을 방지한다.

상술한 바와 같이, PWM 제어스텝(스텝 S24)은 입력데이터와, 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22) 및 전압제어스텝(스텝 S23)의 처리결과와, 내부 데이터에 의존한다.

상술한 바와 같이, 전력변환기 제어장치의 각 처리스텝은 데이터의 의존관계에 따라서 상류에서 하류로 분해될 수 있다.

도 19는 도 12에 나타낸 저정된 연산처리와 그들에 대응하는 장해의 파급효과를 나타낸 도면이다.

도 19a는 주기(k-1)에 장해가 발생하여 위상검출스텝(스텝 S 21)의 내부 데이터 V(n-1)가 파괴된 경우의 장해의 파급효과를 나타낸다.

주기(k)의 처리에 있어서, V(n-1) 값에 의존하는 V(n)의 연산결과는 무효의 값으로 되지만, V(n-1)의 값은 유효한 값으로 회복된다. 게다가, 주기(k+1)의 처리에 있어서는 V(n)의 연산결과도 유효한 값으로 된다.

상술한 바와 같이, 내부 데이터 V(1)~V(n)가 공교롭게도 무효로 되더라도, 입력 데이터가 유효하다고 보증되면, 그들은 유효한 값으로 회복될 수 있다. 내부 데이터 V(1)~V(n)와 같이, 처리를 계속하고 있는 동안 무효의 값으로 변경되었지만 유효한 값으로 회복될 수 있는 데이터를 비재귀 데이터라고 칭한다.

도 19b는 주기(k-1)에 장해가 발생하여 전압제어의 내부 데이터 OP가 파괴된 경우의 장해의 파급효과를 나타낸 도면이다.

주기(k)의 처리에서, 내부 데이터 OP의 값은 자기자신에게 의존하기 때문에, 그것의 값은 무효의 값으로 존재한다. 이것은 주기(k+1) 이후의 처리에 있어서도 비슷하게 유지하고 있다.

이와 같이, 내부 데이터 OP는 자기자신의 값에 의존하기 때문에, 한번 무효의 데이터로 되면, 더 이상 유효한 값으로 회복될 수 없다. 일단 무효의 값으로 변경되어 회복될 수 없는 데이터를 재귀 데이터라고 칭한다. 어떠한 장해가 발생한 경우에 정상적인 시스템으로부터 장해가 발생한 시스템으로 전송되어야 하는 것은 재귀 데이터만이다. 재귀 데이터를 저장하는 메모리 영역과 비재귀 데이터를 저장하는 메모리 영역을 개별적으로 형성함으로써 재귀 데이터만을 독점적으로 전송하는 처리를 효율적으로 수행하는 것이 가능하다.

도 19c는 주기(k-1)에 장해가 발생하여 전력검출의 출력 데이터 P가 손상된 경우의 장해 파급효과를 나타낸 도면이다.

주기(k)의 처리에 있어서 데이터 P에 의존하는 데이터 P, OP 및 OV의 연산결과는 모두 무효의 값으로 된다. 이것은 주기(k+ 1) 이후의 처리에서도 비슷하게 유지하고 있다.

이와 같이, 전력검출의 처리결과가 무효의 값으로 되면, 전압제어의 처리결과도 무효하게 된다. 따라서, 어떤 장해가 발생하여 유효한 시스템에서의 데이터를 무효의 시스템으로 전송하는 경우에 상류의 처리에서의 내부 데이터를 먼저 전송해야 한다.

도 20은 도 1에 나타낸 전력변환기 제어장치의 연산모듈(131)에서 장해를 검출한 경우에 수행된 처리방법의 제 1 실시예를 나타낸 도면이다.

연산주기(k+2)에서, 연산모듈(131)이 장해를 검출하여, CPU(320)가 리셋트 신호를 발생시키는 것을 허용하고, RAM(316), 메모리(412), 제어회로(414) 내의 레지스터의 제어정수뿐만 아니라, 각 소자 및 제어회로의 초기화처리를 시작한다. 초기화처리에서, 최초로 자기 진단 프로그램에 의한 하드웨어 장해의 체크를 행하고, 과거 일정시간 내에 비슷한 장해가 검출되었는지의 여부를 체크한다. 하드웨어 장해를 검출한 경우, 또는 과거 일정 시간주기 내에 비슷한 장해를 검출한 경우에는, 그 장해를 회복하는 것이 불가능하다고 판단되어, 초기화처리가 정지된다. 그렇지 않으면, 상술한 레지스터와 같은 하드웨어의 초기화처리를 시작한다.

연산주기(k+3)에서, 연산모듈(131)은 초기화처리 중에 있기 때문에, 그 연산모듈과 다른 연산모듈 사이에서 AD 데이터의 교환을 수행할 수 없다. 따라서, 연산모듈(132 및 133)은 연산모듈(131)로부터의 데이터를 제외한 2개의 데이터로부터 정상적인 데이터를 선택하여 처리를 수행한다.

연산주기(k+ 4) 및 (k+ 5)에서는, 초기화가 종료되기 때문에, 통상의 처리(처리<0>)를 수행한다. 이 2개의 주기 동안의 처리에 의해서, 내부 데이터 중 비재귀 데이터는 유효한 값으로 된다. 그러나, 재귀 데이터는 무효의 값으로 유지되어 있고, 출력 데이터도 무효의 값으로 유지되어 있다.

연산주기(k+ 6)에서, 연산모듈(131)은 통상의 처리를 행하면서 동시에 연산모듈(132)에게 재귀 데이터의 전송개시를 요구한다(처리<i>).

연산주기(k+7)에서, 연산모듈(131)은 통상의 처리를 행하면서 동시에 연산모듈(132)에서 연산모듈(131)까지 도 12에 나타낸 위상검출스텝(스텝 S21)에 관한 재귀 데이터를 전송한다(처리<t1>, 처리<r1>).

연산주기(k+8)에서, 연산모듈(131)은 통상의 처리를 행하면서 동시에 연산모듈(132)에서 연산모듈(131)까지 도 12에 나타낸 전력검출스텝(스텝 S22)에 관한 재귀 데이터를 전송한다(처리<t2>, 처리<r2>). 연산모듈(131)은 연산주기(k+7)에서 연산모듈(132)로부터 수신한 위상검출스텝(스텝 S21)에 관한 재귀 데이터를 사용하여 처리를 수행하기 때문에, 위상검출스텝(스텝 S21)의 결과는 모두 유효한 값으로 된다.

연산주기(k+9)에서, 연산모듈(131)은 통상의 처리를 행하면서 동시에 연산모듈(132)에서 연산모듈(131)까지 도 12에 나타낸 전압제어스텝(스텝 S23)에 관한 재귀 데이터를 전송한다(처리<t3>, 처리<r3>). 연산모듈(131)은 연산주기(k+7) 및 (k+8)에서, 연산모듈(132)로부터 수신한 위상검출스텝(스텝 S21) 및 전력검출스텝(스텝 S22)에 관한 재귀 데이터를 사용하여 처리를 행하기 때문에, 위상검출스텝(스텝 S21) 및 전력검출스텝(스텝 S22)의 결과는 모두 유효한 값으로 된다.

연산주기(k+10)에서, 연산모듈(131)은 통상의 처리를 행하면서 동시에, 연산모듈(132)로부터 연산모듈(131)까지 도 12에 나타낸 PWM 제어스텝(스텝 S24)에 관한 재귀 데이터를 전송한다(처리<t4>, 처리<r4>). 연산모듈(131)은 연산주기(k+7), (k+ 8) 및 (k 19)에서 연산모듈(132)로부터 수신한 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22), 전압제어스텝(스텝 S23)에 관한 재귀 데이터를 사용하여 처리를 행하기 때문에, 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22), 전압제어스텝(스텝 S23)의 결과는 모두 유효한 값으로 된다.

연산주기(k+ 11) 이후에는, 연산모듈(131)은 통상의 처리(처리<0>)를 행한다. 연산모듈(131)은 연산주기(k+7), (k+8), (k+9), (k+10)에서 연산모듈(132)로부터 수신한 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22), 전압제어스텝(스텝 S23), PWM 제어스텝(스텝 S24)에 관한 재귀 데이터를 사용하여 처리를 행하기 때문에, 위상검출스텝(스텝 S21), 전력검출스텝(스텝 S22), 전압제어스텝(스텝 S23) 및 PWM 제어스텝(스텝 S24)의 결과는 모두 유효한 값으로 된다.

연산주기(k+ 2)~(k+ 10) 동안, 연산모듈(131)은 무효의 데이터를 출력하지만, 다수결회로(104)에 의해 연산모듈(132, 133)의 출력 데이터가 선택되기 때문에, 전력변환기(102)를 정상적으로 작동시킬 수 있다.

이와 같이, 비재귀 데이터 V(i)는 연산주기(k+2)에서 처리를 계속하고 있는 동안 유효한 값으로 복귀할 수 있다. 그러나, 반드시 한 개의 연산주기로 복귀하지 않고, 유효한 값으로의 복귀에는 최대 n 연산주기를 필요로 한다. 따라서, 도 20에 도시한 바와 같이, 연산모듈(131)은 재귀 데이터의 전송을 개시하기 전에 통상처리<0>를 복수회(도 20에 나타낸 예의 경우에는 2회) 행해야 한다.

도 21a, 도 21b 및 도 21c는 도 20에 나타낸 각 처리를 상세히 설명하기 위한 도면이다.

도 21a는 도 20의 연산주기(k+6)에서의 연산모듈(131)의 처리의 내용을 나타낸다. 이 처리내용은 도 11b에 나타낸 정상상태의 처리내용과 거의 같지만(데이터교환스텝 S11, 데이터선택스텝 S12, 연산처리스텝 S13 및 유휴상태스텝 S14), 연산처리스텝 S13의 종료 후에 재귀 데이터의 전송요구를 출력하는 스텝(스텝 S211)이 설치되어 있다는 점에서 정상상태의 처리내용과 다르다.

도 21b는 도 20의 연산주기(k+7)에 있어서의 연산모듈(132)의 처리의 내용을 나타낸다. 이 처리내용도 도 11b에 나타낸 정상상태의 처리내용과 거의 동일하지만, 연산처리스텝 S13의 종료 후에 재귀 데이터를 송신하는 스텝(스텝 S212)이 설치되어 있다는 점에서 정상상태의 처리내용과 다르다.

도 21c는 도 20의 연산주기(k+7)에서의 연산모듈(131)의 처리의 내용을 나타낸다. 이 처리내용도 도 11b에 나타낸 정상상태의 처리내용과 거의 동일하지만, 연산처리스텝 S13의 종료 후에 재귀 데이터를 수신하는 스텝(스텝 S213)이 설치되어 있다는 점에서 정상상태의 처리내용과 다르다.

도 22는 도 1에 나타낸 전력변환기 제어장치의 연산모듈(131)에서 장해를 검출한 경우에 수행된 처리방법의 제 2 실시예를 나타낸 도면이다. 이 실시예의 특징은 장해가 발생한 경우뿐만 아니라 정상처리를 수행한 경우에도 3개의 연산모듈 중에서 도 12에 나타낸 각 처리스텝에서의 재귀 데이터의 교환을 순차 수행한다는 점이다.

연산주기(k)에서, 모든 연산모듈이 정상으로 처리(처리<c2>)를 수행한다. 또한, 연산모듈은 처리종료 후의 공백기간 동안 전력검출스텝 S22에서의 재귀 데이터를 교환하여, 일치성을 체크한다. 만일, 불일치가 검출되면, 후술하는 순서에 따라서, 유효성이 가장 확실한 값을 선택하여 처리를 계속 행한다.

연산주기(k+1)의 처리도 연산주기(k)의 처리와 동일한 방법으로 수행되지만, 재귀 데이터가 전압제어스텝 S23에서의 재귀 데이터인 점에서 연산주기(k)에서의 처리와 다르다.

연산주기(k+2)에서, 연산모듈(131)은 장해를 검출하여, CPU(320)가 리셋트 신호를 발생하는 것을 허용하고, RAM(316), 메모리(412), 제어회로(414) 내의 레지스터의 제어정수에 덧붙여, 각 소자 및 제어회로의 초기화처리를 시작한다. 연산모듈(131)은 그 연산모듈과 다른 연산모듈 사이에서 데이터의 교환을 수행할 수 없다. 따라서, 연산모듈(132, 133)은 연산모듈(131)로부터의 재귀 데이터를 제외한 2개의 재귀 데이터에 대하여 일치성을 체크한다.

연산주기(k+3)에서, 연산모듈(131)은 초기화처리 중에 있기 때문에, 그 연산모듈과 다른 연산모듈 사이에서 데이터의 교환을 수행할 수 없다. 따라서, 연산모듈(132, 133)은 연산모듈(131)로부터의 데이터를 제외한 2개의 데이터로부터 정상적인 데이터를 선택하여 처리를 수행한다. 재귀 데이터의 일치성도 같은 방법으로 체크된다.

연산주기(k+4)에서, 연산주기(k)의 처리와 같은 처리(처리<c2>)를 수행하여, 전력검출스텝 S22에서의 재귀 데이터의 일치성을 체크한다. 이것에 의해서, 연산모듈(131)에서도 연산모듈(132, 133)로부터 전송된 재귀 데이터가 선택되고, 전력검출스텝 S22에서의 재귀 데이터가 유효한 값으로 된다.

연산주기(k+5)에서의 처리도 연산주기(k+4)의 처리와 동일하다. 따라서, 전압제어스텝 S23에서의 재귀 데이터가 유효한 값으로 된다. 한편, 전력검출스텝 S22에서의 재귀 데이터는 연산주기(k+4)에서 한번만 유효한 데이터로 되지만, 연산모듈(131)의 위상검출스텝 S21에서의 재귀 데이터는 유효한 값이 아니기 때문에, 위상검출스텝 S21에서의 재귀 데이터의 값에 의존하고 있는 전력검출스텝 S22에서의 재귀 데이터는 연산주기(k+5)의 처리종료 후에는 무효의 데이터로 된다.

연산주기(k+6)에서의 처리도 연산주기(k+5)의 처리와 동일하다. 따라서, PWM 제어스텝 S24에서의 재귀 데이터는 유효한 값으로 되지만, 전압제어스텝 S23에서의 재귀 데이터는 처리종료 후에는 무효의 데이터로 된다.

연산주기(k+7)에서의 처리도 연산주기(k+5)의 처리와 동일하다. 따라서, 위상검출스텝 S21에서의 재귀 데이터는 유효한 값으로 되지만, PWM 제어스텝 S24에서의 재귀 데이터는 처리종료 후에는 무효의 데이터로 된다.

연산주기(k+8)에서의 처리도 연산주기(k+5)의 처리와 동일하다. 또한, 위상검출스텝 S21에서의 재귀 데이터는 입력데이터와 위상검출스텝 S21에서의 내부 데이터에만 의존하기 때문에, 처리종료 후에도 유효한 값으로 유지된다.

연산주기(k+9)에서의 처리도 연산주기(k+8)의 처리와 동일하다. 따라서, 전압제어스텝 S23에서의 재귀 데이터가 유효한 값으로 되고, 위상검출스텝 S21 및 전력검출스텝 S22에서의 재귀 데이터도 유효한 값으로 유지된다.

연산주기(k+10)에서의 처리도 연산주기(k+8)의 처리와 동일하다. 따라서, PWM 제어스텝 S24에서의 재귀 데이터가 유효한 값으로 되고, 위상검출스텝 S21, 전력검출스텝 S22 및 전압제어스텝 S23에서의 재귀 데이터도 유효한 값으로 유지된다.

연산주기(k+11) 이후에는 정상적인 처리를 수행한다. 위상검출스텝 S21, 전력검출스텝 S22, 전압제어스텝 S23 및 PWM 제어스텝 S24의 결과는 모두 유효한 값으로 된다.

연산모듈이 정상일 때 수행되는 처리와 장해가 발생한 경우에 수행되는 처리를 동일내용으로 설정하는 것에 의해, 소프트웨어의 구조를 간소화할 수 있다. 따라서, 소프트웨어의 불량을 줄이는 효과가 있다. 또한, 정상상태에서도, 재귀 데이터의 일치성을 체크하기 때문에, 통상의 방법으로서는 검출할 수 없는 장해가 발생하여 재귀 데이터의 불일치성이 발생되더라도, 유효성이 가장 확실한 데이터를 선택함으로써, 정상적으로 처리를 수행할 수 있다.

도 23은 도 22에 나타낸 각 처리(처리<c1>~처리<c4>)를 상세히 설명하기 위한 도면이다. 이 처리내용은 연산처리(스텝 S13)후에 재귀 데이터 교환스텝(스텝 S231) 및 재귀 데이터 선택스텝(스텝 S232)이 설치되어 있다는 점을 제외하고, 기본적으로 도 11b에 나타낸 처리<0>의 처리내용과 동일하다.

도 24는 도 23에 나타낸 재귀 데이터 선택스텝(스텝 S232)의 처리의 흐름을 나타낸 플로우챠트이다. 다음에, 이 플로우챠트를 참조하면서 재귀 데이터 선택스텝의 동작을 설명한다.

우선, 오류부호를 나타내는 변수 e를 0으로 초기화한다(스텝 S241).

다음에, 연산모듈(131)의 재귀 데이터 D1과 연산모듈(132)의 재귀 데이터 D2를 서로 비교한다(스텝 S242). 양자가 일치하지 않으면, 변수 e에 1을 더한다(스텝 S243).

다음에, 연산모듈(131)의 재귀 데이터 D1과 연산모듈(133)의 재귀 데이터 D3을 비교한다(스텝 S244). 양자가 일치하지 않으면, 변수 e에 2를 더한다(스텝 S245).

다음에, 연산모듈(132)의 재귀 데이터 D2와 연산모듈(133)의 재귀 데이터 D3을 서로 비교한다(스텝 S246). 양자가 일치하지 않으면, 변수 e에 4를 더한다(스텝 S247).

다음에, 변수 e의 값을 조사한다(스텝 S248).

변수 e의 값이 0이면, 재귀 데이터 D1, D2, D3이 모두 정상이므로, 어떤 재귀 데이터를 선택하더라도 동일하다. 연산모듈(131)의 재귀 데이터 D1을 선택하는 것으로 가정한다(스텝 S249).

변수 e의 값이 3이면, 연산모듈(131)의 재귀 데이터 D1은 비정상이고, 연산모듈(132, 133)의 재귀 데이터 D2, D3은 정상이다. 이 경우에는, 연산모듈(132)의 재귀 데이터 D2와 연산모듈(133)의 재귀 데이터 D3 중 어느 한쪽이 선택될 수 있다. 연산모듈(132)의 재귀 데이터 D2를 선택하는 것으로 가정한다(스텝 S250).

변수 e의 값이 5이면, 연산모듈(132)의 재귀 데이터 D2가 비정상이고, 연산모듈(131, 133)의 재귀 데이터 D1, D3은 정상이다. 이 경우에, 연산모듈(131)의 재귀 데이터 D1과 연산모듈(133)의 재귀 데이터 D3 중 어느 하나가 선택될 수 있다. 연산모듈(131)의 재귀 데이터 D1을 선택하는 것으로 가정한다(스텝 S251).

변수 e의 값이 6이면, 연산모듈(133)의 재귀 데이터 D3은 비정상이고, 연산모듈(131, 132)의 재귀 데이터 D1, D2는 정상이다. 이 경우에, 연산모듈(131)의 재귀 데이터 D1과 연산모듈(132)의 재귀 데이터 D2 중 어느 하나가 선택될 수 있다. 연산모듈(131)의 재귀 데이터 D1을 선택하는 것으로 가정한다(스텝 S252).

변수 e의 값이 7이면, 2개 이상의 연산모듈의 재귀 데이터가 비정상이다. 이 경우에, 어는 연산모듈이 정상인지를 판정할 수 있기 때문에, 3개의 연산모듈(131, 132, 133)의 재귀 데이터 D1, D2, D3의 평균값을 선택한다(스텝 S253).

변수 e의 값이 1, 2, 4인 경우는 원칙적으로 발생하지 않는다.

도 25는 도 1에 나타낸 연산모듈(131)의 구체적 구성의 제 2 실시예를 나타낸 블록도이다. 본 실시예의 특징은 복수의 연산보드를 갖고 있다는 점이다.

이 연산모듈(131')은 신호를 전송하기 위한 전송보드(1802)와, 연산동작을 수행하기 위한 2개의 연산보드(1804, 1806)로 이루어진다.

전송보드(1802)의 입력포트에는 신호선(163, 151, 165, 173, 175) 및 버스(1812)가 접속된다. 연산보드(1804, 1806)의 입출력포트는 버스(1812)에 접속된다.

다음에, 이 연산모듈(131')의 동작을 설명한다.

전송보드(1802)는 각각 신호선(171, 176)을 통해 연산모듈(132', 133'(각각 연산모듈(131')과 같은 구성을 갖음)에 동기용 신호를 송신하고, 각각 신호선(175, 173)을 통해 연산모듈(132', 133')로부터 동기용 신호를 수신한다. 연산모듈(131')은 신호선(171, 176)을 통해 송신한 동기용 신호와 신호선(175, 173)을 통해 수신한 동기용 신호에 따라서 AD 모듈(121)에 개시신호를 생성하고, 신호선(191)에 개시신호를 출력한다. 또한, 연산모듈(131')은 신호선(151)을 통해 AD 모듈(121)로부터 데이터를 수신하고, 각각 신호선(161, 166)을 통해 연산모듈(132', 133')에 AD 모듈(121)로부터 수신한 데이터를 송신한다. 게다가, 각각 신호선(165, 163)을 통해 연산모듈(132', 133')을 통해서 AD 모듈(122, 123)로부터 데이터를 수신한다. 3개의 AD 모듈(121～123)로부터의 데이터가 모두 수신되면, 도 2에 나타낸 알고리즘에 따라서 3개의 AD 모듈에서의 고장발생을 조사한다. 고장이 발생하지 않은 AD 모듈로부터 데이터를 선택하고, 선택한 데이터를 버스(1812)를 통해 연산보드(1804, 1806)에 전송한다. 또한, 전송보드는 연산보드(1804)로부터 제어 데이터를 수신하고, 전력변환기(102)의 제어펄스를 생성하며, 신호선(181)에 제어펄스를 출력한다.

연산보드(1804, 1806)는 버스(1812)를 통해 전송보드(1802)로부터 데이터를 수신하고, 연산의 중간 결과를 버스(1812)를 통해 송수신하면서 연산처리를 수행한다.

도 26은 도 25에 나타낸 전송보드(1802)의 구체적 구성을 나타내는 블록도이다. 이 전송보드(1802)의 구성은 도 4에 나타낸 연산모듈(131)의 구성과 거의 동일하다. 그러나, 버스(342 및 1812) 사이의 신호의 수신 및 송신을 중재하고 원활하게 하는 버스 인터페이스(1904)가 제공되어 있다는 점에서 구성이 다르다.

버스 인터페이스(1904)가 CPU(320)으로부터 버스(342)를 통해 데이터 기록 신호를 수신하면, 버스(1812)에 수신한 기록 요구를 출력한다. 버스 인터페이스가 버스(1812)로부터" 준비"를 나타내는 신호를 수신하면, 버스(1812)에 기록 데이터를 출력한다. 또한, 버스 인터페이스(1904)가 CPU(320)로부터 데이터 판독 요구 신호를 수신하면, 버스(1812)에 수신한 판독 요구를 출력한다. 버스(1812)로부터 "준비"를 나타내는 신호를 수신하면, 버스(1812)로부터 데이터를 인출하고, 버스(342)에 인출한 데이터를 출력한다.

도 27은 도 25에 나타낸 연산보드(1804)의 구체적 구성을 나타내는 블록도이다. 이 연산보드(1804)의 구성은 도 26에 나타낸 전송보드(1802)의 구성의 일부이다. 직렬입력회로(302, 306, 310), 직렬출력회로(304, 308), 전송제어회로(312), 동기제어회로(318) 및 출력제어회로(324)가 없다는 점에서 전송보드(1802)와 다르다. 그 이외의 구성요소는 전송보드(1802)와 동일하다.

도 25에 나타낸 연산보드(1806)의 구성도 연산보드(1804)와 동일하다.

도 28은 도 25에 나타낸 연산보드(1804, 1806)의 처리시의 데이터의 흐름을 나타낸 도면이다. 연산보드(1804, 1806)의 전체의 처리는 처리1~5의 5개로 분리된다. 연산보드(1804)는 처리1, 3, 5를 행하고, 연산보드(1806)는 처리2, 4를 행한다. 이들 처리1~5는 도 12에 나타낸, 위상검출, 전력검출, 전압제어, PWM 제어와 같은 처리에 대응한다.

처리1은 입력 데이터 및 내부 데이터에만 의존하고, 처리2, 3, 4, 5의 결과에는 의존하지 않는다.

처리2는 입력 데이터 및 내부 데이터에만 의존하고, 처리1, 3, 4, 5의 결과에는 의존하지 않는다.

처리3은 입력 데이터, 처리1, 2의 결과 및 내부 데이터에만 의존하여, 처리4, 5의 결과에는 의존하지 않는다.

처리4는 입력데이터, 처리1, 2의 결과 및 내부 데이터에만 의존하고, 처리3, 5의 결과에는 의존하지 않는다.

처리5는 입력 데이터, 처리1, 2, 3, 4의 결과 및 내부 데이터에 의존한다.

도 29는 도 25에 나타낸 연산보드(1804, 1806)의 RAM(316) 내에 저장된 데이터의 배치를 나타낸 도면이다.

RAM(316) 상의 데이터는 입력 데이터, 비재귀 데이터, 재귀 데이터로 분류되고, 각각 입력 데이터영역 R1,비재귀 데이터영역 R2, 재귀 데이터영역 R31~R35, 공백영역 R4의 4개의 영역으로 배치된다. 이와 같이, 재귀 데이터를 일정한 영역 내에 배치함으로써, 연산보드(1804, 1806) 및 전송보드(1802) 사이의 재귀 데이터의 전송을 효율적으로 행하는 것이 가능해진다.

도 30은 도 25에 나타낸 구성을 연산모듈(131')에 적용한 도 1에 나타낸 전력변환기 제어장치의 연산모듈(131') 내에서 장해를 검출한 때 수행되는 처리방법의 예를 나타낸 도면이다. 이 도 30에 나타낸 처리방법은 도 22에 나타낸 처리방법과 거의 동일하지만, 재귀 데이터의 일치성 체크의 주기가 4개의 연산주기로부터 5개의 연산주기로 증가한다는 점만 다르다.

도 31은 도 30에 나타낸 처리를 상세히 설명하는 도면이다.

연산보드(1804, 1806)는 전송보드(1802)로부터 입력 데이터를 수신한 후에 그들의 처리를 시작하기 때문에, 연산보드의 연산주기의 개시시간이 전송보드(1802)의 연산주기의 개시시간보다 늦다.

연산보드(1804)는 처리1이 종료한 후에, 처리결과를 연산보드(1806)에 전송한다. 연산보드(1806)는 처리2, 4가 종료한 후에, 처리결과를 연산보드(1804)에 전송한다.

전송보드(1802)는 재귀 데이터를 교환, 선택한다. 이 처리는 대상이 되는 재귀 데이터를 생성하는 처리를 종료한 후에, 시작되기 때문에, 하나의 연산주기 중의 이 처리에 대한 초기시간은 대상이 되는 재귀 데이터의 종류에 영향을 받는다.

도 31에 도시한 바와 같이, 일련의 처리가 3개의 각 보드로 분해되어 신속히 처리되기 때문에, 개개의 처리를 순차적으로 실행하기 위해 긴 처리시간을 필요로 하더라도, 결정된 연산주기 내에 모든 처리를 완전히 실행하는 것이 가능해진다.

도 32는 본 발명에 따른 전력변환기의 제어장치의 제 2 실시예의 구성을 나타낸 블록도이다. 도 l에 나타낸 제 1 실시예와 본 실시예의 차이점은, 제 1 실시예가 AD 모듈 및 연산모듈을 각각 3중화하지만, 본 실시예는 AD 모듈 및 연산모듈을 각각 2중화한다는 점이다. 전력변환기 제어장치는 2개의 AD 모듈(2521, 2522) 및 2개의 연산모듈(2531, 2532)을 갖는다. 2중화구성을 확립하기 위해서, 연산모듈(2531)은 자신의 연산모듈 내에서 어떤 장해가 발생하고 있는지의 여부를 판정하는 정보를 선택회로(2504)에 공급하기 위해 선호선(2508)을 통해 선택회로(2504)와 접속된다. 그 밖의 구성의 특징은 보다 적은 개수의 AD 모듈 및 연산모듈로 인해 접속 와이어의 개수가 적은 점을 제외하고, 제 1 실시예의 전력변환기 제어장치와 거의 동일하다.

본 실시예의 전력변환기 제어장치에 있어서, 선택회로(2504)는 신호선(2508)으로부터 연산모듈(2531)의 장해정보를 수신하고, 연산모듈(2531) 내에 어떠한 장해도 발생하지 않으면, 연산모듈(2531)로부터 신호선(2581) 상에 공급된 출력을 선택하여 신호선(2506) 상에 출력한다. 반대로, 연산모듈(2531) 내에 어떤 장해가 발생하면, 연산모듈(2532)로부터 신호선(2582) 상에 공급된 출력을 선택하여 신호선(2506) 상에 출력한다.

도 33은 도 32에 나타낸 연산모듈(2531)의 구체적 구성을 나타낸 블록도이다.

도 33에서, 신호선(2551, 2562)은 직렬 데이터를 병렬 데이터로 변환하는 직렬입력회로(2606, 2610)의 입력포트에 접속되고, 직렬입력회로(2606, 2610)의 출력포트는 신호선(2636, 2640) 상에 전달된 입력신호를 내부 메모리에 일시적으로 저장하여 데이터 판독 요구에 따라서 저장된 데이터를 출력하는 전송제어회로(2612)의 입력포트에 신호선(2636, 2640)을 통해 접속된다. 신호선(2561)은 병렬 데이터를 직렬 데이터로 변환하는 직렬출력회로(2608)의 출력포트에 접속되고, 직렬출력회로(2608)의 입력포트는 신호선(2638)을 통해 전송제어회로(2612)의 출력포트에 접속된다. 전송제어회로(2612)의 입출력포트는 또한 버스(2642)에도 접속된다.

버스(2642)에는, 전송제어회로(2612) 외에, 중앙제어장치(CPU)(2620), 판독 전용 메모리(ROM)(2614), 랜덤 액세스 메모리(RAM)(2616), 버스(2642) 상의 데이터를 감시하여 버스(2642)의 단선 및 잡음과 같은 장해를 검출하는 장해감시회로(2622), 및 전력변환기(2502)의 제어펄스를 생성하여 출력하는 출력제어회로(2624)의 각 입출력포트가 접속된다. 장해감시회로(2622)의 출력포트는 신호선(2646)을 통해 CPU(2620)의 입력포트 및 신호선(2508)에도 접속된다. 출력제어회로(2624)의 입력포트는 신호선(2644)을 통해 AD 모듈(2521)의 동작 개시신호를 생성하는 동기제어회로(2618)의 출력포트에 접속되고, 출력제어회로(2624)의 출력포트는 신호선(2581)에 접속된다. 동기제어회로(2618)의 출력포트는 또한 신호선(2591, 2571)에도 접속되고, 입력포트는 신호선(2572)에 접속된다.

다음에, 이 연산모듈(2531)의 동작을 설명한다.

직렬입력회로(2606, 2610)는 각각 신호선(2551, 2562)으로부터 직렬 데이터를 수신하면, 수신한 직렬데이터를 병렬 데이터로 변환하여, 각각 신호선(2636, 2640)을 통해 전송제어회로(2612)에 병렬 데이터를 출력한다.

직렬출력회로(2608)가 신호선(2638)을 통해 전송제어회로(2612)로부터 병렬 데이터를 수신하면, 수신한 병렬 데이터를 직렬 데이터로 변환하여, 신호선(2561) 상에 직렬 데이터를 출력한다.

전송제어회로(2612)가 신호선(2636, 2640)을 통해 직렬입력회로(2606, 2610)로부터 병렬 데이터를 수신하면, 내부 메모리 내에 일시적으로 병렬 데이터를 저장한다. 또한, 전송제어회로(2612)가 버스(2642)를 통해 CPU(2620)로부터 데이터 판독 요구를 수신하면, 메모리 내에 저장된 데이터를 버스(2642)를 통해 CPU(2620)에 출력한다. 또한, 전송제어회로가 버스(2642)를 통해 CPU(2620)로부터 데이터를 수신하면, 내부 메모리 내에 수신된 데이터를 저장한다. 또한, 직렬입력회로(2606) 또는 CPU(2620)으로부터 수신한 데이터를 일시적으로 내부 메모리 내에 저장한 후에, 전송제어회로는 저장된 데이터를 신호선(2638)을 통해 직렬출력회로(2608)에 출력한다.

CPU(2620)는 일정한 주기로 버스(2642)를 통해 전송제어회로(2612)로부터 2개의 AD 모듈(2521, 2522)에서 발생된 데이터를 수신하고, 유효한 AD 모듈로부터 데이터를 선택하여 전력변환기(2502)를 제어하기 위한 데이터를 생성하며, 버스(2642)를 통해 출력제어회로(2624)에 생성된 데이터를 송신한다. 또한, 다른 연산모듈(2532)에 데이터를 전송해야 하는 경우에는, CUP(2620)는 버스(2642)를 통해 전송제어회로(2612)에 필요한 데이터를 전송한다.

장해감시회로(2622)는 버스(2642) 상의 데이터를 감시하여, 장해를 검출한 경우에 신호선(2646)을 통해 CPU(2620)에 초기화신호를 출력한다. 장해를 검출하는 방법으로서, 버스(2642) 상에 패리티 비트로서 에러 체크용의 신호를 공급하여, 무효의 데이터를 검출한다. 또한, CPU(2620)가 ROM(2614)의 합계체크 및 RAM(2616)의 기록/판독 체크용의 체크 프로그램을 실시하고, 어떤 에러를 검출한 경우에 버스(2642)를 통해 장해감시회로(2622)에 에러상태를 통지하는 방법을 사용해도 된다. 장해감시회로(2622)는 초기화신호를 출력하면서 동시에, 신호선(2508) 상에 장해가 발생했는지의 여부를 판정하는 정보를 출력한다.

동기제어회로(2618)는 신호선(2571, 2572)을 통해 연산모듈(2532)과 동기용 신호를 교환하고, AD 변환의 동작 개시신호를 생성하며, 신호선(2591) 상에 그 신호를 출력한다. 그것과 동시에, 동작 개시신호가 논리레벨 1로 되기 때문에 동기제어회로는 시간을 카운트하고, 그 카운트값을 신호선(2644)을 통해 출력제어회로(2624)에 전송한다.

출력제어회로(2624)는 신호선(2644)을 통해 동기제어회로(2618)로부터 수신한 시간정보와, 버스(2642)를 통해 CPU(2620)로부터 수신한 제어 데이터에 근거하여 전력변환기(2502)의 제어펄스를 생성하고, 신호선(2581)을 통해 선택회로(2504)에 제어펄스를 출력한다.

도 32에 나타낸 전력변환기 제어장치의 연산모듈(2532)도, 연산모듈(2531)과 비슷하게 구성되어, 동작한다.

도 34는 도 33에 나타낸 동기제어회로(2618)의 구체적 구성을 나타내는 블록도이다.

도 34에 있어서, 신호선(2572)은 버퍼(2712)의 입력단자에 접속되고, 버퍼(2712)의 출력단자는 신호선(2728)을 통해 비교회로(2706)의 한편의 입력단자에 접속된다. 비교회로(2706)의 다른 쪽의 입력단자는 신호선(2726)을 통해 수신된 신호를 지연하여 공급하는 지연회로(DL 회로)(2708)의 출력단자에 접속된다. 카운터(2704)의 카운트값 출력단자는 신호선(2644)에 접속되고, 카운트 종료신호를 공급하는 캐리단자는 신호선(2722)을 통해 DL 회로(2708) 및 버퍼(2702, 2710)의 입력단자에 접속된다. 버퍼(2702, 2710)의 각 출력단자는 각각 신호선(2591, 2571)에 접속된다.

다음에, 이 동기제어회로(2618)의 동작을 설명한다.

카운터(2704)는 일정시간마다 카운트값을 증가시켜, 카운트값을 신호선(2644) 상에 출력한다. 또한, 카운트값과, 신호선(2724)을 통해 비교회로(2706)로부터 수신한 보정값의 합이 소정의 값에 이르면, 카운터(2704)는 AD 변환의 동작 개시신호를 출력하여, 카운트값을 0으로 리셋트한다.

DL 회로(2708)가 신호선(2722)을 통해 카운터(2704)로부터 동작 개시신호를 수신하면, 이 동작 개시신호를 일정시간 지연시켜서, 신호선(2726) 상에 지연된 신호를 출력한다. DL 회로(2708)는 연산모듈(2532)과 동작 개시신호를 교환하는데 필요한 시간만, 연산모듈(2531)의 동작 개시신호를 지연시키기 위해 사용된다.

버퍼(2702, 2710)가 신호선(2722)을 통해 카운터(2704)로부터 동작 개시신호를 수신하여, 각각 신호선(2591, 2571)을 통해 AD 모듈(2521) 및 연산모듈(2532)에 동작 개시신호를 출력한다.

버퍼(2712)는 신호선(2572)을 통해 연산모듈(2532)로부터의 동작 개시신호를 수신하여, 신호선(2728)을 통해 수신된 신호를 비교회로(2706)에 송신한다.

비교회로(2706)는 신호선(2726 및 2728)을 통해 연산모듈(2531 및 2532)에서의 AD 변환의 동작 개시신호를 수신하고, 이들 동작 개시신호들 사이의 시간차에 근거하여 카운터(2704)에 대한 보정값을 계산하며 신호선(2724)을 통해 보정값을 카운터(2704)에 출력한다.

도 35는 도 33에 나타낸 동기제어회로(2618)의 동작을 설명하는 타이밍 챠트이다.

각 연산모듈(2531, 2532)의 카운터(2704)는 각각 일정시간 동안 카운트값을 한 개씩 증가시켜서, 카운트값과 보정값의 합이 소정의 값에 이르면, 동작 개시신호를 출력한다. 이 예에서, 연산모듈(2531)의 카운터가 연산모듈(2532)의 카운터보다 짧은 주기로 카운트값을 증가시킨다고 가정한다.

최초의 AD 변환 개시 타이밍에서, 연산모듈(2531)로부터 출력된 동작 개시신호와 연산모듈(2532)로부터 출력된 동작 개시신호가 동일한 타이밍을 갖기 때문에, 보정값은 0이다. 두 번째의 AD 변환 개시 타이밍에서는, 연산모듈(2531)로부터 출력된 동작 개시신호가 연산모듈(2532)로부터 출력된 동작 개시신호보다 일찍 도달하기 때문에, 연산모듈(2531)에 대한 보정값은 음수로 되고, 연산모듈(2532)에 대한 보정값은 양수로 된다. 따라서, 연산모듈(2531)에 대한 보정값이 음수이기 때문에, 기대했던 개시 타이밍보다 늦게 도달하고, 연산모듈(2532)에 대한 보정값은 양수이기 때문에, 동작 개시 타이밍은 기대했던 개시 타이밍보다 일찍 도달한다. 그 결과, 연산모듈(2531)로부터 출력된 동작 개시신호와 연산모듈(2532)로부터 출력된 동작 개시신호는 거의 동일한 타이밍을 갖는다.

도 36은 도 32에 나타낸 전력변환기 제어장치의 연산모듈(2531) 내에서 장해를 검출한 경우에 수행되는 처리방법의 일 실시예를 나타낸 도면이다.

본 실시예는 도 20에 나타낸 실시예에서 연산모듈(133)을 제거한 경우와 동일하다. 연산모듈(2531)이 무효의 데이터를 출력하고 있는 동안, 연산모듈(2532)로부터의 출력신호를 사용하여 전력변환기를 제어하기 때문에, 도 20의 실시예에 나타낸 것처럼, 전력변환기를 정지하는 일없이 연산모듈(2531)을 정상동작모드로 복귀시키는 것이 가능하다.

본 실시예에서, 2개의 연산모듈(2531, 2532)의 출력의 선택은 연산모듈(2531)의 장해검출기능에 의존하기 때문에, 검출할 수 없는 어떤 장해가 발생한 경우에 잘 못된 출력을 전력변환기에 출력할 수도 있다는 것이 약점이지만, 시스템 구성소자의 물량을 도 1에 나타낸 전력변환기 제어장치에 비교하여 거의 3분의 2로 작게 할 수 있다.

본 발명의 일부 실시예는 본 발명을 전력변환기 제어장치에 적용한 경우를 예로 들어 설명하였지만, 본 발명은 다른 형태의 제어장치에도 적용가능하다는 것은 분명하다.

상술한 바와 같이, 본 발명을 적용한 다중화 제어장치에서는, 어떤 시스템에서 장해를 검출한 경우에 정상적인 시스템의 동작을 계속하면서 정상적인 시스템에서 장해 시스템으로 제어 데이터를 전송함으로써, 기기를 정지하는 일없이 장해가 검출된 시스템을 정상동작모드로 복귀시킬 수 있다.

도 1은 본 발명에 따른 전력변환기용 제어장치의 제 1 실시예의 구성을 나타낸 블록도,

도 2는 연산모듈에 의해 수신된 데이터 중 하나를 선택하는 알고리즘을 나타낸 플로우챠트,

도 3은 도 1에 나타낸 AD 모듈(121)의 구체적 구성을 나타낸 블록도,

도 4는 도 1에 나타낸 연산모듈(131)의 구체적 구성을 나타낸 블록도,

도 5는 도 4에 나타낸 전송제어회로(312)의 구체적 구성을 나타낸 블록도,

도 6은 도 5에 나타낸 메모리(412) 상의 데이터의 배치를 나타낸 도면,

도 7은 도 4에 나타낸 동기제어회로(318)의 구체적 구성을 나타낸 블록도,

도 8은 도 4에 나타낸 동기제어회로(318)의 동작을 설명하기 위한 타이밍 챠트,

도 9는 도 4에 나타낸 출력제어회로(324)의 구체적 구성을 나타낸 블록도,

도 10은 도 1에 나타낸 다수결회로(104)의 구체적 구성을 나타낸 블록도,

도 11은 도 1에 나타낸 전력변환기의 제어장치의 연산모듈의 정상 동작시의 처리의 흐름을 나타낸 플로우챠트,

도 12는 도 11b에 나타낸 연산처리의 데이터의 흐름을 나타낸 플로우챠트,

도 13은 도 12에 나타낸 PWM 제어스텝의 처리의 개략도,

도 14는 도 13에 나타낸 위상 θ 을 구하는 위상검출의 구체적 처리의 일 예를 나타낸 도면,

도 15는 도 12에 나타낸 전력검출스텝의 구체적 처리의 일 예를 나타낸 도면,

도 16은 도 12에 나타낸 전압제어스텝의 구체적 처리의 일 예를 나타낸 도면,

도 17은 도 12에 나타낸 PWM 제어스텝의 구체적 처리의 일 예를 나타낸 도면,

도 18은 도 12에 나타낸 PWM 제어스텝의 구체적 처리의 일 예를 나타낸 도면,

도 19는 도 12에 나타낸 연산처리의 연산내용과 장해의 파급효과의 관계를 나타낸 도면,

도 20은 도 1에 나타낸 전력변환기의 제어장치의 연산모듈(131)로 장해를 검출한 경우에 수행된 처리방법의 제 1 실시예를 나타낸 도면,

도 21은 도 20에 나타낸 각 처리를 상세히 나타낸 도면,

도 22는 도 1에 나타낸 전력변환기의 제어장치의 연산모듈(131)로 장해를 검출한 경우에 수행된 처리방법의 제 2 실시예를 나타낸 도면,

도 23은 도 22에 나타낸 각 처리를 상세히 나타낸 도면,

도 24는 도 23에 나타낸 재귀 데이터 선택스텝의 처리흐름을 나타낸 플로우챠트,

도 25는 도 1에 나타낸 연산모듈(131)의 구체적 구성의 제 2 실시예를 나타낸 블록도,

도 26은 도 25에 나타낸 전송보드(1802)의 구체적 구성을 나타낸 블록도,

도 27은 도 25에 나타낸 연산보드(1804)의 구체적 구성을 나타낸 블록도,

도 28은 도 25에 나타낸 연산보드(1804,1806) 처리시의 데이터의 흐름을 나타낸 도면,

도 29는 도 25에 나타낸 연산보드(1804,1806)의 RAM(316) 내에 저장된 데이터의 배치를 나타낸 도면,

도 30은 연산모듈(131')에 도 25에 나타낸 구성을 적용한 도 1의 전력변환기의 제어장치의 연산모듈(131')로 장해를 검출한 경우에 수행된 처리방법의 일 예를 나타낸 도면,

도 31은 도 30에 나타낸 처리를 상세히 나타낸 도면,

도 32는 본 발명에 따른 전력변환기의 제어장치의 제 2 실시예의 구성을 나타낸 블록도,

도 33은 도 32에 나타낸 연산모듈(2531)의 구체적 구성을 나타낸 블록도,

도 34는 도 33에 나타낸 동기제어회로(2618)의 구체적 구성을 나타낸 블록도,

도 35는 도 33에 나타낸 동기제어회로(2618)의 동작을 설명하는 타이밍 챠트,

도 36은 도 33에 나타낸 전력변환기의 제어장치의 연산모듈(2531)로 장해를 검출한 경우에 수행된 처리방법의 일 실시예를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

102,2502 : 전력변환기 121∼123,2521,2522 : AD 모듈

131∼133,2531,2532 : 연산모듈 104 : 다수결회로

202,204 : AD 보드 206,1802 : 전송보드

312,2612 : 전송제어회로 314,2614 : ROM

316,2616 : RAM 318,2618 : 동기제어회로

320,2620 : CPU 322,2622 : 장해감시회로

324,2624 : 출력제어회로 412 : 메모리

414 : 제어회로 604,2704 : 카운터

1804,1806 : 연산보드 1904 : 버스 인터페이스

2504 : 선택회로

Claims

복수의 시스템에서 일정한 주기로 동일한 처리를 수행하여 제어대상의 기기의 제어신호를 출력하고, 다중화된 제어장치의 복수의 시스템 중 하나에서 장해를 검출한 경우에 정상적으로 동작하는 시스템으로부터 장해 시스템으로 제어 데이터를 전송하여 장해 시스템을 정상상태로 복귀시키는 다중화된 다중화 제어장치의 장해회복방법에 있어서,

상기 제어 데이터를 서로의 의존관계에 근거하여 복수의 블록으로 분할하는 스텝과,

복수의 연산주기에 걸쳐 상기 정상적으로 동작하는 시스템으로부터 상기 장해 시스템으로 상기 복수의 블록을 의존관계의 우위의 순서에 따라 전송하는 스텝을 구비한 것을 특징으로 하는 다중화 제어장치의 장해회복방법.
제 1 항에 있어서,

상기 장해 시스템에서 일정주기동안 통상의 처리를 수행한 후에, 상기 정상적으로 동작하는 시스템에서 상기 장해 시스템으로 제어 데이터를 전송하는 것을 특징으로 하는 다중화 제어장치의 장해회복방법.
제 1 항에 있어서,

장해 검출의 유무에 관계없이 각 연산주기마다 상기 복수의 블록 중 하나를 상기 시스템들 사이에서 교환하여, 각 시스템의 값들이 일치하지 않은 경우에 유효성이 가장 확실한 값을 추정하여 다음 연산주기에 사용하는 것을 특징으로 하는 다중화 제어장치의 장해회복방법.
복수의 시스템에서 일정한 주기로 동일한 처리를 수행하여 제어대상의 기기에 제어신호를 출력하는 다중화된 복수의 제어장치와,

상기 복수의 제어장치로부터의 출력 중에서 유효성이 가장 확실한 값을 선택하여 상기 기기에 출력하는 선택회로를 구비하고,

상기 제어장치의 각각은 복수의 제어장치 중 하나에서 장해를 검출한 경우에 장해 제어장치를 정상상태로 복귀시키는데 필요한 데이터를 저장하기 위한 전송영역을 갖는 다중화 제어장치에 있어서,

상기 전송영역은 블록들 사이의 의존관계에 근거하여 복수의 블록으로 분할된 데이터를 저장하기 위한 복수의 영역을 포함하여, 복수의 연산주기 중 한 주기동안 정상적으로 동작하는 시스템으로부터 장해 시스템으로 상기 복수의 블록에 저장된 데이터를 의존관계의 우위의 순서에 따라 전송하는 것을 특징으로 하는 다중화 제어장치.