JP2000112777A - 情報処理システムおよび情報処理方法 - Google Patents
情報処理システムおよび情報処理方法Info
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- JP2000112777A JP2000112777A JP10285492A JP28549298A JP2000112777A JP 2000112777 A JP2000112777 A JP 2000112777A JP 10285492 A JP10285492 A JP 10285492A JP 28549298 A JP28549298 A JP 28549298A JP 2000112777 A JP2000112777 A JP 2000112777A
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Abstract
(57)【要約】
【課題】 ソフトウエアの負担が小さくてすみ、汎用の
CPUモジュールが使用できる、フェールセーフな情報
処理システム,情報処理方法を提供する。 【解決手段】 情報処理システムは、同一の処理を行う
3系統において出力多数決をとるものである。たとえ
ば、系統2では、DMAコントローラ8−1により、C
PUモジュール内のメモリ7−2からデータを読み出
し、比較データFIFO8−3に送る。フェールセーフ
比較回路8−6において、系統1から転送されてきたデ
ータと比較データFIFO8−3のデータを比較する。
系統3から転送されたデータと不図示のフェールセーフ
比較回路において同様に比較する。自系統2のデータ
が、他系統である系統1,系統3のいずれのデータとも
一致しない場合は、自系統2を動作異常と判定し、出力
を安全側に変更する。
CPUモジュールが使用できる、フェールセーフな情報
処理システム,情報処理方法を提供する。 【解決手段】 情報処理システムは、同一の処理を行う
3系統において出力多数決をとるものである。たとえ
ば、系統2では、DMAコントローラ8−1により、C
PUモジュール内のメモリ7−2からデータを読み出
し、比較データFIFO8−3に送る。フェールセーフ
比較回路8−6において、系統1から転送されてきたデ
ータと比較データFIFO8−3のデータを比較する。
系統3から転送されたデータと不図示のフェールセーフ
比較回路において同様に比較する。自系統2のデータ
が、他系統である系統1,系統3のいずれのデータとも
一致しない場合は、自系統2を動作異常と判定し、出力
を安全側に変更する。
Description
【0001】
【発明の属する技術分野】本発明は、鉄道の信号システ
ムのように、特にフェールセーフが要求されるシステム
に好適な情報処理システムおよび情報処理方法に関する
ものである。
ムのように、特にフェールセーフが要求されるシステム
に好適な情報処理システムおよび情報処理方法に関する
ものである。
【0002】
【従来の技術】従来、この種の情報処理システムとして
は、図4に示す構成の情報処理システム(以下従来例と
いう)がある。図5はそのCPUモジュールの詳細構成
を示すブロック図であり、図6は従来例の動作を示す説
明図である。
は、図4に示す構成の情報処理システム(以下従来例と
いう)がある。図5はそのCPUモジュールの詳細構成
を示すブロック図であり、図6は従来例の動作を示す説
明図である。
【0003】図4に示すように、従来例は、独立してそ
れぞれ同じ演算処理を行う系統1,系統2,系統3の3
系統の情報処理系と、この3系統の情報処理系の動作状
態を監視する監視モジュール117から構成されてい
る。
れぞれ同じ演算処理を行う系統1,系統2,系統3の3
系統の情報処理系と、この3系統の情報処理系の動作状
態を監視する監視モジュール117から構成されてい
る。
【0004】系統1は、入力モジュール101,CPU
モジュール102,出力モジュール104とこれらのモ
ジュールを互いに接続するバス105から構成されてい
る。系統2は、同様に入力モジュール106,CPUモ
ジュール107,出力モジュール109と、これらのモ
ジュールを互いに接続するバス110から構成され、系
統3も、同様に入力モジュール111,CPUモジュー
ル112,出力モジュール114とこれらを互いに接続
するバス115から構成されている。そして、各CPU
モジュール102,107,112は監視モジュール1
17に接続されている。
モジュール102,出力モジュール104とこれらのモ
ジュールを互いに接続するバス105から構成されてい
る。系統2は、同様に入力モジュール106,CPUモ
ジュール107,出力モジュール109と、これらのモ
ジュールを互いに接続するバス110から構成され、系
統3も、同様に入力モジュール111,CPUモジュー
ル112,出力モジュール114とこれらを互いに接続
するバス115から構成されている。そして、各CPU
モジュール102,107,112は監視モジュール1
17に接続されている。
【0005】系統1のCPUモジュール102は、図5
に示すように、CPU102−1,バスI/F102−
2,内部メモリ102−3,正常パルス出力回路102
−4,系間メモリ102−5,調停回路102−6と、
これらを互に接続するバス102−7から構成され、系
統2,3のCPUモジュール107,112もこのCP
Uモジュール102と同様に構成されている。
に示すように、CPU102−1,バスI/F102−
2,内部メモリ102−3,正常パルス出力回路102
−4,系間メモリ102−5,調停回路102−6と、
これらを互に接続するバス102−7から構成され、系
統2,3のCPUモジュール107,112もこのCP
Uモジュール102と同様に構成されている。
【0006】図6により従来例の動作を説明する。不図
示の外部機器から、所要の状態或は変化のデータが各系
統の入力モジュール101,106,111に入力す
る。以下系統1を中心に説明する。
示の外部機器から、所要の状態或は変化のデータが各系
統の入力モジュール101,106,111に入力す
る。以下系統1を中心に説明する。
【0007】 CPU102−1は、入力モジュール
101に入力した入力データを系間メモリ102−5に
格納する。
101に入力した入力データを系間メモリ102−5に
格納する。
【0008】 CPU102−1は、他系統(以下他
系という)の系統2,系統3の系間メモリ107−5,
112−5に格納されている他系の入力データを読み出
し、自系統(以下自系という)の系統1の系間メモリ1
02−5に格納されている入力データと順次比較して多
数決をとり、多数決で決った入力データを自系の入力デ
ータとして系間メモリ102−5の入力データを書き換
える。
系という)の系統2,系統3の系間メモリ107−5,
112−5に格納されている他系の入力データを読み出
し、自系統(以下自系という)の系統1の系間メモリ1
02−5に格納されている入力データと順次比較して多
数決をとり、多数決で決った入力データを自系の入力デ
ータとして系間メモリ102−5の入力データを書き換
える。
【0009】次にこの書き換えた入力データにもとづい
て、CPU102−1は所要の演算処理を行い、処理結
果のデータを系間メモリ102−5に格納する。
て、CPU102−1は所要の演算処理を行い、処理結
果のデータを系間メモリ102−5に格納する。
【0010】系統2,系統3においても、書き換えた入
力データにもとづいて所要の演算処理を行い、処理結果
を各系統の系間メモリ107−5,112−5に格納す
る。
力データにもとづいて所要の演算処理を行い、処理結果
を各系統の系間メモリ107−5,112−5に格納す
る。
【0011】所定の診断周期において、CPU102−
1は、他系の系間メモリ107−5,112−5に格納
されている処理結果のデータを読み出し、自系の系間メ
モリ102−5から読み出した処理結果のデータと順次
比較する。
1は、他系の系間メモリ107−5,112−5に格納
されている処理結果のデータを読み出し、自系の系間メ
モリ102−5から読み出した処理結果のデータと順次
比較する。
【0012】 比較の結果、系統1のデータ=系統2
のデータ=系統3のデータの場合は、系統1のCPUモ
ジュール102の正常パルス出力回路102−4から監
視モジュール117に正常パルスが出力される。そし
て、系統2のCPUモジュール107および系統3のC
PUモジュール112からも同様に正常パルスが監視モ
ジュール117に出力される。
のデータ=系統3のデータの場合は、系統1のCPUモ
ジュール102の正常パルス出力回路102−4から監
視モジュール117に正常パルスが出力される。そし
て、系統2のCPUモジュール107および系統3のC
PUモジュール112からも同様に正常パルスが監視モ
ジュール117に出力される。
【0013】比較結果、系統1のデータ=系統2のデー
タ,系統1のデータ≠系統3のデータの場合は、系統1
のCPUモジュール102から監視モジュール117に
正常パルスが出力される。そして、系統2のCPUモジ
ュール107からも同様に正常パルスが出力されるが、
系統3のCPUモジュール112からは正常パルスが出
力されない。
タ,系統1のデータ≠系統3のデータの場合は、系統1
のCPUモジュール102から監視モジュール117に
正常パルスが出力される。そして、系統2のCPUモジ
ュール107からも同様に正常パルスが出力されるが、
系統3のCPUモジュール112からは正常パルスが出
力されない。
【0014】比較の結果、系統1のデータ≠系統2のデ
ータ,系統1のデータ≠系統3のデータの場合は、系統
1のCPUモジュール102からの監視モジュール11
7に正常パルスが出力されない。そして、系統2の出力
=系統3の出力であり、系統2のCPUモジュール10
7および系統3のCPUモジュール112からは正常パ
ルスが出力される。
ータ,系統1のデータ≠系統3のデータの場合は、系統
1のCPUモジュール102からの監視モジュール11
7に正常パルスが出力されない。そして、系統2の出力
=系統3の出力であり、系統2のCPUモジュール10
7および系統3のCPUモジュール112からは正常パ
ルスが出力される。
【0015】系統1において、一定時間以上正常パルス
が出力されない状態が継続する場合は、系統1の動作を
停止させる。
が出力されない状態が継続する場合は、系統1の動作を
停止させる。
【0016】 前述の比較の結果、正常パルスを出力
しない系統は、出力が安全側(通常“0”側)に変換さ
れる。このようにして決定された各系統の出力は、図示
の多数決回路を経て外部へすなわち不図示の外部機器へ
出力される。図示の多数決回路は系統1,2,3の出力
モジュール104,109,114の一部であり、ワイ
ヤードオアで外部機器に接続されている。
しない系統は、出力が安全側(通常“0”側)に変換さ
れる。このようにして決定された各系統の出力は、図示
の多数決回路を経て外部へすなわち不図示の外部機器へ
出力される。図示の多数決回路は系統1,2,3の出力
モジュール104,109,114の一部であり、ワイ
ヤードオアで外部機器に接続されている。
【0017】
【発明が解決しようとする課題】前述のように、従来例
では、各系統のデータの転送,比較動作をソフトウエア
で実施するため、ソフトウエアの負担が大きく、また正
常,異常の判定に時間がかかるという問題がある。
では、各系統のデータの転送,比較動作をソフトウエア
で実施するため、ソフトウエアの負担が大きく、また正
常,異常の判定に時間がかかるという問題がある。
【0018】また、各系統のデータの比較のための系間
メモリをCPUモジュールに実装するため、汎用のCP
Uモジュールが使えず、コストダウンや性能アップをは
かるにあたって障害となるという問題がある。
メモリをCPUモジュールに実装するため、汎用のCP
Uモジュールが使えず、コストダウンや性能アップをは
かるにあたって障害となるという問題がある。
【0019】本発明は、このような状況のもとでなされ
たもので、ソフトウエアの負担が小さくてすみ、汎用の
CPUモジュールが使える、フェールセーフな情報処理
システム,情報処理方法を提供することを目的とするも
のである。
たもので、ソフトウエアの負担が小さくてすみ、汎用の
CPUモジュールが使える、フェールセーフな情報処理
システム,情報処理方法を提供することを目的とするも
のである。
【0020】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、情報処理システムを次の(1)〜
(4)のとおりに、そして情報処理方法を次の(5)の
とおりに構成する。
め、本発明では、情報処理システムを次の(1)〜
(4)のとおりに、そして情報処理方法を次の(5)の
とおりに構成する。
【0021】(1)外部から情報を入力し所要の演算処
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する多
数決手段を備えた情報処理システムであって、前記情報
処理系は、前記所要の演算処理および自系の正常,異常
の判定を行うCPUモジュールと、ハードウェアによっ
て、自系の出力を他系へそして他系の出力を自系へ転送
し前記自系の出力と前記他系の出力を比較して前記自系
の正常,異常の判定のための情報を得る比較モジュール
とを有する情報処理システム。
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する多
数決手段を備えた情報処理システムであって、前記情報
処理系は、前記所要の演算処理および自系の正常,異常
の判定を行うCPUモジュールと、ハードウェアによっ
て、自系の出力を他系へそして他系の出力を自系へ転送
し前記自系の出力と前記他系の出力を比較して前記自系
の正常,異常の判定のための情報を得る比較モジュール
とを有する情報処理システム。
【0022】(2)前記(1)記載の情報処理システム
において、前記複数系統は3系統であり、前記多数決手
段は、第1の情報処理系の出力と第2の情報処理系の出
力との論理積演算を行う第1の演算回路と、前記第2の
情報処理系の出力と第3の情報処理系の出力との論理積
演算を行う第2の演算回路と、前記第3の情報処理系の
出力と前記第1の情報処理系の出力との論理積演算を行
う第3の演算回路と、前記第1の演算回路の出力,前記
第2の演算回路の出力,前記第3の演算回路の出力の論
理和演算を行い当該多数決手段の出力とする第4の演算
回路とを有するものである情報処理システム。
において、前記複数系統は3系統であり、前記多数決手
段は、第1の情報処理系の出力と第2の情報処理系の出
力との論理積演算を行う第1の演算回路と、前記第2の
情報処理系の出力と第3の情報処理系の出力との論理積
演算を行う第2の演算回路と、前記第3の情報処理系の
出力と前記第1の情報処理系の出力との論理積演算を行
う第3の演算回路と、前記第1の演算回路の出力,前記
第2の演算回路の出力,前記第3の演算回路の出力の論
理和演算を行い当該多数決手段の出力とする第4の演算
回路とを有するものである情報処理システム。
【0023】(3)前記(1)記載の情報処理システム
において、前記CPUモジュールは汎用のものである情
報処理システム。
において、前記CPUモジュールは汎用のものである情
報処理システム。
【0024】(4)前記(1)記載の情報処理システム
において、前記CPUモジュールは、自系の異常を判定
したとき自系の出力を安全側に変更するものである情報
処理システム。
において、前記CPUモジュールは、自系の異常を判定
したとき自系の出力を安全側に変更するものである情報
処理システム。
【0025】(5)外部から情報を入力し所要の演算処
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する情
報処理システムにおける情報処理方法であって、前記複
数系統における各系統のハードウエアによる、自系の出
力を他系へそして他系の出力を自系へ転送する第1のス
テップと、この第1のステップで得た他系の出力と自系
の出力を比較して自系の正常,異常の判定のための情報
を得る第2のステップと、この第2のステップで得た情
報にもとづいて自系の正常,異常の判定を行う第3のス
テップと、この第3のステップで自系の異常を判定した
とき自系出力を安全側に変更する第4のステップとを備
えた情報処理方法。
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する情
報処理システムにおける情報処理方法であって、前記複
数系統における各系統のハードウエアによる、自系の出
力を他系へそして他系の出力を自系へ転送する第1のス
テップと、この第1のステップで得た他系の出力と自系
の出力を比較して自系の正常,異常の判定のための情報
を得る第2のステップと、この第2のステップで得た情
報にもとづいて自系の正常,異常の判定を行う第3のス
テップと、この第3のステップで自系の異常を判定した
とき自系出力を安全側に変更する第4のステップとを備
えた情報処理方法。
【0026】
【発明の実施の形態】以下本発明の実施の形態を、情報
処理システムの実施例により詳しく説明する。なお本発
明は、情報処理システムの形に限らず、情報処理方法の
形で同様に実施することができる。
処理システムの実施例により詳しく説明する。なお本発
明は、情報処理システムの形に限らず、情報処理方法の
形で同様に実施することができる。
【0027】
【実施例】図1は実施例である“情報処理システム”の
構成を示すブロック図である。図2はその比較モジュー
ルの詳細構成を示すブロック図であり、図3は本実施例
の動作を示す図である。
構成を示すブロック図である。図2はその比較モジュー
ルの詳細構成を示すブロック図であり、図3は本実施例
の動作を示す図である。
【0028】図1に示すように、本実施例システムは、
独立してそれぞれ同じ演算処理を行う系統1,系統2,
系統3の3系統の情報処理系と、この3系統の各出力の
多数決をとり、不図示の外部機器へ出力する多数決モジ
ュール16と、前記3系統のそれぞれの動作状態を監視
する監視モジュール17とから構成されている。
独立してそれぞれ同じ演算処理を行う系統1,系統2,
系統3の3系統の情報処理系と、この3系統の各出力の
多数決をとり、不図示の外部機器へ出力する多数決モジ
ュール16と、前記3系統のそれぞれの動作状態を監視
する監視モジュール17とから構成されている。
【0029】系統1は、入力モジュール1,CPUモジ
ュール2,比較モジュール3,出力モジュール4と、こ
れらのモジュールを互いに接続するバス5から構成され
ている。系統2は、同様に入力モジュール6,CPUモ
ジュール7,比較モジュール8、出力モジュール9と、
これらのモジュールを互いに接続するバス10とから構
成され、系統3も同様に入力モジュール11,CPUモ
ジュール12,比較モジュール13,出力モジュール1
4と、これらのモジュールを互いに接続するバス15と
から構成されている。
ュール2,比較モジュール3,出力モジュール4と、こ
れらのモジュールを互いに接続するバス5から構成され
ている。系統2は、同様に入力モジュール6,CPUモ
ジュール7,比較モジュール8、出力モジュール9と、
これらのモジュールを互いに接続するバス10とから構
成され、系統3も同様に入力モジュール11,CPUモ
ジュール12,比較モジュール13,出力モジュール1
4と、これらのモジュールを互いに接続するバス15と
から構成されている。
【0030】そして、各系統の出力モジュール4,9,
14は、その出力の多数決をとり多数決で決まった出力
を不図示の外部機器へ出力する多数決モジュール16に
接続されている。また、各系統の比較モジュール3,
8,13は監視モジュール17に接続されている。
14は、その出力の多数決をとり多数決で決まった出力
を不図示の外部機器へ出力する多数決モジュール16に
接続されている。また、各系統の比較モジュール3,
8,13は監視モジュール17に接続されている。
【0031】系統1のの比較モジュール3は、図2に示
すように、DMA3−1,バスI/F3−2,系間デー
タFIFO(レジスタ)3−3、バッファ3−4,比較
データFIFO(レジスタ)3−5,フェールセーフ比
較回路3−6とこれらを接続するバス3−7からなる、
系統2および監視モジュール17と接続される回路3−
Aと、これと同様の構成で系統3および監視モジュール
17と接続される回路3−Bとから構成されている。
すように、DMA3−1,バスI/F3−2,系間デー
タFIFO(レジスタ)3−3、バッファ3−4,比較
データFIFO(レジスタ)3−5,フェールセーフ比
較回路3−6とこれらを接続するバス3−7からなる、
系統2および監視モジュール17と接続される回路3−
Aと、これと同様の構成で系統3および監視モジュール
17と接続される回路3−Bとから構成されている。
【0032】系統2,系統3の比較モジュール8,13
も前述の比較モジュール3と同様に構成されている。
も前述の比較モジュール3と同様に構成されている。
【0033】続いて、図3により本実施例の動作説明す
る。不図示の外部機器から所要の状態或は変化のデータ
が各系統の入力モジュール1,6,11に入力する。以
下系統1,系統2を中心にして説明する。なお、それぞ
れの系統のCPUは、相手系のFIFOのデータ有無フ
ラグをチェックして、データが有れば自系のDMAに転
送要求を出し相手系のFIFOからデータを転送する形
でデータを取り込む。
る。不図示の外部機器から所要の状態或は変化のデータ
が各系統の入力モジュール1,6,11に入力する。以
下系統1,系統2を中心にして説明する。なお、それぞ
れの系統のCPUは、相手系のFIFOのデータ有無フ
ラグをチェックして、データが有れば自系のDMAに転
送要求を出し相手系のFIFOからデータを転送する形
でデータを取り込む。
【0034】 CPUモジュール2のCPU2−1
は、入力モジュール1からの入力データをCPUモジュ
ール2内のメモリ2−2に格納する。他系の系統2,3
においても同様に入力データはCPUモジュール7,1
2内の各メモリに格納される。
は、入力モジュール1からの入力データをCPUモジュ
ール2内のメモリ2−2に格納する。他系の系統2,3
においても同様に入力データはCPUモジュール7,1
2内の各メモリに格納される。
【0035】 メモリ2−2への入力データの格納が
完了すると、CPUモジュール2内のCPU2−1は、
比較モジュール3に対し系間データFIFO3−3への
データ転送要求を出す。比較モジュール3内のDMAコ
ントローラ3−1は転送要求を受けて、前記CPU2−
1から示されたメモリ2−2内の入力データを読み出し
て、自系統の系間データFIFO3−3に転送する。系
統2のCPUモジュール7内のCPU7−1は、系間デ
ータFIFO3−3のデータ有無フラグをチェックして
データが有ればDMAコントローラ8−1にデータ転送
要求を出し、DMAコントローラ8−1は、系間データ
FIFO3からデータを読み出し比較モジュール8内の
バッファ8−4を介して系統2のCPUモジュール7内
のメモリ7−2に転送する。転送を完了すると、CPU
2−1に割込みをかけ転送完了を通知する。系統1から
系統3へも同様にして入力データが転送される。系統
2,系統3においても同様に他の系統へ入力データが転
送される。
完了すると、CPUモジュール2内のCPU2−1は、
比較モジュール3に対し系間データFIFO3−3への
データ転送要求を出す。比較モジュール3内のDMAコ
ントローラ3−1は転送要求を受けて、前記CPU2−
1から示されたメモリ2−2内の入力データを読み出し
て、自系統の系間データFIFO3−3に転送する。系
統2のCPUモジュール7内のCPU7−1は、系間デ
ータFIFO3−3のデータ有無フラグをチェックして
データが有ればDMAコントローラ8−1にデータ転送
要求を出し、DMAコントローラ8−1は、系間データ
FIFO3からデータを読み出し比較モジュール8内の
バッファ8−4を介して系統2のCPUモジュール7内
のメモリ7−2に転送する。転送を完了すると、CPU
2−1に割込みをかけ転送完了を通知する。系統1から
系統3へも同様にして入力データが転送される。系統
2,系統3においても同様に他の系統へ入力データが転
送される。
【0036】CPU2−1は、自系の系統1の入力デー
タと、他系の系統2,3の入力データを比較して多数決
をとり、メモリ2−2内の自系の系統1の入力データを
多数決で決定した入力データに書き換え、この入力デー
タにもとづいて所要の演算処理を行い、結果のデータを
メモリ2−2内のデータテーブルに格納する。
タと、他系の系統2,3の入力データを比較して多数決
をとり、メモリ2−2内の自系の系統1の入力データを
多数決で決定した入力データに書き換え、この入力デー
タにもとづいて所要の演算処理を行い、結果のデータを
メモリ2−2内のデータテーブルに格納する。
【0037】系統2,系統3においても、系統1と同様
に、入力データの多数決を行い、多数決で決定した入力
データにもとづいて所要の演算処理を行い、結果のデー
タを各メモリ内のデータテーブルに格納する。
に、入力データの多数決を行い、多数決で決定した入力
データにもとづいて所要の演算処理を行い、結果のデー
タを各メモリ内のデータテーブルに格納する。
【0038】 演算処理結果のデータテーブルへの格
納が完了すると、CPUは比較モジュールに比較要求を
出す。たとえば、系統2のDMAコントローラ8−1
は、この比較要求を受けて、CPU7−1から示された
メモリ7−2内のデータテーブルのデータを読み出して
比較データFIFO8−3に送る。この比較データFI
FO8−3のデータは、フェールセーフ比較回路8−6
において、系統1から転送された系統1のデータテーブ
ルのデータと比較され、一致した場合に正常パルスが監
視モジュール17へ送られる。系統2において、同様に
系統3とのデータ比較が行われる。比較が完了すると、
系統1のデータと比較するフェールセーフ比較回路8−
6から系統1のCPU2−1へ割込みにより完了通知を
行い、同様に系統3と比較するフェールセーフ比較回路
から系統3のCPUへ割込みにより完了通知を行う。系
統2のCPU7−1は、このデータ比較により、自系の
系統2のデータテーブルのデータが、系統1のデータテ
ーブルのデータと一致し、そして系統3のデータテーブ
ルのデータと一致する場合、および系統1のデータテー
ブルのデータ,系統3のデータテーブルのデータのいず
れかと一致する場合、正常動作中として、出力モジュー
ル4に出力を指示する。出力モジュール4は、この指示
により、出力信号線に所定電圧を出力する。
納が完了すると、CPUは比較モジュールに比較要求を
出す。たとえば、系統2のDMAコントローラ8−1
は、この比較要求を受けて、CPU7−1から示された
メモリ7−2内のデータテーブルのデータを読み出して
比較データFIFO8−3に送る。この比較データFI
FO8−3のデータは、フェールセーフ比較回路8−6
において、系統1から転送された系統1のデータテーブ
ルのデータと比較され、一致した場合に正常パルスが監
視モジュール17へ送られる。系統2において、同様に
系統3とのデータ比較が行われる。比較が完了すると、
系統1のデータと比較するフェールセーフ比較回路8−
6から系統1のCPU2−1へ割込みにより完了通知を
行い、同様に系統3と比較するフェールセーフ比較回路
から系統3のCPUへ割込みにより完了通知を行う。系
統2のCPU7−1は、このデータ比較により、自系の
系統2のデータテーブルのデータが、系統1のデータテ
ーブルのデータと一致し、そして系統3のデータテーブ
ルのデータと一致する場合、および系統1のデータテー
ブルのデータ,系統3のデータテーブルのデータのいず
れかと一致する場合、正常動作中として、出力モジュー
ル4に出力を指示する。出力モジュール4は、この指示
により、出力信号線に所定電圧を出力する。
【0039】系統2のCPU7−1は、前述の場合以外
の場合は、異常動作中として、自系の系統2のデータテ
ーブルのデータを安全側、すなわち“0”に変更する。
の場合は、異常動作中として、自系の系統2のデータテ
ーブルのデータを安全側、すなわち“0”に変更する。
【0040】系統1,系統3においても、同様にデータ
比較が行われる。
比較が行われる。
【0041】 各系統の出力である出力モジュール
4,9,14の出力は、図示の構成の多数決モジュール
16により多数決がとられ、本情報処理システムの出力
として不図示の外部機器へ送られる。
4,9,14の出力は、図示の構成の多数決モジュール
16により多数決がとられ、本情報処理システムの出力
として不図示の外部機器へ送られる。
【0042】すなわち、出力モジュール4の出力と出力
モジュール9の出力は、アンドゲート16−1で論理積
演算が行われ、出力モジュール9の出力と出力モジュー
ル14の出力はアンドゲート16−2で論理積演算が行
われ、出力モジュール14の出力と出力モジュール4の
出力はアンドゲート16−3で論理積演算が行われて、
各論理積演算の結果はダイオード16−4,16−5,
16−6により論理和がとられ、その結果が外部機器へ
出力される。
モジュール9の出力は、アンドゲート16−1で論理積
演算が行われ、出力モジュール9の出力と出力モジュー
ル14の出力はアンドゲート16−2で論理積演算が行
われ、出力モジュール14の出力と出力モジュール4の
出力はアンドゲート16−3で論理積演算が行われて、
各論理積演算の結果はダイオード16−4,16−5,
16−6により論理和がとられ、その結果が外部機器へ
出力される。
【0043】ところで、前述のように、各系統はのデ
ータ比較の段階で既に多数決がとられているが、多数決
モジュール16は、各系統の出力について更に多数決を
とることにより、各出力モジュール4,9,14におけ
るエラーによる外部機器の誤動作を阻止することができ
る。
ータ比較の段階で既に多数決がとられているが、多数決
モジュール16は、各系統の出力について更に多数決を
とることにより、各出力モジュール4,9,14におけ
るエラーによる外部機器の誤動作を阻止することができ
る。
【0044】以上説明したように、本実施例によれば、
データの転送,比較をハードウエアで実行しているの
で、ソフトウエアの負担が小さくてすみ、また比較動作
を速やかに行うことができる。
データの転送,比較をハードウエアで実行しているの
で、ソフトウエアの負担が小さくてすみ、また比較動作
を速やかに行うことができる。
【0045】また、CPUに汎用のCPUモジュールを
使用しているので、コストダウンができ、性能アップを
容易に行うことができる。なお、CPUの性能アップの
際、比較モジュールの変更を特に要しない。
使用しているので、コストダウンができ、性能アップを
容易に行うことができる。なお、CPUの性能アップの
際、比較モジュールの変更を特に要しない。
【0046】
【発明の効果】以上説明したように、本発明によれば、
ソフトウエアの負担が小さくてすみ、汎用のCPUが使
える、フェールセーフな情報処理システム,情報処理方
法を提供することができる。
ソフトウエアの負担が小さくてすみ、汎用のCPUが使
える、フェールセーフな情報処理システム,情報処理方
法を提供することができる。
【図1】 実施例の構成を示すブロック図
【図2】 比較モジュールの詳細を示すブロック図
【図3】 実施例の動作を示す説明図
【図4】 従来例の構成を示すブロック図
【図5】 CPUモジュールの詳細構成を示すブロック
図
図
【図6】 従来例の動作を示す説明図
2,7,12 CPUモジュール 3,8,13 比較モジュール 16 多数決モジュール 3−1 DMAコントローラ
Claims (5)
- 【請求項1】 外部から情報を入力し所要の演算処理を
行う情報処理系を複数系統備え、この複数系統の出力の
多数決をとりその多数決の情報を外部へ出力する多数決
手段を備えた情報処理システムであって、前記情報処理
系は、前記所要の演算処理および自系の正常,異常の判
定を行うCPUモジュールと、ハードウェアによって、
自系の出力を他系へそして他系の出力を自系へ転送し前
記自系の出力と前記他系の出力を比較して前記自系の正
常,異常の判定のための情報を得る比較モジュールとを
有することを特徴とする情報処理システム。 - 【請求項2】 請求項1記載の情報処理システムにおい
て、前記複数系統は3系統であり、前記多数決手段は、
第1の情報処理系の出力と第2の情報処理系の出力との
論理積演算を行う第1の演算回路と、前記第2の情報処
理系の出力と第3の情報処理系の出力との論理積演算を
行う第2の演算回路と、前記第3の情報処理系の出力と
前記第1の情報処理系の出力との論理積演算を行う第3
の演算回路と、前記第1の演算回路の出力,前記第2の
演算回路の出力,前記第3の演算回路の出力の論理和演
算を行い当該多数決手段の出力とする第4の演算回路と
を有するものであることを特徴とする情報処理システ
ム。 - 【請求項3】 請求項1記載の情報処理システムにおい
て、前記CPUモジュールは汎用のものであることを特
徴とする情報処理システム。 - 【請求項4】 請求項1記載の情報処理システムにおい
て、前記CPUモジュールは、自系の異常を判定したと
き自系の出力を安全側に変更するものであることを特徴
とする情報処理システム。 - 【請求項5】 外部から情報を入力し所要の演算処理を
行う情報処理系を複数系統備え、この複数系統の出力の
多数決をとりその多数決の情報を外部へ出力する情報処
理システムにおける情報処理方法であって、前記複数系
統における各系統のハードウエアによる、自系の出力を
他系へそして他系の出力を自系へ転送する第1のステッ
プと、この第1のステップで得た他系の出力と自系の出
力を比較して自系の正常,異常の判定のための情報を得
る第2のステップと、この第2のステップで得た情報に
もとづいて自系の正常,異常の判定を行う第3のステッ
プと、この第3のステップで自系の異常を判定したとき
自系出力を安全側に変更する第4のステップとを備えた
ことを特徴とする情報処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10285492A JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10285492A JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000112777A true JP2000112777A (ja) | 2000-04-21 |
Family
ID=17692232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10285492A Withdrawn JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000112777A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002090166A1 (en) * | 2001-05-08 | 2002-11-14 | Safetran Systems Corporation | Condition monitoring system |
JP2009040199A (ja) * | 2007-08-08 | 2009-02-26 | Mitsubishi Electric Corp | 運行管理用フォルトトレラントシステム |
JP2009086938A (ja) * | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 高安全制御装置 |
JP2010262432A (ja) * | 2009-05-01 | 2010-11-18 | Mitsubishi Electric Corp | 安全制御装置 |
-
1998
- 1998-10-07 JP JP10285492A patent/JP2000112777A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002090166A1 (en) * | 2001-05-08 | 2002-11-14 | Safetran Systems Corporation | Condition monitoring system |
GB2392987A (en) * | 2001-05-08 | 2004-03-17 | Safetran Systems Corp | Condition monitoring system |
GB2392987B (en) * | 2001-05-08 | 2005-08-31 | Safetran Systems Corp | Condition monitoring system |
JP2009040199A (ja) * | 2007-08-08 | 2009-02-26 | Mitsubishi Electric Corp | 運行管理用フォルトトレラントシステム |
JP2009086938A (ja) * | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 高安全制御装置 |
JP2010262432A (ja) * | 2009-05-01 | 2010-11-18 | Mitsubishi Electric Corp | 安全制御装置 |
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Legal Events
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---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |