JP2000112777A - 情報処理システムおよび情報処理方法 - Google Patents
情報処理システムおよび情報処理方法Info
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- JP2000112777A JP2000112777A JP10285492A JP28549298A JP2000112777A JP 2000112777 A JP2000112777 A JP 2000112777A JP 10285492 A JP10285492 A JP 10285492A JP 28549298 A JP28549298 A JP 28549298A JP 2000112777 A JP2000112777 A JP 2000112777A
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Abstract
(57)【要約】
【課題】 ソフトウエアの負担が小さくてすみ、汎用の
ＣＰＵモジュールが使用できる、フェールセーフな情報
処理システム，情報処理方法を提供する。 【解決手段】 情報処理システムは、同一の処理を行う
３系統において出力多数決をとるものである。たとえ
ば、系統２では、ＤＭＡコントローラ８−１により、Ｃ
ＰＵモジュール内のメモリ７−２からデータを読み出
し、比較データＦＩＦＯ８−３に送る。フェールセーフ
比較回路８−６において、系統１から転送されてきたデ
ータと比較データＦＩＦＯ８−３のデータを比較する。
系統３から転送されたデータと不図示のフェールセーフ
比較回路において同様に比較する。自系統２のデータ
が、他系統である系統１，系統３のいずれのデータとも
一致しない場合は、自系統２を動作異常と判定し、出力
を安全側に変更する。
ＣＰＵモジュールが使用できる、フェールセーフな情報
処理システム，情報処理方法を提供する。 【解決手段】 情報処理システムは、同一の処理を行う
３系統において出力多数決をとるものである。たとえ
ば、系統２では、ＤＭＡコントローラ８−１により、Ｃ
ＰＵモジュール内のメモリ７−２からデータを読み出
し、比較データＦＩＦＯ８−３に送る。フェールセーフ
比較回路８−６において、系統１から転送されてきたデ
ータと比較データＦＩＦＯ８−３のデータを比較する。
系統３から転送されたデータと不図示のフェールセーフ
比較回路において同様に比較する。自系統２のデータ
が、他系統である系統１，系統３のいずれのデータとも
一致しない場合は、自系統２を動作異常と判定し、出力
を安全側に変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、鉄道の信号システ
ムのように、特にフェールセーフが要求されるシステム
に好適な情報処理システムおよび情報処理方法に関する
ものである。
ムのように、特にフェールセーフが要求されるシステム
に好適な情報処理システムおよび情報処理方法に関する
ものである。
【０００２】
【従来の技術】従来、この種の情報処理システムとして
は、図４に示す構成の情報処理システム（以下従来例と
いう）がある。図５はそのＣＰＵモジュールの詳細構成
を示すブロック図であり、図６は従来例の動作を示す説
明図である。
は、図４に示す構成の情報処理システム（以下従来例と
いう）がある。図５はそのＣＰＵモジュールの詳細構成
を示すブロック図であり、図６は従来例の動作を示す説
明図である。
【０００３】図４に示すように、従来例は、独立してそ
れぞれ同じ演算処理を行う系統１，系統２，系統３の３
系統の情報処理系と、この３系統の情報処理系の動作状
態を監視する監視モジュール１１７から構成されてい
る。
れぞれ同じ演算処理を行う系統１，系統２，系統３の３
系統の情報処理系と、この３系統の情報処理系の動作状
態を監視する監視モジュール１１７から構成されてい
る。
【０００４】系統１は、入力モジュール１０１，ＣＰＵ
モジュール１０２，出力モジュール１０４とこれらのモ
ジュールを互いに接続するバス１０５から構成されてい
る。系統２は、同様に入力モジュール１０６，ＣＰＵモ
ジュール１０７，出力モジュール１０９と、これらのモ
ジュールを互いに接続するバス１１０から構成され、系
統３も、同様に入力モジュール１１１，ＣＰＵモジュー
ル１１２，出力モジュール１１４とこれらを互いに接続
するバス１１５から構成されている。そして、各ＣＰＵ
モジュール１０２，１０７，１１２は監視モジュール１
１７に接続されている。
モジュール１０２，出力モジュール１０４とこれらのモ
ジュールを互いに接続するバス１０５から構成されてい
る。系統２は、同様に入力モジュール１０６，ＣＰＵモ
ジュール１０７，出力モジュール１０９と、これらのモ
ジュールを互いに接続するバス１１０から構成され、系
統３も、同様に入力モジュール１１１，ＣＰＵモジュー
ル１１２，出力モジュール１１４とこれらを互いに接続
するバス１１５から構成されている。そして、各ＣＰＵ
モジュール１０２，１０７，１１２は監視モジュール１
１７に接続されている。
【０００５】系統１のＣＰＵモジュール１０２は、図５
に示すように、ＣＰＵ１０２−１，バスＩ／Ｆ１０２−
２，内部メモリ１０２−３，正常パルス出力回路１０２
−４，系間メモリ１０２−５，調停回路１０２−６と、
これらを互に接続するバス１０２−７から構成され、系
統２，３のＣＰＵモジュール１０７，１１２もこのＣＰ
Ｕモジュール１０２と同様に構成されている。
に示すように、ＣＰＵ１０２−１，バスＩ／Ｆ１０２−
２，内部メモリ１０２−３，正常パルス出力回路１０２
−４，系間メモリ１０２−５，調停回路１０２−６と、
これらを互に接続するバス１０２−７から構成され、系
統２，３のＣＰＵモジュール１０７，１１２もこのＣＰ
Ｕモジュール１０２と同様に構成されている。
【０００６】図６により従来例の動作を説明する。不図
示の外部機器から、所要の状態或は変化のデータが各系
統の入力モジュール１０１，１０６，１１１に入力す
る。以下系統１を中心に説明する。
示の外部機器から、所要の状態或は変化のデータが各系
統の入力モジュール１０１，１０６，１１１に入力す
る。以下系統１を中心に説明する。
【０００７】 ＣＰＵ１０２−１は、入力モジュール
１０１に入力した入力データを系間メモリ１０２−５に
格納する。
１０１に入力した入力データを系間メモリ１０２−５に
格納する。
【０００８】 ＣＰＵ１０２−１は、他系統（以下他
系という）の系統２，系統３の系間メモリ１０７−５，
１１２−５に格納されている他系の入力データを読み出
し、自系統（以下自系という）の系統１の系間メモリ１
０２−５に格納されている入力データと順次比較して多
数決をとり、多数決で決った入力データを自系の入力デ
ータとして系間メモリ１０２−５の入力データを書き換
える。
系という）の系統２，系統３の系間メモリ１０７−５，
１１２−５に格納されている他系の入力データを読み出
し、自系統（以下自系という）の系統１の系間メモリ１
０２−５に格納されている入力データと順次比較して多
数決をとり、多数決で決った入力データを自系の入力デ
ータとして系間メモリ１０２−５の入力データを書き換
える。
【０００９】次にこの書き換えた入力データにもとづい
て、ＣＰＵ１０２−１は所要の演算処理を行い、処理結
果のデータを系間メモリ１０２−５に格納する。
て、ＣＰＵ１０２−１は所要の演算処理を行い、処理結
果のデータを系間メモリ１０２−５に格納する。
【００１０】系統２，系統３においても、書き換えた入
力データにもとづいて所要の演算処理を行い、処理結果
を各系統の系間メモリ１０７−５，１１２−５に格納す
る。
力データにもとづいて所要の演算処理を行い、処理結果
を各系統の系間メモリ１０７−５，１１２−５に格納す
る。
【００１１】所定の診断周期において、ＣＰＵ１０２−
１は、他系の系間メモリ１０７−５，１１２−５に格納
されている処理結果のデータを読み出し、自系の系間メ
モリ１０２−５から読み出した処理結果のデータと順次
比較する。
１は、他系の系間メモリ１０７−５，１１２−５に格納
されている処理結果のデータを読み出し、自系の系間メ
モリ１０２−５から読み出した処理結果のデータと順次
比較する。
【００１２】 比較の結果、系統１のデータ＝系統２
のデータ＝系統３のデータの場合は、系統１のＣＰＵモ
ジュール１０２の正常パルス出力回路１０２−４から監
視モジュール１１７に正常パルスが出力される。そし
て、系統２のＣＰＵモジュール１０７および系統３のＣ
ＰＵモジュール１１２からも同様に正常パルスが監視モ
ジュール１１７に出力される。
のデータ＝系統３のデータの場合は、系統１のＣＰＵモ
ジュール１０２の正常パルス出力回路１０２−４から監
視モジュール１１７に正常パルスが出力される。そし
て、系統２のＣＰＵモジュール１０７および系統３のＣ
ＰＵモジュール１１２からも同様に正常パルスが監視モ
ジュール１１７に出力される。
【００１３】比較結果、系統１のデータ＝系統２のデー
タ，系統１のデータ≠系統３のデータの場合は、系統１
のＣＰＵモジュール１０２から監視モジュール１１７に
正常パルスが出力される。そして、系統２のＣＰＵモジ
ュール１０７からも同様に正常パルスが出力されるが、
系統３のＣＰＵモジュール１１２からは正常パルスが出
力されない。
タ，系統１のデータ≠系統３のデータの場合は、系統１
のＣＰＵモジュール１０２から監視モジュール１１７に
正常パルスが出力される。そして、系統２のＣＰＵモジ
ュール１０７からも同様に正常パルスが出力されるが、
系統３のＣＰＵモジュール１１２からは正常パルスが出
力されない。
【００１４】比較の結果、系統１のデータ≠系統２のデ
ータ，系統１のデータ≠系統３のデータの場合は、系統
１のＣＰＵモジュール１０２からの監視モジュール１１
７に正常パルスが出力されない。そして、系統２の出力
＝系統３の出力であり、系統２のＣＰＵモジュール１０
７および系統３のＣＰＵモジュール１１２からは正常パ
ルスが出力される。
ータ，系統１のデータ≠系統３のデータの場合は、系統
１のＣＰＵモジュール１０２からの監視モジュール１１
７に正常パルスが出力されない。そして、系統２の出力
＝系統３の出力であり、系統２のＣＰＵモジュール１０
７および系統３のＣＰＵモジュール１１２からは正常パ
ルスが出力される。
【００１５】系統１において、一定時間以上正常パルス
が出力されない状態が継続する場合は、系統１の動作を
停止させる。
が出力されない状態が継続する場合は、系統１の動作を
停止させる。
【００１６】 前述の比較の結果、正常パルスを出力
しない系統は、出力が安全側（通常“０”側）に変換さ
れる。このようにして決定された各系統の出力は、図示
の多数決回路を経て外部へすなわち不図示の外部機器へ
出力される。図示の多数決回路は系統１，２，３の出力
モジュール１０４，１０９，１１４の一部であり、ワイ
ヤードオアで外部機器に接続されている。
しない系統は、出力が安全側（通常“０”側）に変換さ
れる。このようにして決定された各系統の出力は、図示
の多数決回路を経て外部へすなわち不図示の外部機器へ
出力される。図示の多数決回路は系統１，２，３の出力
モジュール１０４，１０９，１１４の一部であり、ワイ
ヤードオアで外部機器に接続されている。
【００１７】
【発明が解決しようとする課題】前述のように、従来例
では、各系統のデータの転送，比較動作をソフトウエア
で実施するため、ソフトウエアの負担が大きく、また正
常，異常の判定に時間がかかるという問題がある。
では、各系統のデータの転送，比較動作をソフトウエア
で実施するため、ソフトウエアの負担が大きく、また正
常，異常の判定に時間がかかるという問題がある。
【００１８】また、各系統のデータの比較のための系間
メモリをＣＰＵモジュールに実装するため、汎用のＣＰ
Ｕモジュールが使えず、コストダウンや性能アップをは
かるにあたって障害となるという問題がある。
メモリをＣＰＵモジュールに実装するため、汎用のＣＰ
Ｕモジュールが使えず、コストダウンや性能アップをは
かるにあたって障害となるという問題がある。
【００１９】本発明は、このような状況のもとでなされ
たもので、ソフトウエアの負担が小さくてすみ、汎用の
ＣＰＵモジュールが使える、フェールセーフな情報処理
システム，情報処理方法を提供することを目的とするも
のである。
たもので、ソフトウエアの負担が小さくてすみ、汎用の
ＣＰＵモジュールが使える、フェールセーフな情報処理
システム，情報処理方法を提供することを目的とするも
のである。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、情報処理システムを次の（１）〜
（４）のとおりに、そして情報処理方法を次の（５）の
とおりに構成する。
め、本発明では、情報処理システムを次の（１）〜
（４）のとおりに、そして情報処理方法を次の（５）の
とおりに構成する。
【００２１】（１）外部から情報を入力し所要の演算処
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する多
数決手段を備えた情報処理システムであって、前記情報
処理系は、前記所要の演算処理および自系の正常，異常
の判定を行うＣＰＵモジュールと、ハードウェアによっ
て、自系の出力を他系へそして他系の出力を自系へ転送
し前記自系の出力と前記他系の出力を比較して前記自系
の正常，異常の判定のための情報を得る比較モジュール
とを有する情報処理システム。
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する多
数決手段を備えた情報処理システムであって、前記情報
処理系は、前記所要の演算処理および自系の正常，異常
の判定を行うＣＰＵモジュールと、ハードウェアによっ
て、自系の出力を他系へそして他系の出力を自系へ転送
し前記自系の出力と前記他系の出力を比較して前記自系
の正常，異常の判定のための情報を得る比較モジュール
とを有する情報処理システム。
【００２２】（２）前記（１）記載の情報処理システム
において、前記複数系統は３系統であり、前記多数決手
段は、第１の情報処理系の出力と第２の情報処理系の出
力との論理積演算を行う第１の演算回路と、前記第２の
情報処理系の出力と第３の情報処理系の出力との論理積
演算を行う第２の演算回路と、前記第３の情報処理系の
出力と前記第１の情報処理系の出力との論理積演算を行
う第３の演算回路と、前記第１の演算回路の出力，前記
第２の演算回路の出力，前記第３の演算回路の出力の論
理和演算を行い当該多数決手段の出力とする第４の演算
回路とを有するものである情報処理システム。
において、前記複数系統は３系統であり、前記多数決手
段は、第１の情報処理系の出力と第２の情報処理系の出
力との論理積演算を行う第１の演算回路と、前記第２の
情報処理系の出力と第３の情報処理系の出力との論理積
演算を行う第２の演算回路と、前記第３の情報処理系の
出力と前記第１の情報処理系の出力との論理積演算を行
う第３の演算回路と、前記第１の演算回路の出力，前記
第２の演算回路の出力，前記第３の演算回路の出力の論
理和演算を行い当該多数決手段の出力とする第４の演算
回路とを有するものである情報処理システム。
【００２３】（３）前記（１）記載の情報処理システム
において、前記ＣＰＵモジュールは汎用のものである情
報処理システム。
において、前記ＣＰＵモジュールは汎用のものである情
報処理システム。
【００２４】（４）前記（１）記載の情報処理システム
において、前記ＣＰＵモジュールは、自系の異常を判定
したとき自系の出力を安全側に変更するものである情報
処理システム。
において、前記ＣＰＵモジュールは、自系の異常を判定
したとき自系の出力を安全側に変更するものである情報
処理システム。
【００２５】（５）外部から情報を入力し所要の演算処
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する情
報処理システムにおける情報処理方法であって、前記複
数系統における各系統のハードウエアによる、自系の出
力を他系へそして他系の出力を自系へ転送する第１のス
テップと、この第１のステップで得た他系の出力と自系
の出力を比較して自系の正常，異常の判定のための情報
を得る第２のステップと、この第２のステップで得た情
報にもとづいて自系の正常，異常の判定を行う第３のス
テップと、この第３のステップで自系の異常を判定した
とき自系出力を安全側に変更する第４のステップとを備
えた情報処理方法。
理を行う情報処理系を複数系統備え、この複数系統の出
力の多数決をとりその多数決の情報を外部へ出力する情
報処理システムにおける情報処理方法であって、前記複
数系統における各系統のハードウエアによる、自系の出
力を他系へそして他系の出力を自系へ転送する第１のス
テップと、この第１のステップで得た他系の出力と自系
の出力を比較して自系の正常，異常の判定のための情報
を得る第２のステップと、この第２のステップで得た情
報にもとづいて自系の正常，異常の判定を行う第３のス
テップと、この第３のステップで自系の異常を判定した
とき自系出力を安全側に変更する第４のステップとを備
えた情報処理方法。
【００２６】
【発明の実施の形態】以下本発明の実施の形態を、情報
処理システムの実施例により詳しく説明する。なお本発
明は、情報処理システムの形に限らず、情報処理方法の
形で同様に実施することができる。
処理システムの実施例により詳しく説明する。なお本発
明は、情報処理システムの形に限らず、情報処理方法の
形で同様に実施することができる。
【００２７】
【実施例】図１は実施例である“情報処理システム”の
構成を示すブロック図である。図２はその比較モジュー
ルの詳細構成を示すブロック図であり、図３は本実施例
の動作を示す図である。
構成を示すブロック図である。図２はその比較モジュー
ルの詳細構成を示すブロック図であり、図３は本実施例
の動作を示す図である。
【００２８】図１に示すように、本実施例システムは、
独立してそれぞれ同じ演算処理を行う系統１，系統２，
系統３の３系統の情報処理系と、この３系統の各出力の
多数決をとり、不図示の外部機器へ出力する多数決モジ
ュール１６と、前記３系統のそれぞれの動作状態を監視
する監視モジュール１７とから構成されている。
独立してそれぞれ同じ演算処理を行う系統１，系統２，
系統３の３系統の情報処理系と、この３系統の各出力の
多数決をとり、不図示の外部機器へ出力する多数決モジ
ュール１６と、前記３系統のそれぞれの動作状態を監視
する監視モジュール１７とから構成されている。
【００２９】系統１は、入力モジュール１，ＣＰＵモジ
ュール２，比較モジュール３，出力モジュール４と、こ
れらのモジュールを互いに接続するバス５から構成され
ている。系統２は、同様に入力モジュール６，ＣＰＵモ
ジュール７，比較モジュール８、出力モジュール９と、
これらのモジュールを互いに接続するバス１０とから構
成され、系統３も同様に入力モジュール１１，ＣＰＵモ
ジュール１２，比較モジュール１３，出力モジュール１
４と、これらのモジュールを互いに接続するバス１５と
から構成されている。
ュール２，比較モジュール３，出力モジュール４と、こ
れらのモジュールを互いに接続するバス５から構成され
ている。系統２は、同様に入力モジュール６，ＣＰＵモ
ジュール７，比較モジュール８、出力モジュール９と、
これらのモジュールを互いに接続するバス１０とから構
成され、系統３も同様に入力モジュール１１，ＣＰＵモ
ジュール１２，比較モジュール１３，出力モジュール１
４と、これらのモジュールを互いに接続するバス１５と
から構成されている。
【００３０】そして、各系統の出力モジュール４，９，
１４は、その出力の多数決をとり多数決で決まった出力
を不図示の外部機器へ出力する多数決モジュール１６に
接続されている。また、各系統の比較モジュール３，
８，１３は監視モジュール１７に接続されている。
１４は、その出力の多数決をとり多数決で決まった出力
を不図示の外部機器へ出力する多数決モジュール１６に
接続されている。また、各系統の比較モジュール３，
８，１３は監視モジュール１７に接続されている。
【００３１】系統１のの比較モジュール３は、図２に示
すように、ＤＭＡ３−１，バスＩ／Ｆ３−２，系間デー
タＦＩＦＯ（レジスタ）３−３、バッファ３−４，比較
データＦＩＦＯ（レジスタ）３−５，フェールセーフ比
較回路３−６とこれらを接続するバス３−７からなる、
系統２および監視モジュール１７と接続される回路３−
Ａと、これと同様の構成で系統３および監視モジュール
１７と接続される回路３−Ｂとから構成されている。
すように、ＤＭＡ３−１，バスＩ／Ｆ３−２，系間デー
タＦＩＦＯ（レジスタ）３−３、バッファ３−４，比較
データＦＩＦＯ（レジスタ）３−５，フェールセーフ比
較回路３−６とこれらを接続するバス３−７からなる、
系統２および監視モジュール１７と接続される回路３−
Ａと、これと同様の構成で系統３および監視モジュール
１７と接続される回路３−Ｂとから構成されている。
【００３２】系統２，系統３の比較モジュール８，１３
も前述の比較モジュール３と同様に構成されている。
も前述の比較モジュール３と同様に構成されている。
【００３３】続いて、図３により本実施例の動作説明す
る。不図示の外部機器から所要の状態或は変化のデータ
が各系統の入力モジュール１，６，１１に入力する。以
下系統１，系統２を中心にして説明する。なお、それぞ
れの系統のＣＰＵは、相手系のＦＩＦＯのデータ有無フ
ラグをチェックして、データが有れば自系のＤＭＡに転
送要求を出し相手系のＦＩＦＯからデータを転送する形
でデータを取り込む。
る。不図示の外部機器から所要の状態或は変化のデータ
が各系統の入力モジュール１，６，１１に入力する。以
下系統１，系統２を中心にして説明する。なお、それぞ
れの系統のＣＰＵは、相手系のＦＩＦＯのデータ有無フ
ラグをチェックして、データが有れば自系のＤＭＡに転
送要求を出し相手系のＦＩＦＯからデータを転送する形
でデータを取り込む。
【００３４】 ＣＰＵモジュール２のＣＰＵ２−１
は、入力モジュール１からの入力データをＣＰＵモジュ
ール２内のメモリ２−２に格納する。他系の系統２，３
においても同様に入力データはＣＰＵモジュール７，１
２内の各メモリに格納される。
は、入力モジュール１からの入力データをＣＰＵモジュ
ール２内のメモリ２−２に格納する。他系の系統２，３
においても同様に入力データはＣＰＵモジュール７，１
２内の各メモリに格納される。
【００３５】 メモリ２−２への入力データの格納が
完了すると、ＣＰＵモジュール２内のＣＰＵ２−１は、
比較モジュール３に対し系間データＦＩＦＯ３−３への
データ転送要求を出す。比較モジュール３内のＤＭＡコ
ントローラ３−１は転送要求を受けて、前記ＣＰＵ２−
１から示されたメモリ２−２内の入力データを読み出し
て、自系統の系間データＦＩＦＯ３−３に転送する。系
統２のＣＰＵモジュール７内のＣＰＵ７−１は、系間デ
ータＦＩＦＯ３−３のデータ有無フラグをチェックして
データが有ればＤＭＡコントローラ８−１にデータ転送
要求を出し、ＤＭＡコントローラ８−１は、系間データ
ＦＩＦＯ３からデータを読み出し比較モジュール８内の
バッファ８−４を介して系統２のＣＰＵモジュール７内
のメモリ７−２に転送する。転送を完了すると、ＣＰＵ
２−１に割込みをかけ転送完了を通知する。系統１から
系統３へも同様にして入力データが転送される。系統
２，系統３においても同様に他の系統へ入力データが転
送される。
完了すると、ＣＰＵモジュール２内のＣＰＵ２−１は、
比較モジュール３に対し系間データＦＩＦＯ３−３への
データ転送要求を出す。比較モジュール３内のＤＭＡコ
ントローラ３−１は転送要求を受けて、前記ＣＰＵ２−
１から示されたメモリ２−２内の入力データを読み出し
て、自系統の系間データＦＩＦＯ３−３に転送する。系
統２のＣＰＵモジュール７内のＣＰＵ７−１は、系間デ
ータＦＩＦＯ３−３のデータ有無フラグをチェックして
データが有ればＤＭＡコントローラ８−１にデータ転送
要求を出し、ＤＭＡコントローラ８−１は、系間データ
ＦＩＦＯ３からデータを読み出し比較モジュール８内の
バッファ８−４を介して系統２のＣＰＵモジュール７内
のメモリ７−２に転送する。転送を完了すると、ＣＰＵ
２−１に割込みをかけ転送完了を通知する。系統１から
系統３へも同様にして入力データが転送される。系統
２，系統３においても同様に他の系統へ入力データが転
送される。
【００３６】ＣＰＵ２−１は、自系の系統１の入力デー
タと、他系の系統２，３の入力データを比較して多数決
をとり、メモリ２−２内の自系の系統１の入力データを
多数決で決定した入力データに書き換え、この入力デー
タにもとづいて所要の演算処理を行い、結果のデータを
メモリ２−２内のデータテーブルに格納する。
タと、他系の系統２，３の入力データを比較して多数決
をとり、メモリ２−２内の自系の系統１の入力データを
多数決で決定した入力データに書き換え、この入力デー
タにもとづいて所要の演算処理を行い、結果のデータを
メモリ２−２内のデータテーブルに格納する。
【００３７】系統２，系統３においても、系統１と同様
に、入力データの多数決を行い、多数決で決定した入力
データにもとづいて所要の演算処理を行い、結果のデー
タを各メモリ内のデータテーブルに格納する。
に、入力データの多数決を行い、多数決で決定した入力
データにもとづいて所要の演算処理を行い、結果のデー
タを各メモリ内のデータテーブルに格納する。
【００３８】 演算処理結果のデータテーブルへの格
納が完了すると、ＣＰＵは比較モジュールに比較要求を
出す。たとえば、系統２のＤＭＡコントローラ８−１
は、この比較要求を受けて、ＣＰＵ７−１から示された
メモリ７−２内のデータテーブルのデータを読み出して
比較データＦＩＦＯ８−３に送る。この比較データＦＩ
ＦＯ８−３のデータは、フェールセーフ比較回路８−６
において、系統１から転送された系統１のデータテーブ
ルのデータと比較され、一致した場合に正常パルスが監
視モジュール１７へ送られる。系統２において、同様に
系統３とのデータ比較が行われる。比較が完了すると、
系統１のデータと比較するフェールセーフ比較回路８−
６から系統１のＣＰＵ２−１へ割込みにより完了通知を
行い、同様に系統３と比較するフェールセーフ比較回路
から系統３のＣＰＵへ割込みにより完了通知を行う。系
統２のＣＰＵ７−１は、このデータ比較により、自系の
系統２のデータテーブルのデータが、系統１のデータテ
ーブルのデータと一致し、そして系統３のデータテーブ
ルのデータと一致する場合、および系統１のデータテー
ブルのデータ，系統３のデータテーブルのデータのいず
れかと一致する場合、正常動作中として、出力モジュー
ル４に出力を指示する。出力モジュール４は、この指示
により、出力信号線に所定電圧を出力する。
納が完了すると、ＣＰＵは比較モジュールに比較要求を
出す。たとえば、系統２のＤＭＡコントローラ８−１
は、この比較要求を受けて、ＣＰＵ７−１から示された
メモリ７−２内のデータテーブルのデータを読み出して
比較データＦＩＦＯ８−３に送る。この比較データＦＩ
ＦＯ８−３のデータは、フェールセーフ比較回路８−６
において、系統１から転送された系統１のデータテーブ
ルのデータと比較され、一致した場合に正常パルスが監
視モジュール１７へ送られる。系統２において、同様に
系統３とのデータ比較が行われる。比較が完了すると、
系統１のデータと比較するフェールセーフ比較回路８−
６から系統１のＣＰＵ２−１へ割込みにより完了通知を
行い、同様に系統３と比較するフェールセーフ比較回路
から系統３のＣＰＵへ割込みにより完了通知を行う。系
統２のＣＰＵ７−１は、このデータ比較により、自系の
系統２のデータテーブルのデータが、系統１のデータテ
ーブルのデータと一致し、そして系統３のデータテーブ
ルのデータと一致する場合、および系統１のデータテー
ブルのデータ，系統３のデータテーブルのデータのいず
れかと一致する場合、正常動作中として、出力モジュー
ル４に出力を指示する。出力モジュール４は、この指示
により、出力信号線に所定電圧を出力する。
【００３９】系統２のＣＰＵ７−１は、前述の場合以外
の場合は、異常動作中として、自系の系統２のデータテ
ーブルのデータを安全側、すなわち“０”に変更する。
の場合は、異常動作中として、自系の系統２のデータテ
ーブルのデータを安全側、すなわち“０”に変更する。
【００４０】系統１，系統３においても、同様にデータ
比較が行われる。
比較が行われる。
【００４１】 各系統の出力である出力モジュール
４，９，１４の出力は、図示の構成の多数決モジュール
１６により多数決がとられ、本情報処理システムの出力
として不図示の外部機器へ送られる。
４，９，１４の出力は、図示の構成の多数決モジュール
１６により多数決がとられ、本情報処理システムの出力
として不図示の外部機器へ送られる。
【００４２】すなわち、出力モジュール４の出力と出力
モジュール９の出力は、アンドゲート１６−１で論理積
演算が行われ、出力モジュール９の出力と出力モジュー
ル１４の出力はアンドゲート１６−２で論理積演算が行
われ、出力モジュール１４の出力と出力モジュール４の
出力はアンドゲート１６−３で論理積演算が行われて、
各論理積演算の結果はダイオード１６−４，１６−５，
１６−６により論理和がとられ、その結果が外部機器へ
出力される。
モジュール９の出力は、アンドゲート１６−１で論理積
演算が行われ、出力モジュール９の出力と出力モジュー
ル１４の出力はアンドゲート１６−２で論理積演算が行
われ、出力モジュール１４の出力と出力モジュール４の
出力はアンドゲート１６−３で論理積演算が行われて、
各論理積演算の結果はダイオード１６−４，１６−５，
１６−６により論理和がとられ、その結果が外部機器へ
出力される。
【００４３】ところで、前述のように、各系統はのデ
ータ比較の段階で既に多数決がとられているが、多数決
モジュール１６は、各系統の出力について更に多数決を
とることにより、各出力モジュール４，９，１４におけ
るエラーによる外部機器の誤動作を阻止することができ
る。
ータ比較の段階で既に多数決がとられているが、多数決
モジュール１６は、各系統の出力について更に多数決を
とることにより、各出力モジュール４，９，１４におけ
るエラーによる外部機器の誤動作を阻止することができ
る。
【００４４】以上説明したように、本実施例によれば、
データの転送，比較をハードウエアで実行しているの
で、ソフトウエアの負担が小さくてすみ、また比較動作
を速やかに行うことができる。
データの転送，比較をハードウエアで実行しているの
で、ソフトウエアの負担が小さくてすみ、また比較動作
を速やかに行うことができる。
【００４５】また、ＣＰＵに汎用のＣＰＵモジュールを
使用しているので、コストダウンができ、性能アップを
容易に行うことができる。なお、ＣＰＵの性能アップの
際、比較モジュールの変更を特に要しない。
使用しているので、コストダウンができ、性能アップを
容易に行うことができる。なお、ＣＰＵの性能アップの
際、比較モジュールの変更を特に要しない。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ソフトウエアの負担が小さくてすみ、汎用のＣＰＵが使
える、フェールセーフな情報処理システム，情報処理方
法を提供することができる。
ソフトウエアの負担が小さくてすみ、汎用のＣＰＵが使
える、フェールセーフな情報処理システム，情報処理方
法を提供することができる。
【図１】 実施例の構成を示すブロック図
【図２】 比較モジュールの詳細を示すブロック図
【図３】 実施例の動作を示す説明図
【図４】 従来例の構成を示すブロック図
【図５】 ＣＰＵモジュールの詳細構成を示すブロック
図
図
【図６】 従来例の動作を示す説明図
２，７，１２ ＣＰＵモジュール ３，８，１３ 比較モジュール １６ 多数決モジュール ３−１ ＤＭＡコントローラ
Claims (5)
- 【請求項１】 外部から情報を入力し所要の演算処理を
行う情報処理系を複数系統備え、この複数系統の出力の
多数決をとりその多数決の情報を外部へ出力する多数決
手段を備えた情報処理システムであって、前記情報処理
系は、前記所要の演算処理および自系の正常，異常の判
定を行うＣＰＵモジュールと、ハードウェアによって、
自系の出力を他系へそして他系の出力を自系へ転送し前
記自系の出力と前記他系の出力を比較して前記自系の正
常，異常の判定のための情報を得る比較モジュールとを
有することを特徴とする情報処理システム。 - 【請求項２】 請求項１記載の情報処理システムにおい
て、前記複数系統は３系統であり、前記多数決手段は、
第１の情報処理系の出力と第２の情報処理系の出力との
論理積演算を行う第１の演算回路と、前記第２の情報処
理系の出力と第３の情報処理系の出力との論理積演算を
行う第２の演算回路と、前記第３の情報処理系の出力と
前記第１の情報処理系の出力との論理積演算を行う第３
の演算回路と、前記第１の演算回路の出力，前記第２の
演算回路の出力，前記第３の演算回路の出力の論理和演
算を行い当該多数決手段の出力とする第４の演算回路と
を有するものであることを特徴とする情報処理システ
ム。 - 【請求項３】 請求項１記載の情報処理システムにおい
て、前記ＣＰＵモジュールは汎用のものであることを特
徴とする情報処理システム。 - 【請求項４】 請求項１記載の情報処理システムにおい
て、前記ＣＰＵモジュールは、自系の異常を判定したと
き自系の出力を安全側に変更するものであることを特徴
とする情報処理システム。 - 【請求項５】 外部から情報を入力し所要の演算処理を
行う情報処理系を複数系統備え、この複数系統の出力の
多数決をとりその多数決の情報を外部へ出力する情報処
理システムにおける情報処理方法であって、前記複数系
統における各系統のハードウエアによる、自系の出力を
他系へそして他系の出力を自系へ転送する第１のステッ
プと、この第１のステップで得た他系の出力と自系の出
力を比較して自系の正常，異常の判定のための情報を得
る第２のステップと、この第２のステップで得た情報に
もとづいて自系の正常，異常の判定を行う第３のステッ
プと、この第３のステップで自系の異常を判定したとき
自系出力を安全側に変更する第４のステップとを備えた
ことを特徴とする情報処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285492A JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285492A JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000112777A true JP2000112777A (ja) | 2000-04-21 |
Family
ID=17692232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10285492A Withdrawn JP2000112777A (ja) | 1998-10-07 | 1998-10-07 | 情報処理システムおよび情報処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000112777A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002090166A1 (en) * | 2001-05-08 | 2002-11-14 | Safetran Systems Corporation | Condition monitoring system |
| JP2009040199A (ja) * | 2007-08-08 | 2009-02-26 | Mitsubishi Electric Corp | 運行管理用フォルトトレラントシステム |
| JP2009086938A (ja) * | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 高安全制御装置 |
| JP2010262432A (ja) * | 2009-05-01 | 2010-11-18 | Mitsubishi Electric Corp | 安全制御装置 |
-
1998
- 1998-10-07 JP JP10285492A patent/JP2000112777A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002090166A1 (en) * | 2001-05-08 | 2002-11-14 | Safetran Systems Corporation | Condition monitoring system |
| GB2392987A (en) * | 2001-05-08 | 2004-03-17 | Safetran Systems Corp | Condition monitoring system |
| GB2392987B (en) * | 2001-05-08 | 2005-08-31 | Safetran Systems Corp | Condition monitoring system |
| JP2009040199A (ja) * | 2007-08-08 | 2009-02-26 | Mitsubishi Electric Corp | 運行管理用フォルトトレラントシステム |
| JP2009086938A (ja) * | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 高安全制御装置 |
| JP2010262432A (ja) * | 2009-05-01 | 2010-11-18 | Mitsubishi Electric Corp | 安全制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |