JPS61175843A - 割込み検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の入出力装置と、これら入出力装置を
制御する制ｔ［ｌ装置とを備えた計ＩＥＩ機システムに
係り、特に入出力装置から処ｙ！Ｉ開始要求のための信
号、或は処理終了を通知する信号、いわゆる割込み信号
が発行された際に、その発行元を判断する割込み検出方
式に関する。

［発明の技術的背ＩＩ］ 一般に計算機システムでは、複数の入出力装置と、これ
ら入出力装置を制御する制御装置との間では、入出力装
置から発行される割込み信号を制御装置が検出し、制ｍ
＋装置からは割込み信号発行元の装置番号を調べるため
の操作が行なわれる。

上記した操作は、一般にディシイチェインと称される方
式を利用して行なわれていた。このディシイチェイン方
式を適用する計算機システムでは、第２図に示すように
、各入出力装置１１−０．１１−１゜・・・１１−ｎか
らの割込み信号をワイヤードＯＲＬ、、て制御装！ｔ１
２に伝達するための共通割込み信号ライン１３と、割込
み信号発行元検出用の信号を次段に伝達する信号ライン
１４−０．１４−１．・・・１４−ｎと、制御装置１２
および入出力装［１１−０〜１１−０間のデータ転送の
用に供せられる例えば８ビット幅のデータバス１５が用
意されている。制御装置１２および入出力装置１１−Ｏ
は信号ライン１４−Ｏにより相互接続され、入出力ｔｉ
置１ｉ−ｏ、　１１−ｉは信号ライン１４−１により相
互接続されている。同様に、入出力装置１１−１と図示
せぬ次段の入出力装置は信号ライン１４−２により相互
接続されている。

第２図のシステムにおいて、例えば入出力装置１１−１
が割込み信号を発行したものとする。入出力装置１１−
１からの割込み信号は、共通割込み信号ライン１３を介
して制御Ｉｌ装置１２に伝達される。制御装置１２は、
共通割込み信号ライン１３上の割込み信号を検出すると
、信号ライン１４−０をＯＮする。信号ライン１４−０
がＯＮすると、入出力装置１１−０は、自装置内からの
割込み信号発生の有無を調べ、この例のように割込み信
号を発生していない場合（即ち割込み信号発行元でない
場合）には、信号ライン１４−１をＯＮする。入出力装
置１１−１は、信号ライン１４−１がＯＮすると、自装
置内からの割込み信号発生の有無を調べる。入出力装＠
１１−１は、この例“　　　のように割込み信号を発生
している場合、（人出力装ａ　１１−０とは異なり）次
段の入出力装置（図示せず）への信号ライン１４−２を
ＯＮする動作を実行せず、データバス１５に自装置の装
置番号情報（いわゆる機器アドレス）を出力する。この
とき入出力装Ｍ１１−１は、割込み信号の出力を停止す
る。制御装［２は、データバス１５上の装置番号情報を
取込むことにより、割込み信号発生元を判断する。

［背景技術の問題点］ 上記したディシイチェイン方式を適用した従来の割込み
検出方式では、以下に示す種々の問題点があった。

■　複数の入出力装置から同時に割込み信号メ発生して
も、１回の操作では、１つの入出力装置からの割込みと
しか判断されない。

■　制Ｗ装置に直結している入出力装置からの割込み信
号が最も優先度が高くなり、以下入出力装置の接続順に
優先度が決定されてしまう。このため、優先度が低い装
置からの割込み処理が遅れてしまう。

■　途中の入出力装置が障害、或は保守点検等で切断さ
れると、次段以降の入出力装置の割込み処理が不可能と
なる。

■　装置番号情報を転送するには、成る程度のビット幅
を有するバスが必要である。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、複数の入出力装置から同時に割込み信号が発行されて
も、１回の操作でその旨が判断でき、しかも割込み信号
発行元も判断できる割込み検出方式を提供することにあ
る。

この発明の他の目的は、システムから切断された入出力
装置が存在しても、残りの入出力装置のｖ１込み処理に
同等悪影響を与えない割込み検出方式を提供することに
ある。

この発明の更に他の目的は、割込み処理の優先度制御が
柔軟に行なえるようにすることにある。

この発明の更に他の目的は、割込み信号発生元を通知す
る信号ラインの簡略化が図れるようにすることにある。

［発明の概要］ この発明では、複数の入出力装置のそれぞれにシフトレ
ジスタを設け、入出力装置が割込み信号を発行する場合
に、その装置内のシフトレジスタにおける装置識別用特
定ビットをセットするようにしている。また、この発明
では、入出力装置からの割込み信号に応じ、上記複数の
入出力ＷＡ装置内各シフトレジスタを同一タイミングで
シフト制御する制御装置と、上記複数の入出力装置内の
各シフトレジスタからのシフトビットを上記制御装置に
シリアル転送するためのデータ転送ラインとを設けてお
り、このデータ転送ラインを介して転送されるシリアル
データに応じて、制御装置が割込み信号発行元を判断す
る構成となっている。

［発明の実施例］ 第１図はこの発明の一実施例に係る計算機システムの要
部構成を示すもので、主記憶装置などは省略されている
。第１図において、２１−０．２１−１゜・・・２１−
ｎは入出力装置、２２は入出力装置２１−０〜２１−ｎ
を制御する制御装置である。この実施例において、ｎは
１５である。即ち、この実施例は、１６台の入出力装置
を備えた計算機システムに実施した場合である。入出力
装置２１−０．２１−１．　・２１−ｎ　（ｎ　＝　１
５）の装置番号は、例えば０，１．・・・１５である。

即ち入出力装置２１−ｉ　（ｉ　＝０．１　、・・・ｎ
）の装置番号はｉである。入出力装置２１−θ〜２１−
ｎは、ｍビットのシフトレジスタ２３を有している。ｍ
はｍ≧ｎ＋１を満足する整数である。即ち、シフトレジ
スタ２３のビット長は、接続入出力装置台数分と同じか
、それ以上であることが要求される。この実施例ではｍ
＝ｎ＋１＝１６である。即ち、この実施例におけるシフ
トレジスタ２３のビット長は、入出力装置台数（ｎ＋１
）と同じ１６である。

入出力装置２１−０〜２１−ｎおよび制御装置２２は、
データ転送ライン２４、シフト制御ライン２５および共
通割込み信号ライン２６により接続される。データ転送
ライン２４は、入出力装置２１−０〜２１−ｎおよび制
御Ｉ装賀２２間のデータ転送の用に供され、シフト制御
ライン２５は、制御装置２２から入出力装置２１−ＯＮ
２１−ｎ内の各シフトレジスタ２３を制御するのに用い
られる。また、共通割込み信号ライン２６は、入出力装
置２１−０〜２１−ｎから発行される割込み信号をワイ
ヤードＯＲして制御装置２２に通知するのに用いられる
。

次に、この発明の一実施例の動作を説明する。

第１図の計算機システムでは、入出力装置２ｌ−１（ｉ
−０，１，・・・ｎ）内で割込み処理要求が発生すると
、同装置１２１−ｉは自１ｆｆｉ内のシフトレジスタ２
３における装置番号ｉに対応するビット、例えばビット
ｉをＯＮする。即ち、装置番号○の入出力装置２１−０
で割込み処理要求が発生した場合、同装置２１−０はシ
フトレジスタ２３のビットＯをＯＮＩ、、装置番号１の
入出力装置２１−１で割込み処理要求が発生した場合、
同装置２１−１はシフトレジスタ２３のビット１をＯＮ
する。同様に、装置番号ｎ　（ｎ＝１５）の入出力装！
２１−ｎ　（ｎ　−１５＞で割込み処理要求が発生した
場合、同装置２１−ｎはシフトレジスタ２３のビットｎ
（ビット１５）をＯＮする。入出力装置２１−０〜２１
−ｎの装置番号は、それぞれ異なっており、したがって
たとえ全ての入出力装置ｆｉ２１−０〜２１−ｎで同時
に割込み処理要求が発生しても、対応するシフトレジス
タ２３におけるＯＮＮピッ位置は異なる。

入出力装置２１−１は、上記したように自装置内のシフ
トレジスタ２３のビットｉをＯＮした場合、これと同時
に共通割込み信号ライン２６をＯＮする。

即ち入出力装ｆｉ２１−ｉは、シフトレジスタ２３に対
するＯＮ動作と同時に、共通割込み信号ライン２６に割
込み信号を出力する。入出力装置２１−１力＼らの即ｊ
込み信号は、他の入出力装置からの割込み信号と共通割
込み信号ライン２６によりワイヤードＯＲされ、制御装
置２２に通知される。即ち、第１図の計算機システムで
は、（第２図のシステムと同様に）どの入出力装置から
割込み信号が発生しても、その旨が制御’ｌｌ装置２２
に通知される。

さて、制御装置２２は、入出力装置２１−０〜２１−ｎ
のいずれかにより共通割込み信号ライン２６がＯＮされ
ると、割込み信号発生元装置番号を調べるために、シフ
ト制御ライン２５を用いて、入出力装置２１−０〜２１
−ｎ内の各シフトレジスタ２３を、同一タイミングで例
えばシフトレジスタ２３のビット長分だけ順次シフトさ
せ、その保持情報をシリアル出力するよう指示する。こ
れにより、入出力装置１２１−０〜２１−ｎ内の各シフ
トレジスタ２３の保持データカ（，１ビツトずつ同一タ
イミングでシフ１〜される。各シフトレジスタ２３のシ
リアル出力端子は、オーブン・コレクタのドライバゲー
ト（図示せず）を介してデータ転送ライン２４に接続さ
れている。しかして、各シフトレジスタ２３（のシリア
ル出力端子）からのシフトアウトデータはデータ転送ラ
イン２４に出力され、同ライン２４でワイヤードＯＲさ
れて制御装置２２に転送される。これにより、制Ｗ装置
２２には、入出力装置１２１−０〜２１−ｎ内の各シフ
トレジスタ２３の各ビットＯ（のビットデータ）のワイ
ヤードＯＲされたビットがまず転送され、続（Ｘで各ビ
ット１のワイヤードＯＲされたビットが、そして最後に
各ビットｎ（ｎ−１５）のワイヤードＯＲされたビット
が、データ転送ライン２４経由でｉ制御装置２２に転送
される。即ち、共通割込み信号ライン２６がＯＮされた
場合、制御［Ｉ装置２２による（シフト制御ライン２５
を介しての）シフト制御により、入出力装置２１−０〜
２１０内の各シフトレジスタ２３σ保持データがビット
対応でワイヤードＯＲされ六データが、制御Ｉ装置２２
にシリアル転送される。

制御装置２２は、データ転送ライン２４経由でシリアル
転送された上記データを順次取込んで、例えば１６ビツ
トパラレルデータに変換する。そして制御装ａ２２は、
このパラレルデータの各ビットの０Ｎ１０ＦＦ状態を調
べることにより、どの入出力装置で割込み信号が発生し
ているかを、即ち割込み信号発行元装置を判断する。例
えば、ビット０だけがＯＮしていれば、制御装ｆｆ１２
２は、入出力装置２１−Ｏ〜２１−ｎのうちの入出力装
５ｉ２１−０だけが割込み信号を発行したものと判断す
る。またビット０およびビット１の２ビツトがＯＮＬ、
ていれば、制睡装置２２は、入出力装置２１−Ｏ〜２１
−ｎのうちの入出力装置Ｆ２１−０．２１−１の２台だ
けが割込み信号を発行したものと判断する。なお、制御
装置１２２でのデータ処理単位が例えば８ピツトの場合
には、上記シリアル転送されたデータを８ピット単位で
２回パラレルデータに変換して割込み信号発行元装置）
　　　を判断することも可能である。

一方、入出力装ｆｔ２１−０〜２１−ｎは、上記したシ
フト操作終了を確認侵、自装置で発生している割込み信
号があれば、同信号をＯＦＦする。なお、データ転送ラ
イン２４には、入出力装置２１−０〜２１−ｎ内の各シ
フトレジスタ２３のシリアル入力端子も（ゲートを介し
て）接続され、データ転送ライン２４上のデータをシリ
アル入力可能なようになっているが、この発明に直接関
係ないため、図示されていない。

［発明の効果コ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

■　複数の入出力装置から同時に割込み信号が発行され
ても、１回の操作でその旨が判断でき、しかも割込み信
号発行元も判断できる。

■　システムから切断された入出力装置が存在しても、
残りの入出力装置の割込み処理に同等悪影響を与えない
。

■　制御装置が取込んだシフトレジスタ情報は自由に扱
えるため、割込み処理の優先度制御が簡単に行なえる。

０割込み信号発生元装置番号に相当する情報が、１本の
信号ラインで通知できるため、装置間の配線の減少が図
れる。したがって、この発明は例えばスキ↑・ンデザイ
ン方式を採用したＶＬＳｌ、Ｍ置間の結合に有効である
。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る計算機システムのブ
ロック構成図、第２図は従来例を示すブロック図である
。 ２１−０〜２１−ｎ・・・入出力装置、２２−・・制’
ａ装置、２３゜２３・・・シフトレジスタ、２４・・・
データ転送ライン、２５・・・シフト制御ライン、２６
・・・共通割込み信号ライン。 出願人代理人　弁理士　鈴　江　武　愚弟１図 人出ｊ１便置

Claims (1)

【特許請求の範囲】
1. シフトレジスタを有し、割込み信号発行時に同シフトレ
   ジスタにおける装置識別用特定ビットをセットする複数
   の入出力装置と、同入出力装置からの割込み信号に応じ
   、上記複数の入出力装置内の各シフトレジスタを同一タ
   イミングでシフト制御する制御装置と、上記複数の入出
   力装置内の各シフトレジスタからのシフトビットを上記
   制御装置にシリアル転送するためのデータ転送ラインと
   を具備し、上記制御装置は、上記データ転送ラインを介
   して転送されるシリアルデータに応じて、割込み信号発
   行元を判断することを特徴とする割込み検出方式。