JPH07141256A - メモリへのデータの疑似整合転送の方法と装置 - Google Patents

メモリへのデータの疑似整合転送の方法と装置

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JPH07141256A
JPH07141256A JP6139236A JP13923694A JPH07141256A JP H07141256 A JPH07141256 A JP H07141256A JP 6139236 A JP6139236 A JP 6139236A JP 13923694 A JP13923694 A JP 13923694A JP H07141256 A JPH07141256 A JP H07141256A
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Abstract

(57)【要約】 【目的】 本発明は、メモリへのデータを疑似整合して
転送する方法および装置を提供するものである。 【構成】 本方法および装置は、プロセッサおよび周辺
デバイス用に設けられたメモ間でデータを疑似整合して
転送する。通常、周辺デバイスに結合されている整合論
理回路は、プロセッサから複数のデータバイトを受信す
る。この整合論理回路はデータバイトと共に転送される
制御ヘッダを使用シテして当該データバイトが整合を必
要とするか否かを決定する。再整合を実行するに当たり
この整合論理回路は制御ヘッダにより示される通りに当
該データバイトの結合、回転、マスキングを行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にコンピューターメ
モリ内のデータ転送に関し、特にメモリへデータを疑似
整合して転送（以下、データ疑似整合転送という）する
方法および装置に関する。
【０００２】
【従来の技術】コンピューターシステムにおいては入出
力バス（Ｉ／Ｏバス）を介してしばしばプロセッサ、メ
モリおよび周辺デバイス間でデータが転送される。従来
はＩＳＡ、ＥＩＳＡあるいはマイクロチャンネル（登録
商標）バスの様な標準化されたバスを使っていろいろの
プラットフォームおよびいろいろのプロセッサにまたが
る周辺デバイスに一つの共通Ｉ／Ｏインターフェースを
与えていた。しかしながらこれらのバスにまたがるデー
タ転送には多くの問題がある。
【０００３】バスにまたがるデータ転送に関わる問題の
一つは、データの未整合転送（unalignment transfer o
f data）である。未整合転送は一ブロックのデータバイ
トがソースおよびまたはデスティネーション（目標）に
おける一ワードもしくはダブルワードの境界（boudar
y）に整合されていないときに起きる。そのような不整
合は転送中にバイトブロックをシフトし、およびまたは
マスキングを行なう点でプロセッサまたはデバイスに著
しいオーバーヘッドを起こしかねない。例えばインテル
（登録商標）３８６および４８６プロセッサ内の未整合
転送は等価な整合転送に比べて５０％ないし２５０％遅
くなることがある。したがって、メモリへの未整合デー
タ転送を最適化するための方法および装置を与える必要
がある。
【０００４】
【発明が解決しようとする課題】上記の先行技術におけ
る限界を克服するため、かつ本明細書の以下の記載から
明らかになる他の制限を克服するため、本発明はメモリ
へのデータの疑似整合転送を与える方法および装置を与
える。
【０００５】
【課題を解決するための手段】通常、周辺デバイスに結
合されている整合論理回路が、プロセッサから複数のデ
ータバイトを受信する。この整合論理回路は当該データ
バイトが整合を必要とするか否かを決定するため、デー
タバイトと共に転送される制御ヘッダを使用する。再整
合を実行するため、この整合論理回路は制御ヘッダによ
り示される通りに当該データバイトの結合、回転、マス
キングを行なう。
【０００６】
【実施例】好ましい実施例に関する以下の説明では添付
の図面を参照して本発明を実施した特定の実施例を示
す。本発明の範囲を逸脱することなく他の実施例を実施
しうること、および構造上の変更をなしうることを了解
されたい。
【０００７】引用する図面において類似の参照番号は対
応する部分を表す。
【０００８】概観 データ転送を行なうための最も効率的なインテル３８６
／４８６（登録商標）のインストラクション（命令）は
「REP MOVSD」であるが、これは「REPeat MOVeString D
ouble word」を意味する略号である。この命令が最も効
率的に実行されるためにはソースおよびデスティネーシ
ョンの両アドレスがダブルワードに整合されているこ
と、すなわち３２ビット境界に整合されていることが必
要である。バイト（８-ビット）およびワード（１６-ビ
ット）の転送も許容されており、サポートされている
が、それほど効率的ではない。その理由はＩ／Ｏバスが
３２ビット幅であるからである。しかしながら多くのア
プリケーションは必ずしもデータブロックをダブルワー
ドに整合させていない。なぜならば多くのアプリケーシ
ョンは通常、データブロックにこれをストリングバイト
としてアクセスするからである。
【０００９】本発明はデータが未整合である場合でもメ
モリへの高速な整合データ転送を可能にする。すなわち
本発明はデータを疑似整合してメモリへ転送する方法と
装置を与える。その場合、本発明で追加するソフトウェ
アおよびハードウェアがあたかもデータが整合されてい
るかのごとくに未整合データの転送を行なう。このソフ
トウェアは周辺デバイス内のハードウェアに命令を発生
する。この命令は当該周辺デバイスが未整合転送された
バイトを結合し、回転し、マスクして確実にそれらのバ
イトが周辺デバイス内に適切に整合させる。
【００１０】整合転送および未整合転送 図１および図２はデータの整合転送とデータの未整合転
送の相異を示す例である。図１は整合した転送を示し、
図２は未整合の転送を示す。図１および図２の両方と
も、各ブロックは一バイトのデータを表し、四バイトか
らなる各水平グループによりダブルワードに整合された
境界を示す。
【００１１】図１は典型的なダブルワードの整合転送を
示す。図示するようにソースメモリ内における各データ
ワードＳ0-Ｓ3、Ｓ4-Ｓ7、Ｓ8-Ｓ11、Ｓ12-Ｓ15はデス
ティネーションメモリ内の対応するダブルワードＤ0-Ｄ
3、Ｄ4-Ｄ7、Ｄ8-Ｄ11、Ｄ12-Ｄ15に転送されるときに
変更を受けない。 従ってこの転送は転送の際にデータ
のダブルワード整合を維持する。
【００１２】図２はデータの未整合転送を示す。図に示
すようにソースメモリ内の各バイトＳ0-Ｓ15はデスティ
ネーションメモリ内の対応するバイトＤ0-Ｄ15に転送さ
れる際にダブルワードの相対位置を変更する。典型的な
場合、整合上の変化を処理するため、バイトの結合、回
転およびマスキングが必要となろう。しかしながらこれ
らの機能は通常、プロセッサにより非常に非能率的な方
法で行なわれる。
【００１３】ハードウェア環境 図３は本発明の一般的なハードウェア環境を例示するブ
ロック線図である。プロセッサ１０は例えばインテル３
８６もしくは４８６プロセッサであるが、これはＩ／Ｏ
バス１４を介してビデオ回路１２に結合される。このＩ
／Ｏバス１４はプロセッサ１０とビデオ回路１２との間
のアドレスデータおよび制御信号の転送を行なう。ビデ
オ回路１２の主な目的はビデオメモリ１６とＣＲＴ１８
を制御することである。ビデオメモリ１６はプロセッサ
１０から送られるデータを格納する。このデータは後で
ＣＲＴ１８に書き込まれる。ビデオ回路１２はプロセッ
サ１０からビデオメモリ１６へのデータ転送とビデオメ
モリ１６からＣＲＴ１８へのデータ転送との間の調停
（arbitration）を行なう。
【００１４】ビデオ回路 図４はビデオ回路１２を拡大して示すブロック線図であ
る。ビデオ回路１２は調停論理回路２０、ＣＲＴコント
ローラ論理回路２２、マルチプレクサ２４および整合論
理回路（alignment logic）２６を含む。調停論理回路
２０はマルチプレクサ２４を制御して調停論理回路２０
とプロセッサ１０との間を調停し、それによりプロセッ
サ１０、ビデオメモリ１６およびＣＲＴ１８へのデータ
転送およびこれらからのデータ転送を制御する。ＣＲＴ
コントローラ論理回路２２はＣＲＴ１８上にデータを表
示するため、ビデオメモリ１６からデータの読み出しに
必要なアドレスを与える。整合論理回路２６はプロセッ
サ１０からの転送データを確実にビデオメモリ１６内に
正しく整合させる。整合転送には結合も回転もマスキン
グも必要ないが、何らかの整合が実際に必要とされるか
否かに関わらず、各データ転送について整合論理回路２
６が使用される。すべてのデータ転送が整合論理回路２
６を通して行なわれるというこの条件がすべてのタイミ
ング問題を解決し、制御論理回路を簡単化する。
【００１５】整合論理回路 図５は本発明の整合論理回路２６のコンポーネントを例
示するブロック線図である。データは図５の左側にある
四つのバスDATA IN（DIN）で整合論理回路２６に入る。
この場、各DINバスは８ビットバイトのデータを含む。
マスク情報は図５の左側にあるバスMask In（MIN）で整
合論理回路２６に入る。この場、MINバスの各四つの信
号は対応するMINバス上の８ビットバイトデータに対す
るマスクビットを含む。このマスクビットは当該バイト
が所望のデータの一部であるか、あるいは単に疑似整合
転送に伴って担持される余分のバイトであるか否かを示
すためのものである。制御信号もまた図５の左側にある
ALIGN LAT LO、DIR RIGHT、およびROTATE[1:0]信号
線から整合論理回路２６に入る。
【００１６】ブロック２８ａ-２８ｄはタイミングをと
る目的で設けられた遅延ブロックである。ブロック３０
ａ-３０ｄはそれぞれのDINバスから来る各８ビットデー
タバイトおよびMIN信号線から来る単一マスクビットを
ラッチングすることができる９ビットレジスタで、この
ラッチングはビデオ回路１２により発生されたALIGN LAT
LO信号によりクロックされるときに行なわれる。ブロ
ック３２ａ-３２ｄはDINバス上にある現在のデータと、
DINバス上に前回あったデータを表すブロック３０ａ-３
０ｄとの間の選択を行なう２：１マルチプレクサであ
る。この選択により、二つのシーケンシャルダブルワー
ドからデータバイトを選択的に組み合わせて出力ダブル
ワードとすることが可能となる。ブロック３２ａ-３２
ｄに対して設けられた選択論理回路３４は、表ＩＡ-Ｉ
Ｄに示すブール代数論理で記述されるDIR RIGHT信号お
よびROTATE[1:0]信号で駆動されるＮＡＮＤゲートおよ
びＮＯＲゲートで構成される。ブロック３６ａ-３６ｄ
は、出力ダブルワード内のバイトを回転するため、四つ
のマルチプレクサ３２ａ-３２ｄの任意の一出力から負
荷することができる９ビットレジスである。ブロック３
６ａ-３６ｄに対して設けられた選択論理回路３８は、
表IIに示すブール代数により記述されるROTATE[1:0]制
御信号により駆動されるＮＯＲゲートで構成される。ブ
ロック３６ａ-３６ｄに対する選択論理回路３８は、
「バレルシフティング（barrel shifting）」の機能を
果たす。この場合、各ブロック３２ａ-３２ｄから得ら
れるバイトを任意のブロック３６ａ-３６ｄの中に格納
することができる。ROTATE[1:0]信号はバイトの回転、
すなわちいずれのブロック３２ａ-３２ｄのバイトを各
ブロック３６ａ-３６ｄ中に格納されるべきか、を示
す。
【００１７】データは図５の右側にある四つのバスData
Out（DOUTバス）において整合論理回路２６から出る。
この場合、各DOUTバスは８ビットデータバイトを含む。
マスク情報もまた図５の右側にあるMask Outバス（MOUT
バス）から整合論理回路２６を出る。この場合、MOUTバ
ス内の四つの信号は各々、対応するDOUTバス上の８ビッ
トデータバスをビデオメモリ１６内に格納すべきか否か
を示す。
【００１８】ソフトウェア ドライバ モジュール 図６は本発明のソフトウェアドライバモジュールが使用
する論理を例示するブロック線図である。このソフトウ
ェアドライバモジュールはプロセッサ１０上で実行さ
れ、プロセッサ１０から送られるデータの疑似整合転送
を制御する。ブロック４０はデータブロックをプロセッ
サ１０からビデオメモリ１６に移動させる旨のアプリケ
ーションリクエストを受信するドライバモジュールを表
す。この場合、当該データブロックはその開始バイトア
ドレスとバイト長により同定される。
【００１９】ブロック４２は当該転送のための制御ヘッ
ダを計算しフォーマット化するドライバモジュールを表
す。この制御ヘッダは当該ソースアドレス、デスティネ
ーションアドレス、バイト長、および制御ワードを含
む。各整合制御ワードは対応するダブルワードに対する
ROTATE[1:0]、DIR RIGHTおよびMIN[3:0]信号を表す７
ビットを含む。上述したように、制御ヘッダ中のROTATE
[1:0]ビット、DIR RIGHTビットおよびMIN[3:0]ビット
は整合論理回路２６に、転送の真性、すなわち当該バイ
トが回転されるべきか否か、回転の方向、および余分の
バイトのマスキング、を通知する。例えば図２に示すデ
ータの転送は五つのシーケンシャルダブルワードを転送
することと、一バイトの右回転が必要であろう。さら
に、Ｓ15の左の二つの余分のバイトおよびＳ0の右の余
分の二バイトがマスクされることになろう。
【００２０】ブロック４４は整合した転送が確実に行わ
れるように、プロセッサ１０に与えられるソースアドレ
ス、デスティネーションアドレスおよびバイト長を修正
するドライバモジュールを表す。ブロック４６は、プロ
セッサ１０に命令してプロセッサ１０がビデオ回路１２
に制御ヘッダおよび疑似整合データブロック（pseudo-a
ligned data block）を転送させるドライバモジュール
を表す。
【００２１】ビデオ回路１２はステートマシン（state
machine）とＦＩＦＯとを含む。これらのＦＩＦＯは、
プロセッサ１０からの転送を緩衝（buffer）してからAL
IGN LAT LO信号、DIR RIGHT信号およびROTATE[1:0]制
御信号線のみならずDINバス信号およびMINバス信号を整
合論理回路２６中に送る。そのようなステートマシンお
よびＦＩＦＯの設計は本技術分野でよく知られているの
でここには之以上詳細に述べない。
【００２２】結論 要約すると、本発明はメモリへデータを疑似整合して転
送する方法および装置を開示する。通常、周辺デバイス
に結合される整合論理回路がプロセッサから複数のデー
タバイトを受信する。この整合論理回路は、当該データ
バイトが再整合を必要とするか否かを決定するためのデ
ータバイトと共に転送される制御ヘッダを使用する。再
整合を実行するため、整合論理回路は制御ヘッダにより
示される通りに当該データバイトを結合し、回転し、マ
スキングする。
【００２３】本発明の好ましい実施例に関する上記の説
明は例示および説明のために示したに過ぎない。上記説
明が本発明を言い尽したものではなく、また開示した通
りのものに本発明を限定するものでもない。上の教示に
照らして多数の設計変更および修正が可能である。例え
ば以下の節は本発明を達成する代わりの方法および装置
を記述している。
【００２４】当業者はメモリを有する任意のデバイスに
本発明を適用することができ、ビデオコントローラに限
定されないことが認識できよう。本明細書で引用したビ
デオをコントローラは単に例示の目的のための物であっ
て、これですべての適用対象を言い尽したのではなく、
また開示した形態のものに限定されるものではない。
【００２５】当業者はいろいろの構成のデバイスおよび
諸コンポーネントを具備したシステムに本発明を適用す
ることができることが認識できよう。本明細書で引用し
た構成のデバイスおよび諸コンポーネントは単に例示の
目的のための物であって、これですべての適用対象を言
い尽したのではなく、また開示した形態のものに限定さ
れるものではない。
【００２６】当業者はいろいろのバット幅のＩ／Ｏバス
に本発明を適用することができることが認識できよう。
本明細書で引用したビット幅は単に例示の目的のための
物であって、これですべての適用対象を言い尽したので
はなく、また開示した形態のものに限定されるものでは
ない。
【００２７】当業者はいろいろのインストラクションの
集合を具備したいろいろのプロセッサに本発明を適用す
ることができることが認識できよう。本明細書で引用し
たプロセッサおよびインストラクションの集合は単に例
示の目的のための物であって、これですべての適用対象
を言い尽したのではなく、また開示した形態のものに限
定されるものではない。
【００２８】
【発明の効果】以上に説明したように、本発明はデータ
が未整合である場合でも本発明で追加するソフトウェア
およびハードウェアを使用して、あたかもデータが整合
されているかのごとくに未整合データの転送を行なう。
この場合このソフトウェアは周辺デバイス内のハードウ
ェアに命令を発生し、この命令によって当該周辺デバイ
スが未整合転送されたバイトを結合し、回転し、マスク
して確実にそれらのバイトが周辺デバイス内に適切に整
合させる。このため、本発明によりメモリへの高速なデ
ータ転送が可能となる。
【００２９】 表ＩＡ SEL = +DIR RIGHT NOR (- ROTATE[0] AND -ROTATE[1]) BLOCK 32A = (DIN[7:0] AND -SEL OR (BLOCK 30A AND +SEL) 表ＩＢ SEL = （+DIR RIGHT NAND + ROTATE[0] NAND -ROTATE[1]) NAND (+ROTATE[1] NAND - DIR RIGHT) BLOCK 32B = (DIN[15:8] AND -SEL) OR (BLOCK 30B AND +SEL) 表ＩＣ SEL = ( -ROTATE[1] NAND + ROTATE[0] NAND +DIR RIGHT ) NAND (+ROTATE[1] NAND -ROTATE[0] NAND + DIR RIGHT) NAND (+ROTATE[1] NAND +ROTATE[0] NAND - DIR RIGHT) BLOCK 32C = (DIN[23:16] AND -SEL) OR (BLOCK 30C AND +SEL) 表ＩＤ SEL = (-DIR RIGHT NOR (- ROTATE[1] AND -ROTATE[0])) BLOCK 32D = (DIN[31:24] AND -SEL) OR (BLOCK 30D AND +SEL) 表ＩＩ SEL[0] = +ROTATE[0] NOR + ROTATE[1] SEL[1] = -ROTATE[0] NOR + ROTATE[1] SEL[2] = +ROTATE[0] NOR - ROTATE[1] SEL[3] = -ROTATE[0] NOR - ROTATE[1] BLOCK 36A = (BLOCK 32A AND SEL[0]) OR (BLOCK 32B AND SEL[1]) OR (BLOCK 32C AND SEL[2]) OR (BLOCK 32D AND SEL[3]) BLOCK 36B = (BLOCK 32B AND SEL[0]) OR (BLOCK 32C AND SEL[1]) OR (BLOCK 32D AND SEL[2]) OR (BLOCK 32A AND SEL[3]) BLOCK 36C = (BLOCK 32C AND SEL[0]) OR (BLOCK 32D AND SEL[1]) OR (BLOCK 32A AND SEL[2]) OR (BLOCK 32BD AND SEL[3]) BLOCK 36D = (BLOCK 32D AND SEL[0]) OR (BLOCK 32A AND SEL[1]) OR (BLOCK 32B AND SEL[2]) OR (BLOCK 32C AND SEL[3])
【図面の簡単な説明】
【図１】 プロセッサとビデオメモリ間の整合した転送
の一例である。
【図２】 プロセッサとビデオメモリ間の未整合転送の
一例である。
【図３】 本発明の一般的なハードウェア環境を例示す
るブロック線図である。
【図４】 本発明のビデオ回路を拡大したブロック線図
である
【図５】 本発明の整合論理回路の諸コンポーネントを
例示するブロック線図である。
【図６】 本発明のソフトウェアドライバーモジュール
で使用する論理回路を例示するブロック線図である。
【符号の説明】
１０ プロセッサ １２ ビデオ回路 １４ Ｉ／Ｏバス １６ ビデオメモリ １８ ＣＲＴ ２０ 調停論理回路 ２２ ＣＲＴコントローラ論理回路 ２４ マルチプレクサ ２６ 整合論理回路 ２８ 遅延ブロック ３０ ９ビットレジスタ ３２ ２：１マルチプレクサ ３４ 選択論理回路 ３６ ９ビットレジス ３８ 選択論理回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）入出力バスを介して周辺デバイス
    に複数のデータバイトを転送するための手段を含むプロ
    セッサと、 （ｂ）該プロセッサから該転送されたデータバイトを受
    信し、該転送されたデータバイトが再整合を必要とする
    か否かを決定し、ならびに該再整合に必要な該転送デー
    タバイトの結合および回転を行なうべく該周辺デバイス
    に結合された整合手段とを含むコンピューターシステ
    ム。
  2. 【請求項２】 コンピューターシステムにおけるデータ
    転送方法であって、 （ａ）出入力バスを介して周辺デバイスに複数のデータ
    バイトを転送するステップと、 （ｂ）該転送されたデータバイトを整合する整合ステッ
    プにして、該整合ステップが該プロセッサから該転送さ
    れたデータバイトを受信するステップと、転送されたデ
    ータバイトが再整合を必要とするか否かを決定するステ
    ップと、該再整合に必要な該転送データバイトの結合お
    よび回転を行なうステップとを含む整合ステップとを含
    むデータ転送方法。
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