JP2001297057A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 バス上のデータの確定を阻害する物理的な外
乱要因が発生した場合にも、本来の正しいデータでの通
信を行うことを可能にする。 【解決手段】 バス１に接続された素子Ａ８，素子Ｂ１
１を制御し、所定のアクセス時間で素子Ａ８と素子Ｂ１
１との間でバス１を介してデータの通信を行わせるバス
制御部６と、バス１の２つ以上のバス端２〜４のデータ
を監視し、この監視する全てのデータが一致すると一致
検出信号７をバス制御部６へ出力するバス監視部５とを
備え、バス制御部６は、素子Ａ８と素子Ｂ１１との間で
データの通信を行う際に、所定のアクセス時間が経過す
るまでにバス監視部５から一致検出信号７が入力されな
いとき、一致検出信号７が入力されるまでデータの通信
にウエイトサイクルを挿入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス内
部でのバスを介したデータの通信を制御するバス制御装
置に関するものである。

【０００２】

【従来の技術】デバイス内のバスを介してデータのやり
取り（通信）を行う場合、データのやり取りに見合った
一定のアクセス時間を確保する必要がある。図４は従来
のバス制御装置のブロック図であり、図５は図４におけ
るタイミングチャートの一例である。図４に示すよう
に、素子Ａ２１からデータ出力信号２２に従って出力さ
れるデータを、内部バス２３を介し、データ書込信号２
４に同期して素子Ｂ２５に書き込む場合、最小限のアク
セス時間として、素子Ｂ２５につながるバス２３上のデ
ータが確定するまでの時間と、素子Ｂ２５のセットアッ
プ時間を加えた時間が必要になる（図５のタイミングチ
ャート参照）。

【０００３】通常、アクセス時間は、温度や電圧などデ
バイスの使用環境条件に応じて一定の時間に設定されて
いる。バスの負荷が大きい場合などでは、必要に応じて
ウエイトサイクルを挿入することでアクセス時間を延ば
す固定ウエイト付加通信が使われる。また、データを受
け取る側の素子ＢがＡＣＫ信号（データアクノレッジ信
号）を返すまで、バス制御部がアクセス時間を延長する
ハンドシェイク通信が使われることもある。

【０００４】

【発明が解決しようとする課題】しかしながら、デバイ
スが急激な電圧の低下や外部からの電気的影響、外乱ノ
イズなどの物理的影響を受けたことで、当初想定したア
クセス時間内にデータが確定しなければ、誤ったデータ
の通信が行われてしまう。例えば、固定ウエイト付加通
信では、設定されたウエイト数を付加してもデータが確
定しない場合がこれに相当する。また、ハンドシェイク
通信では、データを受け取る側の受信が可能になった時
点でＡＣＫ信号を返すことになるが、ＡＣＫ信号が返っ
てくることが送信側からのデータの確定を保証するもの
ではないため、同様に誤った通信を行ってしまう。

【０００５】本発明は上記課題を解決するもので、バス
上のデータの確定を阻害する物理的な外乱要因が発生し
た場合にも、本来の正しいデータでの通信を行うことを
可能にするバス制御装置を提供することを目的としてい
る。

【０００６】

【課題を解決するための手段】請求項１記載のバス制御
装置は、バスに接続された第１および第２の素子を制御
し、所定のアクセス時間で第１の素子と第２の素子との
間でバスを介してデータの通信を行わせるバス制御部
と、バスの２つ以上のバス端のデータを監視し、この監
視する全てのデータが一致すると一致検出信号をバス制
御部へ出力するバス監視部とを備え、バス制御部は、第
１の素子と第２の素子との間でデータの通信を行う際
に、所定のアクセス時間が経過するまでにバス監視部か
ら一致検出信号が入力されないとき、一致検出信号が入
力されるまでデータの通信にウエイトサイクルを挿入す
ることを特徴とする。

【０００７】この構成によれば、２つ以上のバス端のデ
ータを監視し、この監視する全てのデータが一致すると
一致検出信号を出力するバス監視部を設け、バス制御部
が、第１の素子と第２の素子との間でデータの通信を行
う際に、所定のアクセス時間が経過するまでにバス監視
部から一致検出信号が入力されないとき、一致検出信号
が入力されるまでデータの通信にウエイトサイクルを挿
入することにより、バス上のデータの確定を阻害する物
理的な外乱要因が発生し、所定のアクセス時間内にバス
上のデータが確定しない場合にも、本来の正しいデータ
での通信を行うことを可能にするものである。

【０００８】請求項２記載のバス制御装置は、バスに接
続された第１および第２の素子を制御し、所定のアクセ
ス時間で第１の素子と第２の素子との間でバスを介して
データの通信を行わせるバス制御部と、バスの２つ以上
のバス端の各バス端に接続され、各バス端のデータをビ
ット幅を短くしたデータに変換する２つ以上の符号化回
路と、全ての符号化回路で変換されたデータを入力し、
この入力する全てのデータが一致すると一致検出信号を
バス制御部へ出力するバス監視部とを備え、バス制御部
は、第１の素子と第２の素子との間でデータの通信を行
う際に、所定のアクセス時間が経過するまでにバス監視
部から一致検出信号が入力されないとき、一致検出信号
が入力されるまでデータの通信にウエイトサイクルを挿
入することを特徴とする。

【０００９】この構成によれば、２つ以上のバス端の各
バス端に接続され、各バス端のデータをビット幅を短く
したデータに変換する２つ以上の符号化回路と、全ての
符号化回路で変換されたデータを入力し、この入力する
全てのデータが一致すると一致検出信号をするバス監視
部とを設け、バス制御部が、第１の素子と第２の素子と
の間でデータの通信を行う際に、所定のアクセス時間が
経過するまでにバス監視部から一致検出信号が入力され
ないとき、一致検出信号が入力されるまでデータの通信
にウエイトサイクルを挿入することにより、バス上のデ
ータの確定を阻害する物理的な外乱要因が発生し、所定
のアクセス時間内にバス上のデータが確定しない場合に
も、本来の正しいデータでの通信を行うことを可能にす
るものである。

【００１０】

【発明の実施の形態】〔第１の実施の形態〕以下、本発
明の第１の実施の形態について、図面を参照しながら説
明する。図１は本発明の第１の実施の形態のバス制御装
置のブロック図である。図１において、１はバス、２〜
４はバス監視部５に接続されたバス端、６はバス制御部
である。８，１１は素子Ａ，Ｂで、３１，３２，３３も
同様の素子であり、これらの素子はバス１に接続されて
いる。素子Ａ８，素子Ｂ１１および素子３１，３２，３
３は、バス１にデータを出力する機能と、バス１上のデ
ータを取り込み、その値を保持する機能を備えたメモリ
素子である。バス制御部６から出力されるデータ出力信
号は上記のメモリ素子がデータをバス１上に出力するた
めの出力要求信号であり、データ書込信号は上記のメモ
リ素子がバス１上のデータを取り込むことを要求する信
号である。

【００１１】本実施の形態では、バス１上のデータが確
定しているかどうかを検知するためにバス監視部５を設
けてあり、デバイス内のバス１は、２つ以上のバス端２
〜４でバス監視部５に接続されている。バス監視部５で
は、入力されたバス端２〜４のデータが全て一致した場
合、バス制御部６にデータの一致検出信号７を送る。す
なわち、３つのバス端２〜４のデータの全てが一致した
場合に、一致検出信号７がアクティブになる。素子Ａ８
からデータ出力信号９に従って出力されるデータを、バ
ス１を介しデータ書込信号１０に同期して素子Ｂ１１に
書き込む場合、デバイス内のバス１のデータ伝達経路か
ら、バス端２とバス端３、もしくはバス端４のデータが
確定しておれば、素子Ｂ１１につながるバス端１２上の
データは確定していることが分かる。

【００１２】バス制御部６は、当初想定された本来のア
クセス時間（所定のアクセス時間）が過ぎる直前の状態
になっても、バス監視部５からの一致検出信号７がアク
ティブにならなければ、ウエイトサイクルを挿入する。
ウエイトサイクルの挿入を一致検出信号７がアクティブ
になるまで継続することで、バス端１２のデータが素子
Ａ８から出力されたデータに一致するまでアクセス時間
を延ばすことができる。バス監視部５からの一致検出信
号７がアクティブになった時点でウエイトサイクルの挿
入が停止し、データ転送のアクセスは終了する。

【００１３】バス制御部６のウエイトサイクルの挿入に
よりアクセス時間が伸張する一連の動作を、図２のタイ
ミングチャートで模式的に示す。

【００１４】バス制御部６はシステムクロックに同期し
ており、３つのバス端２〜４の一致検出情報は、システ
ムクロックの立ち下がりエッジに同期した信号（一致検
出信号７）としてバス制御部６に伝えられる。本来のア
クセス時間で動作する場合、本来のアクセス時間が経過
するまでにバス監視部５から一致検出信号７が入力され
る（アクティブになる）。この場合、データ出力信号９
（負論理）はシステムクロックの立ち上がりエッジから
２．５サイクル経過後の立ち下がりエッジまでの期間中
出力され、データ書込信号１０（負論理）はデータ出力
信号９がアクティブになった次の立ち上がりエッジから
１サイクル経過後の立ち上がりエッジまでの期間中出力
される。この本来のアクセス時間で動作する場合を、図
中の点線（データ出力信号，データ書込信号）で示す。

【００１５】ウエイトサイクルを挿入されアクセス時間
が延ばされる場合、本来のアクセス時間が経過するまで
にバス監視部５から一致検出信号７が入力されない（ア
クティブにならない）。バス制御部６は、バスの一致検
出信号７がアクティブになるまでウエイトサイクルを挿
入する。一致検出信号７がアクティブになると、システ
ムクロックの次の立ち上がりエッジでデータ書込信号１
０はネゲートされ、続いて起こるシステムクロックの立
ち上がりエッジでデータ出力信号９がネゲートされる。
このようにして、アクセス時間が、図２に示された「最
終的なアクセス時間」に延ばされることになる。

【００１６】以上のように本実施の形態によれば、デバ
イスが急激な電圧の低下や外部からの電気的影響、外乱
ノイズなどの物理的影響を受け、本来のアクセス時間内
にバス１上のデータが確定しない場合でも、バス監視部
５がバス端２，３，４の全てのデータの一致を検出し、
一致検出信号７がアクティブになるまでバス制御部５が
ウエイトサイクルの挿入を行うようにしたことにより、
バス１上のデータが確定するまでアクセス時間が延ばさ
れ、本来の正しいデータでの通信が可能になる。

【００１７】なお、上記実施の形態では、素子Ａ８のデ
ータを１つの素子Ｂ１１に書き込む場合を例に説明した
が、例えば、素子Ａ８のデータを素子Ｂ１１と素子３２
に同時に書き込む場合など、バス１上の複数の素子に対
するデータの書き込みにも有効に機能することは自明で
ある。

【００１８】なお、バス監視部５には２つ以上のバス端
が接続されるが、その２つ以上のバス端の間のデータ伝
達経路（バス）上に、通信が行われる素子が接続されて
あれば、本実施の形態の効果を得ることができる。

【００１９】バス１上にデータが出力されるとき、バス
１の物理的な位置によってデータの伝達時間は異なる。
バス端とはバス監視部５やメモリ素子（８，１１等）が
バス１と接続されている物理的な場所（バス上の位置）
を指す。例えばバス端２，３，４はバス監視部５とバス
１が接続される位置に相当する。

【００２０】〔第２の実施の形態〕次に、本発明の第２
の実施の形態について、図面を参照しながら説明する。
図３は本発明の第２の実施の形態のバス制御装置のブロ
ック図である。図３において、１３はバス（ビット幅
ｎ）、１４，１５は符号化回路、１６，１７はビット幅
ｍ（ｍ＜ｎ）の信号、１８はバス監視部、１９はバス制
御部である。４１，４２は素子Ａ，Ｂで、４３も同様の
素子であり、これらの素子はバス１３に接続されてい
る。

【００２１】前述の第１の実施の形態では、２つ以上の
バス端２〜４をバス監視部５に接続していたのに対し、
この第２の実施の形態では、２つ以上（ここでは２つ）
のバス端に符号化回路１４，１５を接続し、符号化回路
１４，１５によりバス端のデータをそれよりもビット幅
の短い信号１６，１７に変換し、それらの信号１６，１
７をバス監視部１８に入力するようにしたものであり、
バス監視部１８では符号化回路１４，１５から入力され
る全ての信号１６，１７が一致すると、バス制御部１９
へ一致検出信号２０を出力する（アクティブにする）。
バス制御部１９は第１の実施の形態におけるバス制御部
６と同様の制御を行う。

【００２２】図３では、バス１３の両端に符号化回路１
４，１５が接続され、この符号化回路１４，１５によ
り、ビット幅ｎのバス１３上の情報がビット幅ｍ（ｍ＜
ｎ）の信号１６，１７に変換されている。例えば、幅８
ビットのバス１３の両端に偶数パリティ発生回路が符号
化回路１４，１５として設けられている場合、バス１３
の情報は１ビット幅の偶数パリティ信号としてバス監視
部１８へ伝達されることになる。

【００２３】以上のように本実施の形態によれば、デバ
イスが急激な電圧の低下や外部からの電気的影響、外乱
ノイズなどの物理的影響を受け、本来のアクセス時間内
にバス１上のデータが確定しない場合でも、バス監視部
１８がバス端に接続された符号化回路１４，１５からの
信号１６，１７の一致を検出し、一致検出信号２０がア
クティブになるまでバス制御部１９がウエイトサイクル
の挿入を行うようにしたことにより、バス１３上のデー
タが確定するまでアクセス時間が延ばされ、本来の正し
いデータでの通信が可能になる。

【００２４】この第２の実施の形態では、バス監視部１
８が符号化回路１４，１５で変換された信号１６，１７
の比較を行っており、バス１３上の全データの比較を行
っておらず、その意味では第１の実施の形態に比べ、バ
ス１３上のデータ検証精度は低下するが、他方、実際の
デバイスに搭載する際には、デバイス内部でのバス１３
の引き回しを抑える効果があり、配線領域を大幅に圧縮
することができる。

【００２５】この第２の実施の形態においても、第１の
実施の形態同様、バス１３上の複数の素子に対するデー
タの書き込みにも有効に機能することは自明である。

【００２６】なお、符号化回路は２つ以上設けられるも
のであるが、その２つ以上の符号化回路の間のデータ伝
達経路（バス）上に、通信が行われる素子が接続されて
あれば、本実施の形態の効果を得ることができる。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体デバイスが急激な電圧の低下や外部か
らの電気的影響、外乱ノイズなどの物理的影響を受けた
場合でも、通信中の正しいデータを確実に受け取る可能
性を大幅に向上し、外乱要因による誤動作を抑制するこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるバス制御装
置のブロック図。

【図２】本発明の第１の実施の形態におけるタイミング
チャート。

【図３】本発明の第２の実施の形態におけるバス制御装
置のブロック図。

【図４】従来のバス制御装置を表すブロック図。

【図５】従来のバス制御装置におけるタイミングチャー
ト。

【符号の説明】

１ バス ２ バス端 ３ バス端 ４ バス端 ５ バス監視部 ６ バス制御部 ７ 一致検出信号 ８ 素子Ａ ９ データ出力信号 １０ データ書込信号 １１ 素子Ｂ １２ バス端 １３ バス（ビット幅ｎ） １４ 符号化回路 １５ 符号化回路 １６ ビット幅ｍの信号（ｍ＜ｎ） １７ ビット幅ｍの信号（ｍ＜ｎ） １８ バス監視部 １９ バス制御部 ２０ 一致検出信号 ４１ 素子Ａ ４２ 素子Ｂ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バスに接続された第１および第２の素子
   を制御し、所定のアクセス時間で前記第１の素子と前記
   第２の素子との間で前記バスを介してデータの通信を行
   わせるバス制御部と、 前記バスの２つ以上のバス端のデータを監視し、この監
   視する全てのデータが一致すると一致検出信号を前記バ
   ス制御部へ出力するバス監視部とを備え、 前記バス制御部は、前記第１の素子と前記第２の素子と
   の間でデータの通信を行う際に、前記所定のアクセス時
   間が経過するまでに前記バス監視部から前記一致検出信
   号が入力されないとき、前記一致検出信号が入力される
   まで前記データの通信にウエイトサイクルを挿入するこ
   とを特徴とするバス制御装置。
2. 【請求項２】 バスに接続された第１および第２の素子
   を制御し、所定のアクセス時間で前記第１の素子と前記
   第２の素子との間で前記バスを介してデータの通信を行
   わせるバス制御部と、 前記バスの２つ以上のバス端の各バス端に接続され、前
   記各バス端のデータをビット幅を短くしたデータに変換
   する２つ以上の符号化回路と、 全ての前記符号化回路で変換されたデータを入力し、こ
   の入力する全てのデータが一致すると一致検出信号を前
   記バス制御部へ出力するバス監視部とを備え、 前記バス制御部は、前記第１の素子と前記第２の素子と
   の間でデータの通信を行う際に、前記所定のアクセス時
   間が経過するまでに前記バス監視部から前記一致検出信
   号が入力されないとき、前記一致検出信号が入力される
   まで前記データの通信にウエイトサイクルを挿入するこ
   とを特徴とするバス制御装置。