JP4210300B2 - 電源投入状態での追加/取外しが可能なメモリ・チャネル - Google Patents
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Description
この特許は独立した有用性をもつ数多く事項を包含する発明の一環である。場合によっては、原理のいくつかをさまざまに組み合わせて用いることでさらなる恩恵が実現され、それによりさらなる発明を生じることになる。これらの原理は無数の実施形態において実現しうるものである。いくつかの個別的な詳細が発明の原理を解説する目的で示されるが、ほかにも数多くの構成が本発明の原理に基づいて考案されうる。よって、発明の原理はここに開示される個別的な詳細に限定されるものではない。
16 リングリンク
14 スレーブ
18 制御インターフェース
50 メモリ・コントローラ(ホスト)
52 メモリ・モジュール
58 メモリ素子
60 再駆動
62 再駆動
66 メモリ・インターフェース
64 バッファ
70 デスキュー
72 パターン発生器
76 クロック発生器
78 クロック・バッファ
82 位相ロック・ループ(PLL)
84 位相クロック発生器
88 サンプリング・クロック発生器
90 補間器
92 受信素子追跡ユニット(RTU)
94 バッファ
102 シリアライザ
104 デシリアライザ
122 フェイルオーバー
124 フェイルオーバー
130 フェイルオーバー
132 フェイルオーバー
136 内側ポート
138 外側ポート
148 スリープ
150 ホットリセット
152 ホット較正
154 ホット検出
155 外側のエージェントが存在?
156 ホット・エージェント・リセット
158 読み出しコマンド送信
160 第一の応答フレーム受信
162 第一の応答フレームのパターンが状態パターンか?
164 読み出しコマンド再送信
166 第二の応答フレーム受信
168 第二の応答フレームのパターンが転置した状態パターンか?
172 第一の応答フレームは状態フレームだったと判定
170 第一の応答フレームはデータ・フレームだったと判定
Claims (20)
- 第一のポートならびに
少なくとも一つのレーンとの送信リンクおよび少なくとも一つのレーンとの受信リンクをもつ第二のポート
を有するメモリ・エージェントであって、
該メモリ・エージェントはメモリ・システム内のメモリ・バッファまたはメモリ・モジュールであり、
前記送信リンク・インターフェースを通じてデータのストリームを送り、前記受信リンク・インターフェースを通じて対応するデータのストリームを検出することによって前記第二のポート上の別のメモリ・エージェントの存在を検出することができることを特徴とするメモリ・エージェント。 - 前記第一のポートからの信号を前記第二のポートへ再駆動することができることを特徴とする、請求項1記載のメモリ・エージェント。
- 前記第二のポートからの信号を前記第一のポートへ再駆動することができることを特徴とする、請求項2記載のメモリ・エージェント。
- 前記第一のポートが受信リンク・インターフェースを有し、
前記第二のポートが送信リンク・インターフェースを有する、
ことを特徴とする、請求項1記載のメモリ・エージェント。 - 前記第一のポートが第一の送信リンク・インターフェースおよび第一の受信リンク・インターフェースを有し、
前記第二のポートが第二の送信リンク・インターフェースおよび第二の受信リンク・インターフェースを有する、
ことを特徴とする、請求項1記載のメモリ・エージェント。 - 当該メモリ・エージェントが前記第二のポート上の別のメモリ・エージェントの存在を検出するためにポーリング動作を実行することができることを特徴とする、請求項1記載のメモリ・エージェント。
- 前記ポーリング動作が前記第二のポートを通じて存在検出イベントを伝達することを有することを特徴とする、請求項1記載のメモリ・エージェント。
- 当該メモリ・エージェントが、前記第二のポート上の別のメモリ・エージェントの存在を、前記第一のポートを通じて報告することができることを特徴とする、請求項1記載のメモリ・エージェント。
- 当該メモリ・エージェントが、完全リセットの際に実行される処理の一部を省略する高速リセット動作を実行することができることを特徴とする、請求項1記載のメモリ・エージェント。
- 当該メモリ・エージェントがメモリ・バッファであることを特徴とする、請求項1記載のメモリ・エージェント。
- 当該メモリ・エージェントがメモリ・モジュールであることを特徴とする、請求項1記載のメモリ・エージェント。
- 当該メモリ・エージェントが前記第二のポートの全部または一部を無効にすることができることを特徴とする、請求項1記載のメモリ・エージェント。
- 第一のポートならびに少なくとも一つのレーンとの送信リンクおよび少なくとも一つのレーンとの受信リンクをもつ第二のポートを有しており、前記送信リンク・インターフェースを通じてデータのストリームを送り、前記受信リンク・インターフェースを通じて対応するデータのストリームを検出することによって前記第二のポート上の別のメモリ・エージェントの存在を検出することができる、メモリ・システム内のメモリ・バッファまたはメモリ・モジュールであるメモリ・エージェントと、
前記メモリ・エージェントの前記第一のポートに結合されているメモリ・コントローラ、
とを有することを特徴とするシステム。 - 前記メモリ・コントローラが前記メモリ・エージェントに存在問い合わせを送信することができ、
前記メモリ・エージェントが前記第二のポート上の別のメモリ・エージェントの存在または不在を当該コントローラに報告することによって前記存在問い合わせに応答することができる、
ことを特徴とする、請求項13記載のシステム。 - 前記メモリ・エージェントが前記第二のポート上の別のメモリ・エージェントの存在を検出するためにポーリング動作を実行することができることを特徴とする、請求項13記載のシステム。
- 前記メモリ・エージェントが、完全リセットの際に実行される処理の一部を省略する高速リセット動作を実行することができることを特徴とする、請求項13記載のシステム。
- 前記メモリ・エージェントが前記第二のポートの全部または一部を無効にすることができることを特徴とする、請求項13記載のシステム。
- メモリ・エージェントにおいて、少なくとも一つのレーンとの送信リンクおよび少なくとも一つのレーンとの受信リンクをもつ第一のポート上で、前記送信リンク・インターフェースを通じてデータのストリームを送り、前記受信リンク・インターフェースを通じて対応するデータのストリームを検出することによって存在検出動作を実行し、
前記存在検出動作の結果を、前記メモリ・エージェントの第二のポートを通じて報告する、
ことを有することを特徴とする方法。 - 前記メモリ・エージェントにおいて、完全リセットの際に実行される処理の一部を省略する高速リセット動作を実行することをさらに有することを特徴とする、請求項18記載の方法。
- 前記第一のポートの全部または一部を無効にすることをさらに有することを特徴とする、請求項18記載の方法。
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