KR100516616B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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야스카와마사히로
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Abstract

두께가 다른 반도체층을 구비한 전기 광학 장치 및 반도체 장치에 있어서의 반도체층의 형상을 개선하여, 수율 좋게 제조를 행할 수 있는 전기 광학 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명에 관한 제조 방법은, 지지 기판(10)상에 절연막(12)을 거쳐서 형성된 단결정 실리콘층(반도체층:206)을 소정의 평면 형상으로 패터닝하여 복수의 반도체 영역(210, 220)에서 상기 반도체층(206)을 분할하는 패터닝 공정과, 상기 패터닝 공정에 의해 형성된 상기 반도체 영역(210, 220) 중, 제 1 반도체 영역(210)의 반도체층(201)을 소정의 반도체층 두께로 박층화하는 박층화 공정을 포함하는 것을 특징으로 하고 있다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, Silicon On Insulator(이하, 「SOI」로 줄여서 표기함) 기술을 적용한 전기 광학 장치 및 반도체 장치의 제조 방법, 전기 광학 장치 및 반도체 장치, 및 투사형 표시 장치, 전자 기기에 관한 것이고, 특히 높은 신뢰성을 얻을 수 있는 전기 광학 장치 및 반도체 장치를 수율 좋게 제조하는 방법 및 신뢰성이 우수한 전기 광학 장치 및 반도체 장치에 관한 것이다.
종래부터, 절연기체상에 단결정 실리콘층으로 이루어지는 반도체층을 형성하고, 그 반도체층에 트랜지스터 등의 반도체 장치를 형성하는 SOI 기술은 소자의 고속화나 저 소비 전력화, 고 집적화 등의 이점을 갖고 있고, 전기 광학 장치(예컨대, 액정 장치)에 있어서도, 박막 트랜지스터(Thin 필름 Transistor, 이하, 「TFT」라고 줄여서 표기함) 어레이가 형성되는 지지 기판 등에 적용되고 있는 기술이다. 이러한 SOI 기술을 적용한 전기 광학 장치를 제조하기 위해서는, 지지 기판에 단결정 실리콘 등으로 이루어지는 단결정 반도체층을 가진 반도체 기판을 접합하고, 연마하는 방법 등에 의해 박막 단결정 반도체층을 형성하고, 그 박막 단결정 반도체층을 예컨대 액정 구동용 트랜지스터 소자에 형성하고 있다.
또한 반도체 집적 회로 장치에 있어서, SOI 기판상에 층두께가 다른 반도체 영역을 혼재시키는 기술이 적용되고 있고, 예컨대 이하의 특허 문헌 1에서는, 매립 산화막 상에 형성된 층두께가 다른 실리콘층 중, 두꺼운 실리콘 층에 부분 공핍형 CMOS장치를 형성하고, 얇은 측의 실리콘층에는, 완전 공핍형 CMOS장치를 형성함으로써, 저 리크 전류와 고속 동작을 양립할 수 있는 취지가 기재되어 있다.
특히, 최근의 액정 장치에서는, 액정 구동용 트랜지스터 소자와 함께, 주변 회로를 구성하는 트랜지스터 소자 등의 회로를 동일 기판상에 형성한 액정 장치가 제조되고 있다. 이러한 액정 장치에서는, 액정 구동용 트랜지스터 소자를 형성하기 위한 반도체층의 층두께를, 주변 회로를 구성하는 트랜지스터 소자를 형성하기 위한 반도체층보다도 얇게 형성하고 있다(예컨대 특허 문헌 1을 참조). 이러한 액정 장치에 의하면, 액정 구동용 트랜지스터 소자에서는 광 리크 전류를 저감할 수 있고, 주변 회로에서는 트랜지스터 소자의 고속 구동을 실현하고, 또한 오프 리크 전류를 저감할 수 있다.
도 12는 이러한 두께가 다른 반도체층을 구비한 반도체 장치 또는 전기 광학 장치의 제조 공정을 나타내는 단면 공정도이다. 이 도면에 나타내는 제조 방법은 우선, 도 12a에 나타내는 지지 기판(510)상에 산화 실리콘층(512)을 거쳐서 형성된 단결정 실리콘층(506)을 구비한 SOI 기판을 준비한다. 반도체 장치의 제조에 있어서는 상기 지지 기판(510)으로서 실리콘 기판을 이용하고, 전기 광학 장치의 제조에 있어서는 상기 지지 기판(510)으로서 석영 기판 등을 이용한다. 이어서, 도 12b에 도시하는 바와 같이, 이 SOI 기판의 단결정 실리콘층(506) 상의 소정 영역에 질화 실리콘막(503)을 형성한다.
다음으로, 도 12c에 도시하는 바와 같이, 열산화에 의해 단결정 실리콘층(506)을 표면측에서 산화시킨다. 이 때, 상기 질화 실리콘막(503)이 형성되어 있는 영역의 단결정 실리콘층(506)은 산화되지 않고, 질화 실리콘막(503)이 형성되어 있지 않은 영역의 단결정 실리콘층(506)의 표면부에 산화층(507)이 형성된다.
다음으로, 에칭에 의해 상기 질화 실리콘층(503) 및 산화층(507)을 제거하여, 도 12d에 도시하는 바와 같이 부분적으로 층두께를 저감시킨 SOI 기판이 얻어진다.
이어서, 도 12d에 나타내는 SOI 기판의 단결정 실리콘층(506)을 패터닝함으로써 도 12e에 나타내는 층두께가 다른 단결정 실리콘층(반도체층)을 구비한 전기 광학 장치가 얻어진다. 도 12e에 도시하는 바와 같이, 이 전기 광학 장치에는 층두께가 얇은 제 1 반도체층(501)과, 이 제 1 반도체층보다도 층두께가 큰 제 2 반도체층(508)이 형성되어 있고, 이들의 반도체층 중 제 1 반도체층(501)에 화소 구동용 트랜지스터 소자를 형성하고, 제 2 반도체층(508)에 주변 회로용 트랜지스터 소자를 형성함으로써, 화소 영역에 있어서는 광 리크가 저감되고, 또한 주변 영역에 있어서는 고속의 구동 회로가 형성된, 신뢰성이 우수하고, 고속인 액정 장치를 구성할 수 있는 전기 광학 장치로 할 수 있다.
특허 문헌 1
일본국 특허 공개 평성 제 11-74531 호 공보
그러나, 상기 종래의 제조 방법에 의해 제조된 전기 광학 장치에서는, 도 12d~도 12e의 공정에서 부위에 따라 두께가 다른 단결정 실리콘층(506)의 에칭을 실행하기 때문에, 도 12e에 도시하는 바와 같이 제 1 반도체층(501)의 양측의 산화 실리콘층(512)이 오버 에칭된 오목부(505)가 형성된다. 또한, 이 오목부(505)의 형성을 방지하기 위해서, 산화 실리콘과 단결정 실리콘의 에칭 선택비를 높이면, 제 1 반도체층(501)의 측면부(501a)가 오버 에칭되고 측면부(501a)가 오목 형상이 되어, 제 1 반도체층(501)의 주변단부가 예각이 된다. 이 제 1 반도체층(501)의 주변단부가 예각이 되면, 제 1 반도체층에 트랜지스터 소자를 형성하기 위해서 게이트산화를 한 경우에, 제 1 반도체층(501)의 주변단부에서의 게이트 산화막이 얇아지기 때문에, 기생 MOS에 의한 오프 리크 전류가 증가하게 된다. 또한 상기 종래의 제조 방법에 의해 제조된 전기 광학 장치에서는, 도 12b의 공정에 있어서 단결정 실리콘층(506)을 표면으로부터 산화할 때에, 단결정 실리콘층(506)과 산화 실리콘층(512)의 열팽창율의 차이에 의해, 단결정 실리콘층(506)에 슬립 등의 결함이 발생하는 것을 알 수 있다.
이와 같이, 종래의 제조 방법에서는, 두께가 다른 반도체층이 혼재한 전기 광학 장치 혹은 반도체 장치 각각의 반도체층을 정확한 형상으로 형성하는 것이 곤란하며, 이에 따른 트랜지스터 소자의 동작 불량 등에 의해 수율의 저하가 발생하는 것이 문제가 되고 있었다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 두께가 다른 반도체층을 구비한 전기 광학 장치에 있어서의 반도체층의 형상을 개선하여, 수율 좋고, 고신뢰성인 전기 광학 장치를 제조하는 방법을 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 두께가 다른 반도체층을 구비하여, 상기 반도체층에 신뢰성이 우수한 트랜지스터 소자 등의 반도체 소자를 형성할 수 있는 전기 광학 장치를 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 두께가 다른 반도체층을 구비한 반도체층 장치에 있어서의 반도체층의 형상을 개선하여, 수율 좋고 고신뢰성인 반도체 장치를 제조하는 방법을 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 두께가 다른 반도체층을 구비하고, 상기 반도체층에 신뢰성이 우수한 트랜지스터 소자 등의 반도체 소자를 형성할 수 있는 반도체 장치를 제공하는 것을 목적으로 하고 있다.
또한 본 발명은 상기 전기 광학 장치 내지 반도체 장치를 구비하고, 신뢰성이 우수한 투사형 표시 장치 및 전자 기기를 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위해서, 본 발명에 관한 전기 광학 장치의 제조 방법은 기판과, 해당 기판상에 절연막을 거쳐서 형성된 반도체층을 구비하고, 상기 반도체층에 그 반도체층 두께가 상이한 2 이상의 반도체 영역이 형성된 전기 광학 장치의 제조 방법으로서, 상기 반도체층을 소정의 평면 형상으로 패터닝하여 복수의 반도체 영역에 상기 반도체층을 분할하는 패터닝 공정과, 상기 패터닝 공정에 의해 형성된 상기 반도체 영역 중, 1 이상의 영역의 반도체층을 소정의 반도체층 두께로 박층화하는 박층화 공정을 포함하는 것을 특징으로 한다.
즉, 본 발명에 관한 제조 방법은, 반도체 영역을 분할하기 위한 패터닝 공정을 행한 후에, 각각의 영역의 반도체층을 소정의 층두께로 형성하는 박층화 공정을 실행하도록 한 것을 특징으로 하고 있다. 이러한 제조 방법에 의하면, 반도체층 두께가 기판상에서 일정한 상태로 패터닝되기 때문에, 에칭 깊이가 기판상에서 일정해서, 종래의 제조 방법에 있어서 문제가 되고 있던 절연막의 오버 에칭은 발생하지 않는다. 또한, 박층화 공정에서 박층화되는 반도체 영역이, 미리 다른 반도체 영역과 분할되어 있기 때문에, 각각의 영역에서의 반도체층의 형상을 제어하기 쉽고, 또한 열팽창율의 차이에 의한 단결정막의 부피의 팽창을 억제해서 슬립 등의 결함이 발생하는 것을 방지하여, 보다 정확한 형상으로 반도체층을 형성할 수 있다. 이로써, 반도체층에 형성되는 반도체 소자의 동작 불량에 의한 수율의 저하를 막아서, 효율적인 제조를 행할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 박층화 공정에서 박층화되는 반도체 영역의 반도체층의 표면을 산화시킴으로써 상기 반도체층 표면에 산화층을 형성하고, 그 후 상기 산화층을 제거함으로써 상기 반도체층을 박층화할 수 있다.
이러한 방법에 의하면, 상기 산화층을 형성할 때의 산화 조건에 의해 상기 반도체층의 층두께를 제어할 수 있어서, 용이하고 또한 균일하게 반도체층의 박층화를 행할 수 있다.
다음으로, 본 발명에 관한 제조 방법은, 상기 박층화 공정으로 박층화되는 반도체 영역의 반도체층의 측면부에, 내산화성 재료를 포함하는 측면 보호막을 형성한 후, 상기 반도체층의 상면을 산화시킴으로써 상기 반도체층상면에 산화층을 형성하고, 그 후 상기 산화층을 제거함으로써 상기 반도체층을 박층화하는 것을 특징으로 한다.
이러한 제조 방법은, 상기 반도체층의 측면부에 측면 보호막을 형성한 후, 그 반도체층 표면을 산화시켜 산화층을 형성하여, 제거함으로써 반도체층을 박층화하는 방법이다. 이 제조 방법에 의하면, 반도체층의 측면부에 내산화성 재료인 측면 보호막이 형성됨으로써, 반도체층의 측면부가 산화되지 않기 때문에, 이 박층화 공정에 의해 반도체층의 평면치수가 작아지지 않고, 반도체층의 형상의 제어를 보다 용이하고 또한 정확하게 실행할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 박막화 공정으로 상기 박막화되는 반도체 영역이외의 반도체 영역에, 상기 내산화성 재료를 포함하는 측벽 보호막과 동일층인 산화 보호막을 형성할 수 있다.
이러한 제조 방법에 의하면, 박층화되지 않는 반도체 영역의 산화 보호막과, 박층화되는 반도체 영역의 측벽 보호막을 동일한 성막 공정으로 형성할 수 있기 때문에, 제조 프로세스를 합리화하여 제조의 용이성을 향상시킴과 동시에, 제조 비용의 저감을 도모할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 측면 보호막을 상기 산화층과 함께 제거할 수도 있다.
이러한 제조 방법에 의하면, 산화층 및 측면 보호막의 제거에 관한 공정을 공통화할 수 있어서, 제조 공정의 합리화를 실현할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 측면 보호막을 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막과 해당 산화막상에 형성된 내산화성 재료로 이루어지는 내산화성 막을 포함하는 적층 구조로 할 수 있다.
이러한 방법에 의해서도, 박층화 공정이나 트랜지스터 형성 공정에 있어서의 산화 공정에 의해 반도체층의 측면부가 산화되는 것을 방지할 수 있어서, 반도체층이나 트랜지스터 소자의 형상, 치수 제어가 용이하게 된다.
또한, 박층화 공정에 있어서, 상기 산화막을 구비한 반도체층을 산화시켜 산화층을 형성하면, 측면부에 마련된 산화막의 작용에 의해 반도체층의 주변단부에서의 산화층의 두께가 커지기 때문에, 산화층 제거후의 반도체층 주변단부의 형상을 약간 둔각으로 할 수 있다. 이러한 형상의 반도체층으로 하면, 이 반도체층에 게이트 산화막을 형성한 경우에, 반도체층 주변단부에서의 게이트 산화막의 막두께가 얇아지지 않기 때문에, 반도체층 주변단부에서의 기생 MOS의 발생을 억제할 수 있다.
상기 측면 보호막은, 박층화 공정에 있어서 제거해도 되지만, 측면 보호막을 남긴 구성으로 하는 것도 할 수 있다. 측면 보호막을 남김으로써 트랜지스터 형성공정에 있어서의 게이트 산화시에 반도체층측면이 산화되지 않도록 할 수 있기 때문에, 트랜지스터 소자의 치수 제어가 용이하게 된다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 측면 보호막의 반도체층 두께 방향 높이를, 상기 박층화되는 반도체층의 박층화후의 층두께와 거의 동일한 높이로 형성해도 된다.
이러한 방법에 의하면, 상기 측면 보호막보다도 돌출한 부분의 반도체층만을 산화시킨 후 제거함으로써, 측면 보호막을 구비한 반도체층을 용이하게 형성할 수 있다. 이러한 반도체층에 트랜지스터 소자를 형성하는 경우, 상기 반도체층의 상면측만을 산화시켜 게이트 산화막을 형성하기 때문에, 반도체층의 측단부의 게이트 산화막이 얇아지는 일이 없어서, 게이트 전극 하부의 반도체층 단부에서의 기생 MOS의 형성을 억제해서, 오프 리크 전류를 억제할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 반도체층을 구성하는 재료가 폴리 실리콘 또는 단결정 실리콘인 것이 바람직하다. 상기 반도체층을 결정성이 우수한 실리콘막으로 함으로써 고속 동작이 가능한 스위칭 소자를 구비한 전기 광학 장치를 제조할 수 있다.
다음으로, 본 발명에 관한 제조 방법에 있어서는, 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막이, 산화 실리콘막 또는 산질화 실리콘막인 것이 바람직하다. 이들 중 어느 산화막을 이용하더라도, 반도체층의 주변단부에서의 산화층이 두껍게 형성되기 때문에, 산화층 제거후의 반도체층 주변단부의 형상을 약간 둔각으로 할 수 있다. 이러한 형상의 반도체층으로 하면, 이 반도체층에 게이트 산화막을 형성한 경우에, 반도체층 주변단부에서의 게이트 산화막의 막두께가 얇아지지 않기 때문에, 반도체층 주변단부에서의 기생 MOS의 발생을 억제할 수 있다.
다음으로, 본 발명에 관한 전기 광학 장치는 절연막을 거쳐서 반도체층이 형성된 기판을 갖는 전기 광학 장치로서 상기 반도체층이 상이한 반도체층 두께를 갖는 복수의 반도체 영역으로 분할되어 있고, 상기 반도체층 영역의 적어도 한쪽의 반도체층의 측면에, 내산화성 재료를 포함하는 측면 보호막이 형성된 것을 특징으로 한다.
이러한 구성의 전기 광학 장치는, 반도체층의 측면에 측면 보호막이 형성되어 있기 때문에 상기 반도체층을 이용하여 트랜지스터 소자 등의 반도체 소자를 형성할 때에, 반도체층의 측면부가 산화되지 않도록 할 수 있다. 이로써, 예컨대 반도체층의 상면에 게이트 산화막을 형성한 경우에, 게이트 산화막을 반도체층의 상면에만 균일한 막두께로 형성되고, 반도체층의 측면은 상기 측면 보호막에 의해 보호된다. 따라서, 게이트 산화막의 막두께가 부분적으로 얇아지는 것에 의한, 기생 MOS의 발생을 억제할 수 있어, 신뢰성이 우수한 반도체 소자를 형성하는 것이 가능한 전기 광학 장치로 할 수 있다.
또한, 상기 측면 보호막의 반도체 층두께 방향의 높이는, 상기 반도체층의 층두께와 거의 같거나, 층두께보다 높게 형성하는 것이 바람직하다. 이는 상기 측면 보호막이 반도체층 두께보다도 낮게 되면, 반도체층에 형성되는 게이트 산화막이 반도체층 주변단부에서 부분적으로 얇아질 우려가 있기 때문이다.
다음으로, 본 발명에 관한 전기 광학 장치는, 상기 측면 보호막이 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막과 해당 산화막상에 형성된 상기 내산화성 막을 구비하는 구성이여도 된다.
이러한 구성에 의해서도, 상술한 전기 광학 장치와 같은 효과를 얻을 수 있다.
다음으로, 본 발명에 관한 전기 광학 장치는 상기 복수의 반도체 영역 중 하나 또는 복수의 반도체 영역이 복수의 주사선과 상기 복수의 주사선과 교차하는 복수의 데이터선과 상기 반도체층에 형성되어, 상기 주사선 및 데이터선에 대응하여 마련된 트랜지스터와 해당 트랜지스터에 대응하여 마련된 화소 전극이 형성된 화소 영역에 포함되고, 다른 반도체 영역이 상기 반도체층에 형성된 복수의 트랜지스터를 가진 주변 회로가 형성된 주변 영역에 포함되는 것을 특징으로 한다.
즉, 이러한 구성의 전기 광학 장치는 화소 구동용 트랜지스터 소자가 형성된 화소 영역과 주변 회로가 형성된 주변 영역에서 반도체층의 층두께가 다르고, 또한 반도체층의 측면부에 측면 보호막을 구비한 전기 광학 장치이다. 이러한 구성으로 함으로써 화소 영역과 주변 영역 각각에 적절한 성능을 구비한 트랜지스터 소자를 형성할 수 있고, 또한 반도체층 측면에 형성된 측면 보호막에 의해 기생 MOS의 발생을 억제할 수 있는, 신뢰성이 우수한 전기 광학 장치로 할 수 있다.
다음으로, 본 발명에 관한 전기 광학 장치는, 상기 화소 영역 및 주변 영역이 형성된 기판과 대향하여 배치된 대향 기판과, 상기 양 기판 사이에 유지되어, 상기 트랜지스터에 의해 구동되는 액정을 구비한 것을 특징으로 한다. 이러한 구성에 의하면 신뢰성이 우수한 액정 장치를 얻을 수 있다.
또한, 본 발명에 관한 전기 광학 장치는 상기 화소 영역보다도 상기 주변 영역쪽이 상기 반도체층의 층두께가 두꺼운 것을 특징으로 한다.
다음으로, 본 발명에 관한 반도체 장치의 제조 방법은, 기판과, 해당 기판상에 절연막을 거쳐서 형성된 반도체층을 구비하고, 상기 반도체층이 층두께가 다른 2 이상의 반도체 영역으로 분할된 반도체 장치의 제조 방법으로서, 상기 반도체층을 소정의 평면 형상으로 패터닝하여 상기 반도체층을 복수의 반도체 영역으로 분할하는 패터닝 공정과, 상기 패터닝 공정에 있어서 형성된 상기 반도체 영역 중, 1 이상의 영역의 반도체층을 소정의 반도체층 두께로 박층화하는 박층화 공정을 포함하고, 상기 박층화 공정에서 박층화되는 반도체 영역의 반도체층의 측면부에, 내산화성 재료를 포함하는 측면 보호막을 형성한 후, 상기 반도체층의 상면을 산화시킴으로써 상기 반도체층 상면에 산화층을 형성하고, 그 후 상기 산화층을 제거함으로써 상기 반도체층을 박층화하는 것을 특징으로 한다.
이러한 제조 방법에서는, 반도체층 두께가 기판상에서 일정한 상태로 패터닝되기 때문에, 에칭 깊이가 기판상에서 일정하며, 종래의 제조 방법에 있어서 문제가 되었던 절연막의 오버 에칭은 발생하지 않는다. 또한, 박층화 공정에 있어서 박층화되는 반도체 영역이, 미리 다른 반도체 영역과 분할되어 있기 때문에, 각각의 영역에서의 반도체층의 형상을 제어하기 쉽고, 또한 열팽창율의 차이에 의한 단결정막의 부피의 팽창을 억제해서 슬립 등의 결함이 발생하는 것을 방지하여, 보다 정확한 형상에 반도체층을 형성할 수 있다. 더욱이, 반도체층의 측면부에 내산화성 재료의 측면 보호막이 형성되어 있기 때문에, 반도체층의 측면부가 산화되어 없어져서, 이 박층화 공정에 의해 반도체층의 평면 치수가 작아지지 않고, 반도체층의 형상의 제어를 보다 용이하고 또한 정확하게 실행할 수 있다. 이와 같이, 본 발명에 관한 반도체 장치의 제조 방법에 의하면, 반도체층에 형성되는 반도체 소자의 동작 불량에 의한 수율의 저하를 막아서, 효율적인 제조를 할 수 있다.
본 발명에 관한 반도체 장치의 제조 방법에서는, 상기 박막화 공정에서, 상기 박막화되는 반도체 영역이외의 반도체 영역에, 상기 내산화성 재료를 포함하는 측벽 보호막과 동일층인 산화 보호막을 형성할 수도 있다.
이러한 제조 방법에 의하면, 박층화되지 않는 반도체 영역의 산화 보호막과 박층화되는 반도체 영역의 측벽 보호막을 동일한 성막 공정에서 형성할 수 있기 때문에, 제조 프로세스를 합리화하여 제조의 용이성를 향상시키고, 또한 제조 비용의 저감을 도모할 수 있다.
본 발명에 관한 반도체 장치의 제조 방법에서는, 상기 측면 보호막을 상기 산화층과 함께 제거할 수도 있다. 이러한 제조 방법에 의하면, 산화층 및 측면 보호막의 제거에 관한 공정을 공통화할 수 있어, 제조 공정을 합리화할 수 있다.
본 발명에 관한 반도체 장치의 제조 방법에서는, 상기 측면 보호막을 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막과, 해당 산화막상에 형성된 내산화성 재료로 이루어지는 내산화성 막을 포함하는 적층 구조로 하는 것도 할 수 있다.
이러한 방법에 의해서도, 박층화 공정이나 트랜지스터 형성 공정에서의 산화 공정에 의해 반도체층의 측면부가 산화되는 것을 방지할 수 있어, 반도체층이나 트랜지스터 소자의 형상, 치수 제어가 용이하게 된다.
또한, 박층화 공정에 있어서, 상기 산화막을 구비한 반도체층을 산화시켜서 산화층을 형성하면, 측면부에 마련된 산화막의 작용에 의해 반도체층의 주변단부에서의 산화층의 두께가 커지기 때문에, 산화층 제거 후의 반도체층 주변단부의 형상을 약간 둔각으로 할 수 있다. 이러한 형상의 반도체층으로 하면, 이 반도체층에 게이트 산화막을 형성하는 경우에, 반도체층 주변단부에서의 게이트 산화막의 막두께가 얇아지지 않기 때문에, 반도체층 주변단부에서의 기생 MOS의 발생을 억제할 수 있다.
상기 측면 보호막은, 박층화 공정에 있어서 제거해도 되지만, 측면 보호막을 남긴 구성으로 하는 것도 할 수 있다. 측면 보호막을 남김으로써, 트랜지스터 형성 공정에서의 게이트 산화시에 반도체층 측면이 산화되지 않도록 할 수 있기 때문에, 트랜지스터 소자의 치수 제어가 용이하게 된다.
본 발명에 관한 반도체 장치의 제조 방법에서는, 상기 측면 보호막의 반도체층 두께 방향의 높이를, 상기 박층화되는 반도체층의 박층화후의 층두께와 거의 동일한 높이로 형성할 수도 있다.
이러한 방법에 의하면, 상기 측면 보호막보다도 돌출한 부분의 반도체층만을 산화시킨 후 제거하기 때문에, 측면 보호막을 구비한 반도체층을 용이하게 형성할 수 있다. 이러한 반도체층에 트랜지스터 소자를 형성하는 경우, 상기 반도체층의 상면측만을 산화시켜 게이트 산화막을 형성하기 때문에, 반도체층의 측단부의 게이트 산화막이 얇아지는 일이 없고, 게이트 전극 하부의 반도체층 단부에서의 기생 MOS의 형성을 억제하여, 오프 리크 전류를 억제할 수 있다고 하는 이점이 있다.
본 발명에 관한 반도체 장치의 제조 방법은, 상기 반도체층이 단결정 실리콘층이며, 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막이 산화 실리콘막 또는 산질화 실리콘막인 것이 바람직하다.
이들 중 어느 산화막을 이용하더라도, 반도체층의 주변단부에서의 산화층이 두껍게 형성되기 때문에, 산화층 제거 후의 반도체층 주변단부의 형상을 약간 둔각으로 할 수 있다. 이러한 형상의 반도체층으로 하면, 이 반도체층에 게이트 산화막을 형성하는 경우에, 반도체층 주변단부에서의 게이트 산화막의 막두께가 얇아지지 않기 때문에, 반도체층 주변단부에서의 기생 MOS의 발생을 억제할 수 있다.
본 발명에 관한 반도체 장치는, 절연막을 거쳐서 반도체층이 형성된 기판을 갖는 반도체 장치로서, 상기 반도체층이 서로 다른 반도체층 두께를 갖는 복수의 반도체 영역으로 분할되어 있어서, 적어도 하나의 상기 반도체 영역의 반도체층 측면에, 내산화성 재료를 포함하는 측면 보호막이 형성되어 있는 것을 특징으로 한다.
이러한 구성의 반도체 장치는, 반도체층의 측면에 측면 보호막이 형성되어 있음으로써 상기 반도체층을 이용하여 트랜지스터 소자 등의 장치를 형성할 때에, 반도체층의 측면부가 산화되지 않도록 할 수 있다. 이로써, 예컨대 반도체층의 상면에 게이트 산화막을 형성하는 경우에, 게이트 산화막이 반도체층의 상면에만 균일한 막두께로 형성되게 되어, 반도체층의 측면은 상기 측면 보호막에 의해 보호된다. 따라서, 게이트 산화막의 막두께가 부분적으로 얇아짐으로써 기생 MOS의 발생을 억제할 수 있어서, 신뢰성이 우수한 장치를 실장할 수 있는 반도체 장치로 할 수 있다.
또한, 상기 측면 보호막의 반도체층 두께 방향의 높이는, 상기 반도체층의 층두께와 거의 동일하거나, 층두께보다 높게 형성하는 것이 바람직하다. 이것은, 상기 측면 보호막이 반도체층 두께보다도 낮게 되면, 반도체층에 형성되는 게이트 산화막이 반도체층 주변단부에서 부분적으로 얇아질 우려가 있기 때문이다.
본 발명에 관한 반도체 장치는, 상기 측면 보호막이 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막과, 해당 산화막상에 형성된 내산화성 재료로 이루어지는 내산화성 막을 구비하는 구성으로 하는 것도 할 수 있다. 이러한 구성에 의해서도, 이전의 구성과 같이, 신뢰성이 우수한 장치를 실장가능한 반도체 장치를 제공할 수 있다.
본 발명에 관한 반도체 장치는, 상기 반도체층이 단결정 실리콘층이며, 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막이 산화 실리콘막 또는 산질화 실리콘막인 것이 바람직하다. 이러한 구성에 의해서도, 이전의 구성과 같이, 신뢰성이 우수한 장치를 실장가능한 반도체 장치를 제공할 수 있다.
다음으로, 본 발명에 관한 투사형 표시 장치는 이전의 어느 한 항에 기재된 전기 광학 장치를 구비한 투사형 표시 장치로서, 광원과, 해당 광원으로부터 출사된 광을 변조하는 상기 전기 광학 장치로 이루어지는 광변조 수단과, 해당 광변조 수단에 의해 변조된 광을 투사하는 투사 수단을 갖는 것을 특징으로 한다.
이러한 구성에 의하면, 상기 전기 광학 장치를 구비함으로써, 우수한 신뢰성을 갖는 투사형 표시 장치로 할 수 있다.
다음으로, 본 발명에 관한 전자 기기는, 이전의 어느 한 항에 기재된 전기 광학 장치를 구비한 것을 특징으로 한다. 또한, 이전의 어느 한 항에 기재된 반도체 장치를 구비한 것을 특징으로 한다.
이러한 구성에 의하면, 우수한 신뢰성을 갖는 표시부를 구비한 전자 기기, 및 신뢰성이 우수한 반도체 집적 회로를 구비한 전자 기기를 제공할 수 있다.
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(액정 장치)
본 발명에 관한 전기 광학 장치의 일례인 액정 장치에 대하여 도면을 참조하여 이하에 설명한다.
도 1은, 본 발명의 실시예에 관한 전기 광학 장치로서의 액정 장치 중, 화상 표시 영역의 등가 회로를 도시하는 도면이다. 또한, 도 2는 본 발명의 실시예에 관한 액정 장치에 있어서의 TFT 어레이 기판을, TFT 어레이 기판에 형성된 각 구성요소와 함께 대향 기판의 측에서 본 평면도이며, 도 3은 대향 기판을 포함해서 나타내는 도 2의 H-H' 단면도이다.
도 1에 있어서, 본 실시예에 관한 액정 장치의 화상 표시 영역을 구성하는 복수의 화소는, 매트릭스 형상으로 복수 형성된 화소 전극(9)과 각각의 화소 전극(9)을 제어하기 위한 트랜지스터로서의 화소 스위칭용 TFT(30)로 이루어지고, 화상 신호가 공급되는 데이터선(6a)이, 상기 화소 스위칭용 TFT(30)의 소스에 전기적으로 접속되어 있다. 상기 데이터선(6a)에 기입되는 화상 신호(S1, S2,…, Sn)은 이 순서로 선(線)순차적으로 공급해도 상관없고, 서로 인접하는 복수의 데이터선(6a) 끼리에 대하여, 그룹별로 공급하도록 해도 된다.
또한, 화소 스위칭용 TFT(30)의 게이트에는, 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍으로, 주사선(3a)에 펄스적으로 주사 신호(G1, G2,…, Gm)를, 이 순서로 선순차적으로 인가하도록 구성되어 있다. 화소 전극(9)은, 화소 스위칭용 TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 화소 스위칭용 TFT(30)를 일정 기간만 그 스위치를 닫음으로써, 데이터선(6a)으로부터 공급되는 화상 신호(S1, S2,…, Sn)를 소정의 타이밍으로 기입한다. 화소 전극(9)을 거쳐서 액정에 기입된 소정 레벨의 화상 신호(S1, S2,…, Sn)는, 대향 기판(후술함)에 형성된 대향 전극(후술함)과의 사이에서 일정 기간 유지된다. 여기서, 유지된 화상 신호가 리크하는 것을 막기 위해서, 화소 전극(9)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)이 부가되어 있다.
다음으로, 도 1에 나타내는 화상 표시 영역을 구비한 액정 장치의 전체 구성을 설명한다.
도 2 및 도 3에 나타내는 바와 같이, 본 실시예의 액정 장치는 대향하여 배치된 TFT 어레이 기판(10)과 대향 기판(20) 사이에 액정(50)을 유지하여 개략 구성되어 있다. 상기 대향 기판(20)은 예컨대 유리 기판이나 석영 기판으로 구성되고, 그 내면측에는 밀봉(seal)재(52)의 내측에 병행되어 액자로서의 차광막(53)이 마련되어 있다. 한편, TFT 어레이 기판(10)은, 예컨대 석영 기판으로 이루어지고, 밀봉재(52)의 외측의 영역에는, 데이터선 구동 회로(101) 및 외부 회로 접속 단자(102)가 TFT 어레이 기판(10)의 한변을 따라 마련되어 있고, 주사선 구동 회로(104)가, 이 한변에 인접하는 두변을 따라 마련되어 있다. 또한, 주사선 구동 회로(104)는, 주사선(3a)에 공급되는 주사 신호의 지연이 문제가 되지 않는 것이면, 한 쪽만이여도 되는 것은 말할 필요도 없다.
TFT 어레이 기판(10)의 내면측에는, 도 3에 도시하는 바와 같이 복수의 화소 전극(9)이 마련되어 있고, 그 상측에는 연마 처리 등의 소정의 배향 처리가 실시된 배향막(도시 생략)이 마련되어 있다. 상기 화소 전극(9)은 예컨대 ITO 막 등의 투명 도전성 박막으로 이루어진다. 또한, 배향막은 예컨대, 폴리이미드 박막 등의 유기 박막으로 이루어진다. TFT 어레이 기판(10)의 화소 전극(9)에 인접하는 위치에는, 각 화소 전극(9)을 스위칭 제어하는 화소 스위칭용 TFT가 형성되어 있다.
한편, 대향 기판(20)의 내면측에는, 도시를 생략했지만, 그 전면에 걸쳐 대향 전극(도시 생략)이 마련되고, 상기 대향 전극(2)의 하측에는, 연마 처리 등의 소정의 배향 처리가 실시된 배향막(도시 생략)이 마련되어 있다. 상기 대향 전극은 예컨대, ITO 막 등의 투명 도전성 박막으로 이루어진다. 또한, 배향막은 예컨대, 폴리이미드 박막 등의 유기 박막으로 이루어진다.
또한, 대향 기판(20)에는 각 화소부의 개구 영역 이외의 영역에 제 2 차광막(23)이 마련되어 있다. 이 때문에, 대향 기판(20)의 측으로부터 입사광이 상기 화소 전극(9)에 인접하여 마련된 화소 스위칭용 TFT에 입사하는 일은 없다. 또한, 제 2 차광막(23)은 콘트래스트의 향상, 색재의 혼색 방지 등의 기능을 갖는다.
또한, 데이터선 구동 회로(101)는, 화면 표시 영역의 변을 따라 양측으로 배열해도 된다. 예컨대, 홀수열의 데이터선(6a)은 화상 표시 영역의 한쪽 변을 따라 배치된 데이터선 구동 회로(101)로부터 화상 신호를 공급하고, 짝수열의 데이터선은 상기 화상 표시 영역의 반대측의 변을 따라 배치된 데이터선 구동 회로(101)로부터 화상 신호를 공급하도록 해도 된다. 이와 같이, 데이터선(6a)을 빗날형상으로 구동하도록 하면, 데이터선 구동 회로(101)의 점유 면적을 확장할 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다.
더욱이, TFT 어레이 기판(10)의 나머지 한 변에는, 화상 표시 영역의 양측에 마련된 주사선 구동 회로(104) 사이를 잇기 위한 복수의 배선(105)이 마련되어 있다. 또한, 대향 기판(20)의 코너부의 적어도 한개소에서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취기 위한 도통재(106)가 마련되어 있다. 그리고, 도 2에 도시하는 바와 같이 밀봉재(52)와 거의 같은 윤곽을 가지는 대향 기판(20)이 당해 밀봉재(52)에 의해 TFT 어레이 기판(10)에 고착되어 있다.
상기 TFT 어레이 기판(10)과 대향 기판(20) 사이에는, 밀봉재(52)에 의해 둘러싸인 공간에 액정이 봉입되어 액정층(50)이 형성된다. 액정층(50)은 화소 전극(9)으로부터의 전계가 인가되고 있지 않은 상태로, TFT 어레이 기판(10)측 배향막과 대향 기판(20)측 배향막에 의해 소정의 배향 상태를 채용한다. 액정층(50)은, 예컨대 일종 또는 수종류의 네마틱 액정을 혼합한 액정으로 이루어진다. 밀봉재(52)는 TFT 어레이 기판(10) 및 대향 기판(20)을 그들 주변에서 접합하기 위한, 예컨대 광경화성 수지나 열경화성 수지로 이루어지는 접착제이며, 양 기판 사이의 거리를 소정값으로 하기 위한 글라스 파이버 혹은 글라스 비즈 등의 스페이서가 혼입되어 있다.
또한, 대향 기판(20)의 투사광이 입사하는 측 및 TFT 어레이 기판(10)의 출사광이 출사되는 측에는, 각각, 예컨대, TN(트위스티드 네마틱) 모드, STN(슈퍼 TN) 모드, D-STN(듀얼 스캔-STN) 모드 등의 동작 모드나, 노멀 화이트 모드/노멀 블랙 모드 각각에 따라서, 편광 필름, 위상차 필름, 편광 수단 등이 소정의 방향으로 배치된다.
이상의 구성을 구비한 본 발명에 관한 액정 장치에 있어서는, TFT 어레이 기판상에 있어서의 화소 스위칭용 TFT이 형성되어 있는 화소 영역과, 주변 회로용 TFT이 형성되어 있는 주변 영역에 있어서, 각각의 TFT를 구성하는 반도체층의 막두께가 다르게 형성되어 있다.
도 4는, 상기 화소 영역과 주변 영역을 분할하여 각각의 TFT를 나타낸 부분 단면도이며, 도시 좌측에 화소 영역에 포함되는 화소 스위칭용 TFT가 나타내어져 있고, 도시우측에 주변 영역에 포함되는 주변 회로용 TFT가 나타내어져 있다.
우선, 도 4 좌측에 나타내는 화소 스위칭용 TFT(30)는, LDD(Lightly Doped Drain) 구조를 갖고 있고, 주사선(3a), 해당 주사선(3a)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 주사선(3a)과 반도체층(1a)을 절연하는 게이트 절연막(게이트 산화막:2), 데이터선(6a), 반도체층(1a)의 저농도 소스 영역(소스측 LDD 영역:1b) 및 저농도 드레인 영역(드레인측 LDD 영역:1c), 반도체층(1a)의 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 구비하고 있고, 반도체층(1a)의 측면부에는 측면 보호막(25)이 형성되어 있다. 주사선(3a)은 상기 채널 영역과 대향하여 형성되어 있고, 게이트 전극으로서 기능한다.
상기 반도체층(1a)에 있어서, 고농도 소스 영역(1d)에 데이터선(6a)이 접속되고, 고농도 드레인 영역(1e)에는 복수의 화소 전극(9) 중 대응하는 하나가 접속되어 있다. 또한, 소스 영역(1b, 1d) 및 드레인 영역(1c, 1e)은 반도체층(1a)에 대하여, 소정 농도의 불순물 이온을 도핑함으로써 형성되어 있다.
그리고, 상기 반도체층(1a)의 측면부에는, 질화 실리콘 등의 내산화성 재료로 이루어지는 측면 보호막(25)이 형성되어 있다. 본 실시예에 관한 화소 스위칭용 TFT(30)는, 반도체층(1a)의 상면측의 게이트 절연막(2) 및 측면 보호막(25)에 의해 게이트 전극인 주사선(3a)과 절연되어 있다. 이러한 구성으로 되어 있기 때문에, 반도체층(1a)의 상면부에 있어서는 균일한 막두께로 형성된 게이트 절연막(2)에 의해 주사선(3a)과 절연되고, 반도체층(1a)의 주변단부 및 측면부는 상기 측면 보호막(25)에 의해 주사선(3a)과 절연되도록 되어 있다. 따라서, 본 실시예의 구성에 의하면, 주사선(3a)과 반도체층(1a) 거리(즉, 게이트 절연막(2)의 막두께)가 부분적으로 얇아짐으로써 기생 MOS의 발생을 효과적으로 억제할 수 있어서, 우수한 전류 특성을 가져서 신뢰성이 우수한 TFT를 구성할 수 있다.
또한, 반도체층(1a)을 형성하는 영역의 하부에는, 제 1 차광막(11a)이 마련되어 있다. 보다 구체적으로는, 제 1 차광막(11a)은 각각 화소부에 있어서, 반도체층(1a)의 채널 영역을 포함하는 TFT를, TFT 어레이 기판의 측으로부터 봐서 피복하는 위치에 마련되어 있다. 제 1 차광막(11a)은, 바람직하게는 불투명한 고융점 금속인 Ti, Cr, W, Ta, Mo 및 Pb 중 적어도 하나를 포함하는, 금속단체, 합금, 금속 실리사이드 등으로 구성된다. 또한, 제 1 차광막(11a)이 형성되어 있기 때문에, TFT 어레이 기판(10) 측으로부터의 복귀광 등이, 화소 스위칭용 TFT(30)의 채널 영역(1a')이나 LDD 영역(1b, 1c)에 입사하는 사태를 미연에 막을 수 있고, 복귀광에 기인하는 광 리크 전류의 발생에 의해 트랜지스터 소자로서의 화소 스위칭용 TFT(30)의 특성이 열화하는 일은 없다.
데이터선(6a)은, Al 등의 금속막이나 금속 실리사이드 등의 합금막 등의 차광성 금속박막으로 구성되어 있다. 또한, 주사선(3a), 게이트 절연막(2) 및 제 1 층간 절연막(12)의 위에는 고농도 소스 영역(1d)으로 통하는 콘택트 홀(5) 및 고농도 드레인 영역(1e)으로 통하는 콘택트 홀(8)이 각각 형성된 제 2 층간 절연막(4)이 형성되어 있다. 이 소스 영역(1d)에의 콘택트 홀(5)을 거쳐서, 데이터선(6a)은 고농도 소스 영역(1d)에 전기적 접속되어 있다. 또한, 데이터선(6a) 및 제 2 층간 절연막(4)의 위에는 고농도 드레인 영역(1e)으로의 콘택트 홀(8)이 형성된 제 3 층간 절연막(7)이 형성되어 있다. 이 고농도 드레인 영역(1e)으로의 콘택트 홀(8)을 거쳐서, 화소 전극(9a)은 고농도 드레인 영역(1e)에 전기적으로 접속되어 있다. 전술의 화소 전극(9)은, 이와 같이 구성된 제 3 층간 절연막(7)의 상면에 마련되어 있다.
한편, 도 4 우측에 나타내는 주변 회로용 TFT(80)은, 도시 좌측의 화소 스위칭용 TFT(30)와 같이, LDD 구조를 갖고 있고 게이트 전극(83), 게이트 전극(83)으로부터의 전계에 의해 채널이 형성되는 반도체층(80a)의 채널 영역(80a'), 게이트 전극(83)과 반도체층(80a)을 절연하는 게이트 절연막(2), 입력 신호선(86a), 출력 신호선(86b), 반도체층(80a)의 저농도 소스 영역(소스측 LDD 영역:80b) 및 저농도 드레인 영역(드레인측 LDD 영역:80c), 반도체층(80a)의 고농도 소스 영역(80d) 및 고농도 드레인 영역(80e)을 구비하여 구성되어 있다.
또한, 이 주변 회로용 TFT(80)에 있어서도, 화소 스위칭용 TFT(30)과 같이, 소스 영역(80b, 80d) 및 드레인 영역(80c, 80e)은 반도체층(80a)에 대하여 소정 농도의 불순물 이온을 도핑함으로써 형성되어 있다.
그리고, 상기 주변 회로용 TFT(80)의 반도체층(80a) 측면부에도, 질화 실리콘 등의 내산화성 재료로 이루어지는 측면 보호막(85)이 형성되어 있다. 즉, 본 실시예에 관한 주변 회로용 TFT(80)는, 반도체층(80a)의 상면측의 게이트 절연막(2) 및 측면 보호막(85)에 의해 게이트 전극(83)과 절연되어 있다. 이러한 구성이라고 되어 있기 때문에, 반도체층(80a)의 상면부에 있어서는 균일한 막두께로 형성된 게이트 절연막(2)에 의해 게이트 전극(83)과 절연되어, 반도체층(80a)의 주변단부 및 측면부는, 상기 측면 보호막(85)에 의해 게이트 전극(83)과 절연되게 되어 있다. 따라서, 본 실시예의 구성에 의하면, 게이트 전극(83)과 반도체층(80a)의 거리(게이트 절연막(2)의 막두께)가 부분적으로 얇아짐으로써 기생 MOS의 발생을 효과적으로 억제할 수 있어서, 우수한 전류 특성을 가지며 신뢰성이 우수한 TFT를 구성할 수 있다.
도 4에 도시하는 바와 같이 화소 스위칭용 TFT(30)의 반도체층(1a)은 주변 회로용 TFT(80)의 반도체층(80a)보다도 얇게 형성되어 있다. 이러한 구성으로 되어 있기 때문에, 화소 스위칭용 TFT(30)에 있어서는, 광 리크 전류를 저감할 수 있다. 또한, 주변 회로용 TFT(80)는, 주사선이나 데이터선을 구동하기 위해서 큰 전류 구동 능력이 필요하지만, 반도체층(80a)의 막두께가 두껍게 형성되어 있기 때문에 주사선 구동 회로(104) 및 데이터선 구동 회로(101)에 있어서 큰 전류를 얻기 쉽게 되어 있다.
상기 화소 스위칭용 TFT(30)를 구성하는 반도체층(1a)의 층두께는, 특별히 한정되는 것이 아니지만, 30nm에서 100nm까지의 범위, 바람직하게는 30nm에서 80nm까지의 범위, 보다 바람직하게는 40nm에서 60nm까지의 범위에서 일정한 막두께가 된다.
반도체층(1a)의 막두께가 100nm이하면, 채널부의 불순물 농도에 의하지 않고 게이트 전극이 제어하는 공핍층이 반도체층(1a)보다도 크게 넓어지기 때문에, 화소 스위칭용 TFT(30)는 완전 공핍형이 된다. 또한, 반도체층(1a)의 층두께를 100nm이하, 바람직하게는 80nm이하, 보다 바람직하게는 60nm이하로 하면, 제 1 차광막(11a)에서 방지할 수 없는 미광이 반도체층(1a)에 조사되더라도, 광여기의 전자 정공쌍의 생성량이 적게 된다. 따라서, 광 리크 전류를 작게 억제할 수 있어서, 화소의 스위칭 소자인 화소 스위칭용 TFT(30)로서 유효하다.
또한, 반도체층(1a)의 층두께를 30nm이상, 바람직하게는 40nm이상으로 하면 채널 영역(1a')의 막두께에 의한 임계값 전압 등의 트랜지스터 특성의 격차를 작게 할 수 있다. 또한, 콘택트 저항이 증가하는 일도 없다.
또한, 주변 회로용 TFT(80)를 구성하는 반도체층(80a)의 층두께는, 특별히 한정되는 것이 아니지만, 100nm에서 600nm까지의 범위로 하는 것이 바람직하고, 보다 바람직하게는 150nm에서 400nm까지의 범위에서 일정한 층두께가 된다.
반도체층(80a)의 층두께가 100nm이상, 바람직하게는 150nm이상이면, 충분한 내압을 확보할 수 있고, 또한 시트 저항을 충분히 작게 억제할 수 있기 때문에, 주변 회로에 있어서 충분한 전류 구동 능력을 얻을 수 있고, 고속으로 구동할 수 있는 구동 회로를 형성할 수 있다.
또한, 반도체층(80a)의 층두께가 600nm이상이면, 화소 스위칭용 TFT(30)을 구성하는 반도체층(1a)을 형성할 때의 에칭 공정에서 막두께의 격차가 일어나는 등, 제조가 곤란하게 될 염려가 생기기 때문에 바람직하지 못하다.
(전기 광학 장치의 제조 방법)
이하, 도 2내지 도 4에 나타내는 액정 장치에 적용되는 전기 광학 장치의 제조 방법을 도면을 참조하여 설명한다. 단, 본 발명의 특징은 상기 TFT(30, 80)를 형성하기 위한 반도체층(1a, 80a)의 구성 및 이들의 반도체층(1a, 80a)에 형성된 트랜지스터 소자에 있기 때문에, 이하에서는 반도체층(1a, 80a)의 형성 방법의 4 형태를, 도 5내지 도 8을 참조하여 설명하고, 반도체층(1a, 80a)에의 트랜지스터 소자의 형성 방법을 도 9 내지 도 11을 참조하여 설명한다. 또한, 트랜지스터 소자 형성 후의 TFT(30, 80) 제조 공정에는, 종래 이용되던 제조 방법을 적용할 수 있다.
[제 1 실시예]
도 5는, 본 발명에 관한 제조 방법에 의한 전기 광학 장치의 제조 공정을 나타내는 단면 공정도이다.
우선, 도 5a에 도시하는 바와 같이 글라스나 석영 등으로 이루어지는 지지 기판(10)상에, 산화 실리콘 등으로 이루어지는 절연막(12)을 거쳐서 형성된 단결정 실리콘층(206)을 구비한 SOI 기판을 준비한다. 도 5에 나타내는 SOI 기판은, 공지된 방법에 의해 제조할 수 있다. 또한, 절연막(12)내에 또는 절연막(12)과 지지 기판(10) 사이에 차광막을 구비하고 있어도 된다.
상기 차광막을 구비한 SOI 기판은, 예컨대, 지지 기판(10)상에 소정 패턴을 가진 차광막을 형성하고, 이어서 상기 차광막을 형성한 지지 기판(10)상에 절연막(12)을 형성하고 표면을 연마하여 평탄화한다.
그리고, 접합하는 측의 표면에 산화막층이 형성되어 있고, 또한 수소이온(H+)이 주입되어 있는 단결정 실리콘 기판을 상기 절연막(12)상에 접합하여, 열 처리를 행함으로써 수소 이온이 주입된 영역에서 단결정 실리콘 기판을 분단하여 단결정 실리콘층(206)을 형성하여, 차광막을 구비한 SOI 기판을 제조할 수 있다.
다음으로, 도 5b에 도시하는 바와 같이 단결정 실리콘층(206)을 소정 형상으로 패터닝한다. 본 실시예에서는, 단결정 실리콘층(206)을 제 1 반도체 영역(도시좌측:210)과, 제 2 반도체 영역(도시 우측:220)으로 분할하고 있고, 제 1 반도체 영역(210)에는, 소정 형상의 제 1 반도체층(201)이 형성되고, 제 2 반도체 영역(220)에는, 제 2 반도체층(80a)이 형성되어 있다. 본 패터닝 공정은 공지된 포토리소그래피 공정, 에칭 공정 등을 조합시켜 실행할 수 있다.
본 실시예의 제조 방법에 있어서는, 층두께가 균일한 단결정 실리콘층(206)에 대하여 패터닝을 실행하기 때문에, 반도체층(206)의 하측의 절연막(12)이 오버 에칭되는 일이 없고, 또한 에칭 깊이가 일정하기 때문에, 에칭 처리 자체가 용이하게 되어, 보다 고정밀도에서의 패터닝을 용이하게 실행할 수 있다.
다음으로, 도 5c에 도시하는 바와 같이 제 2 반도체 영역(220)측의 제 2 반도체층(80a)을 덮도록 질화 실리콘 등의 내산화성 재료로 이루어지는 마스크재(287)를 형성한다. 이 마스크재(287)는, 제 1 반도체 영역을 마스크한 상태로 플라즈마 CVD법이나 감압 CVD법, 스퍼터법 등에 의해 제 2 반도체 영역(220)에 질화 실리콘막을 형성하는 방법이나, 제 1, 제 2 반도체 영역(210, 220)을 피복하는 전면에 질화 실리콘막을 형성한 후, 포토리소그래피 공정, 에칭 공정 등에 의해 제 1 반도체 영역(210)의 질화 실리콘막을 제거하는 방법에 의해 형성할 수 있다.
다음으로, 도 5d에 도시하는 바와 같이 열산화 공정 등에 의해 제 1 반도체층(201)의 표면을 산화시켜서, 제 1 반도체층(201) 표면에 산화층(207)을 형성한다. 이 산화 공정에서, 산화 조건을 적절하게 변경함으로써, 제 1 반도체층(201)상에 형성되는 산화층(207)의 층두께를 조정하고, 산화층(207) 제거 후의 제 1 반도체층의 층두께를 조정할 수 있다. 또한, 본 공정에 있어서, 제 2 반도체층(80a)은, 내산화성 재료로 이루어지는 마스크재(287)에 의해 보호되고 있기 때문에, 산화되지 않는다.
그리고, 제 1 반도체층(201) 상의 산화층(207) 및 제 2 반도체층(80a) 상의 마스크재(287)를, 에칭 공정 등에 의해 제거함으로써, 도 5e에 나타내는, 박층화된 제 1 반도체층(1a)과, 제 1 반도체층(1a)보다 층두께가 두꺼운 제 2 반도체층(80a)를 구비한 전기 광학 장치가 얻어진다.
이상의 구성의 본 실시예의 제조 방법에 의하면, 용이하게 다른 층두께의 반도체층을 SOI 기판상에 형성할 수 있다. 또한, 패터닝 공정(도 5b)이 반도체층의 박층화 공정(도 5d)보다도 먼저 배치되어 있기 때문에, 패터닝 처리를 반도체층(206)의 층두께가 기판(10)상에서 균일하게 된 상태로 실행할 수 있기 때문에, 패터닝을 지극히 용이하게 실행할 수 있고, 또한 절연막(12)에 대한 오버 에칭도 발생하지 않도록 할 수 있다. 또한 본 실시예에 의한 제조 방법에 의하면, 도 5d의 공정에 있어서, 단결정 실리콘층(206)을 표면에서 산화를 하기 전에 단결정 실리콘층(206)을 사전에 제 1 반도체층(201)과 제 2 반도체층(80a)으로 분리하여, 단결정 실리콘층의 면적을 감소시킬 수 있기 때문에, 단결정 실리콘층과 열 산화막층의 열팽창율의 차이로부터, 단결정 실리콘층에 슬립 등의 결함이 발생하는 것을 용이하게 방지할 수 있다. 이로써, 본 실시예의 제조 방법에 의하면 반도체층의 형상을 정밀도 좋게 제어할 수 있고, 그 결과 전기 광학 장치를 수율 좋게 제조할 수 있다.
[제 2 실시예]
도 6은 본 발명에 관한 제조 방법의 제 2 실시예에 의한 전기 광학 장치의 제조 공정을 나타내는 단면 공정도이다. 도 6에 나타내는 본 실시예의 제조 방법의 특징적인 점은, 제 1 반도체 영역(210)의 제 1 반도체층(201)의 측면부에 측면 보호막(205)을 형성한 후, 제 1 반도체층(201)의 박층화를 행한다는 점에 있다. 본 실시예에 있어서, 도 6b에 나타내는 패터닝 공정까지는 도 5에 나타내는 상기 제 1 실시예와 마찬가지기 때문에, 여기서의 상세한 설명은 생략한다. 또한, 도 6에 나타내는 부호의 중, 도 5와 공통인 부호는 도 1과 동일한 부재인 것을 나타내고 있다.
도 6b에 도시하는 바와 같이 반도체층(206)의 패터닝에 의해 제 1 반도체 영역(210) 및 제 2 반도체 영역(220)에 반도체층(201, 80a)을 형성한다면, 반도체층(201, 80a)을 덮도록 내산화성의 질화 실리콘막을 기판(10)의 반도체층측 전면에 형성한다. 그 후, 포토리소그래피 공정, 에칭 공정 등에 의해 도 6c에 도시하는 바와 같이 제 2 반도체 영역(80a)을 피복하는 질화 실리콘막을 마스크재(287)로서 남기고, 제 1 반도체층(201) 측면부를 피복하는 측면 보호막(205)을 형성한다. 이 측면 보호막(205)은, 질화 실리콘막의 에칭 조건을 조정하여, 제 1 반도체층(201)의 상면부에 형성된 질화 실리콘막을 제거고, 또한 반도체층(201) 측면부의 질화 실리콘막을 남기도록 선택적으로 에칭함으로써 형성할 수 있다.
이어서, 도 6d에 도시하는 바와 같이, 열산화 공정 등에 의해 제 1 반도체층(201)의 상면부를 산화시켜서 산화층(208)을 형성한다. 이 산화 공정에서, 제 1 반도체층(201)의 측면부는 상기 측면 보호막(205)에 의해 보호되고 있기 때문에 산화되지 않고, 제 1 반도체층(201)의 상면부만이 산화된다.
그리고, 상기 산화층(208) 및 측면 보호막(205), 및 마스크재(287)를 에칭 공정에 의해 제거함으로써, 도 6e에 나타내는 박층화된 제 1 반도체층(1a)과, 제 2 반도체층(80a)을 가진 전기 광학 장치를 얻을 수 있다.
상기 본 실시예의 제조 방법에 의하면, 제 1 반도체층(201)의 측면부에 측면 보호막(205)을 마련한 상태로 제 1 반도체층(201) 표면을 산화시키기 때문에, 제 1 반도체층(201)의 측면부가 산화되지 않고, 산화층(208) 제거 후에도, 도 2b에 나타내는 패터닝 후의 제 1 반도체층(201)의 면내 치수를 유지한 채로, 제 1 반도체층(201)의 층두께만을 얇게 할 수 있다. 또한, 본 실시예의 제조 방법에 의하면, 제 1 반도체층(201)의 측면부가 에칭되는 일도 없다. 따라서, 박층화된 제 1 반도체층(1a)의 형상을 보다 정밀도 좋게 제어할 수 있다. 또한, 본 실시예에 의한 제조 방법에 의하면, 제 1 실시예와 같이 도 6d의 공정에서, 단결정 실리콘층(206)을 표면에서 산화를 하기 이전에 단결정 실리콘층(206)을 사전에 제 1 반도체층(201)과 제 2 반도체층(80a)으로 분리하여, 단결정 실리콘층의 면적을 감소시키는 것이 가능하게 되기 때문에, 단결정 실리콘층과 열 산화막층의 열팽창율의 차이로부터, 단결정 실리콘층에 슬립 등의 결함이 발생하는 것을 용이하게 방지할 수 있다.
또한, 상기 측면 보호막(205)은 반드시 제거할 필요는 없고, 제 1 반도체층(1a)의 측면부에 측면 보호막(205)을 남긴 전기 광학 장치도 제조할 수 있다. 이와 같이 측면 보호막(205)이 남겨진 제 1 반도체층(1a)에 예컨대 트랜지스터 소자를 형성하는 경우, 게이트 산화 공정에 의해 제 1 반도체층(1a)의 표면을 산화시키지만, 측면 보호막(205)에 의해 제 1 반도체층(1a)의 측면부는 산화되지 않고, 제 1 반도체층(1a)의 상면측에만 게이트 산화막이 형성된다. 이렇게 하여 형성된 게이트 산화막은, 제 1 반도체층(1a)의 주변단부에서도 그 막두께가 얇아지는 일이 없기 때문에, 트랜지스터 소자에 기생 MOS가 발생하는 일을 막을 수 있다.
또한, 본 실시예에서는, 측면 보호막(205)을 제 1 반도체층(201)에만 마련한 구성으로 했지만, 제 2 반도체층(80a)에도 같은 구성의 측면 보호막을 형성할 수 있고, 이 경우에도 상기와 같은 효과를 얻을 수 있다.
[제 3 실시예]
도 7은, 본 발명에 관한 제조 방법의 제 3 실시예에 의한 전기 광학 장치의 제조 공정을 나타내는 단면 공정도이다. 도 3에 나타내는 본 실시예의 제조 방법의 특징적인 점은, 제 1 반도체 영역(210)의 제 1 반도체층(201)의 측면부에 측면 보호막을 형성한 후, 제 1 반도체층(201)의 박층화를 행한다는 점 및 상기 측면 보호막이 산화막과 내산화성 막의 적층 구조로 되어 있다는 점이다. 본 실시예에 있어서, 도 7a에 나타내는 패터닝 공정까지는 도 5a~b에 나타내는 상기 제 1 실시예와 마찬가지기 때문에, 여기서 상세한 설명은 생략한다. 또한, 도 7에 나타내는 부호 중, 도 5와 공통인 부호는 도 5와 동일한 부재를 나타내고 있다.
도 7a에 도시하는 바와 같이 반도체층의 패터닝에 의해 제 1 반도체 영역(210) 및 제 2 반도체 영역(220)에 반도체층(201, 80a)을 형성하면, 도 7b에 도시하는 바와 같이 반도체층(201, 80a)을 덮도록 산화 실리콘막(216)을 형성하고 이 산화 실리콘막(216)을 피복하는 내산화성의 질화 실리콘막(277)을 형성한다. 즉, 제 1 반도체층(201, 80a) 상에는 산화 실리콘막(216) 및 질화 실리콘막(277)이 적층되어 있다.
그 후, 포토리소그래피 공정, 에칭 공정 등에 의해, 도 7c에 도시하는 바와 같이 제 2 반도체 영역(80a)을 피복하는 질화 실리콘막(277)을 마스크재(287)로 해서 남기고, 제 1 반도체층(201)의 상면부에 형성된 산화 실리콘막(216) 및 질화 실리콘막(277)을 제거하고, 또한 제 1 반도체층(201) 측면부를 피복하는 측면 보호막(28)을 형성한다. 이 측면 보호막(28)은, 산화 실리콘층(산화막:26)상에 질화 실리콘층(내산화성 막:27)이 적층된 구조로 되어 있다. 또한, 이 측면 보호막(28)은, 상기 제 2 실시예에 관한 반도체층에 마련된 측면 보호막(205)과 같은 방법으로 형성할 수 있다.
이어서, 도 7d에 도시하는 바와 같이 열산화 공정 등에 의해 제 1 반도체층(201)의 상면부를 산화시켜 산화층(208)을 형성한다. 이 산화 공정에서, 제 1 반도체층(201)의 측면부는 상기 측면 보호막(205)에 의해 보호되어 있기 때문에 산화되지 않고, 제 1 반도체층(201)의 상면부만이 산화되지만, 본 실시예에서는, 측면 보호막(28)의 반도체층(201) 측이, 산화 실리콘층(26)에 의해 구성되어 있기 때문에, 반도체층(201)의 측단부에서 산화종이 침입하기 쉽게 되어, 제 1 반도체층(201)의 주변단부에서의 산화층(208)의 층두께가 약간 커진다.
그리고, 상기 산화층(208) 및 측면 보호막(28) 및 마스크재(287)를 에칭 공정에 의해 제거함으로써, 도 7e에 나타내는 박층화된 제 1 반도체층(1a)과 제 2 반도체층(80a)을 가진 전기 광학 장치를 얻을 수 있다.
상기 본 실시예의 제조 방법에 의하면, 제 1 반도체층(201)의 측면부에 측면 보호막(28)을 마련한 상태로 제 1 반도체층(201) 표면을 산화시키기 때문에, 제 1 반도체층(201)의 측면부가 산화되지 않고, 산화층(208) 제거 후에도, 도 2b에 나타내는 패터닝후의 제 1 반도체층(201)의 면내치수를 유지한 채로, 제 1 반도체층(201)의 층두께만을 얇게 할 수 있다. 또한, 본 실시예의 제조 방법에 의하면 제 1 반도체층(201)의 측면부가 에칭되는 일도 없다. 따라서, 박층화된 제 1 반도체층(1a)의 형상을 보다 정밀도 좋게 제어할 수 있다. 또한 본 실시예에 의한 제조 방법에 의하면, 도 7d의 공정에서, 단결정 실리콘층(206)을 표면에서 산화를 행하기 이전에 단결정 실리콘층(206)을 사전에 제 1 반도체층(201)과 제 2 반도체층(80a)으로 분리하여, 단결정 실리콘층의 면적을 감소시킬 수 있기 때문에, 단결정 실리콘층과 열 산화막층의 열팽창율의 차이에 의해, 단결정 실리콘층에 슬립 등의 결함이 발생하는 것을 용이하게 방지할 수 있다.
또한 본 실시예에 관한 제조 방법에서는, 상술한 바와 같이 반도체층 주변단부에서의 산화층(208)의 층두께가 약간 커지기 때문에, 박층화된 제 1 반도체층(1a)의 주변단부에는 곡면부(211)가 형성된다. 이러한 곡면부(211)가 형성되어 있으면, 제 1 반도체층(1a)을 게이트 산화시킨 경우에, 반도체층(1a) 주변단부에서의 게이트 산화막의 막두께가 얇아지지 않기 때문에 보다 효과적으로 기생 MOS의 발생을 억제할 수 있다.
또한, 본 실시예의 제조 방법에 있어서도 상기 측면 보호막(28)은 제거하지 않고서 남겨 둘 수 있다. 측면 보호막(28)을 제 1 반도체층(1a) 측면에 남겨 두면, 제 1 반도체층(1a)이 게이트 산화를 할 때에, 제 1 반도체층(1a)의 측면부에는 이미 산화 실리콘층(26)이 형성되어 있기 때문에, 게이트 산화막이 반도체층(1a)의 주변단부에서 얇아지는 일이 없어서, 보다 신뢰성이 우수한 트랜지스터 소자를 형성할 수 있다.
또한, 본 실시예에서는 측면 보호막(28)을 제 1 반도체층(201)에만 마련한 구성으로 했지만, 제 2 반도체층(80a)에도 같은 구성의 측면 보호막을 형성할 수 있고, 이 경우에도 상기와 같은 효과를 얻을 수 있다.
[제 4 실시예]
도 8은 본 발명에 관한 제조 방법의 제 4 실시예에 의한 전기 광학 장치의 제조 공정을 나타내는 단면 공정도이다. 도 8에 나타내는 본 실시예의 제조 방법의 특징적인 점은, 제 1 반도체 영역(210)의 제 1 반도체층(201)의 측면부에 측면 보호막을 형성한 후, 제 1 반도체층(201)의 박층화를 행하지만, 이 측면 보호막의 높이와 박층화 후의 제 1 반도체층(201)의 층두께를 거의 동일하게 형성한다는 점에 있다. 본 실시예에 있어서, 도 8a에 나타내는 패터닝 공정까지는 도 5a~b에 나타내는 상기 제 1 실시예와 마찬가지기 때문에, 여기서의 상세한 설명은 생략한다. 또한, 도 8에 나타내는 부호 중, 도 5와 공통인 부호는 도 5와 동일한 부재를 나타내고 있다.
도 8a에 도시하는 바와 같이 반도체층의 패터닝에 의해 제 1 반도체 영역(210) 및 제 2 반도체 영역(220)을 형성하면, 도 8b에 도시하는 바와 같이 반도체층(201, 80a)을 덮도록 내산화성의 질화 실리콘막(277)을 기판(10)의 반도체층측 전면에 형성한다.
그 후, 포토리소그래피 공정, 에칭 공정 등에 의해, 도 8c에 도시하는 바와 같이 제 2 반도체 영역(80a)을 피복하는 질화 실리콘막(277)을 마스크재(287)로서 남기고, 제 1 반도체층(201)의 상면부에 형성된 질화 실리콘막(277)을 제거하고, 또한 제 1 반도체층(201) 측면부를 피복하는 측면 보호막(25)을 형성한다. 본 실시예에 관한 제조 방법에서는, 이 측면 보호막(25)을 박층화 후의 제 1 반도체층(1a:도 8e 참조)의 층두께와 거의 동일한 높이로 되도록 형성한다. 이 측면 보호막(25)의 높이는, 질화 실리콘막의 에칭 조건을 조정하여 반도체층(201) 측면부의 질화 실리콘막을 남기는 비율을 조정함으로써, 용이하게 소정의 높이를 갖는 측면 보호막으로 할 수 있다.
이어서, 도 8d에 도시하는 바와 같이, 열산화 공정 등에 의해 제 1 반도체층(201)의 상면부를 산화시켜 산화층(208)을 형성한다. 이 산화 공정에서, 제 1 반도체층(201)의 측면부는 상기 측면 보호막(205)에 의해 보호되고 있기 때문에 산화되지 않고, 제 1 반도체층(201)의 상면부만이 산화된다. 또한, 제 1 반도체층(201) 상의 산화막(208)은 측면 보호막(25)의 높이만큼 반도체층을 남기도록 형성된다.
그리고, 상기 산화층(208) 및 측면 보호막(205) 및 마스크재(287)를 에칭 공정에 의해 제거함으로써, 도 8e에 나타내는 박층화된 제 1 반도체층(1a)과 제 2 반도체층(80a)을 갖는 전기 광학 장치를 얻을 수 있다. 또한, 도 8e에 도시하는 바와 같이 제 1 반도체층(1a)의 측면부 및 제 2 반도체층(80a)의 측면부에는, 측면 보호막(25) 및 측면 보호막(85)이 형성되어 있고, 이들 측면 보호막(25, 85)의 높이는 각각이 형성되어 있는 반도체층(1a, 80a)의 층두께와 거의 같게 형성되어 있다. 측면 보호막(25, 85)의 높이는, 반도체층(1a, 80a)의 층두께와 거의 동일 또는 반도체층의 층두께보다 약간 커지도록 형성하는 것이 좋다. 이것은, 측면 보호막(25, 85)의 높이가 지나치게 낮으면, 반도체층(1a, 80a)을 게이트 산화시켰을 때에, 반도체층의 주변단부에서의 게이트 산화막의 막두께가 얇아져서, 기생 MOS가 발생하기 쉽게 되기 때문이다.
또한, 제 2 반도체층(80a)의 측면 보호막(85)은, 마스크재(287)를 제거할 때의 에칭 조건의 조정에 의해 형성할 수 있다.
상기 본 실시예의 제조 방법에 의하면, 제 1 반도체층(201)의 측면부에 측면 보호막(25)을 마련한 상태로 제 1 반도체층(201) 표면을 산화시키기 때문에, 제 1 반도체층(201)의 측면부가 산화되지 않고, 산화층(208) 제거 후에도, 도 2b에 나타내는 패터닝 후의 제 1 반도체층(201)의 면내치수를 유지한 채로, 제 1 반도체층(201)의 층두께만을 얇게 할 수 있다. 또한, 본 실시예의 제조 방법에 의하면, 제 1 반도체층(201)의 측면부가 에칭되는 일도 없다. 따라서, 박층화된 제 1 반도체층(1a)의 형상을 보다 정밀도 좋게 제어할 수 있다. 또한 본 실시예에 의한 제조 방법에 의하면, 도 8d의 공정에 있어서, 단결정 실리콘층(206)을 표면에서 산화를 행하기 이전에 단결정 실리콘층(206)을 사전에 제 1 반도체층(201)과 제 2 반도체층(80a)으로 분리하여, 단결정 실리콘층의 면적을 감소시킬 수 있기 때문에, 단결정 실리콘층과 열 산화막층의 열팽창율 차이에 의해, 단결정 실리콘층에 슬립 등의 결함이 발생하는 것을 용이하게 방지할 수 있다.
또한, 측면 보호막(25)의 높이와 제 1 반도체층(201) 상의 산화층(208)의 층두께가 제어되기 때문에, 박층화 후의 반도체층(1a)의 층두께와 측면 보호막(25)의 높이가 거의 동일하게 되어, 게이트 산화시킨 경우에 게이트 산화막의 막두께를 균일하게 형성하기 쉽고, 게이트 산화막이 반도체층(1a) 주변단부에서 얇아지는 일도 없다.
[트랜지스터 소자의 형성 방법]
다음으로, 도 5~도 8에 나타내는 어느 하나의 제조 공정에 의해 제조된 전기 광학 장치를 이용하여, 도 4에 나타내는 액정 장치의 TFT(30, 80)와 같이, 두께가 다른 반도체 영역 각각에 TFT를 제조하는 경우의 제조 공정에 대하여 도면을 참조하여 이하에 상세하게 설명한다.
도 9~도 11은, 본 발명에 관한 전기 광학 장치의 반도체층에의 트랜지스터 소자의 형성 공정을 나타내는 단면 공정도이며, 이들 도면에 있어서는, 도 5와 같은 구성 요소에서의 구조를 나타내고 있지만, 도 6~8과 같은 구성 요소에서의 구조는 나타내지 않는다. 도 5와 같은 구성 요소에 관해서는, 같은 참조 부호를 붙이고 있다. 또한, 도 9~도 11에 있어서는, 도 4에 나타내는 트랜지스터 소자에 구비된 제 1 차광막(11a)은 생략하여 나타내고 있다. 또한, 도 5~도 8 중 어느 하나의 공정에 의해 제조된 전기 광학 장치를 이용하더라도 거의 같은 공정으로 트랜지스터 소자를 형성할 수 있다. 따라서, 도 9~도 11에서는 측면 보호막(25, 85)이 마련되어 있지 않은 도 5에 나타내는 SOI 기판을 이용한 경우에 대하여 도시하고 있지만, 이하의 설명에서는, 필요에 따라서 도 8에 나타내는 측면 보호막(25, 85)이 마련된 SOI 기판을 이용한 경우에 관해서도 적절하게 설명을 더하는 것으로 한다.
또한, 이하에 설명하는 트랜지스터 소자의 형성 공정에서, 도 9a에 나타내는 SOI 기판을 대신해서, 도 8에 나타내는 SOI 기판을 이용하면, 도 4에 도시하는 바와 같이 TFT의 측면에 측면 보호막을 구비한 트랜지스터 소자를 형성할 수 있다.
우선, 도 9a에 도시하는 바와 같이 포토리소그래피 공정, 에칭 공정 등에 의해, 소정 패턴의 반도체층(1a, 80a)이 형성된 SOI 기판을 준비한다. 이 SOI 기판은 도 5에 나타내는 제조 공정에 의해 제조할 수 있다. 또한, 이 SOI 기판으로서 도 8에 나타내는 것을 이용하는 경우에는, 반도체층(1a, 80a)의 측면부에 각각 측면 보호막(25, 85)이 형성되어 있다.
이어서, 반도체층(1a, 80a)을 약 850~1300℃의 온도, 바람직하게는 약 1000℃의 온도에서 72분 정도 열산화함으로써, 약 60nm의 비교적 얇은 두께의 열산화 실리콘막을 형성하여, 도 9b에 도시하는 바와 같이 화소 스위칭용 TFT(30) 및 주변 회로용 TFT(80)의 게이트 절연막(게이트 산화막:2)으로 한다. 본 실시예에 의한 트랜지스터 소자는 도 5에 나타내는 바와 같은 제조 공정으로 형성하고 있기 때문에 패터닝 처리를 반도체층(206)의 층두께가 기판(10)상에서 균일한 상태로 실행할 수 있어, 패터닝을 지극히 용이하게 실행할 수 있고, 또는 절연막(12)에 대한 오버 에칭도 발생하지 않도록 할 수 있다.
이 게이트 산화 공정에 있어서, 반도체층(1a, 80a)의 측면부에 측면 보호막(25, 85)이 마련된 기판을 이용하는 경우에는 게이트 절연막(2)은 반도체층(1a, 80a)의 상면측에만 형성된다. 따라서, 제 1 반도체층(1a)은, 그 상면측이 게이트 절연막(2)에 의해 전기적으로 절연되고, 그 측면측이 측면 보호막(25)에 의해 전기적으로 절연된다. 또한, 제 2 반도체층(80a)도 마찬가지이다.
또한, 측면 보호막(25, 85)이 마련된 SOI 기판을 이용하는 경우에는, 측면 보호막(25, 85)의 높이는, 게이트 산화전의 반도체층(1a, 80a)의 층두께와 거의 동일하게 형성되어서, 게이트 산화에 의해 반도체층(1a, 80)이 상대적으로 얇아지기 때문에, 게이트 산화 후의 측면 보호막(25, 80)의 높이는 반도체층(1a, 80a)의 층두께보다도 커진다. 따라서, 측면 보호막(25, 85)을 구비한 SOI 기판을 이용하면, 반도체층(1a, 80a)의 주변단부에서 반도체층(1a, 80a)은 게이트 절연막(2)과 측면 보호막(25, 85)에 의해 보호되기 때문에, 후술하는 게이트 전극과 반도체층의 거리가 국소적(특히, 반도체층 주변단부)으로 얇아지는 일이 없이, 기생 MOS이 발생하기 어려운, 신뢰성이 우수한 트랜지스터 소자를 형성할 수 있다.
다음으로, 도 9c에 도시하는 바와 같이, 화소 스위칭용 TFT(30)의 반도체층(1a)에 대응하는 위치에 레지스트막(301)을 형성하고, 제 2 반도체 영역의 제 2 반도체층(80a)에 B(붕소) 등의 Ⅲ족 원소의 도펀트(302)를 도핑하고, 그 후 레지스트막(301)을 제거한다.
다음으로, 도 9d에 도시하는 바와 같이 제 2 반도체층(80a)에 대응하는 위치에 레지스트막(303)을 형성하고, 제 1 반도체층(1a)에 B(붕소) 등의 Ⅲ족 원소의 도펀트(304)를 도핑하고, 그 후 레지스트막(303)을 제거한다.
다음으로, 감압 CVD 법 등에 의해 폴리 실리콘층을 퇴적한 후 인(P)을 열확산함으로써 도전화하고, 레지스트 마스크를 이용한 포토리소그래피 공정, 에칭 공정 등에 의해, 도 10a에 도시하는 바와 같이 소정 패턴의 주사선(3a), 게이트 전극(83)을 형성한다. 이 주사선(3a)과 제 1 반도체층(1a)은 게이트 절연막(2)에 의해 서로 절연되지만, 측면 보호막(25)이 마련되어 있는 경우에는 제 1 반도체층(1a)의 상면에서는 게이트 절연막(2)에 의해 서로 절연되고, 제 1 반도체층(1a)의 측면측에서는 측면 보호막(25)에 의해 절연된다. 또한, 게이트 전극(83)과 제 2 반도체층(80a)도 게이트 절연막(2)에 의해 서로 절연되지만, 제 2 반도체층(80a)의 측면에 측면 보호막(85)이 마련되어 있는 경우에는, 제 2 반도체층(80a)의 상면측에서는 게이트 절연막(2)에 의해 서로 절연되고, 제 2 반도체층(80a)의 측면측에서는 측면 보호막(85)이 있는 경우에는 보다 더 서로 절연되게 된다.
다음으로, 도 10b에 도시하는 바와 같이 제 2 반도체층(80a)에 LDD 영역을 형성하기 위해서, 제 1 반도체층(1a)에 대응하는 위치에 레지스트막(305)을 형성한다. 이어서, 게이트 전극(83)을 확산 마스크로서, 예컨대 P 등의 V족 원소의 도펀트(306)를 저농도로 도핑하고, N채널의 저농도 소스 영역(80b) 및 저농도 드레인 영역(80c)을 형성하고, 그 후 레지스트막(305)을 제거한다.
다음으로, 도 10c에 도시하는 바와 같이, 제 1 반도체층(1a)에 LDD 영역을 형성하기 위해서, 제 2 반도체층(80a)에 대응하는 위치에 레지스트막(307)을 형성한다. 이어서, 주사선(3a)을 확산 마스크로 해서, 예컨대 P 등의 V족 원소의 도펀트(308)를 저농도로 도핑하여, N채널의 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 형성하고, 그 후 도 11a에 도시하는 바와 같이 레지스트막(307)을 제거한다.
다음으로, 도 11b에 도시하는 바와 같이 주사선(3a)보다도 폭이 넓은 레지스트막(401)을 주사선(3a)상에 형성하고, 또한 게이트 전극(83)보다도 폭이 넓은 레지스트막(309)을 게이트 전극(83) 상에 형성한다.
이어서, 레지스트막(309, 401)을 마스크로 해서, P 등의 V족 원소의 도펀트(61)를 고농도로 도핑하여, 제 1 반도체층(1a)에 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성하고, 또한 제 2 반도체층(80a)에 고농도 소스 영역(80d) 및 고농도 드레인 영역(80e)을 형성한다.
그 후, 도 11c에 도시하는 바와 같이 레지스트막(309, 401)을 제거함으로써, 다른 반도체층 두께의 트랜지스터 소자(31, 81)가 형성된다.
그리고, 트랜지스터 소자(31, 81)가 형성된 지지 기판(10)상에, 종래와 같은 방법에 의해서 제 2 층간 절연막(4), 데이터선(6a), 바람직하게는 데이터선(6a)과 같은 재료에 의해 데이터선(6a)과 함께 마련되는 입력 신호선(86a) 및 출력 신호선(86b), 제 3 층간 절연막(7), 화소 전극(9), 배향막 등을 형성하면, 도 4에 나타내는 액정 장치의 TFT 어레이 기판을 얻을 수 있다.
(전자 기기)
다음으로, 상기 실시예의 액정 장치를 구비한 전자 기기의 예에 대하여 설명한다.
도 13은, 본 발명의 투사형 표시 장치의 일례를 나타낸 개략 구성도이다. 도 13에 있어서, 투사형 표시 장치는 상술한 액정 장치를 3개 준비하고, 각기 RGB용 액정 장치(962R, 962G, 962B)로서 이용한 투사형 표시 장치의 광학계의 개략 구성도를 나타낸다. 본 예의 투사형 표시 장치의 광학계에는 광원 장치(920)와, 균일 조명 광학계(923)가 채용되어 있다. 그리고, 투사형 표시 장치는 이 균일 조명 광학계(923)로부터 출사되는 광속(W)을 적색(R), 녹색(G), 청색(B)으로 분리하는 색분리 수단으로서의 색분리 광학계(924)와, 각 색광속(R, G, B)을 변조하는 변조 수단으로서의 3개의 광벌브(925R, 925G, 925B)와, 변조된 후의 색광속을 재합성하는 색합성 수단으로서의 색합성 프리즘(910)과, 합성된 광속을 투사면(100)의 표면에 확대 투사하는 투사 수단으로서의 투사 렌즈 유닛(906)을 구비하고 있다. 또한, 청색 광속(B)을 대응하는 광벌브(925B)로 유도하는 도광계(927)도 구비하고 있다.
균일 조명 광학계(923)는, 2개의 렌즈판(921, 922)과 반사 미러(931)를 구비하고 있고, 반사 미러(931)를 사이에 두고 2개의 렌즈판(921, 922)이 직교하는 상태로 배치되어 있다. 균일 조명 광학계(923)의 2개의 렌즈판(921, 922)은 각각 매트릭스 형상으로 배치된 복수의 직사각형 렌즈를 구비하고 있다. 광원 장치(920)로부터 출사되는 광속은, 제 1 렌즈판(921)의 직사각형 렌즈에 의해서 복수의 부분광속으로 분할된다. 그리고, 이들 부분 광속은, 제 2 렌즈판(922)의 직사각형 렌즈에 의해서 3개의 광벌브(925R, 925G, 925B) 부근에서 중첩된다.
각색 분리 광학계(924)는, 청색 녹색 반사 다이클로익 미러(941)와, 녹색 반사 다이클로익 미러(942)와, 반사 미러(943)로 구성된다. 우선, 청색 녹색 반사 다이클로익 미러(941)에 있어서, 광속(W)에 포함되어 있는 청색 광속(B) 및 녹색 광속(G)이 직각으로 반사되어서, 녹색 반사 다이클로익 미러(942) 측으로 향한다. 적색 광속(R)은 이 미러(941)를 통과하여, 후방의 반사 미러(943)로 직각으로 반사되고, 적색 광속(R)의 출사부(944)로부터 색합성 프리즘(910) 측으로 출사된다.
다음으로, 녹색 반사 다이클로익 미러(942)에 있어서, 청색 녹색 반사 다이클로익 미러(941)에서 반사된 청색, 녹색 광속(B, G) 중 녹색 광속(G)만이 직각으로 반사되고, 녹색 광속(G)의 출사부(945)로부터 색합성 광학계 측으로 출사된다. 녹색 반사 다이클로익 미러(942)를 통과한 청색 광속(B)은, 청색 광속(B)의 출사부(946)로부터 도광계(927) 측으로 출사된다. 본 예에서는, 균일 조명 광학 소자의 광속(W)의 출사부로부터, 색분리 광학계(924)에 있어서의 각 색광속의 출사부(944, 945, 946)까지의 거리가 거의 같아지도록 설정되어 있다.
색분리 광학계(924)의 적색, 녹색 광속(R, G)의 출사부(944, 945)의 출사측에는, 각각 집광 렌즈(951, 952)가 배치되어 있다. 따라서, 각 출사부로부터 출사된 적색, 녹색 광속(R, G)은, 이들 집광 렌즈(951, 952)에 입사하여 평행화된다.
이렇게 하여 평행화된 적색, 녹색 광속(R, G)은, 광벌브(925R, 925G)에 입사하여 변조되고, 각 색광에 대응한 화상 정보가 부가된다. 즉, 이들 액정 장치는 도시하지 않은 구동 수단에 의해서 화상 정보에 따라 스위칭 제어되고, 이로써 여기를 통과하는 각 색광의 변조가 행해진다. 한편, 청색 광속(B)은 도광계(927)를 거쳐서 대응하는 광벌브(925B)로 유도되고, 여기서 마찬가지로 화상 정보에 따라 변조가 실시된다. 또, 본 예의 광벌브(925R, 925G, 925B)는, 각각 또한 입사측 편광 수단(960R, 960G, 960B)과, 출사측 편광 수단(961R, 961G, 961B)과, 이들 사이에 배치된 액정 장치(962R, 962G, 962B)로 이루어지는 액정 광벌브이다.
도광계(927)는, 청색 광속(B)의 출사부(946)의 출사측에 배치한 집광 렌즈(954)와, 입사측 반사 미러(971)와, 출사측 반사 미러(972)와, 이들 반사 미러의 사이에 배치한 중간 렌즈(973)와, 광벌브(925B)의 앞측에 배치한 집광 렌즈(953)로 구성되어 있다. 집광 렌즈(946)로부터 출사된 청색 광속(B)은 도광계(927)를 거쳐서 액정 장치(962B)로 유도되어 변조된다. 각 색광속의 광로길이, 즉 광속(W)의 출사부로부터 각 액정 장치(962R, 962G, 962B)까지의 거리는 청색 광속(B)이 가장 길게 되고, 따라서 청색 광속의 광량 손실이 가장 많아진다. 그러나, 도광계(927)를 개재시킴으로써 광량 손실을 억제할 수 있다.
각 광벌브(925R, 925G, 925B)를 통과해서 변조된 각 색광속(R, G, B)은, 색합성 프리즘(910)에 입사되어, 여기서 합성된다. 그리고, 이 색합성 프리즘(910)에 의해서 합성된 광이 투사 렌즈 유닛(906)을 거쳐서 소정의 위치에 있는 투사면(100)의 표면에 확대 투사되게 되어 있다.
이러한 투사형 표시 장치는, 본 발명의 실시예의 액정 장치(962R, 962G, 962B)가 구비되고 있기 때문에, 우수한 표시 품위를 갖는 투사형 표시 장치로 할 수 있다.
도 14a는 휴대전화의 일례를 나타낸 사시도이다. 도 14a에서, 부호 1000는 휴대전화 본체를 나타내고, 부호 1001는 상기 액정 표시 장치를 이용한 액정 표시부를 나타내고 있다.
도 14b는 손목 시계형 전자 기기의 일례를 나타낸 사시도이다. 도 14b에서 부호 1100은 시계 본체를 나타내고, 부호 1101은 상기 액정 표시 장치를 이용한 액정 표시부를 나타내고 있다.
도 14c는, 워드 프로세서, 퍼스널 컴퓨터 등의 휴대형 정보 처리 장치의 일례를 나타낸 사시도이다. 도 14c에서, 부호 1200은 정보 처리 장치, 부호 1202는 키보드 등의 입력부, 부호 1204는 정보 처리 장치본체, 부호 1206은 상기 액정 표시 장치를 이용한 액정 표시부를 나타내고 있다.
도 14 a~c에 나타내는 전자 기기는, 상기 실시예의 액정 장치를 이용한 액정 표시부를 구비하고 있기 때문에, 우수한 신뢰성을 얻을 수 있는 표시부를 구비한 전자 기기를 실현할 수 있다.
또한, 본 발명의 기술 범위는 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지의 변경을 가하는 것이 가능하다. 예컨대, 상기 실시예에서는 액정 장치를 이용하여 설명했지만, 이에 한하지 않고 일렉트로루미네센스 장치, 무기 일렉트로루미네센스 장치, 플라즈마 디스플레이 장치, 전기 영동 표시 장치, 전계 방출 표시 장치, LED(라이트 에미티드 다이오드) 표시 장치 등과 같이, 복수의 화소별로 표시 상태를 제어 가능한 각종 전기 광학 장치를 이용해도 상관없다.
(반도체 장치)
다음으로, 본 발명에 관한 반도체 장치의 실시예에 대하여 도면을 참조하여 이하에 설명한다. 도 15는, 본 발명에 관한 반도체 장치의 일 실시예를 나타내는 부분 단면 구성도이다. 이 도면에 나타내는 반도체 장치는, 완전 공핍형 TFT와, 부분 공핍형 TFT가, 실리콘 기판(310) 상에 절연막(312)을 거쳐서 형성된 단결정 실리콘막으로 이루어지는 반도체층(301a, 380a)을 가진 SOI 기판상에 형성된 것으로, 도 15 좌측에 완전 공핍형 TFT가 도시되어 있고, 도 15 우측에 부분 공핍형 TFT가 도시되어 있다.
또한, 본 실시예에서는 TFT(330, 380)를 예로 들고 설명하고 있지만, 본 발명에 관한 반도체 장치에 실장할 수 있는 장치는 트랜지스터에 한정되지 않는다.
우선, 도 15 좌측에 나타내는 완전 공핍형 TFT(330)는 게이트 단자(303a), 해당 게이트 단자(303a)로부터의 전계에 의해 채널이 형성되는 반도체층(301a)의 채널 영역(301a'), 게이트 단자(303a)와 반도체층(1a)을 절연하는 게이트 절연막(게이트 산화막:302), 반도체층(1a)의 소스 영역(301b) 및 드레인 영역(301c)을 구비하고 있다. 게이트 단자(303a)는, 상기 채널 영역과 대향하여 형성되어 있다.
또한, 실제 반도체 장치에 있어서는, 상기 반도체층(301a)의 소스 영역(301b)에 게이트 절연막(302)을 개구하여 소스 단자가 형성되고, 드레인 영역(301c)에는, 게이트 절연막(302)을 일부 개구하여 드레인 단자가 형성된다. 또한, 소스 영역(301b) 및 드레인 영역(301c)은 반도체층(301a)에 대하여 소정 농도의 불순물 이온을 도핑함으로써 형성되어 있다.
그리고, 상기 반도체층(301a)의 측면부에는, 질화 실리콘 등의 내산화성 재료로 이루어지는 측면 보호막(325)을 형성해도 된다. 완전 공핍형 TFT(330)는, 반도체층(301a)의 상면측의 게이트 절연막(302) 및 반도체층(301a)의 주위를 둘러싸는 측면 보호막(325)에 의해 게이트 단자(303a)와 절연되어 있다. 이러한 구성으로 되어 있음으로써 반도체층(301a)의 상면부에 있어서는 균일한 막두께로 형성된 게이트 절연막(302)에 의해 게이트 단자(303a)와 절연되고, 반도체층(301a)의 주벽부는 상기 측면 보호막(325)에 의해 게이트 단자(303a)와 절연되게 되고 있다. 따라서, 본 실시예의 구성에 의하면, 반도체층(301a)의 둘레단에 있어서 게이트 단자(303a)와 반도체층(301a)의 거리(즉, 게이트 절연막(302)의 막두께)가 부분적으로 얇아지는 것에 의한 기생 MOS의 발생을 효과적으로 억제할 수 있어서, 우수한 전류 특성을 가진, 신뢰성이 우수한 TFT를 구성할 수 있다.
한편, 도 15 우측에 나타내는 부분 공핍형 TFT(380)는, 도시 좌측의 완전 공핍형 TFT(330)와 같이, 게이트 단자(383), 게이트 단자(383)로부터의 전계에 의해 채널이 형성되는 반도체층(380a)의 채널 영역(380a'), 게이트 단자(383)와 반도체층(380a)을 절연하는 게이트 절연막(302), 반도체층(380a)의 소스 영역(380b, 380c), 반도체층(380)의 주벽과 당접하는 측벽 보호막(385)을 구비하여 구성되어 있다. 또한, 이 부분 공핍형 TFT(380)에 있어서도, 이전의 완전 공핍형 TFT(330)와 같이, 소스 영역(380b) 및 드레인 영역(380c)은, 반도체층(380a)에 대하여 소정농도의 불순물 이온을 도핑함으로써 형성되어 있다.
그리고, 상기 부분 공핍형 TFT(380)의 반도체층(380a) 측면부에도, 질화 실리콘 등의 내산화성 재료로 이루어지는 측면 보호막(385)을 형성해도 된다. 즉, 본 실시예에 관한 부분 공핍형 TFT(380)는 반도체층(380a)의 상면측의 게이트 절연막(302) 및 측면 보호막(385)에 의해 게이트 단자(383)와 절연되어 있다. 이러한 구성으로 되어 있기 때문에, 반도체층(80a)의 상면부에 있어서는, 균일한 막두께로 형성된 게이트 절연막(302)에 의해 게이트 단자(383)와 절연되어, 반도체층(380a)의 주변단부 및 측면부는, 상기 측면 보호막(385)에 의해 게이트 단자(383)와 절연되도록 되고 있다. 따라서, 본 실시예의 구성에 의하면, 게이트 단자(383)와 반도체층(380a)의 거리(게이트 절연막(2)의 막두께)가 부분적으로 얇아지는 것에 의한 기생 MOS의 발생을 효과적으로 억제할 수 있어서, 우수한 전류 특성을 가진, 신뢰성이 우수한 TFT를 구성할 수 있다.
도 15에 도시하는 바와 같이 완전 공핍형 TFT(330)를 구성하고 있는 반도체층(301a)은, 부분 공핍형 TFT(380)를 구성하고 있는 반도체층(380a)보다도 얇게 형성되어 있다. 이러한 구성으로 되어 있음으로써, 완전 공핍형 TFT(30)에 있어서는 오프 리크 전류를 저감할 수 있다. 또한, 부분 공핍형 TFT(380)는 반도체층(380a)의 막두께가 두껍게 형성되어 있음으로써 고속 동작이 가능하게 되어 있다.
상기 완전 공핍형 TFT(330)를 구성하는 반도체층(301a)의 층두께는, 특별히 한정되는 것이 아니지만, 30nm에서 100nm까지의 범위, 바람직하게는 30nm에서 80nm까지의 범위, 보다 바람직하게는 40nm에서 60nm까지의 범위에서 일정한 막두께로 된다.
반도체층(301a)의 막두께가 100nm이하면, 채널부의 불순물 농도에 따르지 않고 게이트 단자가 제어하는 공핍층이 반도체층(301a)보다도 크게 넓어지도록 할 수 있어서, TFT(30)를 용이하게 완전 공핍형으로 할 수 있다. 또한, 반도체층(301a)의 층두께를 100nm이하, 바람직하게는 80nm이하, 보다 바람직하게는 60nm이하로 하면, 오프 리크 전류를 지극히 작게 억제할 수 있어서, 유효하다.
또한, 반도체층(301a)의 층두께를 30nm이상, 바람직하게는 40nm이상으로 하면, 채널 영역(301a')의 막두께에 의한 임계값 전압 등의 트랜지스터 특성의 격차를 작게 할 수 있다. 또한, 컨택트 저항이 증가하는 일도 없다.
또한, 부분 공핍형 TFT(380)를 구성하는 반도체층(380a)의 층두께는, 특별히 한정되는 것이 아니지만, 100nm에서 600nm까지의 범위로 하는 것이 바람직하고, 보다 바람직하게는 150nm에서 400nm까지의 범위에서 일정한 층두께가 된다.
반도체층(380a)의 층두께가 100nm이상, 바람직하게는 150nm이상이면, 충분한 내압을 확보할 수 있고, 또한 시트 저항을 충분히 작게 억제할 수 있기 때문에, 반도체 집적 회로에 있어서 충분한 전류 구동 능력을 얻을 수 있어서, 고속으로 구동할 수 있는 집적 회로를 형성할 수 있다.
또한, 반도체층(380a)의 층두께가 600nm이상이면, 완전 공핍형 TFT(30)을 구성하는 반도체층(301a)을 형성할 때의 에칭 공정에서 막두께의 격차가 생기는 등, 제조가 곤란하게 될 염려가 발생하기 때문에 바람직하지 못하다.
또한, 본 실시예에서는 완전 공핍형 TFT(330)와, 부분 공핍형 TFT(380)가 동일 기판상에 형성된 반도체 장치를 예시해서 설명했지만, 본 발명의 기술 범위는 이 구성에 한정되는 것이 아니다. 예컨대, 상기 반도체 소자가 완전 공핍형 TFT만인 구성이나, 부분 공핍형 TFT만인 구성으로 할 수 있고, 상기 반도체층에 TFT 소자 이외의 반도체 소자를 형성해도 되는 것은 물론이다.
(반도체 장치의 제조 방법)
본 발명에 관한 반도체 장치의 제조 방법에서는, 이전의 제 1~제4실시예의 전기 광학 장치의 제조 방법을 실리콘 기판상에 절연막을 거쳐서 단결정 실리콘층이 형성되어 되는 SOI 기판에 대하여 적용하면 된다. 구체적으로는, 도 5 내지 도 8에 나타내는 SOI 기판으로서, 지지 기판(10)이 실리콘 기판으로 된 것을 이용하여 각 공정을 실행하는 제조 방법이다. 이러한 제조 방법에 의하면, 다른 층두께의 반도체층을 SOI 기판에 용이하게 형성할 수 있고, 또한 반도체층의 박층화 공정에 앞서 반도체층을 패터닝하기 때문에, 절연막에 대한 오버 에칭을 방지할 수 있고, 더욱이 반도체층의 평면 형상을 정밀도 좋게 제어할 수 있다고 하는, 이전의 각 실시예의 전기 광학 장치의 제조 방법과 같은 작용 효과를 얻을 수 있다.
(반도체 장치를 이용한 전자 기기)
다음으로, 상기 실시예의 반도체 장치를 적용한 전자 기기의 일례로서, 내부 회로와 이를 구동하기 위한 주변 구동 회로를 구비한 반도체 집적 회로를 들어서 도 16을 참조하여 설명한다. 도 16은 본 실시예에 관한 반도체 집적 회로(1300)의 모식 구성도이며, 반도체 집적 회로(1300)는 메모리 등이 형성된 내부 회로(1301)와, 이 내부 회로(1301)를 둘러싸서 마련된, 입출력 버퍼 등의 주변 구동 회로(1302)를 구비하여 구성되어 있다. 그리고, 본 실시예의 반도체 집적 회로에서는, 내부 회로(1301)에 부분 공핍형 디바이스가 형성되고, 주변 구동 회로(1302)에는 부분 공핍형 디바이스가 형성되어 있다. 이로써, 내부 회로(1301)에 있어서는 오프 리크 전류가 저감되고, 주변 구동 회로(1302)에 있어서는 내압 및 임계값저하에 의한 저전압 동작이 가능하게 되어 있다.
이상, 상세하게 설명한 바와 같이, 본 발명에 관한 전기 광학 장치의 제조 방법에 의하면, 상기 반도체층을 소정의 평면 형상으로 패터닝하여 복수의 반도체 영역으로 상기 반도체층을 분할하는 패터닝 공정과, 상기 패터닝 공정에 의해 형성된 상기 반도체 영역 중, 1 이상의 영역의 반도체층을 소정의 반도체층 두께로 박층화하는 박층화 공정을 포함하는 구성으로 이루어진 것으로, 반도체층 두께가 기판상에서 일정한 상태로 패터닝하기 때문에, 에칭 깊이가 기판상에서 일정하며 종래의 제조 방법에 있어서 문제로 되고 있던 절연막의 오버 에칭은 발생하지 않는다. 또한, 박층화 공정에서 박층화되는 반도체 영역이, 미리 다른 반도체 영역과 분할되어 있기 때문에, 각각의 영역에서의 반도체층의 형상을 제어하기 쉽고, 보다 정확한 형상에 반도체층을 형성할 수 있다. 또한 본 발명에 관한 전기 광학 장치의 제조 방법에 의하면, 단결정 실리콘층을 표면에서 산화를 하기 전에 단결정 실리콘층을 사전에 분리하여, 단결정 실리콘층의 면적을 감소하는 것이 가능하게 되기 때문에 단결정 실리콘층과 열 산화막층의 열팽창율의 차이에 의해, 단결정 실리콘층에 슬립 등의 결함이 발생하는 것을 용이하게 방지할 수 있다.
따라서, 본 발명에 관한 제조 방법에 의하면, 신뢰성이 우수한 반도체 소자를 형성할 수 있는 전기 광학 장치를 수율 좋게 제조할 수 있다.
또한 본 발명에 의하면, SOI 기판을 이용한 반도체 장치에 있어서의 종래 기술의 문제점을 해결하여, 또한 반도체층의 형상을 용이하게 제어할 수 있고, 신뢰성이 우수한 반도체 장치를 용이하게 제조할 수 있는 제조 방법을 제공할 수 있다.
또한 본 발명에 의하면, 신뢰성이 우수한 전기 광학 장치 및 이를 구비한 투사형 표시 장치, 전자 기기 및 신뢰성이 우수한 반도체 장치, 및 이를 구비한 전자 기기를 제공할 수 있다.
도 1은 본 발명의 일실시예인 액정 장치의 등가 회로도,
도 2는 도 1에 나타내는 표시 영역을 구비한 액정 장치의 전체 구성을 나타내는 평면도,
도 3 도 2에 나타내는 H-H'선에 따른 단면도,
도 4는 도 2에 나타내는 액정 장치의 화소 영역과 주변 영역을 분할하여 각각의 TFT를 나타낸 부분 단면도,
도 5는 본 발명에 관한 전기 광학 장치의 제조 방법의 제 1 실시예를 나타내는 단면 공정도,
도 6은 본 발명에 관한 전기 광학 장치의 제조 방법의 제 2 실시예를 나타내는 단면 공정도,
도 7은 본 발명에 관한 전기 광학 장치의 제조 방법의 제 3 실시예를 나타내는 단면 공정도,
도 8은 본 발명에 관한 전기 광학 장치의 제조 방법의 제 4 실시예를 나타내는 단면 공정도,
도 9는 본 발명에 관한 전기 광학 장치를 이용한 트랜지스터 소자의 형성 방법을 나타내는 단면 공정도,
도 10은 본 발명에 관한 전기 광학 장치를 이용한 트랜지스터 소자의 형성 방법을 나타내는 단면 공정도,
도 11은 본 발명에 관한 전기 광학 장치를 이용한 트랜지스터 소자의 형성 방법을 나타내는 단면 공정도,
도 12는 종래의 전기 광학 장치의 제조 방법을 나타내는 단면 공정도,
도 13은 본 발명에 관한 투사형 표시 장치의 구성도,
도 14a~c는 본 발명에 관한 전자 기기의 사시 구성도,
도 15는 본 발명에 관한 반도체 장치의 1실시예를 나타내는 부분 단면 구성도,
도 16은 본 발명에 관한 전자 기기의 일례를 나타내는 평면 구성도.
도면의 주요부분에 대한 부호의 설명
1a, 201 : 제 1 반도체층 80a : 제 2 반도체층
10 : 지지 기판(기판, TFT 어레이 기판)
11a : 제 1 차광막 12 : 제 1층간 절연막(절연막, 산화층)
25, 85 : 측면 보호막 30 : 화소 스위칭용 TFT
31, 81 : 트랜지스터 소자 80 : 주변 회로용 TFT
210 : 제 1 반도체 영역 220 : 제 2 반도체 영역
216 : 산화층(산화 보호막)

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  17. 기판과, 해당 기판상에 절연막을 사이에 두고 형성된 반도체층을 구비하고, 상기 반도체층이 층 두께가 상이한 2 이상의 반도체 영역으로 분할된 반도체 장치의 제조 방법으로서,
    상기 반도체층을 소정의 평면 형상으로 패터닝하여, 상기 반도체층을 복수의 반도체 영역으로 분할하는 패터닝 공정과,
    상기 패터닝 공정에서 형성된 상기 반도체 영역 중, 1 이상의 영역의 반도체층을 소정의 반도체층 두께로 박층화하는 박층화 공정
    을 포함하며,
    상기 박층화 공정에 있어서는 박층화되는 반도체 영역의 반도체층의 측면부에, 내산화성 재료를 포함하는 측면 보호막을 형성하고, 또한 상기 박층화되는 1 이상의 영역 이외의 반도체 영역에, 상기 내산화성 재료를 포함하는 측면 보호막과 동일층의 산화 보호막을 형성한 후, 상기 반도체층을 박층화하도록 상기 1 이상의 영역의 반도체층의 상면을 산화하고, 그 후 상기 측면 보호막과 상기 산화 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  19. 제 17 항에 있어서,
    상기 측면 보호막을 상기 산화층과 동시에 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 측면 보호막을 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막과, 해당 산화막상에 형성된 내산화성 재료로 이루어지는 내산화성막을 포함하는 적층 구조로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 측면 보호막의 반도체층 두께 방향의 높이를, 상기 박층화되는 반도체층의 박층화 후의 층 두께와 거의 동일한 높이로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 반도체층이 단결정 실리콘층이고, 상기 반도체층을 구성하는 재료의 산화물로 이루어지는 산화막이 산화 실리콘막 또는 산질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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