JP2004006652A - 電気光学装置の製造方法、電気光学装置、半導体装置の製造方法、半導体装置、投射型表示装置及び電子機器 - Google Patents
電気光学装置の製造方法、電気光学装置、半導体装置の製造方法、半導体装置、投射型表示装置及び電子機器 Download PDFInfo
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Abstract
【課題】厚さの異なる半導体層を備えた電気光学装置及び半導体装置における半導体層の形状を改善し、歩留まり良く製造を行うことができる電気光学装置及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る製造方法は、支持基板10上に絶縁膜12を介して形成された単結晶シリコン層(半導体層)206を所定の平面形状にパターニングして複数の半導体領域210,220に前記半導体層206を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域210,220のうち、第1半導体領域210の半導体層201を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴としている。
【選択図】 図5
【解決手段】本発明に係る製造方法は、支持基板10上に絶縁膜12を介して形成された単結晶シリコン層(半導体層)206を所定の平面形状にパターニングして複数の半導体領域210,220に前記半導体層206を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域210,220のうち、第1半導体領域210の半導体層201を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴としている。
【選択図】 図5
Description
【0001】
【発明の属する技術分野】
本発明は、Silicon On Insulator(以下、「SOI」)と略記する。)技術を適用した電気光学装置及び半導体装置の製造方法、電気光学装置及び半導体装置、並びに投射型表示装置、電子機器に関し、特に、高い信頼性が得られる電気光学装置及び半導体装置を歩留まりよく製造する方法、並びに、信頼性に優れた電気光学装置及び半導体装置に関する。
【0002】
【従来の技術】
従来から、絶縁基体上に単結晶シリコン層からなる半導体層を形成し、その半導体層にトランジスタ等の半導体デバイスを形成するSOI技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、電気光学装置(例えば液晶装置)においても、薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する。)アレイが形成される支持基板などに適用されている技術である。このようなSOI技術を適用した電気光学装置を製造するには、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨する方法等により薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば液晶駆動用のトランジスタ素子に形成している。
【0003】
また半導体集積回路装置において、SOI基板上に層厚の異なる半導体領域を混在させる技術は適用されており、例えば、以下の特許文献1では、埋込酸化膜上に形成された層厚の異なるシリコン層のうち、厚いシリコン層に部分空乏型のCMOSデバイスを形成し、薄い側のシリコン層には、完全空乏型のCMOSデバイスを形成することで、低リーク電流と高速動作とを両立できる旨記載されている。
【0004】
特に、最近の液晶装置では、液晶駆動用のトランジスタ素子とともに、周辺回路を構成するトランジスタ素子などの回路を同一の基板上に形成した液晶装置が製造されている。このような液晶装置では、液晶駆動用のトランジスタ素子を形成するための半導体層の層厚を、周辺回路を構成するトランジスタ素子を形成するための半導体層よりも薄く形成している(例えば特許文献1を参照)。このような液晶装置によれば、液晶駆動用のトランジスタ素子では、光リーク電流を低減することができ、周辺回路では、トランジスタ素子の高速駆動を実現し、またオフリーク電流を低減することができる。
【0005】
図12は、このような厚さの異なる半導体層を備えた半導体装置又は電気光学装置の製造工程を示す断面工程図である。この図に示す製造方法は、まず、図12Aに示す支持基板510上に酸化シリコン層512を介して形成された単結晶シリコン層506を備えたSOI基板を用意する。半導体装置の製造に際しては、前記支持基板510としてシリコン基板を用い、電気光学装置の製造に際しては、前記支持基板510として石英基板等を用いる。次いで、図12Bに示すように、このSOI基板の単結晶シリコン層506上の所定領域に、窒化シリコン膜503を形成する。
次に、図12Cに示すように、熱酸化により単結晶シリコン層506を表面側から酸化させる。この際、上記窒化シリコン膜503が形成されている領域の単結晶シリコン層506は酸化されず、窒化シリコン膜503が形成されていない領域の単結晶シリコン層506の表面部に酸化層507が形成される。
次に、エッチングにより上記窒化シリコン層503及び酸化層507を除去して、図12Dに示すように部分的に層厚を低減されたSOI基板が得られる。
次いで、図12Dに示すSOI基板の単結晶シリコン層506をパターニングすることで図12Eに示す層厚の異なる単結晶シリコン層(半導体層)を備えた電気光学装置が得られる。図12Eに示すように、この電気光学装置には層厚の薄い第1半導体層501と、この第1半導体層よりも層厚が大きい第2半導体層508とが形成されており、これらの半導体層のうち、第1半導体層501に画素駆動用トランジスタ素子を形成し、第2半導体層508に周辺回路用トランジスタ素子を形成することで、画素領域にあっては光リークが低減され、また周辺領域にあっては高速の駆動回路が形成された、信頼性に優れ、高速な液晶装置を構成できる電気光学装置とすることができる。
【0006】
【特許文献1】
特開平11−74531号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法により製造された電気光学装置では、図12D〜図12Eの工程において、部位により厚さの異なる単結晶シリコン層506のエッチングを行うため、図12Eに示すように、第1半導体層501の両側の酸化シリコン層512がオーバーエッチされた凹部505が形成される。また、この凹部505の形成を防止するために、酸化シリコンと単結晶シリコンとのエッチング選択比を高めると、第1半導体層501の側面部501aがオーバーエッチされて側面部501aが凹状になり、第1半導体層501の周端部が鋭角になる。この第1半導体層501の周端部が鋭角になると、第1半導体層にトランジスタ素子を形成するためにゲート酸化を行った場合に、第1半導体層501の周端部におけるゲート酸化膜が薄くなるため、寄生MOSによるオフリーク電流が増加することになる。また上記従来の製造方法により製造された電気光学装置では、図12Bの工程において、単結晶シリコン層506を表面から酸化する時に単結晶シリコン層506と酸化シリコン層512との熱膨張率の差から、単結晶シリコン層506にスリップ等の欠陥が発生することが分かっている。
このように、従来の製造方法では、厚さの異なる半導体層が混在した電気光学装置あるいは半導体装置のそれぞれの半導体層を正確な形状に形成するのが困難であり、それに伴うトランジスタ素子の動作不良などにより歩留まりの低下が生じることが問題となっていた。
【0008】
本発明は、上記課題を解決するためになされたものであって、厚さの異なる半導体層を備えた電気光学装置における半導体層の形状を改善し、歩留まり良く高信頼性の電気光学装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る電気光学装置を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備えた半導体層装置における半導体層の形状を改善し、歩留まり良く高信頼性の半導体装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る半導体装置を提供することを目的としている。
また本発明は、上記電気光学装置ないし半導体装置を備え、信頼性に優れる投射型表示装置及び電子機器を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層に、その半導体層厚が相異なる二以上の半導体領域が形成された電気光学装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴とする。
すなわち、本発明に係る製造方法は、半導体領域を分割するためのパターニング工程を行った後に、それぞれの領域の半導体層を所定の層厚に形成する薄層化工程を行うようにしたことを特徴としている。係る製造方法によれば、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。これにより、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【0010】
次に、本発明に係る製造方法においては、前記薄層化工程において、薄層化される半導体領域の半導体層の表面を酸化させることにより前記半導体層表面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することができる。
係る方法によれば、前記酸化層を形成する際の酸化条件により前記半導体層の層厚を制御することができ、容易かつ均一に半導体層の薄層化を行うことができる。
【0011】
次に、本発明に係る製造方法は、前記薄層化工程において、薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法は、前記半導体層の側面部に側面保護膜を形成した後、その半導体層表面を酸化させて酸化層を形成し、除去することで半導体層を薄層化する方法である。この製造方法によれば、半導体層の側面部に耐酸化性材料の側面保護膜が形成されたことで、半導体層の側面部が酸化されないので、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。
【0012】
次に、本発明に係る製造方法においては、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することができる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【0013】
次に、本発明に係る製造方法においては、前記側面保護膜を前記酸化層と同時に除去することもできる。
係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程の合理化を実現することができる。
【0014】
次に、本発明に係る製造方法においては、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることができる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【0015】
次に、本発明に係る製造方法においては、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成してもよい。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去することで、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生MOSの形成を抑制し、オフリーク電流を抑えることができる。
【0016】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料がポリシリコンもしくは単結晶シリコンであることが好ましい。前記半導体層を結晶性に優れるシリコン膜とすることで、高速動作が可能なスイッチング素子を備えた電気光学装置を製造することができる。
【0017】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料の酸化物からなる酸化膜が、酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
【0018】
次に、本発明に係る電気光学装置は、絶縁膜を介して半導体層が形成された基板を有する電気光学装置であって、前記半導体層が、相異なる半導体層厚を有する複数の半導体領域に分割されており、前記半導体層領域の少なくとも一方の半導体層の側面に、耐酸化性材料を含む側面保護膜が形成されたことを特徴とする。
係る構成の電気光学装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などの半導体素子を形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜を半導体層の上面にのみ均一な膜厚で形成され、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生MOSの発生を抑えることができ、信頼性に優れた半導体素子を形成することが可能な電気光学装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【0019】
次に、本発明に係る電気光学装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された前記耐酸化性膜とを備える構成であっても良い。
係る構成によっても、上述の電気光学装置と同様の効果を得ることができる。
【0020】
次に、本発明に係る電気光学装置は、前記複数の半導体領域のうち、一又は複数の半導体領域が、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記半導体層に形成され、前記走査線及びデータ線に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極とが形成された画素領域に含まれ、他の半導体領域が、前記半導体層に形成された複数のトランジスタを有する周辺回路が形成された周辺領域に含まれることを特徴とする。
すなわち、係る構成の電気光学装置は、画素駆動用のトランジスタ素子が形成された画素領域と、周辺回路が形成された周辺領域とで半導体層の層厚が異なり、かつ半導体層の側面部に側面保護膜を備えた電気光学装置である。このような構成とすることで、画素領域と周辺領域のそれぞれで適切な性能を備えたトランジスタ素子を形成することができるとともに、半導体層側面に形成された側面保護膜により寄生MOSの発生を抑えることができる、信頼性に優れた電気光学装置とすることができる。
【0021】
次に、本発明に係る電気光学装置は、前記画素領域及び周辺領域が形成された基板と対向して配置された対向基板と、前記両基板間に挟持され、前記トランジスタにより駆動される液晶とを備えたことを特徴とする。係る構成によれば、信頼性に優れる液晶装置を得ることができる。
また、本発明に係る電気光学装置は、前記画素領域よりも前記周辺領域の方が、前記半導体層の層厚が厚いことを特徴とする。
【0022】
次に、本発明に係る半導体装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された半導体装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして前記半導体層を複数の半導体領域に分割するパターニング工程と、前記パターニング工程において形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程とを含み、前記薄層化工程において薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法では、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。さらには、半導体層の側面部に耐酸化性材料の側面保護膜が形成されていることで、半導体層の側面部が酸化されなくなり、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。このように、本発明に係る半導体装置の製造方法によれば、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【0023】
本発明に係る半導体装置の製造方法では、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することもできる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【0024】
本発明に係る半導体装置の製造方法では、前記側面保護膜を前記酸化層と同時に除去することもできる。係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程を合理化することができる。
【0025】
本発明に係る半導体装置の製造方法では、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることもできる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【0026】
本発明に係る半導体装置の製造方法では、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することもできる。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去するので、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生MOSの形成を抑制し、オフリーク電流を抑えることができるという利点がある。
【0027】
本発明に係る半導体装置の製造方法は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。
これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
【0028】
本発明に係る半導体装置は、絶縁膜を介して半導体層が形成された基板を有する半導体装置であって、前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されていることを特徴とする。
係る構成の半導体装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などのデバイスを形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜が半導体層の上面にのみ均一な膜厚で形成されるようになり、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生MOSの発生を抑えることができ、信頼性に優れたデバイスを実装できる半導体装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【0029】
本発明に係る半導体装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備える構成とすることもできる。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【0030】
本発明に係る半導体装置は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【0031】
次に、本発明に係る投射型表示装置は、先のいずれかに記載の電気光学装置を備えた投射型表示装置であって、光源と、該光源から出射された光を変調する前記電気光学装置からなる光変調手段と、該光変調手段により変調された光を投射する投射手段とを有することを特徴とする。
係る構成によれば、上記の電気光学装置を備えたことで、優れた信頼性を有する投射型表示装置とすることができる。
【0032】
次に、本発明に係る電子機器は、先のいずれかに記載の電気光学装置を備えたことを特徴とする。また、先のいずれかに記載の半導体装置を備えたことを特徴とする。
係る構成によれば、優れた信頼性を有する表示部を備えた電子機器、及び信頼性に優れた半導体集積回路を備えた電子機器を提供することができる。
【0033】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
(液晶装置)
本発明に係る電気光学装置の一例である液晶装置について図面を参照して以下に説明する。
図1は、本発明の実施形態に係る電気光学装置としての液晶装置のうち、画像表示領域の等価回路を示す図である。また、図2は、本発明の実施形態に係る液晶装置におけるTFTアレイ基板を、TFTアレイ基板に形成された各構成要素と共に対向基板の側から見た平面図であり、図3は、対向基板を含めて示す図2のH−H’断面図である。
【0034】
図1において、本実施形態に係る液晶装置の画像表示領域を構成する複数の画素は、マトリクス状に複数形成された画素電極9と、それぞれの画素電極9を制御するためのトランジスタとしての画素スイッチング用TFT30とからなり、画像信号が供給されるデータ線6aが、前記画素スイッチング用TFT30のソースに電気的に接続されている。上記データ線6aに書き込まれる画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしても良い。
【0035】
また、画素スイッチング用TFT30のゲートには、走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9は、画素スイッチング用TFT30のドレインに電気的に接続されており、スイッチング素子である画素スイッチング用TFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。画素電極9を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極9と対向電極との間に形成される液晶容量と並列に蓄積容量70が付加されている。
【0036】
次に、図1に示す画像表示領域を備えた液晶装置の全体構成を説明する。
図2及び図3に示されるように、本実施形態の液晶装置は、対向して配置されたTFTアレイ基板10と、対向基板20との間に液晶50を挟持して概略構成されている。前記対向基板20は、例えばガラス基板や石英基板から構成され、その内面側にはシール材52の内側に並行して額縁としての遮光膜53が設けられている。一方、TFTアレイ基板10は、例えば石英基板からなり、シール材52の外側の領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って設けられている。尚、走査線駆動回路104は、走査線3aに供給される走査信号の遅延が問題にならないのであれば、片側だけでも良いことは言うまでもない。
【0037】
TFTアレイ基板10の内面側には、図3に示すように複数の画素電極9が設けられており、その上側にはラビング処理等の所定の配向処理が施された配向膜(図示せず)が設けられている。上記画素電極9は、例えばITO膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。TFTアレイ基板10の画素電極9に隣接する位置には、各画素電極9をスイッチング制御する画素スイッチング用TFTが形成されている。
【0038】
他方、対向基板20の内面側には、図示を省略したが、その全面に渡って対向電極(図示せず)が設けられ、前記対向電極2の下側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず)が設けられている。前記対向電極は、例えば、ITO膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。
また、対向基板20には、各画素部の開口領域以外の領域に第2遮光膜23が設けられている。このため、対向基板20の側から入射光が、前記画素電極9に隣接して設けられた画素スイッチング用TFTに入射することはない。さらに、第2遮光膜23は、コントラストの向上、色材の混色防止などの機能を有する。
【0039】
また、データ線駆動回路101は、画面表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線6aは、画像表示領域の一方の辺に沿って配設されたデータ線駆動回路101から画像信号を供給し、偶数列のデータ線は、前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路101から画像信号を供給するようにしてもよい。この様にデータ線6aを櫛歯状に駆動するようにすれば、データ線駆動回路101の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【0040】
更に、TFTアレイ基板10の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。また、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、図2に示すように、シール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52によりTFTアレイ基板10に固着されている。
上記TFTアレイ基板10と対向基板20との間には、シール材52により囲まれた空間に液晶が封入され、液晶層50が形成される。液晶層50は、画素電極9からの電界が印加されていない状態で、TFTアレイ基板10側の配向膜と対向基板20側の配向膜とにより所定の配向状態を採る。液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材52は、TFTアレイ基板10及び対向基板20をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【0041】
また、対向基板20の投射光が入射する側及びTFTアレイ基板10の出射光が出射する側には、各々、例えば、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード、D−STN(デュアルスキャン−STN)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【0042】
以上の構成を備えた本発明に係る液晶装置においては、TFTアレイ基板上における画素スイッチング用TFTが形成されている画素領域と、周辺回路用TFTが形成されている周辺領域とにおいて、それぞれのTFTを構成する半導体層の膜厚が異なって形成されている。
図4は、上記画素領域と、周辺領域とを分割してそれぞれのTFTを示した部分断面図であり、図示左側に画素領域に含まれる画素スイッチング用TFTが示されており、図示右側に周辺領域に含まれる周辺回路用TFTが示されている。
【0043】
まず、図4左側に示す画素スイッチング用TFT30は、LDD(Lightly Doped Drain)構造を有しており、走査線3a、該走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜(ゲート酸化膜)2、データ線6a、半導体層1aの低濃度ソース領域(ソース側LDD領域)1b及び低濃度ドレイン領域(ドレイン側LDD領域)1c、半導体層1aの高濃度ソース領域1d並びに高濃度ドレイン領域1eを備えており、半導体層1aの側面部には側面保護膜25が形成されている。走査線3aは、上記チャネル領域と対向して形成されており、ゲート電極として機能する。
上記半導体層1aにおいて、高濃度ソース領域1dにデータ線6aが接続され、高濃度ドレイン領域1eには、複数の画素電極9のうちの対応する一つが接続されている。また、ソース領域1b及び1d並びにドレイン領域1c及び1eは、半導体層1aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0044】
そして、上記半導体層1aの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜25が形成されている。本実施形態に係る画素スイッチング用TFT30は、半導体層1aの上面側のゲート絶縁膜2及び側面保護膜25によりゲート電極である走査線3aと絶縁されている。このような構成とされていることで、半導体層1aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜2により走査線3aと絶縁され、半導体層1aの周端部及び側面部は、上記側面保護膜25により走査線3aと絶縁されるようになっている。従って、本実施形態の構成によれば、走査線3aと半導体層1aとの距離(すなわちゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0045】
また、半導体層1aを形成する領域の下部には、第1遮光膜11aが設けられている。より具体的には、第1遮光膜11aは、夫々、画素部において、半導体層1aのチャネル領域を含むTFTを、TFTアレイ基板の側から見て覆う位置に設けられている。第1遮光膜11aは、好ましくは不透明な高融点金属であるTi、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。また、第1遮光膜11aが形成されていることで、TFTアレイ基板10の側からの戻り光等が、画素スイッチング用TFT30のチャネル領域1a’やLDD領域1b、1cに入射する事態を未然に防ぐことができ、戻り光に起因する光リーク電流の発生によりトランジスタ素子としての画素スイッチング用TFT30の特性が劣化することはない。
【0046】
データ線6aは、Al等の金属膜や金属シリサイド等の合金膜などの遮光性金属薄膜から構成されている。また、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には、高濃度ソース領域1dへ通じるコンタクトホール5及び高濃度ドレイン領域1eへ通じるコンタクトホール8が各々形成された第2層間絶縁膜4が形成されている。このソース領域1dへのコンタクトホール5を介して、データ線6aは高濃度ソース領域1dに電気的接続されている。さらに、データ線6a及び第2層間絶縁膜4の上には、高濃度ドレイン領域1eへのコンタクトホール8が形成された第3層間絶縁膜7が形成されている。この高濃度ドレイン領域1eへのコンタクトホール8を介して、画素電極9aは高濃度ドレイン領域1eに電気的に接続されている。前述の画素電極9は、このように構成された第3層間絶縁膜7の上面に設けられている。
【0047】
一方、図4右側に示す周辺回路用TFT80は、図示左側の画素スイッチング用TFT30と同様に、LDD構造を有しており、ゲート電極83、ゲート電極83からの電界によりチャネルが形成される半導体層80aのチャネル領域80a’、ゲート電極83と半導体層80aとを絶縁するゲート絶縁膜2、入力信号線86a、出力信号線86b、半導体層80aの低濃度ソース領域(ソース側LDD領域)80b及び低濃度ドレイン領域(ドレイン側LDD領域)80c、半導体層80aの高濃度ソース領域80d並びに高濃度ドレイン領域80eを備えて構成されている。
また、この周辺回路用TFT80においても、画素スイッチング用TFT30と同様に、ソース領域80b及び80d並びにドレイン領域80c及び80eは、半導体層80aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0048】
そして、上記周辺回路用TFT80の半導体層80a側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜85が形成されている。すなわち、本実施形態に係る周辺回路用TFT80は、半導体層80aの上面側のゲート絶縁膜2及び側面保護膜85によりゲート電極83と絶縁されている。このような構成とされていることで、半導体層80aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜2によりゲート電極83と絶縁され、半導体層80aの周端部及び側面部は、上記側面保護膜85によりゲート電極83と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート電極83と半導体層80aとの距離(ゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0049】
図4に示すように、画素スイッチング用TFT30の半導体層1aは、周辺回路用TFT80の半導体層80aよりも薄く形成されている。このような構成とされたことで、画素スイッチング用TFT30においては、光リーク電流を低減することができる。また、周辺回路用TFT80は、走査線やデータ線を駆動するために大きな電流駆動能力が必要なものであるが、半導体層80aの膜厚が厚く形成されていることで、走査線駆動回路104およびデータ線駆動回路101において大電流が得やすいものとなっている。
【0050】
上記画素スイッチング用TFT30を構成する半導体層1aの層厚は、特に限定されるものではないが、30nmから100nmまでの範囲、好ましくは30nmから80nmまでの範囲、より好ましくは40nmから60nmまでの範囲で一定の膜厚とされる。
半導体層1aの膜厚が100nm以下であれば、チャネル部の不純物濃度によらずゲート電極が制御する空乏層が半導体層1aよりも大きく拡がるため、画素スイッチング用TFT30は完全空乏型となる。さらに、半導体層1aの層厚を100nm以下、好ましくは80nm以下、より好ましくは60nm以下とするならば、第1遮光膜11aで防止することの出来ない迷光が半導体層1aに照射されても、光励起の電子正孔対の生成量が少ないものとなる。したがって、光リーク電流を小さく抑えることができ、画素のスイッチング素子である画素スイッチング用TFT30として有効である。
また、半導体層1aの層厚を30nm以上、好ましくは40nm以上とするならば、チャネル領域1a’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【0051】
また、周辺回路用TFT80を構成する半導体層80aの層厚は、特に限定されるものではないが、100nmから600nmまでの範囲とすることが好ましく、より好ましくは150nmから400nmまでの範囲で一定の層厚とされる。
半導体層80aの層厚が100nm以上、好ましくは150nm以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、周辺回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる駆動回路を形成できる。
また、半導体層80aの層厚が600nm以上であると、画素スイッチング用TFT30を構成する半導体層1aを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【0052】
(電気光学装置の製造方法)
以下、図2ないし図4に示す液晶装置に適用される電気光学装置の製造方法を図面を参照して説明する。ただし、本発明の特徴は、上記TFT30,80を形成するための半導体層1a、80aの構成、及びこれらの半導体層1a、80aに形成されたトランジスタ素子にあるため、以下では半導体層1a、80aの形成方法の4形態を、図5ないし図8を参照して説明し、半導体層1a、80aへのトランジスタ素子の形成方法を図9ないし図11を参照して説明する。尚、トランジスタ素子形成後のTFT30,80製造工程には、従来用いられている製造方法を適用することができる。
【0053】
[第1の実施形態]
図5は、本発明に係る製造方法による電気光学装置の製造工程を示す断面工程図である。
まず、図5Aに示すように、ガラスや石英等からなる支持基板10上に、酸化シリコンなどからなる絶縁膜12を介して形成された単結晶シリコン層206を備えたSOI基板を用意する。図5に示すSOI基板は、公知の方法により製造することができる。また、絶縁膜12内又は絶縁膜12と支持基板10との間に遮光膜を備えていても良い。
上記遮光膜を備えたSOI基板は、例えば、支持基板10上に所定のパターンを有する遮光膜を形成し、次いで、前記遮光膜を形成した支持基板10上に、絶縁膜12を形成し、表面を研磨して平坦化する。
そして、貼り合わせる側の表面に酸化膜層が形成されていると共に、水素イオン(H+)が注入されている単結晶シリコン基板を、上記絶縁膜12上に貼り合わせ、熱処理を行うことにより水素イオンが注入された領域で単結晶シリコン基板を分断して単結晶シリコン層206を形成し、遮光膜を備えたSOI基板を製造することができる。
【0054】
次に、図5Bに示すように、単結晶シリコン層206を所定形状にパターニングする。本実施形態では、単結晶シリコン層206を第1半導体領域(図示左側)210と、第2半導体領域(図示右側)220とに分割しており、第1半導体領域210には、所定形状の第1半導体層201が形成され、第2半導体領域220には、第2半導体層80aが形成されている。本パターニング工程は、公知のフォトリソグラフィ工程、エッチング工程等を組み合わせて行うことができる。
本実施形態の製造方法においては、層厚の均一な単結晶シリコン層206に対してパターニングを行うため、半導体層206の下側の絶縁膜12がオーバーエッチされることがなく、また、エッチング深さが一定で良いため、エッチング処理自体が容易になり、より高精度でのパターニングを容易に行うことができる。
【0055】
次に、図5Cに示すように、第2半導体領域220側の第2半導体層80aを覆うように窒化シリコンなどの耐酸化性材料からなるマスク材287を形成する。このマスク材287は、第1半導体領域をマスクした状態でプラズマCVD法や減圧CVD法、スパッタ法などにより第2半導体領域220に窒化シリコン膜を形成する方法や、第1、第2半導体領域210,220を覆う全面に窒化シリコン膜を形成した後、フォトリソグラフィ工程、エッチング工程等により第1半導体領域210の窒化シリコン膜を除去する方法により形成することができる。
【0056】
次に、図5Dに示すように、熱酸化工程などにより第1半導体層201の表面を酸化させて、第1半導体層201表面に酸化層207を形成する。この酸化工程において、酸化条件を適宜変更することで、第1半導体層201上に形成される酸化層207の層厚を調整し、酸化層207除去後の第1半導体層の層厚を調整することができる。尚、本工程において、第2半導体層80aは、耐酸化性材料からなるマスク材287により保護されているので酸化されない。
【0057】
そして、第1半導体層201上の酸化層207及び第2半導体層80a上のマスク材287を、エッチング工程などにより除去することで、図5Eに示す、薄層化された第1半導体層1aと、第1半導体層1aより層厚の大きい第2半導体層80aとを備えた電気光学装置が得られる。
【0058】
以上の構成の本実施形態の製造方法によれば、容易に異なる層厚の半導体層をSOI基板上に形成することができる。また、パターニング工程(図5B)が、半導体層の薄層化工程(図5D)よりも先に配置されているため、パターニング処理を、半導体層206の層厚が基板10上で均一にされた状態で行うことができるので、パターニングを極めて容易に行えるとともに、絶縁膜12に対するオーバーエッチも生じないようにすることができる。また本実施形態による製造方法によれば、図5Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生するのを防止する事が容易に出来る。これにより、本実施形態の製造方法によれば、半導体層の形状を精度良く制御することができ、その結果、電気光学装置を歩留まり良く製造することができる。
【0059】
[第2の実施形態]
図6は、本発明に係る製造方法の第2の実施形態による電気光学装置の製造工程を示す断面工程図である。図6に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜205を形成した後、第1半導体層201の薄層化を行う点にある。本実施形態において、図6Bに示すパターニング工程までは図5に示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図6に示す符号の内、図5と共通の符号は図1と同一の部材であることを示している。
【0060】
図6Bに示すように半導体層206のパターニングにより第1半導体領域210及び第2半導体領域220に半導体層201,80aを形成したならば、半導体層201,80aを覆うように耐酸化性の窒化シリコン膜を基板10の半導体層側全面に形成する。その後、フォトリソグラフィ工程、エッチング工程等により、図6Cに示すように、第2半導体領域80aを覆う窒化シリコン膜をマスク材287として残し、第1半導体層201側面部を覆う側面保護膜205を形成する。この側面保護膜205は、窒化シリコン膜のエッチング条件を調整し、第1半導体層201の上面部に形成された窒化シリコン膜を除去すると共に、半導体層201側面部の窒化シリコン膜を残すように選択的にエッチングすることで形成することができる。
【0061】
次いで、図6Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化される。
【0062】
そして、上記酸化層208及び側面保護膜205、並びにマスク材287をエッチング工程により除去することで、図6Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。
【0063】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜205を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、第一の実施例と同様、図6Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、上記側面保護膜205は、必ずしも除去する必要はなく、第1半導体層1aの側面部に側面保護膜205を残した電気光学装置も製造することができる。このように側面保護膜205が残された第1半導体層1aに例えばトランジスタ素子を形成する場合、ゲート酸化工程により第1半導体層1aの表面を酸化させるが、側面保護膜205により第1半導体層1aの側面部は酸化されず、第1半導体層1aの上面側にのみゲート酸化膜が形成される。このようにして形成されたゲート酸化膜は、第1半導体層1aの周端部においてもその膜厚が薄くなることが無いため、トランジスタ素子に寄生MOSが生じるのを防ぐことができる。
尚、本実施形態では、側面保護膜205を第1半導体層201にのみ設けた構成としたが、第2半導体層80aにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【0064】
[第3の実施形態]
図7は、本発明に係る製造方法の第3の実施形態による電気光学装置の製造工程を示す断面工程図である。図3に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜を形成した後、第1半導体層201の薄層化を行う点、及び前記側面保護膜が、酸化膜と耐酸化性膜との積層構造とされている点である。本実施形態において、図7Aに示すパターニング工程までは図5A〜Bに示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図7に示す符号の内、図5と共通の符号は図5と同一の部材であることを示している。
【0065】
図7Aに示すように、半導体層のパターニングにより第1半導体領域210及び第2半導体領域220に半導体層201,80aを形成したならば、図7Bに示すように、半導体層201,80aを覆うように酸化シリコン膜216を形成し、この酸化シリコン膜216を覆う耐酸化性の窒化シリコン膜277を形成する。つまり、第1半導体層201,80a上には酸化シリコン膜216及び窒化シリコン膜277が積層されている。
その後、フォトリソグラフィ工程、エッチング工程等により、図7Cに示すように、第2半導体領域80aを覆う窒化シリコン膜277をマスク材287として残し、第1半導体層201の上面部に形成された酸化シリコン膜216及び窒化シリコン膜277を除去すると共に、第1半導体層201側面部を覆う側面保護膜28を形成する。この側面保護膜28は、酸化シリコン層(酸化膜)26上に窒化シリコン層(耐酸化性膜)27が積層された構造となっている。尚、この側面保護膜28は、上記第2の実施形態に係る半導体層に設けられた側面保護膜205と同様の方法で形成することができる。
【0066】
次いで、図7Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化されるが、本実施形態では、側面保護膜28の半導体層201側が、酸化シリコン層26により構成されているため、半導体層201の側端部において酸化種が浸入しやすくなり、第1半導体層201の周端部における酸化層208の層厚が若干大きくなる。
【0067】
そして、上記酸化層208及び側面保護膜28、並びにマスク材287をエッチング工程により除去することで、図7Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。
【0068】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜28を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図7Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また本実施形態に係る製造方法では、上述のように半導体層周端部における酸化層208の層厚がやや大きくなるため、薄層化された第1半導体層1aの周端部には、曲面部211が形成される。このような曲面部211が形成されていると、第1半導体層1aをゲート酸化させた場合に、半導体層1a周端部におけるゲート酸化膜の膜厚が薄くならないため、より効果的に寄生MOSの発生を抑えることができる。
【0069】
尚、本実施形態の製造方法においても、上記側面保護膜28は、除去せずに残しておくことができる。側面保護膜28を第1半導体層1a側面に残しておけば、第1半導体層1aのゲート酸化を行う際に、第1半導体層1aの側面部にはすでに酸化シリコン層26が形成されているため、ゲート酸化膜が半導体層1aの周端部で薄くなることがなく、より信頼性に優れるトランジスタ素子を形成することができる。
また、本実施形態では、側面保護膜28を第1半導体層201にのみ設けた構成としたが、第2半導体層80aにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【0070】
[第4の実施形態]
図8は、本発明に係る製造方法の第4の実施形態による電気光学装置の製造工程を示す断面工程図である。図8に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜を形成した後、第1半導体層201の薄層化を行うが、この側面保護膜の高さと薄層化後の第1半導体層201の層厚とをほぼ同一に形成する点にある。本実施形態において、図8Aに示すパターニング工程までは図5A〜Bに示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図8に示す符号の内、図5と共通の符号は図5と同一の部材であることを示している。
【0071】
図8Aに示すように半導体層のパターニングにより第1半導体領域210及び第2半導体領域220を形成したならば、図8Bに示すように、半導体層201,80aを覆うように耐酸化性の窒化シリコン膜277を基板10の半導体層側全面に形成する。
その後、フォトリソグラフィ工程、エッチング工程等により、図8Cに示すように、第2半導体領域80aを覆う窒化シリコン膜277をマスク材287として残し、第1半導体層201の上面部に形成された窒化シリコン膜277を除去すると共に、第1半導体層201側面部を覆う側面保護膜25を形成する。本実施形態に係る製造方法では、この側面保護膜25を、薄層化後の第1半導体層1a(図8E参照)の層厚とほぼ同一の高さとなるように形成する。この側面保護膜25の高さは、窒化シリコン膜のエッチング条件を調整し、半導体層201側面部の窒化シリコン膜を残す割合を調整することで容易に所定の高さを有する側面保護膜とすることができる。
【0072】
次いで、図8Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化される。また、第1半導体層201上の酸化膜208は、側面保護膜25の高さの分だけ半導体層を残すように形成される。
【0073】
そして、上記酸化層208及び側面保護膜205、並びにマスク材287をエッチング工程により除去することで、図8Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。また、図8Eに示すように、第1半導体層1aの側面部及び第2半導体層80aの側面部には、側面保護膜25及び側面保護膜85が形成されており、これらの側面保護膜25,85の高さは、それぞれが形成されている半導体層1a及び80aの層厚とほぼ同じに形成されている。側面保護膜25,85の高さは、半導体層1a、80aの層厚とほぼ同一か又は半導体層の層厚よりもやや大きくなるように形成するのがよい。これは、側面保護膜25,85の高さが低すぎると、半導体層1a、80aをゲート酸化させた際に、半導体層の周端部におけるゲート酸化膜の膜厚が薄くなり、寄生MOSが生じやすくなるためである。
尚、第2半導体層80aの側面保護膜85は、マスク材287を除去する際のエッチング条件の調整により形成することができる。
【0074】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜25を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図8Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、側面保護膜25の高さと、第1半導体層201上の酸化層208の層厚が制御されるため、薄層化後の半導体層1aの層厚と、側面保護膜25の高さとがほぼ同一になり、ゲート酸化させた場合にゲート酸化膜の膜厚を均一に形成しやすく、ゲート酸化膜が半導体層1a周端部で薄くなることもない。
【0075】
[トランジスタ素子の形成方法]
次に、図5〜図8に示すいずれかの製造工程により製造された電気光学装置を用いて、図4に示す液晶装置のTFT30,80のように、厚さの異なる半導体領域それぞれにTFTを製造する場合の製造工程について図面を参照して以下に詳細に説明する。
【0076】
図9〜図11は、本発明に係る電気光学装置の半導体層へのトランジスタ素子の形成工程を示す断面工程図であり、これらの図においては、図5と同じ構成要素での構造を示しているが、図6〜8と同じ構成要素での構造は示さない。図5と同じ構成要素については、同じ参照符号を付している。また、図9〜図11においては、図4に示すトランジスタ素子に備えられた第1遮光膜11aは省略して示している。尚、図5〜図8のいずれの工程により製造された電気光学装置を用いてもほぼ同様の工程でトランジスタ素子を形成することができる。従って、図9〜図11では側面保護膜25,85が設けられていない図5に示すSOI基板を用いた場合について図示しているが、以下の説明では、必要に応じて図8に示す側面保護膜25,85が設けられたSOI基板を用いた場合についても適宜説明を加えることとする。
また、以下に説明するトランジスタ素子の形成工程において、図9Aに示すSOI基板に代えて、図8に示すSOI基板を用いるならば、図4に示すように、TFTの側面に側面保護膜を備えたトランジスタ素子を形成することができる。
【0077】
まず、図9Aに示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層1a、80aが形成されたSOI基板を用意する。このSOI基板は、図5に示す製造工程により製造することができる。また、このSOI基板として図8に示すものを用いる場合には、半導体層1a及び80aの側面部に、それぞれ側面保護膜25,85が形成されている。
【0078】
次いで、半導体層1a、80aを、約850〜1300℃の温度、好ましくは約1000℃の温度で72分程度熱酸化することにより、約60nmの比較的薄い厚さの熱酸化シリコン膜を形成し、図9Bに示すように、画素スイッチング用TFT30および周辺回路用TFT80のゲート絶縁膜(ゲート酸化膜)2とする。本実施例によるトランジスタ素子は図5に示すような製造工程で形成しているのでパターニング処理を半導体層206の層厚が基板10上で均一な状態で行うことができ、パターニングを極めて容易に行えるとともに、絶縁膜12に対するオーバーエッチも生じないようにすることができる。
このゲート酸化工程において、半導体層1a、80aの側面部に側面保護膜25,85が設けられた基板を用いた場合には、ゲート絶縁膜2は、半導体層1a、80aの上面側にのみ形成される。従って、第1半導体層1aは、その上面側をゲート絶縁膜2により電気的に絶縁され、その側面側を側面保護膜25により電気的に絶縁される。また、第2半導体層80aも同様である。
また、側面保護膜25,85が設けられたSOI基板を用いる場合には、側面保護膜25,85の高さは、ゲート酸化前の半導体層1a、80aの層厚とほぼ同一に形成されるため、ゲート酸化により半導体層1a、80が相対的に薄くなることから、ゲート酸化後の側面保護膜25,80の高さは半導体層1a、80aの層厚よりも大きくなる。従って、側面保護膜25,85を備えたSOI基板を用いるならば、半導体層1a、80aの周端部において半導体層1a、80aは、ゲート絶縁膜2と側面保護膜25,85とにより保護されるので、後述するゲート電極と半導体層との距離が局所的(特に半導体層周端部)に、薄くなることが無く、寄生MOSの生じ難い、信頼性に優れたトランジスタ素子を形成することができる。
【0079】
次に、図9Cに示すように、画素スイッチング用TFT30の半導体層1aに対応する位置にレジスト膜301を形成して、第2半導体領域の第2半導体層80aに、B(硼素)などのIII族元素のドーパント302をドープし、その後、レジスト膜301を除去する。
次に、図9Dに示すように、第2半導体層80aに対応する位置にレジスト膜303を形成して、第1半導体層1aに、B(硼素)などのIII族元素のドーパント304をドープし、その後、レジスト膜303を除去する。
【0080】
次に、減圧CVD法等によりポリシリコン層を堆積したのち、リン(P)を熱拡散することにより導電化し、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図10Aに示すように、所定パターンの走査線3a、ゲート電極83を形成する。この走査線3aと、第1半導体層1aとは、ゲート絶縁膜2により互いに絶縁されるが、側面保護膜25が設けられている場合には、第1半導体層1aの上面においてはゲート絶縁膜2により互いに絶縁され、第1半導体層1aの側面側においては側面保護膜25により絶縁される。また、ゲート電極83と、第2半導体層80aとも、ゲート絶縁膜2により互いに絶縁されるが、第2半導体層80aの側面に側面保護膜85が設けられている場合には、第2半導体層80aの上面側ではゲート絶縁膜2により互いに絶縁され、第2半導体層80aの側面側では側面保護膜85がある場合にはより互いに絶縁されることになる。
【0081】
次に、図10Bに示すように、第2半導体層80aにLDD領域を形成するために、第1半導体層1aに対応する位置にレジスト膜305を形成する。次いで、ゲート電極83を拡散マスクとして、例えばPなどのV族元素のドーパント306を低濃度でドープし、Nチャネルの低濃度ソース領域80bおよび低濃度ドレイン領域80cを形成し、その後、レジスト膜305を除去する。
【0082】
次に、図10Cに示すように、第1半導体層1aにLDD領域を形成するために、第2半導体層80aに対応する位置にレジスト膜307を形成する。次いで、走査線3aを拡散マスクとして、例えばPなどのV族元素のドーパント308を低濃度でドープし、Nチャネルの低濃度ソース領域1bおよび低濃度ドレイン領域1cを形成し、その後、図11Aに示すように、レジスト膜307を除去する。
【0083】
次に、図11Bに示すように、走査線3aよりも幅の広いレジスト膜401を走査線3a上に形成するとともに、ゲート電極83よりも幅の広いレジスト膜309をゲート電極83上に形成する。
次いで、レジスト膜309、401をマスクとして、PなどのV族元素のドーパント61を高濃度でドープし、第1半導体層1aに、高濃度ソース領域1dおよび高濃度ドレイン領域1eを形成するとともに、第2半導体層80aに、高濃度ソース領域80dおよび高濃度ドレイン領域80eを形成する。
【0084】
その後、図11Cに示すように、レジスト膜309、401を除去することにより、異なる半導体層厚のトランジスタ素子31,81が形成される。
そして、トランジスタ素子31,81が形成された支持基板10上に、従来と同様の方法によって、第2層間絶縁膜4、データ線6a、好ましくはデータ線6aと同様の材料によりデータ線6aと同時に設けられる入力信号線86aおよび出力信号線86b、第3層間絶縁膜7、画素電極9、配向膜等を形成すれば、図4に示す液晶装置のTFTアレイ基板が得られる。
【0085】
(電子機器)
次に、上記実施形態の液晶装置を備えた電子機器の例について説明する。
図13は、本発明の投射型表示装置の一例を示した概略構成図である。図13において、投射型表示装置は、上述した液晶装置を3個用意し、夫々RGB用の液晶装置962R、962Gおよび962Bとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置920と、均一照明光学系923が採用されている。そして、投射型表示装置は、この均一照明光学系923から出射される光束Wを赤(R)、緑(G)、青(B)に分離する色分離手段としての色分離光学系924と、各色光束R、G、Bを変調する変調手段としての3つのライトバルブ925R、925G、925Bと、変調された後の色光束を再合成する色合成手段としての色合成プリズム910と、合成された光束を投射面100の表面に拡大投射する投射手段としての投射レンズユニット906を備えている。また、青色光束Bを対応するライトバルブ925Bに導く導光系927をも備えている。
【0086】
均一照明光学系923は、2つのレンズ板921、922と反射ミラー931を備えており、反射ミラー931を挟んで2つのレンズ板921、922が直交する状態に配置されている。均一照明光学系923の2つのレンズ板921、922は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置920から出射された光束は、第1のレンズ板921の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第2のレンズ板922の矩形レンズによって3つのライトバルブ925R、925G、925B付近で重畳される。
【0087】
各色分離光学系924は、青緑反射ダイクロイックミラー941と、緑反射ダイクロイックミラー942と、反射ミラー943から構成される。まず、青緑反射ダイクロイックミラー941において、光束Wに含まれている青色光束Bおよび緑色光束Gが直角に反射され、緑反射ダイクロイックミラー942の側に向かう。赤色光束Rはこのミラー941を通過して、後方の反射ミラー943で直角に反射されて、赤色光束Rの出射部944から色合成プリズム910の側に出射される。
次に、緑反射ダイクロイックミラー942において、青緑反射ダイクロイックミラー941において反射された青色、緑色光束B、Gのうち、緑色光束Gのみが直角に反射されて、緑色光束Gの出射部945から色合成光学系の側に出射される。緑反射ダイクロイックミラー942を通過した青色光束Bは、青色光束Bの出射部946から導光系927の側に出射される。本例では、均一照明光学素子の光束Wの出射部から、色分離光学系924における各色光束の出射部944、945、946までの距離がほぼ等しくなるように設定されている。
【0088】
色分離光学系924の赤色、緑色光束R、Gの出射部944、945の出射側には、それぞれ集光レンズ951、952が配置されている。したがって、各出射部から出射した赤色、緑色光束R、Gは、これらの集光レンズ951、952に入射して平行化される。
【0089】
このようにして平行化された赤色、緑色光束R、Gは、ライトバルブ925R、925Gに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Bは、導光系927を介して対応するライトバルブ925Bに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ925R、925G、925Bは、それぞれさらに入射側偏光手段960R、960G、960Bと、出射側偏光手段961R、961G、961Bと、これらの間に配置された液晶装置962R、962G、962Bとからなる液晶ライトバルブである。
【0090】
導光系927は、青色光束Bの出射部946の出射側に配置した集光レンズ954と、入射側反射ミラー971と、出射側反射ミラー972と、これらの反射ミラーの間に配置した中間レンズ973と、ライトバルブ925Bの手前側に配置した集光レンズ953とから構成されている。集光レンズ946から出射された青色光束Bは、導光系927を介して液晶装置962Bに導かれて変調される。各色光束の光路長、すなわち、光束Wの出射部から各液晶装置962R、962G、962Bまでの距離は青色光束Bが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系927を介在させることにより、光量損失を抑制することができる。
各ライトバルブ925R、925G、925Bを通って変調された各色光束R、G、Bは、色合成プリズム910に入射され、ここで合成される。そして、この色合成プリズム910によって合成された光が投射レンズユニット906を介して所定の位置にある投射面100の表面に拡大投射されるようになっている。
【0091】
このような投射型表示装置は、本発明の実施形態の液晶装置962R、962G、962Bが備えられているものであるので、優れた表示品位を有する投射型表示装置とすることができる。
【0092】
図14Aは、携帯電話の一例を示した斜視図である。図14Aにおいて、符号1000は携帯電話本体を示し、符号1001は上記の液晶表示装置を用いた液晶表示部を示している。
【0093】
図14Bは、腕時計型電子機器の一例を示した斜視図である。図14Bにおいて、符号1100は時計本体を示し、符号1101は上記の液晶表示装置を用いた液晶表示部を示している。
【0094】
図14Cは、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図14Cにおいて、符号1200は情報処理装置、符号1202はキーボードなどの入力部、符号1204は情報処理装置本体、符号1206は上記の液晶表示装置を用いた液晶表示部を示している。
【0095】
図14A〜Cに示す電子機器は、上記実施の形態の液晶装置を用いた液晶表示部を備えているので、優れた信頼性が得られる表示部を備えた電子機器を実現することができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施の形態では液晶装置を用いて説明したが、これに限らずエレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動表示装置、電界放出表示装置、LED(ライトエミッティングダイオード)表示装置などのように、複数の画素毎に表示状態を制御可能な各種の電気光学装置を用いても構わない。
【0096】
(半導体装置)
次に、本発明に係る半導体装置の実施の形態について図面を参照して以下に説明する。図15は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。この図に示す半導体装置は、完全空乏型のTFTと、部分空乏型のTFTとが、シリコン基板310上に絶縁膜312を介して形成された単結晶シリコン膜からなる半導体層301a、380aを有するSOI基板上に形成されたものであり、図15左側に完全空乏型のTFTが示され、図15右側に部分空乏型のTFTが示されている。
尚、本実施形態ではTFT330,380を例に挙げて説明しているが、本発明に係る半導体装置に実装できるデバイスはトランジスタに限られない。
【0097】
まず、図15左側に示す完全空乏型TFT330は、ゲート端子303a、該ゲート端子303aからの電界によりチャネルが形成される半導体層301aのチャネル領域301a’、ゲート端子303aと半導体層1aとを絶縁するゲート絶縁膜(ゲート酸化膜)302、半導体層1aのソース領域301b及びドレイン領域301cを備えている。ゲート端子303aは、上記チャネル領域と対向して形成されている。
尚、実際の半導体装置においては、上記半導体層301aのソース領域301bにゲート絶縁膜302を開口してソース端子が形成され、ドレイン領域301cには、ゲート絶縁膜302を一部開口してドレイン端子が形成される。また、ソース領域301b及びドレイン領域301cは、半導体層301aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0098】
そして、上記半導体層301aの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜325を形成してもよい。完全空乏型のTFT330は、半導体層301aの上面側のゲート絶縁膜302及び、半導体層301aの周囲を取り囲む側面保護膜325によりゲート端子303aと絶縁されている。このような構成とされていることで、半導体層301aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜302によりゲート端子303aと絶縁され、半導体層301aの周壁部は、上記側面保護膜325によりゲート端子303aと絶縁されるようになっている。従って、本実施形態の構成によれば、半導体層301aの縁端において、ゲート端子303aと半導体層301aとの距離(すなわちゲート絶縁膜302の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0099】
一方、図15右側に示す部分空乏型のTFT380は、図示左側の完全空乏型のTFT330と同様に、ゲート端子383、ゲート端子383からの電界によりチャネルが形成される半導体層380aのチャネル領域380a’、ゲート端子383と半導体層380aとを絶縁するゲート絶縁膜302、半導体層380aのソース領域380b及び380c、半導体層380の周壁と当接する側壁保護膜385、を備えて構成されている。また、この部分空乏型のTFT380においても、先の完全空乏型TFT330と同様に、ソース領域380b及びドレイン領域380cは、半導体層380aに対して、所定濃度の不純物イオンをドープすることにより形成されている。
【0100】
そして、上記部分空乏型のTFT380の半導体層380a側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜385を形成してもよい。すなわち、本実施形態に係る部分空乏型TFT380は、半導体層380aの上面側のゲート絶縁膜302及び側面保護膜385によりゲート端子383と絶縁されている。このような構成とされていることで、半導体層80aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜302によりゲート端子383と絶縁され、半導体層380aの周端部及び側面部は、上記側面保護膜385によりゲート端子383と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート端子383と半導体層380aとの距離(ゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0101】
図15に示すように、完全空乏型TFT330を構成している半導体層301aは、部分空乏型TFT380を構成している半導体層380aよりも薄く形成されている。このような構成とされたことで、完全空乏型TFT30においては、オフリーク電流を低減することができる。また、部分空乏型TFT380は、半導体層380aの膜厚が厚く形成されていることで、高速動作が可能になっている。
【0102】
上記完全空乏型TFT330を構成する半導体層301aの層厚は、特に限定されるものではないが、30nmから100nmまでの範囲、好ましくは30nmから80nmまでの範囲、より好ましくは40nmから60nmまでの範囲で一定の膜厚とされる。
半導体層301aの膜厚が100nm以下であれば、チャネル部の不純物濃度によらずゲート端子が制御する空乏層が半導体層301aよりも大きく拡がるようにすることができ、TFT30を容易に完全空乏型とすることができる。さらに、半導体層301aの層厚を100nm以下、好ましくは80nm以下、より好ましくは60nm以下とするならば、オフリーク電流を極めて小さく抑えることができ、有効である。
また、半導体層301aの層厚を30nm以上、好ましくは40nm以上とするならば、チャネル領域301a’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【0103】
また、部分空乏型のTFT380を構成する半導体層380aの層厚は、特に限定されるものではないが、100nmから600nmまでの範囲とすることが好ましく、より好ましくは150nmから400nmまでの範囲で一定の層厚とされる。
半導体層380aの層厚が100nm以上、好ましくは150nm以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、半導体集積回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる集積回路を形成できる。
また、半導体層380aの層厚が600nm以上であると、完全空乏型TFT30を構成する半導体層301aを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【0104】
尚、本実施形態では、完全空乏型のTFT330と、部分空乏型のTFT380とが同一基板上に形成された半導体装置を例示して説明したが、本発明の技術範囲はこの構成に限定されるものではない。例えば、上記半導体素子が、完全空乏型TFTのみである構成や、部分空乏型TFTのみである構成とすることもでき、上記半導体層にTFT素子以外の半導体素子を形成してもよいのは勿論である。
【0105】
(半導体装置の製造方法)
本発明に係る半導体装置の製造方法としては、先の第1〜第4実施形態の電気光学装置の製造方法を、シリコン基板上に絶縁膜を介して単結晶シリコン層が形成されてなるSOI基板に対して適用すればよい。具体的には、図5ないし図8に示すSOI基板として、支持基板10がシリコン基板とされたものを用いて各工程を行う製造方法である。係る製造方法によれば、異なる層厚の半導体層をSOI基板に容易に形成することができ、また、半導体層の薄層化工程に先立って半導体層をパターニングするので、絶縁膜に対するオーバーエッチを防止でき、さらには、半導体層の平面形状を精度よく制御することができるという、先の各実施形態の電気光学装置の製造方法と同様の作用効果を得ることができる。
【0106】
(半導体装置を用いた電子機器)
次に、上記実施形態の半導体装置を適用した電子機器の一例として、内部回路とこれを駆動するための周辺駆動回路とを備えた半導体集積回路を挙げ、図16を参照して説明する。図16は本実施形態に係る半導体集積回路1300の模式構成図であり、半導体集積回路1300は、メモリ等が形成された内部回路1301と、この内部回路1301を取り囲んで設けられた、入出力バッファ等の周辺駆動回路1302とを備えて構成されている。そして、本実施形態の半導体集積回路では、内部回路1301に部分空乏型のデバイスが形成され、周辺駆動回路1302には部分空乏型のデバイスが形成されている。これにより、内部回路1301においてはオフリーク電流が低減され、周辺駆動回路1302においては、耐圧及び閾値低下による低電圧動作が可能になっている。
【0107】
【発明の効果】
以上、詳細に説明したように、本発明に係る電気光学装置の製造方法によれば、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含む構成とされたことで、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、より正確な形状に半導体層を形成することができる。また本発明に係る電気光学装置の製造方法によれば、単結晶シリコン層を表面から酸化をする以前に単結晶シリコン層を事前に分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
従って、本発明に係る製造方法によれば、信頼性に優れた半導体素子を形成し得る電気光学装置を歩留まり良く製造することができる。
【0108】
また本発明によれば、SOI基板を用いた半導体装置における従来技術の問題点を解決し、また半導体層の形状を容易に制御することができ、信頼性に優れた半導体装置を容易に製造することができる製造方法を提供することができる。
【0109】
また本発明によれば、信頼性に優れる電気光学装置、及びこれを備えた投射型表示装置、電子機器、並びに信頼性に優れる半導体装置、及びこれを備えた電子機器を提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の一実施の形態である液晶装置の等価回路図である。
【図2】図2は、図1に示す表示領域を備えた液晶装置の全体構成を示す平面図である。
【図3】図3は、図2に示すH−H’線に沿う断面図である。
【図4】図4は、図2に示す液晶装置の画素領域と周辺領域とを分割してそれぞれのTFTを示した部分断面図である。
【図5】図5は、本発明に係る電気光学装置の製造方法の第1の実施形態を示す断面工程図である。
【図6】図6は、本発明に係る電気光学装置の製造方法の第2の実施形態を示す断面工程図である。
【図7】図7は、本発明に係る電気光学装置の製造方法の第3の実施形態を示す断面工程図である。
【図8】図8は、本発明に係る電気光学装置の製造方法の第4の実施形態を示す断面工程図である。
【図9】図9は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図10】図10は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図11】図11は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図12】図12は、従来の電気光学装置の製造方法を示す断面工程図である。
【図13】図13は、本発明に係る投射型表示装置の構成図である。
【図14】図14A〜Cは、本発明に係る電子機器の斜視構成図である。
【図15】図15は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。
【図16】図16は、本発明に係る電子機器の一例を示す平面構成図である。
【符号の説明】
1a,201 第1半導体層
80a 第2半導体層
10 支持基板(基板、TFTアレイ基板)
11a 第1遮光膜
12 第1層間絶縁膜(絶縁膜、酸化層)
25、85 側面保護膜
30 画素スイッチング用TFT
31、81 トランジスタ素子
80 周辺回路用TFT
210 第1半導体領域
220 第2半導体領域
216 酸化層(酸化保護膜)
【発明の属する技術分野】
本発明は、Silicon On Insulator(以下、「SOI」)と略記する。)技術を適用した電気光学装置及び半導体装置の製造方法、電気光学装置及び半導体装置、並びに投射型表示装置、電子機器に関し、特に、高い信頼性が得られる電気光学装置及び半導体装置を歩留まりよく製造する方法、並びに、信頼性に優れた電気光学装置及び半導体装置に関する。
【0002】
【従来の技術】
従来から、絶縁基体上に単結晶シリコン層からなる半導体層を形成し、その半導体層にトランジスタ等の半導体デバイスを形成するSOI技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、電気光学装置(例えば液晶装置)においても、薄膜トランジスタ(Thin Film Transistor、以下、「TFT」と略記する。)アレイが形成される支持基板などに適用されている技術である。このようなSOI技術を適用した電気光学装置を製造するには、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨する方法等により薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば液晶駆動用のトランジスタ素子に形成している。
【0003】
また半導体集積回路装置において、SOI基板上に層厚の異なる半導体領域を混在させる技術は適用されており、例えば、以下の特許文献1では、埋込酸化膜上に形成された層厚の異なるシリコン層のうち、厚いシリコン層に部分空乏型のCMOSデバイスを形成し、薄い側のシリコン層には、完全空乏型のCMOSデバイスを形成することで、低リーク電流と高速動作とを両立できる旨記載されている。
【0004】
特に、最近の液晶装置では、液晶駆動用のトランジスタ素子とともに、周辺回路を構成するトランジスタ素子などの回路を同一の基板上に形成した液晶装置が製造されている。このような液晶装置では、液晶駆動用のトランジスタ素子を形成するための半導体層の層厚を、周辺回路を構成するトランジスタ素子を形成するための半導体層よりも薄く形成している(例えば特許文献1を参照)。このような液晶装置によれば、液晶駆動用のトランジスタ素子では、光リーク電流を低減することができ、周辺回路では、トランジスタ素子の高速駆動を実現し、またオフリーク電流を低減することができる。
【0005】
図12は、このような厚さの異なる半導体層を備えた半導体装置又は電気光学装置の製造工程を示す断面工程図である。この図に示す製造方法は、まず、図12Aに示す支持基板510上に酸化シリコン層512を介して形成された単結晶シリコン層506を備えたSOI基板を用意する。半導体装置の製造に際しては、前記支持基板510としてシリコン基板を用い、電気光学装置の製造に際しては、前記支持基板510として石英基板等を用いる。次いで、図12Bに示すように、このSOI基板の単結晶シリコン層506上の所定領域に、窒化シリコン膜503を形成する。
次に、図12Cに示すように、熱酸化により単結晶シリコン層506を表面側から酸化させる。この際、上記窒化シリコン膜503が形成されている領域の単結晶シリコン層506は酸化されず、窒化シリコン膜503が形成されていない領域の単結晶シリコン層506の表面部に酸化層507が形成される。
次に、エッチングにより上記窒化シリコン層503及び酸化層507を除去して、図12Dに示すように部分的に層厚を低減されたSOI基板が得られる。
次いで、図12Dに示すSOI基板の単結晶シリコン層506をパターニングすることで図12Eに示す層厚の異なる単結晶シリコン層(半導体層)を備えた電気光学装置が得られる。図12Eに示すように、この電気光学装置には層厚の薄い第1半導体層501と、この第1半導体層よりも層厚が大きい第2半導体層508とが形成されており、これらの半導体層のうち、第1半導体層501に画素駆動用トランジスタ素子を形成し、第2半導体層508に周辺回路用トランジスタ素子を形成することで、画素領域にあっては光リークが低減され、また周辺領域にあっては高速の駆動回路が形成された、信頼性に優れ、高速な液晶装置を構成できる電気光学装置とすることができる。
【0006】
【特許文献1】
特開平11−74531号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法により製造された電気光学装置では、図12D〜図12Eの工程において、部位により厚さの異なる単結晶シリコン層506のエッチングを行うため、図12Eに示すように、第1半導体層501の両側の酸化シリコン層512がオーバーエッチされた凹部505が形成される。また、この凹部505の形成を防止するために、酸化シリコンと単結晶シリコンとのエッチング選択比を高めると、第1半導体層501の側面部501aがオーバーエッチされて側面部501aが凹状になり、第1半導体層501の周端部が鋭角になる。この第1半導体層501の周端部が鋭角になると、第1半導体層にトランジスタ素子を形成するためにゲート酸化を行った場合に、第1半導体層501の周端部におけるゲート酸化膜が薄くなるため、寄生MOSによるオフリーク電流が増加することになる。また上記従来の製造方法により製造された電気光学装置では、図12Bの工程において、単結晶シリコン層506を表面から酸化する時に単結晶シリコン層506と酸化シリコン層512との熱膨張率の差から、単結晶シリコン層506にスリップ等の欠陥が発生することが分かっている。
このように、従来の製造方法では、厚さの異なる半導体層が混在した電気光学装置あるいは半導体装置のそれぞれの半導体層を正確な形状に形成するのが困難であり、それに伴うトランジスタ素子の動作不良などにより歩留まりの低下が生じることが問題となっていた。
【0008】
本発明は、上記課題を解決するためになされたものであって、厚さの異なる半導体層を備えた電気光学装置における半導体層の形状を改善し、歩留まり良く高信頼性の電気光学装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る電気光学装置を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備えた半導体層装置における半導体層の形状を改善し、歩留まり良く高信頼性の半導体装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る半導体装置を提供することを目的としている。
また本発明は、上記電気光学装置ないし半導体装置を備え、信頼性に優れる投射型表示装置及び電子機器を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層に、その半導体層厚が相異なる二以上の半導体領域が形成された電気光学装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴とする。
すなわち、本発明に係る製造方法は、半導体領域を分割するためのパターニング工程を行った後に、それぞれの領域の半導体層を所定の層厚に形成する薄層化工程を行うようにしたことを特徴としている。係る製造方法によれば、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。これにより、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【0010】
次に、本発明に係る製造方法においては、前記薄層化工程において、薄層化される半導体領域の半導体層の表面を酸化させることにより前記半導体層表面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することができる。
係る方法によれば、前記酸化層を形成する際の酸化条件により前記半導体層の層厚を制御することができ、容易かつ均一に半導体層の薄層化を行うことができる。
【0011】
次に、本発明に係る製造方法は、前記薄層化工程において、薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法は、前記半導体層の側面部に側面保護膜を形成した後、その半導体層表面を酸化させて酸化層を形成し、除去することで半導体層を薄層化する方法である。この製造方法によれば、半導体層の側面部に耐酸化性材料の側面保護膜が形成されたことで、半導体層の側面部が酸化されないので、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。
【0012】
次に、本発明に係る製造方法においては、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することができる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【0013】
次に、本発明に係る製造方法においては、前記側面保護膜を前記酸化層と同時に除去することもできる。
係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程の合理化を実現することができる。
【0014】
次に、本発明に係る製造方法においては、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることができる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【0015】
次に、本発明に係る製造方法においては、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成してもよい。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去することで、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生MOSの形成を抑制し、オフリーク電流を抑えることができる。
【0016】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料がポリシリコンもしくは単結晶シリコンであることが好ましい。前記半導体層を結晶性に優れるシリコン膜とすることで、高速動作が可能なスイッチング素子を備えた電気光学装置を製造することができる。
【0017】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料の酸化物からなる酸化膜が、酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
【0018】
次に、本発明に係る電気光学装置は、絶縁膜を介して半導体層が形成された基板を有する電気光学装置であって、前記半導体層が、相異なる半導体層厚を有する複数の半導体領域に分割されており、前記半導体層領域の少なくとも一方の半導体層の側面に、耐酸化性材料を含む側面保護膜が形成されたことを特徴とする。
係る構成の電気光学装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などの半導体素子を形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜を半導体層の上面にのみ均一な膜厚で形成され、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生MOSの発生を抑えることができ、信頼性に優れた半導体素子を形成することが可能な電気光学装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【0019】
次に、本発明に係る電気光学装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された前記耐酸化性膜とを備える構成であっても良い。
係る構成によっても、上述の電気光学装置と同様の効果を得ることができる。
【0020】
次に、本発明に係る電気光学装置は、前記複数の半導体領域のうち、一又は複数の半導体領域が、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記半導体層に形成され、前記走査線及びデータ線に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極とが形成された画素領域に含まれ、他の半導体領域が、前記半導体層に形成された複数のトランジスタを有する周辺回路が形成された周辺領域に含まれることを特徴とする。
すなわち、係る構成の電気光学装置は、画素駆動用のトランジスタ素子が形成された画素領域と、周辺回路が形成された周辺領域とで半導体層の層厚が異なり、かつ半導体層の側面部に側面保護膜を備えた電気光学装置である。このような構成とすることで、画素領域と周辺領域のそれぞれで適切な性能を備えたトランジスタ素子を形成することができるとともに、半導体層側面に形成された側面保護膜により寄生MOSの発生を抑えることができる、信頼性に優れた電気光学装置とすることができる。
【0021】
次に、本発明に係る電気光学装置は、前記画素領域及び周辺領域が形成された基板と対向して配置された対向基板と、前記両基板間に挟持され、前記トランジスタにより駆動される液晶とを備えたことを特徴とする。係る構成によれば、信頼性に優れる液晶装置を得ることができる。
また、本発明に係る電気光学装置は、前記画素領域よりも前記周辺領域の方が、前記半導体層の層厚が厚いことを特徴とする。
【0022】
次に、本発明に係る半導体装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された半導体装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして前記半導体層を複数の半導体領域に分割するパターニング工程と、前記パターニング工程において形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程とを含み、前記薄層化工程において薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法では、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。さらには、半導体層の側面部に耐酸化性材料の側面保護膜が形成されていることで、半導体層の側面部が酸化されなくなり、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。このように、本発明に係る半導体装置の製造方法によれば、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【0023】
本発明に係る半導体装置の製造方法では、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することもできる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【0024】
本発明に係る半導体装置の製造方法では、前記側面保護膜を前記酸化層と同時に除去することもできる。係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程を合理化することができる。
【0025】
本発明に係る半導体装置の製造方法では、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることもできる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【0026】
本発明に係る半導体装置の製造方法では、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することもできる。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去するので、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生MOSの形成を抑制し、オフリーク電流を抑えることができるという利点がある。
【0027】
本発明に係る半導体装置の製造方法は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。
これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生MOSの発生を抑えることができる。
【0028】
本発明に係る半導体装置は、絶縁膜を介して半導体層が形成された基板を有する半導体装置であって、前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されていることを特徴とする。
係る構成の半導体装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などのデバイスを形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜が半導体層の上面にのみ均一な膜厚で形成されるようになり、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生MOSの発生を抑えることができ、信頼性に優れたデバイスを実装できる半導体装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【0029】
本発明に係る半導体装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備える構成とすることもできる。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【0030】
本発明に係る半導体装置は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【0031】
次に、本発明に係る投射型表示装置は、先のいずれかに記載の電気光学装置を備えた投射型表示装置であって、光源と、該光源から出射された光を変調する前記電気光学装置からなる光変調手段と、該光変調手段により変調された光を投射する投射手段とを有することを特徴とする。
係る構成によれば、上記の電気光学装置を備えたことで、優れた信頼性を有する投射型表示装置とすることができる。
【0032】
次に、本発明に係る電子機器は、先のいずれかに記載の電気光学装置を備えたことを特徴とする。また、先のいずれかに記載の半導体装置を備えたことを特徴とする。
係る構成によれば、優れた信頼性を有する表示部を備えた電子機器、及び信頼性に優れた半導体集積回路を備えた電子機器を提供することができる。
【0033】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
(液晶装置)
本発明に係る電気光学装置の一例である液晶装置について図面を参照して以下に説明する。
図1は、本発明の実施形態に係る電気光学装置としての液晶装置のうち、画像表示領域の等価回路を示す図である。また、図2は、本発明の実施形態に係る液晶装置におけるTFTアレイ基板を、TFTアレイ基板に形成された各構成要素と共に対向基板の側から見た平面図であり、図3は、対向基板を含めて示す図2のH−H’断面図である。
【0034】
図1において、本実施形態に係る液晶装置の画像表示領域を構成する複数の画素は、マトリクス状に複数形成された画素電極9と、それぞれの画素電極9を制御するためのトランジスタとしての画素スイッチング用TFT30とからなり、画像信号が供給されるデータ線6aが、前記画素スイッチング用TFT30のソースに電気的に接続されている。上記データ線6aに書き込まれる画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしても良い。
【0035】
また、画素スイッチング用TFT30のゲートには、走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9は、画素スイッチング用TFT30のドレインに電気的に接続されており、スイッチング素子である画素スイッチング用TFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。画素電極9を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極9と対向電極との間に形成される液晶容量と並列に蓄積容量70が付加されている。
【0036】
次に、図1に示す画像表示領域を備えた液晶装置の全体構成を説明する。
図2及び図3に示されるように、本実施形態の液晶装置は、対向して配置されたTFTアレイ基板10と、対向基板20との間に液晶50を挟持して概略構成されている。前記対向基板20は、例えばガラス基板や石英基板から構成され、その内面側にはシール材52の内側に並行して額縁としての遮光膜53が設けられている。一方、TFTアレイ基板10は、例えば石英基板からなり、シール材52の外側の領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って設けられている。尚、走査線駆動回路104は、走査線3aに供給される走査信号の遅延が問題にならないのであれば、片側だけでも良いことは言うまでもない。
【0037】
TFTアレイ基板10の内面側には、図3に示すように複数の画素電極9が設けられており、その上側にはラビング処理等の所定の配向処理が施された配向膜(図示せず)が設けられている。上記画素電極9は、例えばITO膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。TFTアレイ基板10の画素電極9に隣接する位置には、各画素電極9をスイッチング制御する画素スイッチング用TFTが形成されている。
【0038】
他方、対向基板20の内面側には、図示を省略したが、その全面に渡って対向電極(図示せず)が設けられ、前記対向電極2の下側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず)が設けられている。前記対向電極は、例えば、ITO膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。
また、対向基板20には、各画素部の開口領域以外の領域に第2遮光膜23が設けられている。このため、対向基板20の側から入射光が、前記画素電極9に隣接して設けられた画素スイッチング用TFTに入射することはない。さらに、第2遮光膜23は、コントラストの向上、色材の混色防止などの機能を有する。
【0039】
また、データ線駆動回路101は、画面表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線6aは、画像表示領域の一方の辺に沿って配設されたデータ線駆動回路101から画像信号を供給し、偶数列のデータ線は、前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路101から画像信号を供給するようにしてもよい。この様にデータ線6aを櫛歯状に駆動するようにすれば、データ線駆動回路101の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【0040】
更に、TFTアレイ基板10の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。また、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的導通をとるための導通材106が設けられている。そして、図2に示すように、シール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52によりTFTアレイ基板10に固着されている。
上記TFTアレイ基板10と対向基板20との間には、シール材52により囲まれた空間に液晶が封入され、液晶層50が形成される。液晶層50は、画素電極9からの電界が印加されていない状態で、TFTアレイ基板10側の配向膜と対向基板20側の配向膜とにより所定の配向状態を採る。液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材52は、TFTアレイ基板10及び対向基板20をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【0041】
また、対向基板20の投射光が入射する側及びTFTアレイ基板10の出射光が出射する側には、各々、例えば、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード、D−STN(デュアルスキャン−STN)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【0042】
以上の構成を備えた本発明に係る液晶装置においては、TFTアレイ基板上における画素スイッチング用TFTが形成されている画素領域と、周辺回路用TFTが形成されている周辺領域とにおいて、それぞれのTFTを構成する半導体層の膜厚が異なって形成されている。
図4は、上記画素領域と、周辺領域とを分割してそれぞれのTFTを示した部分断面図であり、図示左側に画素領域に含まれる画素スイッチング用TFTが示されており、図示右側に周辺領域に含まれる周辺回路用TFTが示されている。
【0043】
まず、図4左側に示す画素スイッチング用TFT30は、LDD(Lightly Doped Drain)構造を有しており、走査線3a、該走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜(ゲート酸化膜)2、データ線6a、半導体層1aの低濃度ソース領域(ソース側LDD領域)1b及び低濃度ドレイン領域(ドレイン側LDD領域)1c、半導体層1aの高濃度ソース領域1d並びに高濃度ドレイン領域1eを備えており、半導体層1aの側面部には側面保護膜25が形成されている。走査線3aは、上記チャネル領域と対向して形成されており、ゲート電極として機能する。
上記半導体層1aにおいて、高濃度ソース領域1dにデータ線6aが接続され、高濃度ドレイン領域1eには、複数の画素電極9のうちの対応する一つが接続されている。また、ソース領域1b及び1d並びにドレイン領域1c及び1eは、半導体層1aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0044】
そして、上記半導体層1aの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜25が形成されている。本実施形態に係る画素スイッチング用TFT30は、半導体層1aの上面側のゲート絶縁膜2及び側面保護膜25によりゲート電極である走査線3aと絶縁されている。このような構成とされていることで、半導体層1aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜2により走査線3aと絶縁され、半導体層1aの周端部及び側面部は、上記側面保護膜25により走査線3aと絶縁されるようになっている。従って、本実施形態の構成によれば、走査線3aと半導体層1aとの距離(すなわちゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0045】
また、半導体層1aを形成する領域の下部には、第1遮光膜11aが設けられている。より具体的には、第1遮光膜11aは、夫々、画素部において、半導体層1aのチャネル領域を含むTFTを、TFTアレイ基板の側から見て覆う位置に設けられている。第1遮光膜11aは、好ましくは不透明な高融点金属であるTi、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。また、第1遮光膜11aが形成されていることで、TFTアレイ基板10の側からの戻り光等が、画素スイッチング用TFT30のチャネル領域1a’やLDD領域1b、1cに入射する事態を未然に防ぐことができ、戻り光に起因する光リーク電流の発生によりトランジスタ素子としての画素スイッチング用TFT30の特性が劣化することはない。
【0046】
データ線6aは、Al等の金属膜や金属シリサイド等の合金膜などの遮光性金属薄膜から構成されている。また、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には、高濃度ソース領域1dへ通じるコンタクトホール5及び高濃度ドレイン領域1eへ通じるコンタクトホール8が各々形成された第2層間絶縁膜4が形成されている。このソース領域1dへのコンタクトホール5を介して、データ線6aは高濃度ソース領域1dに電気的接続されている。さらに、データ線6a及び第2層間絶縁膜4の上には、高濃度ドレイン領域1eへのコンタクトホール8が形成された第3層間絶縁膜7が形成されている。この高濃度ドレイン領域1eへのコンタクトホール8を介して、画素電極9aは高濃度ドレイン領域1eに電気的に接続されている。前述の画素電極9は、このように構成された第3層間絶縁膜7の上面に設けられている。
【0047】
一方、図4右側に示す周辺回路用TFT80は、図示左側の画素スイッチング用TFT30と同様に、LDD構造を有しており、ゲート電極83、ゲート電極83からの電界によりチャネルが形成される半導体層80aのチャネル領域80a’、ゲート電極83と半導体層80aとを絶縁するゲート絶縁膜2、入力信号線86a、出力信号線86b、半導体層80aの低濃度ソース領域(ソース側LDD領域)80b及び低濃度ドレイン領域(ドレイン側LDD領域)80c、半導体層80aの高濃度ソース領域80d並びに高濃度ドレイン領域80eを備えて構成されている。
また、この周辺回路用TFT80においても、画素スイッチング用TFT30と同様に、ソース領域80b及び80d並びにドレイン領域80c及び80eは、半導体層80aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0048】
そして、上記周辺回路用TFT80の半導体層80a側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜85が形成されている。すなわち、本実施形態に係る周辺回路用TFT80は、半導体層80aの上面側のゲート絶縁膜2及び側面保護膜85によりゲート電極83と絶縁されている。このような構成とされていることで、半導体層80aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜2によりゲート電極83と絶縁され、半導体層80aの周端部及び側面部は、上記側面保護膜85によりゲート電極83と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート電極83と半導体層80aとの距離(ゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0049】
図4に示すように、画素スイッチング用TFT30の半導体層1aは、周辺回路用TFT80の半導体層80aよりも薄く形成されている。このような構成とされたことで、画素スイッチング用TFT30においては、光リーク電流を低減することができる。また、周辺回路用TFT80は、走査線やデータ線を駆動するために大きな電流駆動能力が必要なものであるが、半導体層80aの膜厚が厚く形成されていることで、走査線駆動回路104およびデータ線駆動回路101において大電流が得やすいものとなっている。
【0050】
上記画素スイッチング用TFT30を構成する半導体層1aの層厚は、特に限定されるものではないが、30nmから100nmまでの範囲、好ましくは30nmから80nmまでの範囲、より好ましくは40nmから60nmまでの範囲で一定の膜厚とされる。
半導体層1aの膜厚が100nm以下であれば、チャネル部の不純物濃度によらずゲート電極が制御する空乏層が半導体層1aよりも大きく拡がるため、画素スイッチング用TFT30は完全空乏型となる。さらに、半導体層1aの層厚を100nm以下、好ましくは80nm以下、より好ましくは60nm以下とするならば、第1遮光膜11aで防止することの出来ない迷光が半導体層1aに照射されても、光励起の電子正孔対の生成量が少ないものとなる。したがって、光リーク電流を小さく抑えることができ、画素のスイッチング素子である画素スイッチング用TFT30として有効である。
また、半導体層1aの層厚を30nm以上、好ましくは40nm以上とするならば、チャネル領域1a’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【0051】
また、周辺回路用TFT80を構成する半導体層80aの層厚は、特に限定されるものではないが、100nmから600nmまでの範囲とすることが好ましく、より好ましくは150nmから400nmまでの範囲で一定の層厚とされる。
半導体層80aの層厚が100nm以上、好ましくは150nm以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、周辺回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる駆動回路を形成できる。
また、半導体層80aの層厚が600nm以上であると、画素スイッチング用TFT30を構成する半導体層1aを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【0052】
(電気光学装置の製造方法)
以下、図2ないし図4に示す液晶装置に適用される電気光学装置の製造方法を図面を参照して説明する。ただし、本発明の特徴は、上記TFT30,80を形成するための半導体層1a、80aの構成、及びこれらの半導体層1a、80aに形成されたトランジスタ素子にあるため、以下では半導体層1a、80aの形成方法の4形態を、図5ないし図8を参照して説明し、半導体層1a、80aへのトランジスタ素子の形成方法を図9ないし図11を参照して説明する。尚、トランジスタ素子形成後のTFT30,80製造工程には、従来用いられている製造方法を適用することができる。
【0053】
[第1の実施形態]
図5は、本発明に係る製造方法による電気光学装置の製造工程を示す断面工程図である。
まず、図5Aに示すように、ガラスや石英等からなる支持基板10上に、酸化シリコンなどからなる絶縁膜12を介して形成された単結晶シリコン層206を備えたSOI基板を用意する。図5に示すSOI基板は、公知の方法により製造することができる。また、絶縁膜12内又は絶縁膜12と支持基板10との間に遮光膜を備えていても良い。
上記遮光膜を備えたSOI基板は、例えば、支持基板10上に所定のパターンを有する遮光膜を形成し、次いで、前記遮光膜を形成した支持基板10上に、絶縁膜12を形成し、表面を研磨して平坦化する。
そして、貼り合わせる側の表面に酸化膜層が形成されていると共に、水素イオン(H+)が注入されている単結晶シリコン基板を、上記絶縁膜12上に貼り合わせ、熱処理を行うことにより水素イオンが注入された領域で単結晶シリコン基板を分断して単結晶シリコン層206を形成し、遮光膜を備えたSOI基板を製造することができる。
【0054】
次に、図5Bに示すように、単結晶シリコン層206を所定形状にパターニングする。本実施形態では、単結晶シリコン層206を第1半導体領域(図示左側)210と、第2半導体領域(図示右側)220とに分割しており、第1半導体領域210には、所定形状の第1半導体層201が形成され、第2半導体領域220には、第2半導体層80aが形成されている。本パターニング工程は、公知のフォトリソグラフィ工程、エッチング工程等を組み合わせて行うことができる。
本実施形態の製造方法においては、層厚の均一な単結晶シリコン層206に対してパターニングを行うため、半導体層206の下側の絶縁膜12がオーバーエッチされることがなく、また、エッチング深さが一定で良いため、エッチング処理自体が容易になり、より高精度でのパターニングを容易に行うことができる。
【0055】
次に、図5Cに示すように、第2半導体領域220側の第2半導体層80aを覆うように窒化シリコンなどの耐酸化性材料からなるマスク材287を形成する。このマスク材287は、第1半導体領域をマスクした状態でプラズマCVD法や減圧CVD法、スパッタ法などにより第2半導体領域220に窒化シリコン膜を形成する方法や、第1、第2半導体領域210,220を覆う全面に窒化シリコン膜を形成した後、フォトリソグラフィ工程、エッチング工程等により第1半導体領域210の窒化シリコン膜を除去する方法により形成することができる。
【0056】
次に、図5Dに示すように、熱酸化工程などにより第1半導体層201の表面を酸化させて、第1半導体層201表面に酸化層207を形成する。この酸化工程において、酸化条件を適宜変更することで、第1半導体層201上に形成される酸化層207の層厚を調整し、酸化層207除去後の第1半導体層の層厚を調整することができる。尚、本工程において、第2半導体層80aは、耐酸化性材料からなるマスク材287により保護されているので酸化されない。
【0057】
そして、第1半導体層201上の酸化層207及び第2半導体層80a上のマスク材287を、エッチング工程などにより除去することで、図5Eに示す、薄層化された第1半導体層1aと、第1半導体層1aより層厚の大きい第2半導体層80aとを備えた電気光学装置が得られる。
【0058】
以上の構成の本実施形態の製造方法によれば、容易に異なる層厚の半導体層をSOI基板上に形成することができる。また、パターニング工程(図5B)が、半導体層の薄層化工程(図5D)よりも先に配置されているため、パターニング処理を、半導体層206の層厚が基板10上で均一にされた状態で行うことができるので、パターニングを極めて容易に行えるとともに、絶縁膜12に対するオーバーエッチも生じないようにすることができる。また本実施形態による製造方法によれば、図5Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生するのを防止する事が容易に出来る。これにより、本実施形態の製造方法によれば、半導体層の形状を精度良く制御することができ、その結果、電気光学装置を歩留まり良く製造することができる。
【0059】
[第2の実施形態]
図6は、本発明に係る製造方法の第2の実施形態による電気光学装置の製造工程を示す断面工程図である。図6に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜205を形成した後、第1半導体層201の薄層化を行う点にある。本実施形態において、図6Bに示すパターニング工程までは図5に示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図6に示す符号の内、図5と共通の符号は図1と同一の部材であることを示している。
【0060】
図6Bに示すように半導体層206のパターニングにより第1半導体領域210及び第2半導体領域220に半導体層201,80aを形成したならば、半導体層201,80aを覆うように耐酸化性の窒化シリコン膜を基板10の半導体層側全面に形成する。その後、フォトリソグラフィ工程、エッチング工程等により、図6Cに示すように、第2半導体領域80aを覆う窒化シリコン膜をマスク材287として残し、第1半導体層201側面部を覆う側面保護膜205を形成する。この側面保護膜205は、窒化シリコン膜のエッチング条件を調整し、第1半導体層201の上面部に形成された窒化シリコン膜を除去すると共に、半導体層201側面部の窒化シリコン膜を残すように選択的にエッチングすることで形成することができる。
【0061】
次いで、図6Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化される。
【0062】
そして、上記酸化層208及び側面保護膜205、並びにマスク材287をエッチング工程により除去することで、図6Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。
【0063】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜205を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、第一の実施例と同様、図6Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、上記側面保護膜205は、必ずしも除去する必要はなく、第1半導体層1aの側面部に側面保護膜205を残した電気光学装置も製造することができる。このように側面保護膜205が残された第1半導体層1aに例えばトランジスタ素子を形成する場合、ゲート酸化工程により第1半導体層1aの表面を酸化させるが、側面保護膜205により第1半導体層1aの側面部は酸化されず、第1半導体層1aの上面側にのみゲート酸化膜が形成される。このようにして形成されたゲート酸化膜は、第1半導体層1aの周端部においてもその膜厚が薄くなることが無いため、トランジスタ素子に寄生MOSが生じるのを防ぐことができる。
尚、本実施形態では、側面保護膜205を第1半導体層201にのみ設けた構成としたが、第2半導体層80aにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【0064】
[第3の実施形態]
図7は、本発明に係る製造方法の第3の実施形態による電気光学装置の製造工程を示す断面工程図である。図3に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜を形成した後、第1半導体層201の薄層化を行う点、及び前記側面保護膜が、酸化膜と耐酸化性膜との積層構造とされている点である。本実施形態において、図7Aに示すパターニング工程までは図5A〜Bに示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図7に示す符号の内、図5と共通の符号は図5と同一の部材であることを示している。
【0065】
図7Aに示すように、半導体層のパターニングにより第1半導体領域210及び第2半導体領域220に半導体層201,80aを形成したならば、図7Bに示すように、半導体層201,80aを覆うように酸化シリコン膜216を形成し、この酸化シリコン膜216を覆う耐酸化性の窒化シリコン膜277を形成する。つまり、第1半導体層201,80a上には酸化シリコン膜216及び窒化シリコン膜277が積層されている。
その後、フォトリソグラフィ工程、エッチング工程等により、図7Cに示すように、第2半導体領域80aを覆う窒化シリコン膜277をマスク材287として残し、第1半導体層201の上面部に形成された酸化シリコン膜216及び窒化シリコン膜277を除去すると共に、第1半導体層201側面部を覆う側面保護膜28を形成する。この側面保護膜28は、酸化シリコン層(酸化膜)26上に窒化シリコン層(耐酸化性膜)27が積層された構造となっている。尚、この側面保護膜28は、上記第2の実施形態に係る半導体層に設けられた側面保護膜205と同様の方法で形成することができる。
【0066】
次いで、図7Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化されるが、本実施形態では、側面保護膜28の半導体層201側が、酸化シリコン層26により構成されているため、半導体層201の側端部において酸化種が浸入しやすくなり、第1半導体層201の周端部における酸化層208の層厚が若干大きくなる。
【0067】
そして、上記酸化層208及び側面保護膜28、並びにマスク材287をエッチング工程により除去することで、図7Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。
【0068】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜28を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図7Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また本実施形態に係る製造方法では、上述のように半導体層周端部における酸化層208の層厚がやや大きくなるため、薄層化された第1半導体層1aの周端部には、曲面部211が形成される。このような曲面部211が形成されていると、第1半導体層1aをゲート酸化させた場合に、半導体層1a周端部におけるゲート酸化膜の膜厚が薄くならないため、より効果的に寄生MOSの発生を抑えることができる。
【0069】
尚、本実施形態の製造方法においても、上記側面保護膜28は、除去せずに残しておくことができる。側面保護膜28を第1半導体層1a側面に残しておけば、第1半導体層1aのゲート酸化を行う際に、第1半導体層1aの側面部にはすでに酸化シリコン層26が形成されているため、ゲート酸化膜が半導体層1aの周端部で薄くなることがなく、より信頼性に優れるトランジスタ素子を形成することができる。
また、本実施形態では、側面保護膜28を第1半導体層201にのみ設けた構成としたが、第2半導体層80aにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【0070】
[第4の実施形態]
図8は、本発明に係る製造方法の第4の実施形態による電気光学装置の製造工程を示す断面工程図である。図8に示す本実施形態の製造方法の特徴的な点は、第1半導体領域210の第1半導体層201の側面部に側面保護膜を形成した後、第1半導体層201の薄層化を行うが、この側面保護膜の高さと薄層化後の第1半導体層201の層厚とをほぼ同一に形成する点にある。本実施形態において、図8Aに示すパターニング工程までは図5A〜Bに示す上記第1の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図8に示す符号の内、図5と共通の符号は図5と同一の部材であることを示している。
【0071】
図8Aに示すように半導体層のパターニングにより第1半導体領域210及び第2半導体領域220を形成したならば、図8Bに示すように、半導体層201,80aを覆うように耐酸化性の窒化シリコン膜277を基板10の半導体層側全面に形成する。
その後、フォトリソグラフィ工程、エッチング工程等により、図8Cに示すように、第2半導体領域80aを覆う窒化シリコン膜277をマスク材287として残し、第1半導体層201の上面部に形成された窒化シリコン膜277を除去すると共に、第1半導体層201側面部を覆う側面保護膜25を形成する。本実施形態に係る製造方法では、この側面保護膜25を、薄層化後の第1半導体層1a(図8E参照)の層厚とほぼ同一の高さとなるように形成する。この側面保護膜25の高さは、窒化シリコン膜のエッチング条件を調整し、半導体層201側面部の窒化シリコン膜を残す割合を調整することで容易に所定の高さを有する側面保護膜とすることができる。
【0072】
次いで、図8Dに示すように、熱酸化工程などにより第1半導体層201の上面部を酸化させて酸化層208を形成する。この酸化工程において、第1半導体層201の側面部は上記側面保護膜205により保護されているために酸化されず、第1半導体層201の上面部のみが酸化される。また、第1半導体層201上の酸化膜208は、側面保護膜25の高さの分だけ半導体層を残すように形成される。
【0073】
そして、上記酸化層208及び側面保護膜205、並びにマスク材287をエッチング工程により除去することで、図8Eに示す薄層化された第1半導体層1aと、第2半導体層80aを有する電気光学装置が得られる。また、図8Eに示すように、第1半導体層1aの側面部及び第2半導体層80aの側面部には、側面保護膜25及び側面保護膜85が形成されており、これらの側面保護膜25,85の高さは、それぞれが形成されている半導体層1a及び80aの層厚とほぼ同じに形成されている。側面保護膜25,85の高さは、半導体層1a、80aの層厚とほぼ同一か又は半導体層の層厚よりもやや大きくなるように形成するのがよい。これは、側面保護膜25,85の高さが低すぎると、半導体層1a、80aをゲート酸化させた際に、半導体層の周端部におけるゲート酸化膜の膜厚が薄くなり、寄生MOSが生じやすくなるためである。
尚、第2半導体層80aの側面保護膜85は、マスク材287を除去する際のエッチング条件の調整により形成することができる。
【0074】
上記本実施形態の製造方法によれば、第1半導体層201の側面部に側面保護膜25を設けた状態で第1半導体層201表面を酸化させるので、第1半導体層201の側面部が酸化されず、酸化層208除去後にも、図2Bに示すパターニング後の第1半導体層201の面内寸法を維持したまま、第1半導体層201の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第1半導体層201の側面部がエッチングされることもない。従って、薄層化された第1半導体層1aの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図8Dの工程において、単結晶シリコン層206を表面から酸化をする以前に単結晶シリコン層206を事前に第1半導体層201と第2半導体層80aに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、側面保護膜25の高さと、第1半導体層201上の酸化層208の層厚が制御されるため、薄層化後の半導体層1aの層厚と、側面保護膜25の高さとがほぼ同一になり、ゲート酸化させた場合にゲート酸化膜の膜厚を均一に形成しやすく、ゲート酸化膜が半導体層1a周端部で薄くなることもない。
【0075】
[トランジスタ素子の形成方法]
次に、図5〜図8に示すいずれかの製造工程により製造された電気光学装置を用いて、図4に示す液晶装置のTFT30,80のように、厚さの異なる半導体領域それぞれにTFTを製造する場合の製造工程について図面を参照して以下に詳細に説明する。
【0076】
図9〜図11は、本発明に係る電気光学装置の半導体層へのトランジスタ素子の形成工程を示す断面工程図であり、これらの図においては、図5と同じ構成要素での構造を示しているが、図6〜8と同じ構成要素での構造は示さない。図5と同じ構成要素については、同じ参照符号を付している。また、図9〜図11においては、図4に示すトランジスタ素子に備えられた第1遮光膜11aは省略して示している。尚、図5〜図8のいずれの工程により製造された電気光学装置を用いてもほぼ同様の工程でトランジスタ素子を形成することができる。従って、図9〜図11では側面保護膜25,85が設けられていない図5に示すSOI基板を用いた場合について図示しているが、以下の説明では、必要に応じて図8に示す側面保護膜25,85が設けられたSOI基板を用いた場合についても適宜説明を加えることとする。
また、以下に説明するトランジスタ素子の形成工程において、図9Aに示すSOI基板に代えて、図8に示すSOI基板を用いるならば、図4に示すように、TFTの側面に側面保護膜を備えたトランジスタ素子を形成することができる。
【0077】
まず、図9Aに示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層1a、80aが形成されたSOI基板を用意する。このSOI基板は、図5に示す製造工程により製造することができる。また、このSOI基板として図8に示すものを用いる場合には、半導体層1a及び80aの側面部に、それぞれ側面保護膜25,85が形成されている。
【0078】
次いで、半導体層1a、80aを、約850〜1300℃の温度、好ましくは約1000℃の温度で72分程度熱酸化することにより、約60nmの比較的薄い厚さの熱酸化シリコン膜を形成し、図9Bに示すように、画素スイッチング用TFT30および周辺回路用TFT80のゲート絶縁膜(ゲート酸化膜)2とする。本実施例によるトランジスタ素子は図5に示すような製造工程で形成しているのでパターニング処理を半導体層206の層厚が基板10上で均一な状態で行うことができ、パターニングを極めて容易に行えるとともに、絶縁膜12に対するオーバーエッチも生じないようにすることができる。
このゲート酸化工程において、半導体層1a、80aの側面部に側面保護膜25,85が設けられた基板を用いた場合には、ゲート絶縁膜2は、半導体層1a、80aの上面側にのみ形成される。従って、第1半導体層1aは、その上面側をゲート絶縁膜2により電気的に絶縁され、その側面側を側面保護膜25により電気的に絶縁される。また、第2半導体層80aも同様である。
また、側面保護膜25,85が設けられたSOI基板を用いる場合には、側面保護膜25,85の高さは、ゲート酸化前の半導体層1a、80aの層厚とほぼ同一に形成されるため、ゲート酸化により半導体層1a、80が相対的に薄くなることから、ゲート酸化後の側面保護膜25,80の高さは半導体層1a、80aの層厚よりも大きくなる。従って、側面保護膜25,85を備えたSOI基板を用いるならば、半導体層1a、80aの周端部において半導体層1a、80aは、ゲート絶縁膜2と側面保護膜25,85とにより保護されるので、後述するゲート電極と半導体層との距離が局所的(特に半導体層周端部)に、薄くなることが無く、寄生MOSの生じ難い、信頼性に優れたトランジスタ素子を形成することができる。
【0079】
次に、図9Cに示すように、画素スイッチング用TFT30の半導体層1aに対応する位置にレジスト膜301を形成して、第2半導体領域の第2半導体層80aに、B(硼素)などのIII族元素のドーパント302をドープし、その後、レジスト膜301を除去する。
次に、図9Dに示すように、第2半導体層80aに対応する位置にレジスト膜303を形成して、第1半導体層1aに、B(硼素)などのIII族元素のドーパント304をドープし、その後、レジスト膜303を除去する。
【0080】
次に、減圧CVD法等によりポリシリコン層を堆積したのち、リン(P)を熱拡散することにより導電化し、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図10Aに示すように、所定パターンの走査線3a、ゲート電極83を形成する。この走査線3aと、第1半導体層1aとは、ゲート絶縁膜2により互いに絶縁されるが、側面保護膜25が設けられている場合には、第1半導体層1aの上面においてはゲート絶縁膜2により互いに絶縁され、第1半導体層1aの側面側においては側面保護膜25により絶縁される。また、ゲート電極83と、第2半導体層80aとも、ゲート絶縁膜2により互いに絶縁されるが、第2半導体層80aの側面に側面保護膜85が設けられている場合には、第2半導体層80aの上面側ではゲート絶縁膜2により互いに絶縁され、第2半導体層80aの側面側では側面保護膜85がある場合にはより互いに絶縁されることになる。
【0081】
次に、図10Bに示すように、第2半導体層80aにLDD領域を形成するために、第1半導体層1aに対応する位置にレジスト膜305を形成する。次いで、ゲート電極83を拡散マスクとして、例えばPなどのV族元素のドーパント306を低濃度でドープし、Nチャネルの低濃度ソース領域80bおよび低濃度ドレイン領域80cを形成し、その後、レジスト膜305を除去する。
【0082】
次に、図10Cに示すように、第1半導体層1aにLDD領域を形成するために、第2半導体層80aに対応する位置にレジスト膜307を形成する。次いで、走査線3aを拡散マスクとして、例えばPなどのV族元素のドーパント308を低濃度でドープし、Nチャネルの低濃度ソース領域1bおよび低濃度ドレイン領域1cを形成し、その後、図11Aに示すように、レジスト膜307を除去する。
【0083】
次に、図11Bに示すように、走査線3aよりも幅の広いレジスト膜401を走査線3a上に形成するとともに、ゲート電極83よりも幅の広いレジスト膜309をゲート電極83上に形成する。
次いで、レジスト膜309、401をマスクとして、PなどのV族元素のドーパント61を高濃度でドープし、第1半導体層1aに、高濃度ソース領域1dおよび高濃度ドレイン領域1eを形成するとともに、第2半導体層80aに、高濃度ソース領域80dおよび高濃度ドレイン領域80eを形成する。
【0084】
その後、図11Cに示すように、レジスト膜309、401を除去することにより、異なる半導体層厚のトランジスタ素子31,81が形成される。
そして、トランジスタ素子31,81が形成された支持基板10上に、従来と同様の方法によって、第2層間絶縁膜4、データ線6a、好ましくはデータ線6aと同様の材料によりデータ線6aと同時に設けられる入力信号線86aおよび出力信号線86b、第3層間絶縁膜7、画素電極9、配向膜等を形成すれば、図4に示す液晶装置のTFTアレイ基板が得られる。
【0085】
(電子機器)
次に、上記実施形態の液晶装置を備えた電子機器の例について説明する。
図13は、本発明の投射型表示装置の一例を示した概略構成図である。図13において、投射型表示装置は、上述した液晶装置を3個用意し、夫々RGB用の液晶装置962R、962Gおよび962Bとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置920と、均一照明光学系923が採用されている。そして、投射型表示装置は、この均一照明光学系923から出射される光束Wを赤(R)、緑(G)、青(B)に分離する色分離手段としての色分離光学系924と、各色光束R、G、Bを変調する変調手段としての3つのライトバルブ925R、925G、925Bと、変調された後の色光束を再合成する色合成手段としての色合成プリズム910と、合成された光束を投射面100の表面に拡大投射する投射手段としての投射レンズユニット906を備えている。また、青色光束Bを対応するライトバルブ925Bに導く導光系927をも備えている。
【0086】
均一照明光学系923は、2つのレンズ板921、922と反射ミラー931を備えており、反射ミラー931を挟んで2つのレンズ板921、922が直交する状態に配置されている。均一照明光学系923の2つのレンズ板921、922は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置920から出射された光束は、第1のレンズ板921の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第2のレンズ板922の矩形レンズによって3つのライトバルブ925R、925G、925B付近で重畳される。
【0087】
各色分離光学系924は、青緑反射ダイクロイックミラー941と、緑反射ダイクロイックミラー942と、反射ミラー943から構成される。まず、青緑反射ダイクロイックミラー941において、光束Wに含まれている青色光束Bおよび緑色光束Gが直角に反射され、緑反射ダイクロイックミラー942の側に向かう。赤色光束Rはこのミラー941を通過して、後方の反射ミラー943で直角に反射されて、赤色光束Rの出射部944から色合成プリズム910の側に出射される。
次に、緑反射ダイクロイックミラー942において、青緑反射ダイクロイックミラー941において反射された青色、緑色光束B、Gのうち、緑色光束Gのみが直角に反射されて、緑色光束Gの出射部945から色合成光学系の側に出射される。緑反射ダイクロイックミラー942を通過した青色光束Bは、青色光束Bの出射部946から導光系927の側に出射される。本例では、均一照明光学素子の光束Wの出射部から、色分離光学系924における各色光束の出射部944、945、946までの距離がほぼ等しくなるように設定されている。
【0088】
色分離光学系924の赤色、緑色光束R、Gの出射部944、945の出射側には、それぞれ集光レンズ951、952が配置されている。したがって、各出射部から出射した赤色、緑色光束R、Gは、これらの集光レンズ951、952に入射して平行化される。
【0089】
このようにして平行化された赤色、緑色光束R、Gは、ライトバルブ925R、925Gに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Bは、導光系927を介して対応するライトバルブ925Bに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ925R、925G、925Bは、それぞれさらに入射側偏光手段960R、960G、960Bと、出射側偏光手段961R、961G、961Bと、これらの間に配置された液晶装置962R、962G、962Bとからなる液晶ライトバルブである。
【0090】
導光系927は、青色光束Bの出射部946の出射側に配置した集光レンズ954と、入射側反射ミラー971と、出射側反射ミラー972と、これらの反射ミラーの間に配置した中間レンズ973と、ライトバルブ925Bの手前側に配置した集光レンズ953とから構成されている。集光レンズ946から出射された青色光束Bは、導光系927を介して液晶装置962Bに導かれて変調される。各色光束の光路長、すなわち、光束Wの出射部から各液晶装置962R、962G、962Bまでの距離は青色光束Bが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系927を介在させることにより、光量損失を抑制することができる。
各ライトバルブ925R、925G、925Bを通って変調された各色光束R、G、Bは、色合成プリズム910に入射され、ここで合成される。そして、この色合成プリズム910によって合成された光が投射レンズユニット906を介して所定の位置にある投射面100の表面に拡大投射されるようになっている。
【0091】
このような投射型表示装置は、本発明の実施形態の液晶装置962R、962G、962Bが備えられているものであるので、優れた表示品位を有する投射型表示装置とすることができる。
【0092】
図14Aは、携帯電話の一例を示した斜視図である。図14Aにおいて、符号1000は携帯電話本体を示し、符号1001は上記の液晶表示装置を用いた液晶表示部を示している。
【0093】
図14Bは、腕時計型電子機器の一例を示した斜視図である。図14Bにおいて、符号1100は時計本体を示し、符号1101は上記の液晶表示装置を用いた液晶表示部を示している。
【0094】
図14Cは、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図14Cにおいて、符号1200は情報処理装置、符号1202はキーボードなどの入力部、符号1204は情報処理装置本体、符号1206は上記の液晶表示装置を用いた液晶表示部を示している。
【0095】
図14A〜Cに示す電子機器は、上記実施の形態の液晶装置を用いた液晶表示部を備えているので、優れた信頼性が得られる表示部を備えた電子機器を実現することができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施の形態では液晶装置を用いて説明したが、これに限らずエレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動表示装置、電界放出表示装置、LED(ライトエミッティングダイオード)表示装置などのように、複数の画素毎に表示状態を制御可能な各種の電気光学装置を用いても構わない。
【0096】
(半導体装置)
次に、本発明に係る半導体装置の実施の形態について図面を参照して以下に説明する。図15は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。この図に示す半導体装置は、完全空乏型のTFTと、部分空乏型のTFTとが、シリコン基板310上に絶縁膜312を介して形成された単結晶シリコン膜からなる半導体層301a、380aを有するSOI基板上に形成されたものであり、図15左側に完全空乏型のTFTが示され、図15右側に部分空乏型のTFTが示されている。
尚、本実施形態ではTFT330,380を例に挙げて説明しているが、本発明に係る半導体装置に実装できるデバイスはトランジスタに限られない。
【0097】
まず、図15左側に示す完全空乏型TFT330は、ゲート端子303a、該ゲート端子303aからの電界によりチャネルが形成される半導体層301aのチャネル領域301a’、ゲート端子303aと半導体層1aとを絶縁するゲート絶縁膜(ゲート酸化膜)302、半導体層1aのソース領域301b及びドレイン領域301cを備えている。ゲート端子303aは、上記チャネル領域と対向して形成されている。
尚、実際の半導体装置においては、上記半導体層301aのソース領域301bにゲート絶縁膜302を開口してソース端子が形成され、ドレイン領域301cには、ゲート絶縁膜302を一部開口してドレイン端子が形成される。また、ソース領域301b及びドレイン領域301cは、半導体層301aに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【0098】
そして、上記半導体層301aの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜325を形成してもよい。完全空乏型のTFT330は、半導体層301aの上面側のゲート絶縁膜302及び、半導体層301aの周囲を取り囲む側面保護膜325によりゲート端子303aと絶縁されている。このような構成とされていることで、半導体層301aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜302によりゲート端子303aと絶縁され、半導体層301aの周壁部は、上記側面保護膜325によりゲート端子303aと絶縁されるようになっている。従って、本実施形態の構成によれば、半導体層301aの縁端において、ゲート端子303aと半導体層301aとの距離(すなわちゲート絶縁膜302の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0099】
一方、図15右側に示す部分空乏型のTFT380は、図示左側の完全空乏型のTFT330と同様に、ゲート端子383、ゲート端子383からの電界によりチャネルが形成される半導体層380aのチャネル領域380a’、ゲート端子383と半導体層380aとを絶縁するゲート絶縁膜302、半導体層380aのソース領域380b及び380c、半導体層380の周壁と当接する側壁保護膜385、を備えて構成されている。また、この部分空乏型のTFT380においても、先の完全空乏型TFT330と同様に、ソース領域380b及びドレイン領域380cは、半導体層380aに対して、所定濃度の不純物イオンをドープすることにより形成されている。
【0100】
そして、上記部分空乏型のTFT380の半導体層380a側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜385を形成してもよい。すなわち、本実施形態に係る部分空乏型TFT380は、半導体層380aの上面側のゲート絶縁膜302及び側面保護膜385によりゲート端子383と絶縁されている。このような構成とされていることで、半導体層80aの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜302によりゲート端子383と絶縁され、半導体層380aの周端部及び側面部は、上記側面保護膜385によりゲート端子383と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート端子383と半導体層380aとの距離(ゲート絶縁膜2の膜厚)が部分的に薄くなることによる寄生MOSの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるTFTを構成することができる。
【0101】
図15に示すように、完全空乏型TFT330を構成している半導体層301aは、部分空乏型TFT380を構成している半導体層380aよりも薄く形成されている。このような構成とされたことで、完全空乏型TFT30においては、オフリーク電流を低減することができる。また、部分空乏型TFT380は、半導体層380aの膜厚が厚く形成されていることで、高速動作が可能になっている。
【0102】
上記完全空乏型TFT330を構成する半導体層301aの層厚は、特に限定されるものではないが、30nmから100nmまでの範囲、好ましくは30nmから80nmまでの範囲、より好ましくは40nmから60nmまでの範囲で一定の膜厚とされる。
半導体層301aの膜厚が100nm以下であれば、チャネル部の不純物濃度によらずゲート端子が制御する空乏層が半導体層301aよりも大きく拡がるようにすることができ、TFT30を容易に完全空乏型とすることができる。さらに、半導体層301aの層厚を100nm以下、好ましくは80nm以下、より好ましくは60nm以下とするならば、オフリーク電流を極めて小さく抑えることができ、有効である。
また、半導体層301aの層厚を30nm以上、好ましくは40nm以上とするならば、チャネル領域301a’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【0103】
また、部分空乏型のTFT380を構成する半導体層380aの層厚は、特に限定されるものではないが、100nmから600nmまでの範囲とすることが好ましく、より好ましくは150nmから400nmまでの範囲で一定の層厚とされる。
半導体層380aの層厚が100nm以上、好ましくは150nm以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、半導体集積回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる集積回路を形成できる。
また、半導体層380aの層厚が600nm以上であると、完全空乏型TFT30を構成する半導体層301aを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【0104】
尚、本実施形態では、完全空乏型のTFT330と、部分空乏型のTFT380とが同一基板上に形成された半導体装置を例示して説明したが、本発明の技術範囲はこの構成に限定されるものではない。例えば、上記半導体素子が、完全空乏型TFTのみである構成や、部分空乏型TFTのみである構成とすることもでき、上記半導体層にTFT素子以外の半導体素子を形成してもよいのは勿論である。
【0105】
(半導体装置の製造方法)
本発明に係る半導体装置の製造方法としては、先の第1〜第4実施形態の電気光学装置の製造方法を、シリコン基板上に絶縁膜を介して単結晶シリコン層が形成されてなるSOI基板に対して適用すればよい。具体的には、図5ないし図8に示すSOI基板として、支持基板10がシリコン基板とされたものを用いて各工程を行う製造方法である。係る製造方法によれば、異なる層厚の半導体層をSOI基板に容易に形成することができ、また、半導体層の薄層化工程に先立って半導体層をパターニングするので、絶縁膜に対するオーバーエッチを防止でき、さらには、半導体層の平面形状を精度よく制御することができるという、先の各実施形態の電気光学装置の製造方法と同様の作用効果を得ることができる。
【0106】
(半導体装置を用いた電子機器)
次に、上記実施形態の半導体装置を適用した電子機器の一例として、内部回路とこれを駆動するための周辺駆動回路とを備えた半導体集積回路を挙げ、図16を参照して説明する。図16は本実施形態に係る半導体集積回路1300の模式構成図であり、半導体集積回路1300は、メモリ等が形成された内部回路1301と、この内部回路1301を取り囲んで設けられた、入出力バッファ等の周辺駆動回路1302とを備えて構成されている。そして、本実施形態の半導体集積回路では、内部回路1301に部分空乏型のデバイスが形成され、周辺駆動回路1302には部分空乏型のデバイスが形成されている。これにより、内部回路1301においてはオフリーク電流が低減され、周辺駆動回路1302においては、耐圧及び閾値低下による低電圧動作が可能になっている。
【0107】
【発明の効果】
以上、詳細に説明したように、本発明に係る電気光学装置の製造方法によれば、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含む構成とされたことで、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、より正確な形状に半導体層を形成することができる。また本発明に係る電気光学装置の製造方法によれば、単結晶シリコン層を表面から酸化をする以前に単結晶シリコン層を事前に分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
従って、本発明に係る製造方法によれば、信頼性に優れた半導体素子を形成し得る電気光学装置を歩留まり良く製造することができる。
【0108】
また本発明によれば、SOI基板を用いた半導体装置における従来技術の問題点を解決し、また半導体層の形状を容易に制御することができ、信頼性に優れた半導体装置を容易に製造することができる製造方法を提供することができる。
【0109】
また本発明によれば、信頼性に優れる電気光学装置、及びこれを備えた投射型表示装置、電子機器、並びに信頼性に優れる半導体装置、及びこれを備えた電子機器を提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の一実施の形態である液晶装置の等価回路図である。
【図2】図2は、図1に示す表示領域を備えた液晶装置の全体構成を示す平面図である。
【図3】図3は、図2に示すH−H’線に沿う断面図である。
【図4】図4は、図2に示す液晶装置の画素領域と周辺領域とを分割してそれぞれのTFTを示した部分断面図である。
【図5】図5は、本発明に係る電気光学装置の製造方法の第1の実施形態を示す断面工程図である。
【図6】図6は、本発明に係る電気光学装置の製造方法の第2の実施形態を示す断面工程図である。
【図7】図7は、本発明に係る電気光学装置の製造方法の第3の実施形態を示す断面工程図である。
【図8】図8は、本発明に係る電気光学装置の製造方法の第4の実施形態を示す断面工程図である。
【図9】図9は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図10】図10は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図11】図11は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図12】図12は、従来の電気光学装置の製造方法を示す断面工程図である。
【図13】図13は、本発明に係る投射型表示装置の構成図である。
【図14】図14A〜Cは、本発明に係る電子機器の斜視構成図である。
【図15】図15は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。
【図16】図16は、本発明に係る電子機器の一例を示す平面構成図である。
【符号の説明】
1a,201 第1半導体層
80a 第2半導体層
10 支持基板(基板、TFTアレイ基板)
11a 第1遮光膜
12 第1層間絶縁膜(絶縁膜、酸化層)
25、85 側面保護膜
30 画素スイッチング用TFT
31、81 トランジスタ素子
80 周辺回路用TFT
210 第1半導体領域
220 第2半導体領域
216 酸化層(酸化保護膜)
Claims (28)
- 基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された電気光学装置の製造方法であって、
前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、
前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、
を含むことを特徴とする電気光学装置の製造方法。 - 前記薄層化工程において、
薄層化される半導体領域の半導体層の表面を酸化させることにより前記半導体層表面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする請求項1に記載の電気光学装置の製造方法。 - 前記薄層化工程において、
薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする請求項1又は2に記載の電気光学装置の製造方法。 - 前記薄膜化工程において、
前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することを特徴とする請求項3に記載の電気光学装置の製造方法。 - 前記側面保護膜を前記酸化層と同時に除去することを特徴とする請求項3又は4に記載の電気光学装置の製造方法。
- 前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることを特徴とする請求項3ないし5のいずれか1項に記載の電気光学装置の製造方法。
- 前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することを特徴とする請求項3ないし6のいずれか1項に記載の電気光学装置の製造方法。
- 前記半導体層を構成する材料がポリシリコンもしくは単結晶シリコンであることを特徴とする請求項1ないし7のいずれかに記載の電気光学装置の製造方法。
- 前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項8に記載の電気光学装置の製造方法
- 絶縁膜を介して半導体層が形成された基板を有する電気光学装置であって、
前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、
少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されたことを特徴とする電気光学装置。 - 前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備えることを特徴とする請求項10に記載の電気光学装置。
- 前記複数の半導体領域のうち、一又は複数の半導体領域が、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記半導体層に形成され、前記走査線及びデータ線に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極とが形成された画素領域に含まれ、
他の半導体領域が、前記半導体層に形成された複数のトランジスタを有する周辺回路が形成された周辺領域に含まれることを特徴とする請求項10又は11に記載の電気光学装置。 - 前記画素領域及び周辺領域が形成された基板と対向して配置された対向基板と、前記両基板間に挟持され、前記トランジスタにより駆動される液晶とを備えたことを特徴とする請求項12に記載の電気光学装置。
- 前記半導体層を構成する材料がポリシリコン膜もしくは単結晶シリコン膜である事を特徴とする請求項10ないし13のいずれか1項に記載の電気光学装置。
- 前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項14に記載の電気光学装置。
- 前記画素領域よりも前記周辺領域の方が、前記半導体層の層厚が厚いことを特徴とする請求項12ないし15のいずれか1項に記載の電気光学装置。
- 基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された半導体装置の製造方法であって、
前記半導体層を所定の平面形状にパターニングして前記半導体層を複数の半導体領域に分割するパターニング工程と、
前記パターニング工程において形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程とを含み、
前記薄層化工程において薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする半導体装置の製造方法。 - 前記薄膜化工程において、
前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することを特徴とする請求項17に記載の半導体装置の製造方法。 - 前記側面保護膜を前記酸化層と同時に除去することを特徴とする請求項17又は18に記載の半導体装置の製造方法。
- 前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることを特徴とする請求項17ないし19のいずれか1項に記載の半導体装置の製造方法。
- 前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することを特徴とする請求項17ないし20のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項20又は21に記載の半導体装置の製造方法
- 絶縁膜を介して半導体層が形成された基板を有する半導体装置であって、
前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、
少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されていることを特徴とする半導体装置。 - 前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備えることを特徴とする請求項23に記載の半導体装置。
- 前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項23又は24に記載の半導体装置
- 請求項10ないし16のいずれか1項に記載の電気光学装置を備えた投射型表示装置であって、
光源と、該光源から出射された光を変調する前記電気光学装置からなる光変調手段と、該光変調手段により変調された光を投射する投射手段とを有することを特徴とする投射型表示装置。 - 請求項10ないし16のいずれか1項に記載の電気光学装置を備えたことを特徴とする電子機器。
- 請求項23ないし25のいずれか1項に記載の半導体装置を備えたことを特徴とする電子機器。
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JP2003026156A JP2004006652A (ja) | 2002-03-28 | 2003-02-03 | 電気光学装置の製造方法、電気光学装置、半導体装置の製造方法、半導体装置、投射型表示装置及び電子機器 |
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JP2008182124A (ja) * | 2007-01-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
2003
- 2003-02-03 JP JP2003026156A patent/JP2004006652A/ja not_active Withdrawn
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