KR100514573B1

KR100514573B1 - 세라믹 전자 부품 및 그 제조 방법

Info

Publication number: KR100514573B1
Application number: KR10-2003-0014304A
Authority: KR
Inventors: 고바야시료우; 우에다가나메; 이즈미베야스시; 이시다히토시; 사이토아키라
Original assignee: 티디케이가부시기가이샤
Priority date: 2002-03-07
Filing date: 2003-03-07
Publication date: 2005-09-13
Also published as: US7131174B2; US20030170432A1; EP1347476A3; US6780494B2; EP1347476B1; CN1444240A; CN1307668C; EP1347476A2; KR20030074303A; US20040216305A1

Abstract

적층 세라믹 콘덴서 등의 세라믹 전자 부품을 제조하는 방법이다. 지지체의 표면에 제1 세라믹 도료층을 형성한다. 이어서, 제1 세라믹 도료층의 표면에 내부 전극을 형성한다. 다음으로, 제1 세라믹 도료층의 표면에 상기 내부 전극을 덮도록 제2 세라믹 도료층을 형성한다. 이 경우에, 제1 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹 도료층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 한 경우, α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및 T1 < T2, 0 < T1 < 1.5㎛의 조건을 만족한다. 그 결과, 단락 불량 및 내전압 불량 등의 구조적 결함이 발생하기 힘든 세라믹 전자 부품, 특히 적층 세라믹 콘덴서를 제공할 수 있다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}

본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.

콘덴서 및 압전 소자 등의 세라믹 전자 부품을 제조하는 한 방법으로서, 지지체 상에 닥터블레이드법으로 세라믹 도료를 시트상으로 성형하여 그린 시트로 하고, 그 위에 전극 페이스트를 스크린 인쇄에 의해 형성하는 방법이 알려져 있다. 세라믹 도료는, 세라믹 분말, 유기 바인더, 가소제 및 용제 등을 포함하고, 전극 페이스트는, 팔라듐, 은, 니켈 등의 도전 입자를 포함하고 있다.

적층 구조를 얻는 경우에는, 전극 페이스트층이 형성된 그린 시트를 원하는 적층 구조가 되도록 적층하고, 프레스 절단 공정을 거쳐 세라믹 그린 칩을 얻는다. 이렇게 하여 얻어진 세라믹 그린 칩을 탈바인더 처리하고, 그 후에 1000℃ ∼ 1400℃로 소성하고, 얻어진 소성체에 은, 은-팔라듐, 니켈, 구리 등의 단자 전극을 형성하여 세라믹 전자 부품을 얻는다.

상술한 제조 방법에서, 예를 들면, 적층 세라믹 콘덴서를 제조하는 경우, 소형화 및 대용량화를 도모하기 위해, 1층당 세라믹 도료층의 두께를 얇게 하고 적층수를 많게 하는 방법이 채용되고 있다. 예를 들면, 세라믹 도료층의 두께를 3㎛정도로 하고, 이것을 800층 이상의 적층수로 한 적층 세라믹 콘덴서도 개발되어 있다.

그런데, 적층 세라믹 콘덴서로 대표되는 세라믹 전자 부품을 제조할 때, 그 내부 전극을 형성하는 경우, 종래에는, 가요성을 갖는 띠형상 지지체의 표면에, 세라믹 도료를 도포하여 세라믹 도료층을 형성한 후, 내부 전극 페이스트를 인쇄하는 것이 일반적이다. 지지체는 폴리에틸렌텔레프탈레이트(PET) 필름 등에 의해 구성된다.

세라믹 도료는, 아크릴 수지나 부티랄 수지 등의 유기 바인더, 유기 용제, 가소제 및 세라믹 분말을 혼합하여 도료화한 것을 사용한다.

내부 전극 페이스트는, 유기 바인더인 수지를 유기 용제에 의해 용해시킨 비히클을 사용하고, 이 비히클중에 Ag, Pd, Ni 또는 Cu 등의 도전성 금속 분말을 분산시키고, 경우에 따라서는 점도 조정용 희석제를 첨가하여 조제된다.

비히클중의 유기 용제로는, 테르피네올이나 메틸에틸케톤 등이 사용되고, 바인더로는, 에틸셀룰로오스 또는 니트로셀룰로오스 등의 셀룰로오스계 수지, 또는 부틸메타크릴레이트 또는 메틸메타크릴레이트 등의 아크릴계 수지가 사용된다. 또, 희석제로는 방향족 탄화수소나 지방산 탄화수소 등이 사용된다.

그런데, 상술한 바와 같은 조성의 내부 전극 페이스트를, 종래의 제법에 따라, 지지체 위에 도포된 세라믹 도료층에 인쇄한 경우, 내부 전극 페이스트에 포함되어 있는 테르피네올이나 메틸에틸케톤 등으로 이루어지는 유기 용제가, 세라믹 도료층에 포함되는 아크릴 수지나 부티랄 수지 등의 유기 바인더를 용해시켜 버린다. 이 현상은 시트 어택이라 칭하고 있다.

시트 어택이 발생하면, 세라믹 도료층을 지지체로부터 박리하는 것이 곤란해진다. 또, 세라믹 도료층에 구멍이나 주름이 발생하는 경우도 있고, 이러한 세라믹 도료층을 사용하여 적층 세라믹 콘덴서를 제조한 경우는, 내부 전극이 도통하는 단락 불량이 발생하거나, 내전압 불량이 되거나, 나아가서는 목적으로 하는 정전용량을 얻을 수 없게 되는 등의 치명적인 결함이 발생할 위험이 있다.

이 문제를 회피하는 수단으로서, 지지체 위에 직접 내부 전극을 인쇄한 후, 그 위에 세라믹 페이스트를 도포하여 세라믹 도료층을 형성하고, 이어서 세라믹 도료층을 내부 전극과 함께 지지체의 표면으로부터 박리하는 방법(예를 들면 일본국 특허 제2136761호)이 있다.

그러나, 이 방법에서는, 지지체에 대한 내부 전극 및 세라믹 도료층의 밀착성이 강해지므로, 파탄(구멍, 주름, 또는 부서짐 등이 발생하는 것)을 발생시키지 않고, 세라믹 도료층을 박리하는 것이 대단히 곤란해진다.

지지체의 표면에 박리 용이화제(이하, 박리제라 칭함)를 도포해 두고, 박리제의 표면에, 내부 전극 및 세라믹 도료층을 형성하는 것도 생각할 수 있으며, 이 경우에는 박리의 곤란성은 회피할 수 있을 것이다.

그러나, 박리제의 표면에 내부 전극을 인쇄한 경우, 양자간의 친화성이 낮으므로, 내부 전극에, 그 표면 장력에 의해 응집하는 작용이 발생하여, 내부 전극 패턴 형상이 무너져버려, 소정의 특성을 얻을 수 없게 된다.

본 발명의 목적은, 시트 어택을 방지할 수 있고, 단락 불량이나 내전압 불량 등의 구조적 결함이 발생하기 어려운 적층 세라믹 콘덴서 등의 세라믹 전자 부품을 제공하는 것이다.

본 발명의 또 하나의 목적은, 세라믹 도료층을 얇게 해도, 박리의 곤란성이나 제품의 특성 불량 등을 발생시키는 확률을 현저히 작게 할 수 있는 고정밀도 및 고신뢰의 세라믹 전자 부품의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, 전극에 기인하는 적층간 단차를 현저하게 작게 하여, 신뢰성을 향상시킨 세라믹 전자 부품의 제조 방법을 제공하는 것이다.

제1 관점의 제조 방법과 전자 부품

상기 목적을 달성하기 위해, 본 발명의 제1 관점의 세라믹 전자 부품의 제조 방법은,

지지체의 표면에 제1 세라믹 도료층을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 내부 전극을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 상기 내부 전극을 덮도록 제2 세라믹 도료층을 형성하는 공정을 포함하고,

상기 제1 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹 도료층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 한 경우,

α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및

T1 < T2, 0 < T1 < 1.5㎛의 조건을 만족하는 것을 특징으로 한다.

본 발명에서, 바람직하게는, 상기 지지체로부터, 상기 제1 세라믹 도료층, 상기 내부 전극 및 상기 제2 세라믹 도료층의 적층체를 박리한다.

본 발명에서, 바람직하게는, 상기 지지체로부터 박리된 상기 적층체의 복수 장을, 상기 제1 세라믹 도료층과 상기 제2 세라믹 도료층이 접촉하는 관계로, 차례로 적층한다.

본 발명에서, α1 ≤α2를 만족함으로써, 치밀하고 충전 밀도가 높은 제1 세라믹층을 구성할 수 있다. 이 때문에, 전자 부품의 세라믹층에서의 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 0.05 < α1 ≤0.35㎛를 만족함으로써, 제조 공정에서의 시트 어택을 경감하고, 단락 불량률, 및 내전압 불량률을 저감할 수 있다. 또한, 치밀하고 충전 밀도가 높은 제1 세라믹 도료층을 구성한다는 관점만을 보면, 평균 입자직경 α1은 작은 편이 좋을 것이나, 평균 입자직경 α1이 0.05㎛보다도 작아지면, 세라믹 도료를 만들 때의 세라믹 도료의 분산성이 악화되어, 균일한 세라믹 도료층을 형성할 수 없게 되는 경향이 있다.

또한, T1 < T2를 만족함으로써, 제1 세라믹층의 층 두께 T1에 의한 두께 증대를 최대한 회피하여, 예를 들면 적층 세라믹 콘덴서에서의 용량층인 세라믹층 (T1 + T2)의 두께 증대를 최대한 회피하여, 취득 용량 등의 전기적 특성을 확보할 수 있다.

또한, 0 < T1 < 1.5㎛를 만족함으로써, 제조 공정에서의 시트 어택에 의한 단락 불량률 및 내전압 불량률을 저감할 수 있다. 제1 세라믹층의 층 두께 T1이 1.5㎛ 이상이 되면, 단락 불량률은 저감하지만 내전압 불량률이 높아지는 경향이 있다. 층 두께 T1은, 소성 전 세라믹 도료층의 두께이나, 세라믹 소체를 소성한 경우는, 세라믹 도료층의 두께는 수축하므로, 소성 후에도 상술한 두께 조건을 반드시 만족하게 된다.

본 발명의 제조 방법에서는, 지지체의 표면에 제1 세라믹 도료층을 형성하고, 다음으로 제1 세라믹 도료층의 표면에 내부 전극을 인쇄하고, 이어서 지지체의 표면에 내부 전극을 덮도록 제2 세라믹 도료층을 형성한다. 이 때문에, 제1 세라믹 도료층, 내부 전극 및 제2 세라믹 도료층의 조합 적층체를 1쌍으로 하여, 이것을 지지체로부터 박리할 수 있다. 이 때문에, 파탄 등이 발생하기 어려운 적층체로서 핸들링하여, 파탄에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 지지체의 표면에 제1 세라믹 도료층을 형성하고, 이어서 제1 세라믹 도료층의 표면에 내부 전극을 인쇄 등으로 형성하므로, 지지체로부터 적층체를 박리한 경우, 제1 세라믹 도료층의 박리면이 하나의 평탄한 평면이 된다.

또, 제2 세라믹 도료층은, 소정 패턴의 내부 전극간의 간극으로 들어가, 제2 세라믹 도료층의 표면도 평탄해진다. 따라서, 이 평탄한 면을 적층면으로서 사용함으로써, 단차에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 회피할 수 있다.

게다가, 지지체의 표면에 제1 세라믹 도료층을 형성하고, 이어서 제1 세라믹 도료층의 표면에 내부 전극을 인쇄하므로, 지지체 위에 박리제를 도포하여, 제1 세라믹 도료층의 박리를 용이하게 할 수 있다. 또, 수 ㎛의 대단히 얇은 제1 세라믹 도료층이어도, 파탄을 발생시키지 않고 지지체로부터 확실하게 박리할 수 있다. 이 때문에, 박리시의 제1 세라믹 도료층의 파탄에 기인하는 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또한, 내부 전극은 제1 세라믹 도료층 위에 형성되므로, 박리제의 표면에 내부 전극을 인쇄하는 경우와 달리, 내부 전극 형상이 그 표면 장력에 의해 무너져버리는 경우도 없다.

바람직하게는, 세라믹 도료는 압출식 도포 헤드를 사용하여 도포된다. 세라믹 도료의 공급량은 질량 유량계 및 정량 펌프에 의해 제어하는 것이 바람직하다. 본 발명의 제조 방법은, 특히 적층 세라믹 콘덴서를 제조하기에 바람직하다.

바람직하게는, α1 < α2이다. α1 < α2로 함으로써, 본 발명의 효과를 높일 수 있다.

바람직하게는, T1 + T2 ≤6㎛, 더욱 바람직하게는 T1 + T2 ≤4㎛이다. 이러한 범위로 설정함으로써, 본 발명의 효과를 유지하면서 내부 전극간의 층간 두께를 저감할 수 있어, 정전용량의 향상에 기여한다.

본 발명의 제1 관점의 세라믹 전자 부품의 제조 방법에 의하면, 본 발명의 제1 관점의 세라믹 전자 부품을 효과적으로 제조할 수 있다.

본 발명의 제1 관점의 세라믹 전자 부품은,

세라믹층이 적층되어 구성되는 세라믹 소체와,

상기 세라믹 소체의 내부에서, 각각이 상기 세라믹층을 통해 적층되는 복수의 내부 전극을 갖고,

상호 인접하는 1쌍의 상기 내부 전극 사이에 존재하는 상기 세라믹층 중의 적어도 1개가, 제1 세라믹층과 제2 세라믹층의 적층 구조이며,

상기 제1 세라믹층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 한 경우,

α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및

T1 < T2, 0 < T1 < 1.5㎛를 만족하고 있다.

바람직하게는, 상호 인접하는 1쌍의 상기 내부 전극 사이에 존재하는 상기 세라믹층의 각각이, 제1 세라믹층과 제2 세라믹층의 적층 구조이다.

또는, 상호 인접하는 1쌍의 상기 내부 전극 사이에 존재하는 상기 세라믹층 중의 일부는, 상기 제2 세라믹층 단독으로 구성해도 된다.

제2 관점의 제조 방법과 전자 부품

본 발명의 제2 관점의 세라믹 전자 부품의 제조 방법은,

지지체의 표면에 제1 세라믹 도료층을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 상기 내부 전극을 덮도록 제2 세라믹 도료층을 형성하는 공정과,

상기 제2 세라믹 도료층의 표면에, 상기 내부 전극과는 별개 층의 내부 전극을 형성하는 공정과,

상기 제2 세라믹 도료층의 표면에 상기 별개 층의 내부 전극을 덮도록 제3 세라믹 도료층을 형성하여 적층체를 구성하는 공정과,

상기 지지체로부터 상기 적층체를 박리하고, 박리하여 얻어진 상기 적층체의 복수 장을, 인접하는 2개의 적층체에서, 한쪽 적층체에 포함되는 상기 제1 세라믹 도료층이, 다른쪽 적층체에 포함되는 상기 제3 세라믹 도료층에 접촉하는 관계로, 차례로 상기 적층체를 적층하는 공정을 포함하고,

상기 제1 세라믹 도료층의 세라믹 평균 입자직경을 α1으로 하고, 상기 제1 세라믹 도료층의 층 두께를 T1으로 하고, 상기 제2 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹 도료층의 층 두께를 T2로 하고, 상기 제3 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α3으로 하고, 상기 제3 세라믹 도료층의 층 두께를 T3으로 한 경우,

α1 ≤α2, α1 ≤α3,

0.05 < α1 ≤0.35㎛,

T1 < T2, T1 < T3, 및

0 < T1 < 1.5㎛를 만족한다.

α1 ≤α2, α1 ≤α3을 만족함으로써, 핀홀 및 내전압 불량 등의 구조적 결함을 효과적으로 회피할 수 있다.

또, 0.05 < α1 ≤0.35㎛를 만족함으로써, 제조 공정에서의 시트 어택을 경감하고, 단락 불량률, 및 내전압 불량률을 저감할 수 있다.

또한, T1 < T2, T1 < T3을 만족함으로써, 제1 세라믹층의 층 두께 T1에 의한 두께 증대를 최대한 회피하여, 예를 들면 적층 세라믹 콘덴서에서의 취득 용량 등의 전기적 특성을 확보할 수 있다.

또한, 0 < T1 < 1.5㎛를 만족함으로써, 제조 공정에서의 시트 어택에 의한 단락 불량률 및 내전압 불량률을 저감할 수 있다. 제1 세라믹층의 층 두께 T1이 1.5㎛ 이상이 되면, 단락 불량률은 저감하지만 내전압 불량률이 높아진다. 층 두께 T1은 소성 전 세라믹 도료층의 두께이다. 세라믹 소체를 소성한 경우는, 세라믹 도료층의 두께는 축소하므로, 소성 후에도 상술한 두께 조건을 반드시 만족하게 된다.

본 발명의 제조 방법에서는, 지지체의 표면에 제1 세라믹 도료층을 형성하고, 다음으로 제1 세라믹 도료층의 표면에 내부 전극을 인쇄하고, 이어서 제1 세라믹 도료층의 표면에 내부 전극을 덮도록 제2 세라믹 도료층을 형성한다. 이어서, 제2 세라믹 도료층의 표면에 내부 전극을 인쇄하고, 다음으로 제2 세라믹 도료층의 표면에, 그 위의 내부 전극을 덮도록 제3 세라믹 도료층을 형성하여 적층체를 구성한다. 이어서, 지지체로부터 적층체를 박리한다. 이 때문에, 파탄 등이 발생하기 힘든 적층체로서 핸들링하여, 파탄에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 지지체의 표면에 제1 세라믹 도료층을 형성하고, 이어서 제1 세라믹 도료층의 표면에 내부 전극을 인쇄하므로, 지지체로부터 박리한 경우, 제1 세라믹 도료층의 박리면이 하나의 평탄한 평면이 된다. 따라서, 이 평탄한 박리면을 적층면으로서 사용함으로써, 단차에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 회피할 수 있다.

내부 전극은 제1 세라믹 도료층 위에 형성되므로, 박리제의 표면에 내부 전극을 인쇄하는 경우와 달리, 내부 전극 형상이 그 표면 장력에 의해 무너져버리는 경우도 없다.

박리하여 얻어진 상기 적층체의 복수 장을, 인접하는 2개의 적층체에서, 한쪽 적층체에 포함되는 제1 세라믹 도료층이, 다른쪽 적층체에 포함되는 제3 세라믹 도료층에 접촉하도록 차례로 적층한다. 이 때문에, 각 적층 그룹의 상호간에, 치밀하고, 충전 밀도가 높은 제1 세라믹층이 내부 전극간에 개재하게 되므로, 단락 불량률, 및 내전압 불량률을 저감할 수 있다.

바람직하게는, 세라믹 도료는 압출식 도포 헤드를 사용하여 도포된다. 세라믹 도료의 공급량은 질량 유량계 및 정량 펌프에 의해 제어하는 것이 바람직하다. 본 발명의 제조 방법은, 특히 적층 세라믹 콘덴서를 제조하는데에 바람직하다.

바람직하게는, α1 < α2 및 α1 < α3이다. 이러한 범위로 설정함으로써, 본 발명의 효과가 증대한다.

바람직하게는 T1 + T3 ≤6㎛, 더욱 바람직하게는 T1 + T3 ≤4㎛이다. 바람직하게는 T2 ≤6㎛, 더욱 바람직하게는 T2 ≤4㎛이다. 이러한 범위로 설정함으로써, 본 발명의 효과를 유지하면서 내부 전극간의 층간 두께를 저감할 수 있어, 정전용량의 향상에 기여한다.

또, 바람직하게는 T1 + T3이 실질적으로 T2와 같다. 이렇게 설정함으로써, 내부 전극간의 층간 두께를 균일하게 할 수 있다.

본 발명의 제2 관점의 세라믹 전자 부품의 제조 방법에 의하면, 본 발명의 제2 관점의 세라믹 전자 부품을 효율적으로 제조할 수 있다.

본 발명의 제2 관점의 세라믹 전자 부품은,

세라믹층이 적층되어 구성되는 세라믹 소체와,

상호 인접하는 1쌍의 상기 내부 전극 사이에 존재하는 상기 세라믹층 중의 적어도 1개가, 제1 세라믹층과 제3 세라믹층의 적층 구조이며,

상호 인접하는 1쌍의 상기 내부 전극 사이에 존재하는 상기 세라믹층 중의 나머지 상기 세라믹층은, 제2 세라믹층 단독으로 구성되어 있으며,

상기 제1 세라믹층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 하고, 상기 제3 세라믹층의 세라믹 입자의 평균 입자직경을 α3으로 하고, 상기 제3 세라믹층의 층 두께를 T3으로 한 경우,

α1 ≤α2, α1 ≤α3,

0.05 < α1 ≤0.35㎛,

T1 < T2, T1 < T3, 및

0 < T1 < 1.5㎛를 만족한다.

바람직하게는, 각각이 상기 제1 세라믹층과 제3 세라믹층의 적층 구조로 구성되는 인접하는 1쌍의 세라믹층 상호간에, 상기 제2 세라믹층 단독으로 구성되는 세라믹층이 1개 이상 존재한다. 이 경우에는, 각 적층 유닛(적층 그룹)에서의 총 두께를 늘릴 수 있어, 적층 유닛을 적층하는 횟수를 줄일 수 있다.

제1 실시 형태

먼저 본 발명의 세라믹 전자 부품에 대해 설명한다. 본 발명의 세라믹 전자 부품으로는, 압전 소자, PTC 서미스터, NTC 서미스터 또는 배리스터 등이 예시되나, 본 발명의 세라믹 전자 부품은, 이들에 한정되지 않고, 복수의 내부 전극이 세라믹 소체의 내부에 세라믹층을 통해 적층되어 있는 모든 세라믹 전자 부품에 적용할 수 있다. 이하의 설명에서는, 본 발명을 적층 세라믹 콘덴서에 적용한 경우에 대해 설명한다.

도 1에 도시하는 바와 같이, 적층 세라믹 콘덴서는, 세라믹 유전체로 구성되어 있는 세라믹 소체(1)와, 이 세라믹 소체(1)의 내부에 세라믹 유전체층(세라믹층이라고도 함)을 통해 적층되어 있는 복수의 내부 전극(21, 22)을 포함한다. 내부 전극(21, 22)의 각각은 세라믹 소체(1)의 내부에 간격을 두고 매설되어 있다. 도 1은 적층 세라믹 콘덴서를 나타내고 있으므로, 인접하는 내부 전극(21, 22)은 상반하는 일단이, 세라믹 소체(1)의 상반하는 양단에 구비되어 있는 단자 전극(31, 32)에 각각 도통 접속되어, 적층 콘덴서 회로를 구성하고 있다.

도 2는 도 1에 도시하는 적층 세라믹 콘덴서의 내부 구조를 모식적으로 도시하는 확대 단면도이다. 도시의 편의상, 중간부는 생략하여 나타내고 있다. 내부 전극(21, 22)의 각각은, 일면측에 제1 세라믹층(110)이 접촉하고, 타면측에 제2 세라믹층(120)이 접촉하고 있다. 실시 형태에서, 제1 세라믹층(110) 및 제2 세라믹층(120)은 모두 세라믹 유전체로 구성되어 있다.

도 2에 도시하는 바와 같이, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1, 그 층 두께 T1, 제2 세라믹층(120)의 세라믹 평균 입자직경 α2, 층 두께 T2는, α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및 T1 < T2, 0 < T1 < 1.5㎛를 만족한다.

그리고, 제1 세라믹층(110), 내부 전극(21 또는 22), 및 제2 세라믹층(120)의 조합을 1쌍으로 하여, 그 복수 쌍이, 제1 세라믹층(110)과 제2 세라믹층(120)이 접촉하는 관계로, 차례로 적층되어 있다. 적층수는 만족되어야 할 외형 치수, 및 요구되는 용량치 등에 따라 선정된다. 예를 들면, 100㎌의 용량치를 얻는 경우에는, 수백층에 미치는 경우도 있다. 세라믹층은 내부 전극 수에 따른 적층수를 갖고, 그것에 대응한 용량을 취득할 수 있는 적층 세라믹 콘덴서를 얻을 수 있다.

또, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1과, 제2 세라믹층(120)의 세라믹 평균 입자직경 α2가, α1 ≤α2를 만족하므로, 치밀하고 충전 밀도가 높은 제1 세라믹층(110)을 구성할 수 있다. 이 때문에, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또한, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1은 0.05 < α1 ≤0.35를 만족하므로, 단락 불량률 및 내전압 불량률을 저감할 수 있다.

또한, 제1 세라믹층(110)의 층 두께 T1과, 제2 세라믹층(120)의 층 두께 T2가 T1 < T2를 만족하므로, 제1 세라믹층(110)의 층 두께(T1)에 의한 두께 증대를 최대한 회피하여, 예를 들면 적층 세라믹 콘덴서에서의 용량층의 두께 증대를 최대한 회피하여, 취득 용량 등의 전기 특성을 확보할 수 있다. 구체적으로는, 소체의 가로 ×세로가 3.2 ×1.6mm의 사이즈로, 100㎌의 적층 세라믹 콘덴서를 실현할 수 있다.

제1 세라믹층(110)의 층 두께 T1은 0 < T1 < 1.5㎛를 만족하므로, 단락 불량 및 내전압 불량을 초래하는 경우가 없다. 제1 세라믹층(110)의 층 두께 T1이 1.5㎛ 이상이 되면, 단락 불량률은 저감하지만, 내전압 불량률이 높아지는 경향이 있다. 또한, 층 두께 T1은 소성 전 세라믹 도료층의 두께이다. 소체를 소성한 경우는, 세라믹층이 되는 소성 전 세라믹 도료층은 수축하므로, 상술한 두께 조건을 반드시 만족하게 된다.

다음으로, 도 3 ∼ 도 14를 참조하여 본 발명의 일 실시 형태의 세라믹 전자 부품의 제조 방법에 대해 설명한다.

먼저 도 3 ∼ 도 5에 도시하는 바와 같이, 도포 장치(5)를 사용하여 지지체(6)의 표면에 세라믹 도료를 도포하여, 층 두께 T1(도 5 참조)을 갖는 제1 세라믹 도료층(110)을 형성한다.

층 두께 T1이 0 < T1 < 1.5㎛를 만족하도록, 제1 세라믹 도료층(110)을 형성한다. 제1 세라믹층(110)의 층 두께 T1이 1.5㎛ 이상이 되면, 단락 불량률은 저감하지만, 내전압 불량률이 높아지는 경향이 있다.

지지체(6)는, 가요성이 있는 유기 수지 필름, 구체적으로는 폴리에틸렌텔레프탈레이트 필름(PET 필름)을 사용한다.

지지체(6)는, 제1 세라믹 도료층(110)의 박리를 고려하여, 세라믹 도료층 성형면에 박리 처리를 실시해 두는 것이 바람직하다. 박리 처리는 지지체(6)의 1면 상에 예를 들면 Si 등으로 이루어지는 박리용 막을 얇게 코팅함으로써 실행할 수 있다. 이러한 박리 처리를 실시해 둠으로써 지지체(6) 상에 성형되는 제1 세라믹 도료층(110)을 지지체(6)로부터 용이하게 박리할 수 있다.

세라믹 도료는, 아크릴 수지나 부티랄 수지 등의 유기 바인더, 유기 용제, 가소제 및 세라믹 분말을 혼합하여 도료화한 것을 사용할 수 있다.

제1 세라믹 도료층(110)을 구성하기 위한 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α1은 0.05㎛ < α1 ≤0.35㎛의 범위이다. 평균 입자직경 α1이 0.05㎛보다도 작아지면, 세라믹 도료를 만들 때의 세라믹 도료의 분산성이 악화하여, 균일한 세라믹 도료층을 형성할 수 없게되는 경향이 있다.

제1 세라믹층(110)을 구성하는 세라믹 입자의 평균 입자직경 α1은 또한 α1 ≤0.35㎛을 만족한다. 이러한 범위이면, 단락 불량 및 내전압 불량을 저감할 수 있다. 세라믹 입자의 평균 입자직경 α1이 0.35㎛를 초과하면 단락 불량 및 내전압 불량이 발생하기 쉬워지는 경향이 있다. 이것은, 세라믹 입자의 평균 입자직경 α1이 0.35㎛가 되는 부근에, 시트 어택에 의한 영향을 경감할 수 있는 임계점이 있다는 것을 의미한다. 평균 입자직경 α1 및 α2는 소성 전후에서 거의 같다고 볼 수 있다.

제1 세라믹 도료층(110)의 도포 형성에 있어서는, 도포 장치(5)로서, 압출식 도포 헤드, 닥터블레이드법 또는 리버스롤법 등을 사용할 수 있다. 이 중에서도 압출식 도포 헤드가 특히 바람직하다.

도시한 실시 형태는, 도포 장치(5)로서, 압출식 도포 헤드를 사용한 예를 나타내고 있다. 압출식 도포 헤드로 이루어지는 도포 장치(5)를 사용하면, 면 정밀도가 대단히 좋고, 또한 두께 불균일이 적은 균일한 제1 세라믹 도료층(110)을 얻을 수 있다.

도 3에 도시하는 압출식 도포 헤드(5)는, 세라믹 도료 배출용 슬릿(51), 상류측 노즐(52), 하류측 노즐(53), 세라믹 도료 저장부(54), 세라믹 도료 저장부(54)로의 공급구(55) 등을 구비한다. 이러한 압출식 헤드는 공지이다. 도 3에서 참조 부호 F1은 지지체(6)의 주행 방향을 나타내고 있다.

압전 소자, PTC 서미스터, NTC 서미스터 또는 배리스터 등의 세라믹 전자 부품을 얻는 경우는, 세라믹 분말체로서, 압전 세라믹 재료, 정특성 세라믹 재료, 부특성 세라믹 재료 또는 압전 비직선성 세라믹 재료 중 어느 1종을 사용한다.

다음으로, 제1 세라믹 도료층(110)을 건조시키기 위한 건조 공정 등, 필요한 공정을 거친 후, 도 6 및 도 7에 도시하는 바와 같이, 제1 세라믹 도료층(110)의 표면에 내부 전극(21, 22)을 인쇄한다. 내부 전극(21, 22)을 위한 내부 전극 페이스트는 종래부터 알려져 있는 것을 사용할 수 있다. 구체적으로는, 유기 바인더를 유기 용제에 의해 용해시킨 비히클을 사용하여, 이 비히클중에 Ag, Pd, Ni 또는 Cu 등의 도전성 금속 분말을 분산시키고, 경우에 따라서는, 점도 조정용 희석제를 첨가하여 조제된다. 비히클중의 유기 용제로는, 테르피네올이나 메틸에틸케톤 등이 사용된다. 바인더로는, 에틸셀룰로오스 또는 니트로셀룰로오스 등의 셀룰로오스계 수지, 또는 부틸메타크릴레이트 또는 메틸메타크릴레이트 등의 아크릴계 수지가 사용된다. 또, 희석제로는 방향족 탄화수소나 지방산 탄화수소 등이 사용된다.

본 발명의 경우, 상술한 조성의 내부 전극 페이스트를, 제1 세라믹 도료층(110)에 도포하여 내부 전극(21, 22)을 형성했다고 해도, 제1 세라믹 도료층(110)이 내부 전극 페이스트에 포함되어 있는 유기 용제에 의한 시트 어택을 받기 어렵다. 이것은, 제1 세라믹 도료층(110)을 구성하기 위한 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α1을 0.05㎛ < α1 ≤0.35㎛의 범위로 했으므로, 시트 어택이 방해되기 때문이라고 추측된다.

따라서, 본 발명에 의하면, 제1 세라믹 도료층(110)을 지지체로부터 박리하는 것이 곤란해지는 경우도 없고, 제1 세라믹 도료층(110)에 구멍이나 주름이 발생하는 경우도 없다. 이 때문에, 단락 불량 및 내전압 불량을 회피하는 동시에 소정의 정전용량을 확보할 수 있다.

내부 전극(21, 22)은 1군의 패턴으로서 형성한다. 내부 전극(21, 22)은 예를 들면 30cm ×30cm의 영역(GR1 ∼ GR3)(도 6 참조) 내에 수천개가 규칙적으로 배열되는 패턴으로 형성할 수 있다. 인쇄 수단으로는 통상의 스크린 인쇄가 적용되는 외에, 그라비아 인쇄 등도 적용할 수 있다.

상술한 바와 같이, 내부 전극(21, 22)은, 제1 세라믹 도료층(110) 상에 형성되므로, 박리제의 표면에 내부 전극(21, 22)을 인쇄하는 경우와 달리, 내부 전극(21, 22)의 형상이 그 표면 장력에 의해 무너져버리는 경우도 없다.

다음으로, 내부 전극 건조 공정 등을 거친 후, 도 8 ∼ 도 11에 도시하는 바와 같이, 제1 세라믹 도료층(110)의 표면에, 내부 전극(21, 22)을 덮도록, 제2 세라믹 도료층(120)을 형성한다. 제2 세라믹 도료층(120)도 압출식 도포 헤드에 의한 도료 장치(5)를 사용하여 형성할 수 있다.

제2 세라믹 도료층(120)을 구성하는 세라믹 도료는, 그 조성은 제1 세라믹 도료층(110)을 구성하는 세라믹 도료와 동일해도 좋으나, 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α2는 제1 세라믹 도료층(110)을 구성하기 위한 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α1에 대해 α1 ≤α2를 만족하도록 선정한다.

조건 α1 ≤α2를 만족함으로써, 치밀하고 충전 밀도가 높은 제1 세라믹 도료층(110)을 구성할 수 있는 한편, 제2 세라믹 도료층(120)에 의해 필요한 두께를 벌 수 있다. 이 때문에, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

이미 기술한 바와 같이, 제1 세라믹 도료층(110)의 평균 입자직경 α1은 0.05㎛ 이하가 되도록 선정되어 있다. 시트 어택을 방해하고, 내전압을 향상시킨다는 관점에서 보면, 평균 입자직경 α1은 작은 편이 좋을 것이나, 평균 입자직경 α1이 0.05㎛보다도 작아지면, 세라믹 도료를 만들 때의 분산성이 악화하여 균일한 세라믹 도료층을 형성할 수 없게되는 경향이 있다.

제2 세라믹 도료층(120)은, 그 층 두께 T2는 제1 세라믹 도료층(110)의 층 두께 T1에 대해, T1 < T2를 만족하도록 형성한다. 이 관계를 만족함으로써, 제1 세라믹 도료층(110)의 층 두께 T1를 제한하여, 제1 세라믹 도료층(110)의 층 두께 T1에 의한 두께 증대를 최대한 회피하여, 예를 들면 적층 세라믹 콘덴서에서의 용량층의 두께 증대를 최대한 회피하여, 취득 용량 등의 전기적 특성을 확보할 수 있다.

소형이며 대용량인 적층 세라믹 콘덴서를 제조하는 경우, 층 두께 T1 및 T2의 두께의 총합 (T1 + T2)은, 소요 내전압을 확보할 수 있는 범위에서, 가능한 한 얇은 편이 좋다. 일례로서 3.2 ×1.6mm의 평면 형상을 갖고, 100㎌의 적층 세라믹 콘덴서를 얻는 경우, 층 두께 T1 및 T2의 두께의 총합 (T1 + T2)은 바람직하게는 6㎛ 이하, 더욱 바람직하게는 4㎛ 이하로 설정하는 것이 바람직하다. 내부 전극간의 층간 두께를 얇게 함으로써, 정전용량을 증대시킬 수 있는 동시에, 전체 사이즈의 소형화에 기여하기 때문이다.

제2 세라믹 도료층(120)의 층 두께 T2는 T1 < T2를 만족하는 것, 및 층 두께 T1이 1.5㎛보다도 작아지는 것을 전제로 하여, 상술한 두께의 총합 (T1 + T2)이 6㎛ 이하, 또는 4㎛ 내에 들어가도록 선정하게 된다. 또한, 도 11에 도시하는 바와 같이, 제2 세라믹 도료층(120)을 도포함으로써, 내부 전극(21 및 22) 사이에도 제2 세라믹 도료층(120)이 충전되고, 제2 세라믹 도료층(120)의 표면의 평활성이 확보되어, 적층시의 단차의 해소에 기여한다. 제2 세라믹 도료층(120)의 표면은, 제1 세라믹 도료층(110)의 표면과 접촉하는 부분이며, 그 부분의 표면의 평활성이 확보되는 것은 적층체의 단차의 해소에 기여하여, 적층수를 많게 하는 것이 가능해진다. 이것은 후술하는 제2 실시 형태에서도 마찬가지다. 단, 후술하는 제2 실시 형태에서는, 제1 세라믹 도료층(110)의 표면과 접촉하는 부분은 제3 세라믹 도료층(130)(도 15 또는 도 16 참조)의 표면이다.

다음으로, 건조 공정 등의 필요한 공정을 거친 후, 제1 세라믹 도료층(110), 내부 전극(21 및/또는 22), 및 제2 세라믹 도료층(120)의 조합 적층체를 1쌍으로 하여, 이것을 지지체(6)로부터 박리한다. 이에 의해, 도 12에 도시하는 바와 같이, 제1 세라믹 도료층(110), 내부 전극(21 및/또는 22), 및 제2 세라믹 도료층(120)의 조합 적층체의 쌍을 얻을 수 있다.

본 실시 형태에서는, 제1 세라믹 도료층(110), 내부 전극(21 및/또는 22), 및 제2 세라믹 도료층(120)의 조합 적층체를 1쌍으로 하여, 이것을 지지체로부터 박리할 수 있다. 이 때문에, 파탄 등이 발생하기 힘든 적층체로서 핸들링하여, 파탄에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 본 실시 형태에서는, 지지체의 표면에 제1 세라믹 도료층(110)을 형성하고, 이어서 제1 세라믹 도료층(110)의 표면에 내부 전극(21, 22)을 인쇄한다. 이 때문에, 지지체로부터 제1 세라믹 도료층(110)을 박리한 경우, 제1 세라믹 도료층(110)의 박리면이 하나의 평탄한 평면이 된다.

다음으로, 도 6의 영역 GR1 ∼ GR3(도 6 참조)별로 펀칭하여, 펀칭된 적층체를, 도 13에 도시하는 바와 같이, 제1 세라믹 도료층(110), 내부 전극(21 또는 22), 및 제2 세라믹 도료층(120)의 조합 적층체를 1쌍으로 하여, 받침대(7) 상에 필요 쌍 수만큼 차례로 적층한다. 각 쌍의 적층에 있어서는, 인접하는 쌍의 적층체에서, 제1 세라믹 도료층(110)과 제2 세라믹 도료층(120)이 접촉하는 관계로 차례로 적층한다.

상술한 바와 같이 하여 얻어진 적층체를, 도 14에 도시하는 바와 같이, 프레스(8)에 의해 가열 압착한다.

여기서, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1과, 제2 세라믹층(120)의 세라믹 평균 입자직경 α2가 α1 ≤α2를 만족하므로, 치밀하고 충전밀도가 높은 제1 세라믹층(110)을 구성할 수 있다. 이 때문에, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 제1 세라믹 도료층(110)의 박리면이 하나의 평탄한 평면이 된다. 따라서, 이 평탄한 박리면을 적층면으로서 사용함으로써, 단차에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 회피할 수 있다.

이 후, 적층체를 절단함으로써 적층 그린칩이 얻어진다. 얻어진 적층 그린칩을, 소정의 온도 조건으로 탈바인더 처리한 후 소성하고, 또한 단자 전극을 구워서 붙여 세라믹 전자 부품을 형성한다.

탈바인더 및 소성의 조건은 종래부터 주지이다. 예를 들면 280℃에서 12시간 탈바인더하고, 환원 분위기중에서 1300℃로 2시간 소성한다. 소성 후 얻어진 적층체에 단자 전극(31, 32)을 형성한다. 단자 전극(31, 32)의 재질 및 형성 방법도 종래부터 잘 알려져 있다. 예를 들면, 구리를 주성분으로 하고, N₂+ H₂중에서 800℃에서 30분 구워서 붙여 도금을 행한다.

다음으로, 실험 데이터를 참조하여, 본 발명의 세라믹 전자 부품의 효과를 설명한다.

본 발명의 제조 방법에 따라, 가로 ×세로의 치수가 3.2 ×2.5(mm)이고, 적층 수가 100층인 적층 세라믹 콘덴서를 제조했다. 제조 공정에서 제1 및 제2 세라믹 도료층(110, 120)의 두께의 총합 (T1 + T2)의 목표치 4㎛로 하고, 이 범위 내에서, 제1 세라믹 도료층(110)의 두께 T1 및 제2 세라믹 도료층(120)의 두께 T2를 변화시키고, 또한 세라믹 도료의 평균 입자직경 α1 및 α2를 본 발명의 범위 내에서 변화시켜, 다른 적층 세라믹 콘덴서의 샘플을 제작했다. 이들을 실시예 1 ∼ 4로 했다.

한편, 제1 세라믹 도료층(110)의 두께 T1 및 제2 세라믹 도료층(120)의 두께 T2, 또한 세라믹 도료의 평균 입자직경 α1, α2를, 본 발명의 범위 밖에서 변화시켜, 다른 적층 세라믹 콘덴서의 샘플을 제조했다. 얻어진 적층 세라믹 콘덴서의 샘플을 비교예 1 ∼ 3으로 했다. 또, 제1 세라믹 도료층만을 갖고, 제2 세라믹 도료층을 갖지 않는 적층 세라믹 콘덴서의 샘플을 제조했다. 이 샘플은 지지체 상에 세라믹 도료층을 도포하고, 그 위에 내부 전극을 형성한 것을 차례로 적층한 것이며, 종래의 일반적 제조 방법의 적용예이다. 이 샘플을 비교예 4로 했다.

상술한 실시예 1 ∼ 4, 및 비교예 1 ∼ 4에 대해, 단락 불량률 및 내전압 불량률을 측정했다. 내전압 불량률은 50V의 직류 전압을 인가하여, 절연저항이 1 ×10⁴Ω 이하인 것을 불량이라고 판단하고, 그 불량의 발생 갯수의 비율을 구했다. 또, 단락 불량률은, 2V의 직류 전압을 인가하여, 절연저항이 1 ×10⁴Ω 이하인 것을 불량이라고 판단하고, 그 불량의 발생 갯수의 비율을 구했다. 실험에 사용된 샘플 수 N는 각 실시예 및 각 비교예에 대해 100개였다.

실시예 1 ∼ 4 및 비교예 1 ∼ 4에 대해, 얻어진 단락 불량률 및 내전압 불량률의 측정 결과를 세라믹 도료층의 두께 T1, T2, 평균 입자직경 α1, α2와 함께 표 1에 나타냈다.

(표 1)

	제1 세라믹층α1 T1(㎛) (㎛)		제2 세라믹층α2 T2(㎛) (㎛)		단락 불량률(%)	내전압 불량률(%)
실시예1	0.35	1.0	0.35	3.0	6	5
실시예2	0.20	1.0	0.35	3.0	3	4
실시예3	0.20	0.6	0.35	3.4	2	3
실시예4	0.20	1.0	0.20	3.0	1	1
비교예1	0.35	*1.5	0.35	2.5	11	9
비교예2	0.35	*2.0	0.35	*2.0	15	10
비교예3	*0.50	1.0	0.50	3.0	41	17
비교예4	0.35	*4.0	-	-	35	21

표 1에 나타낸 바와 같이, 지지체 상에 세라믹 도료층을 도포하고, 그 위에 내부 전극을 형성한 것을 차례로 적층한 종래품의 비교예 4에서는, 단락 불량률이 35%에나 달하고, 내전압 불량률도 21%의 높은 값을 나타낸다.

제1 세라믹 도료층 및 제2 세라믹 도료층을 갖는데, 두께 T1, T2 및 세라믹 입자의 평균 입자직경 α1, α2가 본 발명에서 특정하는 관계, 즉, α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및 T1 < T2, 0 < T1 < 1.5㎛ 중 어느 하나를 만족하고 있지 않은 비교예 1 ∼ 3에서는, 단락 불량률이 11% ∼ 41%의 범위에 있으며, 내전압 불량률도 9 ∼ 17(%)의 높은 값을 나타낸다.

이에 대해, 상기 관계를 만족하는 본 발명의 실시예 1 ∼ 4는 단락 불량률 1 ∼ 6%의 범위 내에, 또 내전압 불량률은 1 ∼ 5% 범위 내에 있어, 비교예 1 ∼ 4와의 대비에서 현저한 우위성을 나타내고 있다.

이상 기술한 바와 같이, 본 발명에 의하면, 다음과 같은 효과를 얻을 수 있다.

(a) 단락 불량 및 내전압 불량 등의 구조적 결함이 발생하기 어려운 세라믹 전자 부품, 특히 적층 세라믹 콘덴서를 제공할 수 있다.

(b) 세라믹 도료층을 얇게 해도, 박리의 곤란성이나 제품의 특성 불량 등이 발생하는 확률을 현저히 작게 할 수 있는 고정밀도, 고신뢰성의 세라믹 전자 부품의 제조 방법을 제공할 수 있다.

(c) 전극에 기인하는 적층간 단차를 현저히 작게 하여, 신뢰성을 향상시킨 세라믹 전자 부품의 제조 방법을 제공할 수 있다.

제2 실시 형태

다음으로, 본 발명의 다른 실시 형태의 적층 세라믹 콘덴서에 대해 설명한다.

도 15는 본 발명의 제2 실시 형태의 적층 세라믹 콘덴서의 내부 구조를 모식적으로 나타낸 확대 단면도이다. 도시의 편의상, 중간부는 생략하여 나타내고 있다. 본 실시 형태의 적층 세라믹 콘덴서의 전체 단면도는, 도 1에 도시하는 것과 동일하며, 세라믹 소체(1)와 내부 전극(21, 22)과 단자 전극(31, 32)을 갖는다. 단, 본 실시 형태에서는, 도 15에 도시하는 바와 같이, 세라믹 소체(1)는 제1 세라믹층(110)과, 제2 세라믹층(120)과, 제3 세라믹층(130)을 포함하고 있다. 또한, 상호 인접하는 1쌍의 내부 전극(21, 22) 사이에 존재하는 세라믹층 중 적어도 1개가 적층 구조라는 관점에서 보면, 본 실시 형태의 제3 세라믹층(130)은 상기 제1 실시 형태의 제2 세라믹층(120)에 대응한다.

제1 세라믹층(110)은 내부 전극(21)의 일면측에 접촉한다. 제2 세라믹층(120)은 제1 세라믹층(110)의 인접하지 않는 다른 내부 전극(22)에 접촉한다.

제3 세라믹층(130)은 제2 세라믹층(120)이 접촉하는 다른 내부 전극(22)의 다른 면에 인접하고 있다.

제1 ∼ 제3 세라믹층(110 ∼ 130), 및 내부 전극(21, 22)은 제1 세라믹층(110)을 최하층으로 하고, 제3 세라믹층(130)을 최상층으로 하는 각 적층 그룹(적층 유닛)(C1, C2, … Cn)을 구성한다.

적층 그룹 C1 ∼ Cn은 n개의 복수이다. 적층 그룹 C1 ∼ Cn의 수 n은 임의이다. 적층 그룹 C1 ∼ Cn의 각각은, 제1 세라믹층(110)과, 제3 세라믹층(130)이, 내부 전극(21 또는 22)을 통해 서로 인접하는 관계로 적층되어 있다.

제1 세라믹층(110)과, 제2 및 제3 세라믹층(120, 130)은 동일 재료로 이루어지나, 세라믹 평균 입자직경, 및 두께가 상호 다르다. 즉, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1, 층 두께를 T1, 제2 세라믹층(120)의 세라믹 평균 입자직경 α2, 층 두께 T2, 및 제3 세라믹층(130)의 세라믹 평균 입자직경 α3, 층 두께 T3은,

α1 ≤α2 또는 α3,

0.05 < α1 ≤0.35㎛,

T1 < T2 또는 T3, 및

0 < T1 < 1.5㎛의 관계를 만족한다.

세라믹 소체(1)는, 제1 세라믹층(110)과, 제2 세라믹층(120)과, 제3 세라믹층(130)을 포함하고 있다. 제1 세라믹층(110)은 내부 전극(21)의 일면측에 접촉한다. 제2 세라믹층(120)은 제1 세라믹층(110)이 접촉하는 내부 전극(21)의 타면측에 접촉하고, 게다가 제1 세라믹층(110)이 접촉하지 않는 다른 내부 전극(22)의 일면에 접촉한다. 제3 세라믹층(130)은 제2 세라믹층(120)이 접촉하는 내부 전극(22)의 타면에 접촉하고 있다.

제1 ∼ 제3 세라믹층(110 ∼ 130), 및 내부 전극(21, 22)은, 제1 세라믹층(110)을 최하층으로 하고, 제3 세라믹층(130)을 최상층으로 하는 적층 그룹 C1 ∼ Cn의 각각을 구성한다.

게다가, 적층 그룹 C1 ∼ Cn의 각각은 제1 세라믹층(110) 및 제3 세라믹층(130)이 서로 접촉하는 관계로 적층된다. 이 구조에 의해, 각 적층 그룹 C1 ∼ Cn 상호간에 치밀하고 충전 밀도가 높은 제1 세라믹층(110)이 개재하게 되어, 단락 불량률, 및 내전압 불량률을 저감할 수 있다.

제1 ∼ 제3 세라믹층(110 ∼ 130)의 세라믹 평균 입자직경 α1 ∼ α3은, α1 ≤α2 또는 α3을 만족한다. 이 구성에 의하면, 핀홀 및 내전압 불량 등의 구조적 결함을 더욱 효과적으로 회피할 수 있다.

또, 제1 세라믹층(110)의 세라믹 평균 입자직경 α1은, 0.05 < α1 ≤0.35㎛를 만족한다. 이 조건을 만족함으로써, 제조 공정에서의 시트 어택을 경감하고, 단락 불량률, 및 내전압 불량률을 저감할 수 있다.

또한, 제1 ∼ 제3 세라믹층(110)의 층 두께 T1 ∼ T3은, T1 < T2 또는 T3을 만족한다. 이 조건에 의하면, 제1 세라믹층(110)의 층 두께 T1에 의한 세라믹층의 두께 증대를 최대한 회피하여, 적층 세라믹 콘덴서에서의 취득 용량 등의 전기적 특성을 확보할 수 있다.

제1 세라믹층(110)의 층 두께 T1은, 0 < T1 < 1.5㎛를 만족한다. 이 범위이면, 제조 공정에서의 시트 어택에 의한 단락 불량률, 및 내전압 불량률을 저감할 수 있다. 단락 불량 및 내전압 불량을 초래하지 않는다. 제1 세라믹층(110)의 층 두께 T1이 1.5㎛ 이상이 되면, 단락 불량률은 저감하지만 내전압 불량률이 높아지는 경향이 있다. 층 두께 T1은, 소성 전 세라믹 도료층의 두께이며, 소체를 소성한 경우에는, 세라믹층을 형성하게 되는 세라믹 도료층의 두께가 수축하므로, 소성 후라도 상술한 두께 조건을 반드시 만족하게 된다.

도 16은 도 1에 도시하는 적층 세라믹 콘덴서의 다른 예의 내부 구조를 모식적으로 나타낸 확대 단면도이다. 도면에서, 도 1 및 도 15에 나타낸 구성 부분과 동일한 구성 부분에 대해서는 동일한 참조 부호를 붙인다. 이 실시 형태의 특징은 제2 세라믹층(120) 및 내부 전극(21 또는 22)의 조합을 복수로 한 점이다. 도시한 실시예에서는, 제2 세라믹층(120) 및 내부 전극(22, 21)의 조합은 2개이나, 더욱 늘려도 된다. 이 도 16에 도시하는 실시 형태의 경우에도, 도 15에 도시하는 실시 형태와 동일한 작용 효과가 얻어진다.

다음으로, 도 15에 도시하는 실시 형태의 적층 세라믹 콘덴서의 제조 방법에 대해 설명한다.

먼저, 도 3 ∼ 도 5에 도시하는 바와 같이, 도포 장치(5)를 사용하여, 지지체(6)의 표면에 세라믹 도료를 도포하여, 층 두께 T1(도 5 참조)을 갖는 제1 세라믹 도료층(110)을 형성한다. 도 3 ∼ 도 5에 도시하는 공정은 상기 제1 실시 형태와 동일하므로, 그 설명은 생략한다.

다음으로, 제1 세라믹 도료층(110)을 건조시키기 위한 건조 공정 등, 필요한 공정을 거친 후, 도 6 및 도 7에 도시하는 바와 같이, 제1 세라믹 도료층(110)의 표면에 내부 전극(21, 22)을 인쇄한다. 도 6 및 도 7에 도시하는 공정도 상기 제1 실시 형태와 동일하므로, 그 설명은 생략한다.

이어서, 내부 전극 건조 공정 등을 거친 후, 도 8 ∼ 도 11에 도시하는 바와 같이, 제1 세라믹 도료층(110)의 표면에 내부 전극(21, 22)을 덮도록 제2 세라믹 도료층(120)을 형성한다. 도 8 ∼ 도 11에 도시하는 공정도 상기 제1 실시 형태와 동일하므로, 그 설명은 생략한다.

다음으로, 제2 세라믹 도료층(120)을 건조시키기 위한 건조 공정 등, 필요한 공정을 거친 후, 도 17에 도시하는 바와 같이, 제2 세라믹 도료층(120)의 표면에 내부 전극(21, 22)을 인쇄한다. 내부 전극(21, 22)을 위한 내부 전극 페이스트는 상술한 것과 동일하다. 도 17은 제1 세라믹 도료층(110)에 형성된 2개의 내부 전극(21, 22) 중, 내부 전극(21) 상에서 절단한 확대 단면도이다. 이하의 도면에서도 동일한 표시를 따르는 것으로 한다.

이어서, 내부 전극 건조 공정 등을 거친 후, 도 18에 도시하는 바와 같이, 제2 세라믹 도료층(120)의 표면에, 내부 전극(21 및/또는 22)을 덮도록 제3 세라믹 도료층(130)을 형성한다. 제3 세라믹 도료층(130)을 구성하는 세라믹 도료는 제1 및 제2 세라믹 도료층(110, 120)을 위한 세라믹 도료와 동일해도 되고 상이해도 된다.

도 16에 도시하는 바와 같이, 제2 세라믹층과 내부 전극의 조합을 복수로 하는 경우는, 제3 세라믹 도료층(130)을 형성하기 전에, 제2 세라믹 도료층(120) 및 내부 전극(22)(또는 21)의 조합을 복수 회 형성한다. 실제로는, 제2 세라믹 도료층(120)이 2 ∼ 3층 정도가 되도록 하는 것이 단차 해소의 관점에서 바람직하다.

제3 세라믹 도료층(130)을 구성하는 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α3은 제1 세라믹 도료층(110)을 구성하기 위한 세라믹 도료에 포함되는 세라믹 입자의 평균 입자직경 α1에 대해, α1 ≤α3을 만족하도록 선정한다. 평균 입자직경 α3은 제2 세라믹 도료층(120)에 포함되는 세라믹 도료의 평균 입자직경 α2와 동일해도 되고, 상이해도 된다.

제3 세라믹 도료층(130)은, 그 층 두께 T3는, 제1 세라믹 도료층(110)의 층 두께 T1에 대해, T1 < T3를 만족하도록 형성한다. 층 두께 T3는, 제2 세라믹 도료층(120)의 층 두께 T2와 동일해도 되고, 상이해도 된다.

제1 세라믹 도료층(110)에 대한 제3 세라믹 도료층(130)의 관계에서, 평균 입자직경 α1에 대해 평균 입자직경 α3이 만족해야 할 조건, 및 층 두께 T1에 대해 층 두께 T3이 만족해야 할 조건은 제2 세라믹 도료층(120)의 평균 입자직경 α2, 층 두께 T2가 만족해야 할 조건과 같은 목적에서 설정된 것이다.

상술한 바와 같이, 제1 세라믹 도료층(110)과 제3 세라믹 도료층(130)은, 접촉하여 적층되고, 내부 전극(21, 22) 사이에 형성되는 1층의 유전체층(세라믹층)이 된다. 또, 제2 세라믹 도료층(120)은, 단독으로, 내부 전극(21, 22) 사이에 형성되는 1층의 유전체층(세라믹층)이 된다.

소형이며 대용량인 적층 세라믹 콘덴서를 제조하는 경우, 층 두께 T1 및 T3의 두께의 총합 (T1 + T3)과, 층 두께 T2는, 각각 소요 내전압을 확보할 수 있는 범위에서, 가능한 한 얇은 편이 좋다. 일례로서 3.2 ×1.6(mm)의 평면 형상을 갖고, 100㎌의 적층 세라믹 콘덴서를 얻는 경우, 층 두께 T1 및 T3의 두께의 총합 (T1 + T3)은 바람직하게는 6㎛ 이하, 더욱 바람직하게는 4㎛ 이하로 설정하는 것이 바람직하다. 또, 층 두께 T2에 관해서도 바람직하게는 6㎛ 이하, 더욱 바람직하게는 4㎛ 이하로 설정하는 것이 바람직하다. 내부 전극간 층간 두께를 얇게 함으로써, 정전용량을 증대시킬 수 있는 동시에, 전체 사이즈의 소형화에 기여할 수 있기 때문이다. 또, (T1 + T3)는 T2와 실질적으로 같은 것이 바람직하다.

제3 세라믹 도료층(130)의 층 두께 T3은 T1 < T3을 만족하는 것, 및 층 두께 T1이 1.5㎛보다도 작아지는 것을 전제로 하여, 상술한 두께의 총합 (T1 + T3)이 6㎛ 이하, 또는 4㎛ 이내가 되도록 선정하게 된다.

다음으로, 건조 공정 등의 필요한 공정을 거친 후, 제1 세라믹 도료층(110), 내부 전극(21), 제2 세라믹 도료층(120), 내부 전극(22) 및 제3 세라믹 도료층(130)의 조합이 되는 적층체를 1쌍으로 하여, 이것을 지지체(6)로부터 박리한다. 도 19는 박리한 후의 적층체를 도시하고 있다. 도시는 생략되어 있으나, 내부 전극(21)의 형성면에 내부 전극(22)이 병존(도 6 참조)하고 있으며, 내부 전극(22)의 형성면에 내부 전극(21)이 병존(도 6 참조)하고 있다.

본 실시 형태에서는, 상술한 바와 같이, 제1 세라믹 도료층(110), 내부 전극(21), 제2 세라믹 도료층(120), 내부 전극(22) 및 제3 세라믹 도료층(130)의 조합이 되는 적층체를 1쌍으로 하고 있다. 게다가, 이 1쌍의 적층체를 지지체(6)(도 18 참조)로부터, 일체로 하여 박리할 수 있다. 이 때문에, 파탄 등이 발생하기 힘든 적층체로서 핸들링할 수 있어, 파탄에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 최대한 회피할 수 있다.

또, 지지체의 표면에 제1 세라믹 도료층(110)을 형성하고, 이어서 제1 세라믹 도료층(110)의 표면에 내부 전극(21, 22)을 인쇄하므로, 이들 지지체(6)로부터 박리한 경우, 제1 세라믹 도료층(110)의 박리면은 하나의 평탄한 평면이 된다.

다음으로, 도 6의 영역(GR1 ∼ GR3)별로 펀칭하여, 펀칭된 적층체(C1 ∼ Cn)를, 도 20에 도시하는 바와 같이, 받침대(7) 상에 필요 쌍 수만큼 차례로 적층한다. 각 쌍의 적층에 있어서는, 인접하는 쌍의 적층체에서, 제1 세라믹 도료층(110)과 제3 세라믹 도료층(130)이 인접하는 관계로 차례로 적층한다.

상술한 바와 같이 하여 얻어진 적층체를, 도 20에 도시하는 바와 같이, 프레스(8)에 의해 가열 압착한다.

여기서, 제1 세라믹 도료층(110)의 박리면은 하나의 평탄한 평면이 된다. 따라서, 이 평탄한 박리면을 적층면으로서 사용함으로써, 단차에 의한 디라미네이션, 핀홀 및 내전압 불량 등의 구조적 결함을 회피할 수 있다.

그 후, 절단함으로써 적층 그린칩이 얻어진다. 얻어진 적층 그린칩을 소정의 온도 조건으로 탈바인더 처리한 후, 소성하고 또한 단자 전극을 구워서 붙여 형성한다.

탈바인더 및 소성의 조건과, 단자 전극의 형성, 도금막의 형성은 종래부터 주지이며, 상기 제1 실시 형태와 동일하므로 그 설명은 생략한다.

다음으로, 실험 데이터를 참조하여 본 실시 형태의 세라믹 전자 부품의 효과를 설명한다.

본 실시 형태의 제조 방법에 따라, 세로 ×가로의 치수가 3.2 ×2.5(mm)이며, 적층수가 100층인 적층 세라믹 콘덴서를 제조했다. 제조에서, 제1 ∼ 제3 세라믹 도료층(110 ∼ 130)의 두께 T1 ∼ T3을 변화시키고, 또한 세라믹 도료의 평균 입자직경 α1 ∼ α3을 본 발명의 범위 내에서 변화시켜, 다른 적층 세라믹 콘덴서의 샘플을 제조했다. 얻어진 적층 세라믹 콘덴서의 샘플을 실시예 21 ∼ 24로 했다.

한편, 제1 ~ 제3 세라믹 도료층(110 ∼ 130)의 두께 T1 ∼ T3, 또한 세라믹 도료의 평균 입자직경 α1 ∼ α3을 본 발명의 범위 밖에서 변화시켜, 다른 적층 세라믹 콘덴서의 샘플을 제조했다. 얻어진 적층 세라믹 콘덴서의 샘플을 비교예 21 ∼ 23으로 했다. 또, 지지체 위에 세라믹 도료층을 도포하고, 그 위에 내부 전극을 형성한 것을 차례로 적층한 종래의 일반적 제조 방법의 적용예의 샘플을 비교예 24로 했다.

상술한 실시예 21 ∼ 24, 및 비교예 21 ∼ 24에 대해, 단락 불량률 및 내전압 불량률을 측정했다. 측정 방법은 상기 제1 실시 형태에서의 실험예의 설명과 동일하므로, 그 설명은 생략한다.

실시예 21 ∼ 24 및 비교예 21 ∼ 24에 대해, 얻어진 단락적 불량률 및 내전압 불량률의 측정 결과를, 세라믹 도료층의 두께 T1 ∼ T3, 평균 입자직경 α1 ∼ α3과 함께 표 2에 나타냈다.

(표 2)

	제1 세라믹층α1 T1(㎛) (㎛)		제2 세라믹층α2 T2(㎛) (㎛)		제3 세라믹층α3 T3(㎛) (㎛)		단락 불량률(%)	내전압 불량률(%)
실시예21	0.35	1.0	0.35	4.0	0.35	3.0	6	5
실시예22	0.20	1.0	0.35	4.0	0.35	3.0	3	4
실시예23	0.20	0.6	0.35	4.0	0.35	3.4	3	2
실시예24	0.20	1.0	0.20	4.0	0.20	3.0	1	2
비교예21	0.35	*1.5	0.35	4.0	0.35	2.5	13	9
비교예22	0.35	*2.0	0.35	4.0	0.35	*2.0	15	11
비교예23	*0.50	1.0	0.50	4.0	0.50	3.0	47	21
비교예24	0.35	*4.0	-	-	-	-	40	17

표 2에 나타낸 바와 같이, 지지체 위에 세라믹 도료층을 도포하고, 그 위에 내부 전극을 형성한 것을 차례로 적층한 종래품의 비교예 24에서는, 단락 불량률이 40%에나 달하며, 내전압 불량률도 17(%)의 높은 값을 나타낸다.

제1 세라믹 도료층 및 제2 세라믹 도료층을 갖는데, 두께 T1, T2, 및 세라믹 입자의 평균 입자직경 α1, α2가 본 발명에서 특정하는 관계, 즉,

α1 ≤α2 또는 α3, 0.05 < α1 ≤0.35㎛, 및

T1 < T2 또는 T3, 및 0 < T1 < 1.5㎛

중 어느 하나를 만족하고 있지 않은 비교예 21 ∼ 23은, 단락 불량률이 13% ∼ 47%의 범위에 있으며, 내전압 불량률도 9 ∼ 21(%)의 높은 값을 나타낸다.

이에 대해, 상기 관계를 만족하는 본 발명의 실시예 21 ∼ 24는 단락 불량률이 1 ∼ 6(%)의 범위 내에, 또 내전압 불량률은 2 ∼ 5(%)의 범위 내에 있어, 비교예 21 ∼ 24와의 대비에서 현저한 우위성을 나타내고 있다.

이상 기술한 바와 같이, 본 발명의 실시 형태에 의하면, 다음과 같은 효과를 얻을 수 있다.

(a) 단락 불량 및 내전압 불량 등의 구조적 결함이 발생하기 힘든 세라믹 전자 부품, 특히 적층 세라믹 콘덴서를 제공할 수 있다.

또한, 본 발명은 상술한 실시 형태 및 실시예에 한정되지 않고, 본 발명의 범위 내에서 여러 가지로 개변할 수 있다.

도 1은 본 발명의 일 실시 형태의 세라믹 전자 부품으로서의 적층 세라믹 콘덴서의 단면도,

도 2는 도 1에 도시한 적층 세라믹 콘덴서의 내부 구조를 모식적으로 도시하는 확대 단면도,

도 3은 본 발명의 일 실시 형태의 적층 세라믹 콘덴서의 제조 방법을 도시하는 개략 단면도,

도 4는 도 3에 도시하는 제조 공정에 의해 얻어진 제1 세라믹 도료층을 도시하는 개략 평면도,

도 5는 도 4에 도시하는 제1 세라믹 도료층의 구조를 모식적으로 도시하는 단면도,

도 6은 도 3에 도시하는 공정의 후 공정을 도시하는 평면도,

도 7은 도 6에 도시하는 공정에 의해 얻어진 제1 세라믹 도료층 및 내부 전극의 구조를 개략적으로 도시하는 단면도,

도 8은 도 6에 도시하는 공정의 후 공정을 도시하는 개략 단면도,

도 9는 도 8에 도시하는 제조 공정에 의해 얻어진 제2 세라믹 도료층을 도시하는 개략 평면도,

도 10은 도 8에 도시하는 공정의 후 공정을 도시하는 평면도,

도 11은 도 10에 도시하는 제조 공정에 의해 얻어진 제2 세라믹 도료층을 도시하는 개략도,

도 12는 도 11에 도시하는 공정의 후 공정을 도시하는 개략도,

도 13은 도 12에 도시하는 공정의 후 공정을 도시하는 개략도,

도 14는 도 13에 도시하는 공정의 후 공정을 도시하는 개략도,

도 15는 본 발명의 다른 실시 형태의 적층 세라믹 콘덴서의 내부 구조를 모식적으로 도시하는 확대 단면도,

도 16은 도 15의 변형예를 도시하는 확대 단면도,

도 17은 도 15에 도시하는 적층 세라믹 콘덴서의 제조 공정을 도시하는 개략 단면도,

도 18은 도 17의 후속 공정을 나타낸 개략 단면도,

도 19는 도 18의 후속 공정을 나타낸 개략 단면도,

도 20은 도 19의 후속 공정을 나타낸 개략 단면도이다.

< 도면의 주요부분에 대한 부호의 설명〉

21, 22 : 내부 전극

110 : 제1 세라믹층 또는 제1 세라믹 도료층

120 : 제2 세라믹층 또는 제2 세라믹 도료층

130 : 제3 세라믹층 또는 제3 세라믹 도료층

Claims

세라믹 전자 부품의 제조 방법에 있어서,

지지체의 표면에 제1 세라믹 도료층을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 내부 전극을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 상기 내부 전극을 덮도록 제2 세라믹 도료층을 형성하는 공정을 포함하고,

상기 제1 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹 도료층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 한 경우,

α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및

T1 < T2, 0 < T1 < 1.5㎛의 조건을 만족하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
제1항에 있어서, α1 < α2인 세라믹 전자 부품의 제조 방법.
제1항에 있어서, 상기 지지체로부터, 상기 제1 세라믹 도료층, 상기 내부 전극 및 상기 제2 세라믹 도료층의 적층체를 박리하는 공정을 포함하는 것인 세라믹 전자 부품의 제조 방법.
제3항에 있어서, 상기 지지체로부터 박리된 상기 적층체의 복수 장을, 상기 제1 세라믹 도료층과 상기 제2 세라믹 도료층이 접촉하는 관계로, 차례로 적층하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
제1항에 있어서, T1 + T2 ≤6㎛인 세라믹 전자 부품의 제조 방법.
세라믹 전자 부품의 제조 방법에 있어서,

지지체의 표면에 제1 세라믹 도료층을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 내부 전극을 형성하는 공정과,

상기 제1 세라믹 도료층의 표면에 상기 내부 전극을 덮도록 제2 세라믹 도료층을 형성하는 공정과,

상기 제2 세라믹 도료층의 표면에, 상기 내부 전극과는 별개 층의 내부 전극을 형성하는 공정과,

상기 제2 세라믹 도료층의 표면에 상기 별개 층의내부 전극을 덮도록 제3 세라믹 도료층을 형성하여 적층체를 구성하는 공정과,

상기 지지체로부터 상기 적층체를 박리하고, 박리하여 얻어진 상기 적층체의 복수 장을, 인접하는 2개의 적층체에서, 한쪽 적층체에 포함되는 상기 제1 세라믹 도료층이, 다른쪽 적층체에 포함되는 상기 제3 세라믹 도료층에 접촉하는 관계로, 차례로 상기 적층체를 적층하는 공정을 포함하고,

상기 제1 세라믹 도료층의 세라믹 평균 입자직경을 α1으로 하고, 상기 제1 세라믹 도료층의 층 두께를 T1으로 하고, 상기 제2 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹 도료층의 층 두께를 T2로 하고, 상기 제3 세라믹 도료층의 세라믹 입자의 평균 입자직경을 α3으로 하고, 상기 제3 세라믹 도료층의 층 두께를 T3으로 한 경우,

α1 ≤α2, α1 ≤α3,

0.05 < α1 ≤0.35㎛,

T1 < T2, T1 < T3, 및

0 < T1 < 1.5㎛를 만족하는 것인 세라믹 전자 부품의 제조 방법.
제6항에 있어서, α1 < α2 및 α1 < α3인 세라믹 전자 부품의 제조 방법.
제6항에 있어서, T1 + T3 ≤6㎛인 세라믹 전자 부품의 제조 방법.
제8항에 있어서, T2 ≤6㎛인 세라믹 전자 부품의 제조 방법.
제8항에 있어서, T1 + T3가 실질적으로 T2와 같은 세라믹 전자 부품의 제조 방법.
제1항에 있어서, 적층 세라믹 콘덴서를 제조하는 것인 세라믹 전자 부품의 제조 방법.
제6항에 있어서, 적층 세라믹 콘덴서를 제조하는 것인 세라믹 전자 부품의 제조 방법.
세라믹층이 적층되어 구성되는 세라믹 소체와,

상기 세라믹 소체의 내부에서, 각각이 상기 세라믹층을 통해 적층되는 복수의 내부 전극을 갖고,

상호 인접하는 1쌍의 내부 전극 사이에 존재하는 세라믹층 중의 적어도 1개가, 제1 세라믹층과 제2 세라믹층의 적층 구조이며,

상기 제1 세라믹층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 한 경우,

α1 ≤α2, 0.05 < α1 ≤0.35㎛, 및

T1 < T2, 0 < T1 < 1.5㎛를 만족하고 있는 것인 세라믹 전자 부품.
제13항에 있어서, 상호 인접하는 1쌍의 내부 전극 사이에 존재하는 상기 세라믹층의 각각이, 제1 세라믹층과 제2 세라믹층의 적층 구조인 세라믹 전자 부품.
제13항에 있어서, 상호 인접하는 1쌍의 내부 전극 사이에 존재하는 상기 세라믹층 중의 일부는, 상기 제2 세라믹층 단독으로 구성되어 있는 것인 세라믹 전자 부품.
제13항에 있어서, α1 < α2인 세라믹 전자 부품.
제13항에 있어서, T1 + T2 ≤6㎛인 세라믹 전자 부품.
제13항에 있어서, 상기 전자 부품이 적층 세라믹 콘덴서인 세라믹 전자 부품.
세라믹층이 적층되어 구성되는 세라믹 소체와,

상기 세라믹 소체의 내부에서, 각각이 상기 세라믹층을 통해 적층되는 복수의 내부 전극을 갖고,

상호 인접하는 1쌍의 내부 전극 사이에 존재하는 상기 세라믹층 중의 적어도 1개가, 제1 세라믹층과 제3 세라믹층의 적층 구조이며,

상호 인접하는 1쌍의 내부 전극 사이에 존재하는 상기 세라믹층 중의 나머지 상기 세라믹층은, 제2 세라믹층 단독으로 구성되어 있으며,

상기 제1 세라믹층의 세라믹 입자의 평균 입자직경을 α1로 하고, 상기 제1 세라믹층의 층 두께를 T1으로 하고, 상기 제2 세라믹층의 세라믹 입자의 평균 입자직경을 α2로 하고, 상기 제2 세라믹층의 층 두께를 T2로 하고, 상기 제3 세라믹층의 세라믹 입자의 평균 입자직경을 α3으로 하고, 상기 제3 세라믹층의 층 두께를 T3으로 한 경우,

α1 ≤α2, α1 ≤α3,

0.05 < α1 ≤0.35㎛,

T1 < T2, T1 < T3, 및

0 < T1 < 1.5㎛를 만족하는 것인 세라믹 전자 부품.
제19항에 있어서, α1 < α2 및 α1 < α3인 세라믹 전자 부품.
제19항에 있어서, T1 + T3 ≤6㎛인 세라믹 전자 부품.
제21항에 있어서, T2 ≤6㎛인 세라믹 전자 부품.
제21항에 있어서, T1 + T3이 실질적으로 T2와 같은 세라믹 전자 부품.
제19항에 있어서, 상기 전자 부품이 적층 세라믹 콘덴서인 세라믹 전자 부품.
제19항에 있어서, 각각이 상기 제1 세라믹층과 제3 세라믹층의 적층 구조로 구성되는 인접하는 1쌍의 세라믹층과 내부전극의 조합 상호간에, 상기 제2 세라믹층 단독으로 구성되는 세라믹층과 내부전극의 조합이 1개 이상 존재하는 것인 세라믹 전자 부품.