JP3807610B2 - セラミック電子部品及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、セラミック電子部品及びその製造方法に関する。
【0002】
【従来の技術】
コンデンサ、圧電素子等の セラミック電子部品を製造する一つの方法として、支持体上にドクターブレード法でセラミック粉、有機バインダー、可塑剤、溶剤等を含むセラミック塗料をセラミック塗料層状に成形し、その上にパラジウム、銀、ニッケル等の電極をスクリーン印刷により形成する方法が知られている。
【0003】
積層構造を得る場合は、得られたグリーンシーを所望の積層構造になるように積層し、プレス切断工程を経てセラミックグリーンチップを得る。このようにして得られたセラミックグリーンチップ中のバインダーをバーンアウトし、1000℃〜1400℃で焼成し、得られた焼成体に銀、銀−パラジウム、ニッケル、銅等の端子電極を形成し、セラミック電子部品を得る。
【0004】
上述した製造方法において、例えば、積層セラミックコンデンサを製造する場合、小型化、大容量化の手法として、1層あたりのセラミック塗料層の厚みを薄くし、積層数を多くする手法が採用されてきた。例えば、セラミック塗料層の厚みを3μm程度にし、これを800層以上の積層数とした積層セラミックコンデンサも、既に知られている。
【0005】
ところで、積層セラミックコンデンサに代表されるセラミック電子部品を製造するに当たり、その内部電極を形成する場合、従来は、可撓性を有する帯状の支持体の表面に、セラミック塗料を塗布してセラミック塗料層を形成した後、内部電極ペーストを印刷するのが一般的であった。支持体は、ポリエチレンテレフタレート(PET)フィルム等によって構成される。
【0006】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いる。
【0007】
内部電極ペーストは、有機バインダである樹脂を有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にAg、Pd、NiまたはCu等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【0008】
ところが、上述したような組成になる内部電極ペーストを、従来の製法にしたがって、支持体の上に塗布されたセラミック塗料層に印刷した場合、内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤が、セラミック塗料層に含まれるアクリル樹脂やブチラール樹脂等の有機バインダを溶解させてしまう。この現象は、シートアタックと称されている。
【0009】
シートアタックが発生すると、セラミック塗料層を支持体から剥離することが困難になる。また、セラミック塗料層に穴やしわが発生することもあり、このようなセラミック塗料層を用いて積層セラミックコンデンサを製造した場合は、内部電極が導通する短絡不良を生じたり、耐電圧不良となったり、さらには、目的とする静電容量が得られなくなる等の致命的な欠陥を生じる恐れがある。
【0010】
この問題を回避する手段として、支持体の上に、直接に、内部電極を印刷した後、その上にセラミックペーストを塗布してセラミック塗料層を形成し、次に、セラミック塗料層を内部電極と一緒に支持体の表面から剥離する方法(例えば特許第2136761号)ある。
【0011】
しかし、この場合は、支持体に対する内部電極及びセラミック塗料層の密着性が強くなるため、破綻を生じることなく、セラミック塗料層を剥離することが極めて困難になる。
【0012】
支持体の表面に剥離容易化剤(以下剥離剤と称する)を塗布しておき、剥離剤の表面に、内部電極及びセラミック塗料層を形成すれば、剥離の困難性は回避できるであろう。
【0013】
しかし、剥離剤の表面に内部電極を印刷した場合、両者間の親和性が低いため、内部電極に、その表面張力によって凝集するような作用が働き、内部電極のパターン形状が崩れてしまい、所定の特性が得られなくなる。
【0014】
【発明が解決しようとする課題】
本発明の課題は、シートアタックを防止でき、短絡不良や耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することである。
【0015】
本発明のもう一つの課題は、セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することである。
【0016】
本発明の更にもう一つの課題は、電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することである。
【0017】
【課題を解決するための手段】
本発明は、上述した課題を解決するためのセラミック電子部品及びその製造方法を開示する。
【0018】
1.セラミック電子部品
上述した課題を解決するため、本発明に係るセラミック電子部品は、セラミック基体と、複数の内部電極とを含む。前記内部電極のそれぞれは、前記セラミック基体の内部に間隔を隔てて埋設されている。
【0019】
前記セラミック基体は、第1のセラミック層と、第2のセラミック層と、第3のセラミック層とを含む。
【0020】
前記第1のセラミック層は、前記内部電極の一面側に隣接しており、前記第2のセラミック層は、前記第1のセラミック層の隣接しない他の内部電極の一面に隣接しており、前記第3のセラミック層は、前記第2のセラミック層の隣接する前記他の内部電極の他面に隣接している。
【0021】
前記第1及び第3のセラミック層、及び、前記内部電極は、前記第1のセラミック層を最下層とし、前記第3のセラミック層を最上層とする積層グループを構成する。
【0022】
前記積層グループは複数であり、それぞれは前記第1のセラミック層及び前記第3のセラミック層が互いに隣接する関係で積層されている。
【0023】
前記第1のセラミック層のセラミック平均粒径をα1とし、その層厚をT1とし、前記第2のセラミック層のセラミック平均粒径をα2とし、層厚をT2とし、前記第3のセラミック層のセラミック平均粒径をα3とし、層厚をT3としたとき、
α1≦α2、α3
0.05<α1≦0.35μm、
T1<T2、T3、及び、
0<T1<1.5μm
を満たす。
【0024】
上述したように、本発明に係るセラミック電子部品において、セラミック基体と、複数の内部電極とを含んでおり、内部電極のそれぞれは、セラミック基体の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持つセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0025】
セラミック基体は、第1のセラミック層と、第2のセラミック層と、第3のセラミック層とを含む。第1のセラミック層は、内部電極の一面側に隣接しており、第2のセラミック層は、前記第1のセラミック層の隣接しない他の内部電極の一面に隣接しており、第3のセラミック層は、第2のセラミック層の隣接する他の内部電極の他面に隣接している。第1及び第3のセラミック層、及び、内部電極は、第1のセラミック層を最下層とし、第3のセラミック層を最上層とする積層グループを構成する。
【0026】
したがって、積層グループ毎に、第1乃至第3のセラミック層、及び、内部電極数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0027】
積層グループは複数であり、それぞれは、積層される。このため、積層グループ数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0028】
しかも、積層グループのそれぞれは、第1のセラミック層及び第3のセラミック層が互いに隣接する関係で積層される。この構造により、各積層グループの相互間に、緻密で、充填密度の高い第1のセラミック層が介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【0029】
第1のセラミック層のセラミック平均粒径α1、第2のセラミック層のセラミック平均粒径α2、及び、第3のセラミック層のセラミック平均粒径α3は、α1≦α2、α3を満たすから、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。つまり、内部電極と接する第1のセラミック層が、第2及び第3のセラミック層よりも、セラミック平均粒子α1の細かい緻密な層となり、内部電極ペーストに含まれる溶剤による第3のセラミック層へのシートアタックを抑制する層として機能することになる。
【0030】
第1のセラミック層のセラミック平均粒径α1は、0.05μm<α1≦0.35μmを満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。なぜなら、内部電極と接する第1のセラミック層が、上述した細かなセラミック平均粒径α1による緻密な層となり、内部電極ペーストに含まれる溶剤による第3のセラミック層へのシートアタックが、第1のセラミック層によって抑制されるからである。
【0031】
更に、第1のセラミック層の層厚T1、第2のセラミック層の層厚T2、第3のセラミック層の層厚T3は、
T1<T2、T3
を満たすから、第1のセラミック層の層厚T1による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【0032】
第1のセラミック層の層厚T1は
0<T1<1.5μm
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。第1のセラミック層の層厚T1が1.5μm以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなる。層厚T1は、焼成前セラミック塗料層の厚みである。焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【0033】
2.セラミック電子部品の製造方法
次に、本発明に係るセラミック電子部品の製造方法では、まず、支持体の表面に第1のセラミック塗料層を形成し、次に、前記第1のセラミック塗料層の表面に、内部電極を印刷し、次に、前記第1のセラミック塗料層の表面に、前記内部電極を覆うように、第2のセラミック塗料層を形成する。
【0034】
次に、次に、前記第2のセラミック塗料層の表面に、その上の前記内部電極を覆うように、第3のセラミック塗料層を形成して、積層体を構成する。
【0035】
次に、前記支持体から前記積層体を剥離し、剥離して得られた前記積層体の複数枚を、隣接する2つの積層体において、一方の積層体に含まれる前記第1のセラミック塗料層が、他方の積層体に含まれる前記第3のセラミック塗料層に隣接する関係で、順次に積層する。
【0036】
前記第1のセラミック塗料層のセラミック平均粒径をα1とし、その層厚をT1とし、前記第2のセラミック塗料層のセラミック平均粒径をα2とし、層厚をT2とし、前記第3のセラミック塗料層のセラミック平均粒径をα3とし、層厚をT3としたとき、
α1≦α2、α3
0.05<α1≦0.35μm、
T1<T2、T3、及び
0<T1<1.5μm
を満たす。
【0037】
本発明に係る製造方法では、支持体の表面に第1のセラミック塗料層を形成し、次に、第1のセラミック塗料層の表面に、内部電極を印刷し、次に第1のセラミック塗料層の表面に内部電極を覆うように、第2のセラミック塗料層を形成する。次に、第2のセラミック塗料層の表面に、内部電極を印刷し、次に、第2のセラミック塗料層の表面に、その上の内部電極を覆うように、第3のセラミック塗料層を形成して、積層体を構成する。次に、支持体から積層体を剥離する。このため、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【0038】
また、支持体の表面に第1のセラミック塗料層を形成し、次に、第1のセラミック塗料層の表面に、内部電極を印刷するから、支持体から剥離した場合、第1のセラミック塗料層の剥離面と、内部電極の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【0039】
しかも、支持体の表面に第1のセラミック塗料層を形成し、次に、第1のセラミック塗料層の表面に、内部電極を印刷するから、支持体の上に剥離剤を塗布して、第1のセラミック塗料層の剥離を容易にし、数μmのごく薄い第1のセラミック塗料層であっても、破綻を生じさせることなく、支持体から確実に剥離し得る。このため、剥離時の第1のセラミック塗料層の破綻に起因するデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【0040】
内部電極は第1のセラミック塗料層の上に形成されるので、剥離剤の表面に内部電極を印刷する場合と異なって、内部電極形状が、その表面張力によって崩れてしまうこともない。
【0041】
剥離して得られた前記積層体の複数枚を、隣接する2つの積層体において、一方の積層体に含まれる第1のセラミック塗料層が、他方の積層体に含まれる第3のセラミック塗料層に隣接する関係で、順次に積層する。このため、各積層グループの相互間に、緻密で、充填密度の高い第1のセラミック層が内部電極間に介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【0042】
また、第1のセラミック塗料層のセラミック平均粒径α1、第2のセラミック塗料層のセラミック平均粒径α2、及び、第3のセラミック塗料層のセラミック平均粒径α3は、
α1≦α2、α3
を満たすから、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。
【0043】
また、第1のセラミック層のセラミック平均粒径α1は、
0.05<α1≦0.35μm
を満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。
【0044】
更に、第1のセラミック塗料層の層厚T1、第2のセラミック塗料層の層厚T2、及び、第3のセラミック塗料層の層厚T3は、
T1<T2、T3
を満たすから、第1のセラミック塗料層の層厚T1による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【0045】
第1のセラミック塗料層の層厚T1は
0<T1<1.5μm
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。短絡不良及び耐電圧不良を招くことがない。第1のセラミック塗料層の層厚T1が1.5μm以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚T1は、焼成前セラミック塗料層の厚みである、焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【0046】
好ましくは、セラミック塗料は、押し出し式塗布ヘッドを使用して塗布される。セラミック塗料の供給量は、質量流量計及び定量ポンプにより制御することが望ましい。本発明に係る製造方法は、特に、積層セラミックコンデンサを製造するのに適している。
【0047】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照して更に詳しく説明する。図は単なる例示にすぎない。
【0048】
【発明の実施の形態】
1.セラミック電子部品
図1は積層セラミックコンデンサとして具体化された本発明に係るセラミック電子部品の断面図を示す。詳細な説明は省略するが、圧電素子等のセラミック電子部品の製造にも、本発明は適用可能である。
【0049】
図示された積層セラミックコンデンサは、セラミック誘電体でなるセラミック基体1と、複数の内部電極21、22とを含む。内部電極21、22のそれぞれは、セラミック基体1の内部に間隔を隔てて埋設されている。図は、積層セラミックコンデンサを示しているので、隣接する内部電極21、22は、相反する一端が、セラミック基体1の相反する両端に付与された端子電極31、32に、それぞれ導通接続されている。
【0050】
図2は図1に示した積層セラミックコンデンサの内部構造を模式的に示す拡大断面図である。図示の都合上、中間部は、省略して示してある。セラミック基体1は、第1のセラミック層110と、第2のセラミック層120と、第3のセラミック層130とを含んでいる。
【0051】
第1のセラミック層110は、内部電極21の一面側に隣接する。第2のセラミック層120は、第1のセラミック層110の隣接しない他の内部電極22に隣接する。
【0052】
第3のセラミック層130は、第2のセラミック層120の隣接する他の内部電極22の他面に隣接している。
【0053】
第1及び第3のセラミック層110〜130、及び、内部電極21、22は、第1のセラミック層110を最下層とし、第3のセラミック層130を最上層とする積層グループC1、C2、...Cnを構成する。
【0054】
積層グループC1〜Cnは複数nである。積層グループC1〜Cnの数nは任意である。積層グループC1〜Cnのそれぞれは第1のセラミック層110と、第3のセラミック層130とが互いに隣接する関係で積層されている。
【0055】
第1のセラミック層110と、第2及び第3のセラミック層120、130とは、同一材料でなるが、セラミック平均粒径、及び、厚みが互いに異なる。即ち、第1のセラミック層110のセラミック平均粒径α1、層厚T1、第2のセラミック層120のセラミック平均粒径α2、層厚T2、及び、第3のセラミック層130のセラミック平均粒径α3、層厚T3は、
α1≦α2、α3
0.05<α1≦0.35μm、
T1<T2、T3、及び
0<T1<1.5μm
を満たす。
【0056】
上述したように、本発明に係るセラミック電子部品において、セラミック基体1と、複数の内部電極21、22とを含んでおり、内部電極21、22のそれぞれは、セラミック基体1の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持つセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0057】
セラミック基体1は、第1のセラミック層110と、第2のセラミック層120と、第3のセラミック層130とを含んでいる。第1のセラミック層110は内部電極21の一面側に隣接する。第2のセラミック層120は第1のセラミック層110の隣接しない他の内部電極22の一面に隣接する。図示実施例では、第2のセラミック層120は、第1のセラミック層110の隣接する内部電極21の他面に隣接している。第3のセラミック層130は、第2のセラミック層120の隣接する内部電極22の他面に隣接している。
【0058】
第1及び第3のセラミック層110〜130、及び、内部電極21、22は、第1のセラミック層110を最下層とし、第3のセラミック層130を最上層とする積層グループC1〜Cnを構成する。
【0059】
したがって、積層グループC1〜Cn毎に、第1乃至第3のセラミック層110〜130、及び、内部電極21、22の積層数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0060】
積層グループC1〜Cnは複数nであり、それぞれは、積層される。このため、積層グループ数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【0061】
しかも、積層グループC1〜Cnのそれぞれは、第1のセラミック層110及び第3のセラミック層130が互いに隣接する関係で積層される。この構造により、各積層グループC1〜Cnの相互間に、緻密で、充填密度の高い第1のセラミック層110が介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【0062】
第1乃至第3のセラミック層110〜130のセラミック平均粒径α1〜α3は、
α1≦α2、α3
を満たす。この構成によれば、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。
【0063】
また、第1のセラミック層110のセラミック平均粒径α1は、
0.05<α1≦0.35μm
を満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。
【0064】
更に、第1乃至第3のセラミック層110の層厚T1〜T3とは、
T1<T2、T3
を満たす。この条件によれば、第1のセラミック層110の層厚T1による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【0065】
第1のセラミック層110の層厚T1は
0<T1<1.5μm
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。短絡不良及び耐電圧不良を招くことがない。第1のセラミック層110の層厚T1が1.5μm以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚T1は、焼成前セラミック塗料層の厚みである、焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【0066】
図3は図1に示した積層セラミックコンデンサの別の内部構造を模式的に示す拡大断面図である。図において、図1及び図2に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。実施例の特徴は、第2のセラミック層120及び内部電極21または22の組み合わせを、複数としたことである。図示実施例では、第2のセラミック層120及び内部電極22、21の組み合わせは2つであるが、更に増すこともできる。この図3に示した実施例の場合も、図2に示した実施例と同様の作用効果が得られる。
【0067】
2.セラミック電子部品の製造方法
次に、図4〜図16を参照して本発明に係るセラミック電子部品の製造方法について説明する。
【0068】
まず、図4〜図6に示すように、塗布装置5を用い、支持体6の表面にセラミック塗料を塗布して、層厚T1(図6参照)を持つ第1のセラミック塗料層110を形成する。
【0069】
層厚T1は0<T1<1.5μmを満たすように形成する。第1のセラミック層110の層厚T1が1.5μm以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなる。
【0070】
支持体6は可撓性のある有機樹脂フィルム、具体的には、ポリエチレン.テレフタレート.フィルム(PETフィルム)を用いる。
【0071】
支持体6は、第1のセラミック塗料層110の剥離を考慮し、セラミック塗料層成形面に剥離処理を施しておくのがよい。剥離処理は、支持体6の1面上に例えばSi等でなる剥離用膜を薄くコートすることによって実行することができる。このような剥離処理を施しておくことにより支持体6の上に成形される第1のセラミック塗料層110を支持体6から容易に剥離することができる。
【0072】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いることができる。
【0073】
第1のセラミック塗料層110を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α1は、
0.05μm<α1≦0.35μm
の範囲である。
【0074】
平均粒径α1が0.05μmよりも小さくなると、セラミック塗料を作る時のセラミック塗料の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【0075】
第1のセラミック層110を構成するセラミック粒子の平均粒径α1は、更に、
α1≦0.35μm
を満たす。このような範囲であれば、短絡不良及び耐電圧不良を低減でき、セラミック平均粒径α1が0.35μmを超えると短絡不良及び耐電圧不良が発生し易くなることが分かった。これは、セラミック平均粒径α1が0.35μmとなる付近に、シートアタックによる影響を軽減できる臨界点があることを意味する。平均粒径α1、α2は、焼成の前後で、ほぼ一定と見ることができる。
【0076】
第1のセラミック塗料層110の塗布形成に当たっては、塗布装置5として、押し出し式塗布ヘッド、ドクターブレード法またはリバースロール法等を用いることができる。このうちでも、押し出し式塗布ヘッドが特に好ましい。
【0077】
図示実施例は、塗布装置5として、押し出し式塗布ヘッドを用いた例を示している。押し出し式塗布ヘッドでなる塗布装置5を用いると、面精度が非常によく、かつ、厚みバラツキの少ない均一な第1のセラミック塗料層110を得ることができる。
【0078】
図示された押し出し式塗布ヘッド5は、セラミック塗料排出用スリット51、上流側ノズル52、下流側ノズル53、セラミック塗料だまり54、セラミック塗料54だまりへの供給口55等を備える。このような押し出し式塗布ヘッドは公知である。図4において、参照符号F1は支持体6の走行方向を示している。
【0079】
積層セラミックコンデンサまたは圧電素子などのセラミック電子部品を得る場合は、セラミック粉体として、誘電体セラミック材料または圧電セラミック材料の何れか一種を用いる。
【0080】
次に、第1のセラミック塗料層110を乾燥させるための乾燥工程等、必要な工程を経た後、図7、図8に示すように、第1のセラミック塗料層110の表面に、内部電極21、22を印刷する。内部電極21、22のための内部電極ペーストは、従来より知られているものを用いることができる。具体的には、有機バインダを有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にAg、Pd、NiまたはCu等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【0081】
本発明の場合、上述した組成の内部電極ペーストを、第1のセラミック塗料層110に塗布して内部電極21、22を形成しても、第1のセラミック塗料層110が内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤によるシートアタックを受けにくい。これは、第1のセラミック塗料層110を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α1を、
0.05μm<α1≦0.35μm
の範囲にしたために、シートアタックがブロックされるためと推測される。
【0082】
したがって、本発明によれば、第1のセラミック塗料層110を支持体から剥離することが困難になることもないし、第1のセラミック塗料層110に穴やしわが発生することもない。このため、短絡不良及び耐電圧不良を回避するともに、所定の静電容量を確保し得る。
【0083】
内部電極21、22は、一群のパターンとして形成する。内部電極21、22は、例えば30cm×30cmの領域GR1〜GR3(図6参照)内に数千個が規則的に配列されるようなパターンで形成することができる。印刷手段としては、通常のスクリーン印刷が適用される他、グラビア印刷等も適用できる。
【0084】
上述したように、内部電極21、22は第1のセラミック塗料層110の上に形成されるので、剥離剤の表面に内部電極21、22を印刷する場合と異なって、内部電極21、22形状が、その表面張力によって崩れてしまうこともない。
【0085】
次に、内部電極乾燥工程等を経た後、図10及び図11に示すように、第1のセラミック塗料層110の表面に、内部電極21、22を覆うように、第2のセラミック塗料層120を形成する。第2のセラミック塗料層120も、押し出し式塗布ヘッドによる塗布装置5を用いて形成することができる。
【0086】
第2のセラミック塗料層120を構成するセラミック塗料は、その組成は第1のセラミック塗料層110を構成するセラミック塗料と同じでもよいし、異なっていてもよい。
【0087】
第2のセラミック塗料層120を構成するセラミック塗料に含まれるセラミック粒子の平均粒径α2は、第1のセラミック塗料層110を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α1に対して、
α1≦α2
を満たすように選定する。
【0088】
条件α1≦α2を満たすことにより、緻密で、充填密度の高い第1のセラミック塗料層110を形成し、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【0089】
既に述べたように、第1のセラミック塗料層110の平均粒径α1は、0.05μm以下になるように選定されている。シートアタックをブロックするという観点、及び、第2のセラミック塗料層120に生じるピンホールA1を、第1のセラミック塗料層110を構成する平均粒径α1の小さなセラミック粒子b1によって埋め、耐電圧を向上させるという観点からを見れば、平均粒径α1は小さい方がよいであろうが、平均粒径α1が0.05μmよりも小さくなると、セラミック塗料を作る時の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【0090】
第2のセラミック塗料層120は、その層厚T2は、第1のセラミック塗料層110の層厚T1に対して、
T1<T2
を満たすように形成する。この関係を満たすことにより、第1のセラミック塗料層110の層厚T1を制限し、第1のセラミック塗料層110の層厚T1による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける容量層の厚み増大を極力回避し、取得容量等の電気的特性を確保できる。
【0091】
次に、第2のセラミック塗料層120を乾燥させるための乾燥工程等、必要な工程を経た後、図12、図13に示すように、第2のセラミック塗料層120の表面に、内部電極21、22を印刷する。内部電極21、22のための内部電極ペーストは、先に例示したものを用いる。図13は、第1のセラミック塗料層110に形成された2つの内部電極21、22(図10、図11参照)のうち、内部電極21の上で切断した拡大断面図である。以下の図面においても、同様の表示に従うものとする。
【0092】
次に、内部電極乾燥工程等を経た後、図14に示すように、第2のセラミック塗料層120の表面に、内部電極21、22を覆うように、第3のセラミック塗料層130を形成する。第3のセラミック塗料層130を構成するセラミック塗料は、第1及び第2のセラミック塗料層110、120のためのセラミック塗料と同じであってもよいし、異なっていてもよい。
【0093】
図3に示したように、第2のセラミック層と内部電極の組み合わせを複数とする場合は、第3のセラミック塗料層130を形成する前に、第2のセラミック塗料層120及び内部電極22(または21)の組み合わせを、複数回形成する。実際には、第2のセラミック塗料層120が、2〜3層程度となるようにするのが、段差解消の観点から好ましい。
【0094】
第3のセラミック塗料層130を構成するセラミック塗料に含まれるセラミック粒子の平均粒径α3は、第1のセラミック塗料層110を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α1に対して、
α1≦α3
を満たすように選定する。平均粒径α3は、第2のセラミック塗料層120に含まれるセラミック塗料の平均粒径α2と同じであってもよいし、異なっていてもよい。
【0095】
第3のセラミック塗料層130は、その層厚T3は、第1のセラミック塗料層110の層厚T1に対して、
T1<T3
を満たすように形成する。層厚T3は、第2のセラミック塗料層120の層厚T2と同じであってもよいし、異なっていてもよい。
【0096】
第1のセラミック塗料層110に対する第3のセラミック塗料層130の関係において、平均粒径α1に対して平均粒径α3が満たすべき条件、及び、層厚T1に対して層厚T3が満たすべき条件は、第2のセラミック塗料層120の平均粒径平均粒径α2、層厚T2の満たすべき条件と同様の目的から設定されたものである。
【0097】
次に、乾燥工程等の必要な工程を経た後、第1のセラミック塗料層110、内部電極21、第2のセラミック塗料層120、内部電極22及び第3のセラミック塗料層130の組み合わせになる積層体を一組として、これを、支持体6から剥離する。図15は剥離した後の積層体を示している。図示は省略してあるが、内部電極21の形成面に内部電極22が併存(図7参照)しており、内部電極22の形成面に、内部電極21が併存(図12参照)している。
【0098】
ここで、第1のセラミック塗料層110、内部電極21、第2のセラミック塗料層120、内部電極22及び第3のセラミック塗料層130の組み合わせになる積層体を一組として、これを、支持体6(図14参照)から剥離することができるから、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【0099】
また、支持体の表面に第1のセラミック塗料層110を形成し、次に、第1のセラミック塗料層110の表面に、内部電極21、22を印刷するから、支持体6から剥離した場合、第1のセラミック塗料層110の剥離面と、内部電極21、22の剥離面が、面一の平坦な平面になる。
【0100】
次に、図12の領域GR1〜GR3毎に打ち抜き、打ち抜かれた積層体を、図16に示すように、第1のセラミック塗料層110、内部電極21、第2のセラミック塗料層120、内部電極22及び第3のセラミック塗料層130の組み合わせになる積層体を一組として、受け台7の上に必要組み数だけ順次に積層する。各組の積層に当たっては、隣接する組の積層体において、第1のセラミック塗料層110と第3のセラミック塗料層130とが隣接する関係で、順次に積層する。
【0101】
上述のようにして得られた積層体を、図16に示すように、プレス8によって加熱圧着する。
【0102】
ここで、第1のセラミック塗料層110の剥離面と、内部電極21、22の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【0103】
この後、切断することにより、積層グリーンチップが得られる。得られた積層グリーンチップを、所定の温度条件で脱バインダ処理した後、焼成し、更に、端子電極を焼き付け形成する。
【0104】
脱バインダ及び焼成の条件は従来より周知である。例えば、280℃で12時間脱バインダし、還元雰囲気中で1300℃にて2時間焼成する。焼成後得られた積層体に端子電極31、32を形成する。端子電極31、32の材質及び形成方法も従来よりよく知られている。例えば、銅を主成分とし、N2+H2中で800℃にて30分焼き付けし、めっきを行なう。
【0105】
次に実験データを参照して、本発明に係るセラミック電子部品の効果を説明する。
【0106】
本発明に係る製造方法にしたがい、縦×横の寸法が3.2×2.5(mm)で、積層数が100層の積層セラミックコンデンサを製造した。製造において、第1乃至第3のセラミック塗料層110〜130の厚みT1〜T3を変え、更に、セラミック塗料の平均粒径α1〜α3を本発明の範囲内で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを実施例1〜4とする。
【0107】
一方、第1乃至第3のセラミック塗料層110〜130の厚みT1〜T3、更はに、セラミック塗料の平均粒径α1〜α3を本発明の範囲外で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを比較例1〜3とする。また、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層した従来の一般的製造方法の適用例に係るサンプルを比較例4とする。
【0108】
上述した実施例1〜4、及び、比較例1〜4について、短絡不良率及び耐電圧不良率を測定した。耐電圧不良率は、50Vの直流電圧を印加して行った。実験に供されたサンプル数Nは、各実施例及び各比較例において100個である。
【0109】
実施例1〜4及び比較例1〜4について、得られた短絡不良率及び耐電圧不良率の測定結果を、セラミック塗料層の厚みT1、T2、平均粒径α1、α2とともに、示してある。
【0110】
表1に示すように、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層した従来品の比較例4では、短絡不良率が40%にも達する、耐電圧不良率も17(%)の高い値を示す。
【0111】
第1のセラミック塗料層〜第3のセラミック塗料層を有するが、厚みT1、T2、T3、及び、セラミック粒子の平均粒径α1、α2、α3が本発明で特定する関係、即ち、
α1≦α2、α3、
0.05μm<α1≦0.35μm、
T1<T2、T3、及び、
0<T1<1.5μm
の何れかを満たしていない比較例1〜3は、短絡不良率が13%〜47%の範囲にあり、耐電圧不良率も9〜21(%)の高い値を示す。
【0112】
これに対して、上記関係を満たす本発明に係る実施例1〜4は短絡不良率が1〜6(%)の範囲内に、また、耐電圧不良率は1〜5(%)の範囲内に納まっており、比較例1〜4との対比において、著しい優位性を示している。
【0113】
【発明の効果】
以上述べたように、本発明によれば、次のような効果を得ることができる。
(a)短絡不良及び耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することができる。
(b)セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することができる。
(c)電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明に係るセラミック電子部品(積層セラミックコンデンサ)の断面図である。
【図2】図1に示したセラミック電子部品の内部構造を模式的に示す図である。
【図3】図1に示したセラミック電子部品の内部構造の別の実施例を模式的に示す図である。
【図4】本発明に係るセラミック電子部品の製造方法を示す図である。
【図5】図4に示す製造工程によって得られた第1のセラミック塗料層を示す図である。
【図6】図5に示した第1のセラミック塗料層の構造を模式的に示す断面図である。
【図7】図4に示した工程の後の工程を示す図である。
【図8】図7に示した工程を経た後の第1のセラミック塗料層及び内部電極の構造を概略的に示す断面図である。
【図9】図7及び図8に示した工程の後の工程を示す図である。
【図10】図9に示す製造工程によって得られた第2のセラミック塗料層を示す図である。
【図11】図10に示す製造工程によって得られた第2のセラミック塗料層を示す図である。
【図12】図11に示した工程の後の工程を示す図である。
【図13】図12に示した工程の後の工程を示す図である。
【図14】図13に示した工程の後の工程を示す図である。
【図15】図14に示した工程を経て得られた積層体を示す図である。
【図16】図15に示した工程の後の工程を示す図である。
【符号の説明】
21、22 内部電極
110 第1のセラミック層または第1のセラミック塗料層
120 第2のセラミック層または第2のセラミック塗料層
130 第3のセラミック層または第3のセラミック塗料層
Claims (2)
- セラミック電子部品の製造方法であって、
支持体の表面に、有機バインダを含有するセラミック塗料を塗布して、第1のセラミック塗料層を形成し、
次に、前記第1のセラミック塗料層の表面に、電極ペーストを用いて内部電極を印刷し、前記電極ペーストは、前記第1のセラミック塗料層に含まれる前記有機バインダを溶解させる有機溶剤を含んでおり、
次に、前記第1のセラミック塗料層の表面に、前記内部電極を覆うように、有機バインダを含有するセラミック塗料を塗布して、第2のセラミック塗料層を形成し、
前記第1のセラミック塗料層のセラミック平均粒径をα1とし、その層厚をT1とし、前記第2のセラミック層のセラミック平均粒径をα2とし、層厚をT2としたとき、
α1<α2、
0.05μm<α1≦0.35μm、及び、
T1<T2、0. 6 μm≦T1<1.5μm
を満たし、前記第1のセラミック塗料層は、セラミック充填密度が前記第2のセラミック塗料層のセラミック充填密度よりも大きく緻密であり、
次に、前記第2のセラミック塗料層の表面に、内部電極を印刷し、
次に、前記第2のセラミック塗料層の表面に、その上の前記内部電極を覆うように、有機バインダを含有するセラミック塗料を塗布して、第3のセラミック塗料層を形成して、積層体を構成し、
次に、前記支持体から前記積層体を剥離し、剥離して得られた前記積層体の複数枚を、隣接する2つの積層体において、一方の積層体に含まれる前記第1のセラミック塗料層が、他方の積層体に含まれる前記第3のセラミック塗料層に隣接する関係で、順次に積層する工程を含む、
セラミック電子部品の製造方法。 - 請求項1に記載された製造方法であって、積層セラミックコンデンサを製造する方法。
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