KR100507401B1 - Ⅲ족 질화물계 화합물 반도체 소자용의 엔 전극 - Google Patents

Ⅲ족 질화물계 화합물 반도체 소자용의 엔 전극 Download PDF

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Abstract

본 발명의 과제는, n전극과 Ⅲ족 질화물계 화합물 반도체로 이루어지는 n형층과의 사이에 새로운 저저항화를 얻는 것으로서, 본 발명은, 바나듐(V), 티탄(Ti), 지르코늄(Zr) 및 텅스텐(w) 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료와, 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택되는 적어도 1종으로 이루어지는 제 2의 전극 재료 및 알루미늄(Al), 규소(Si) 및 게르마늄(Ge) 중에서 선택되는 적어도 1종으로 이루어지는 제 3의 전극 재료로 n전극을 형성한다.

Description

Ⅲ족 질화물계 화합물 반도체 소자용의 엔 전극{n ELECTRODE FOR Ⅲ GROUP NITRIDE BASED COMPOUND SEMICONDUCTOR ELEMENT}
본 발명은 Ⅲ족 질화물계 화합물 반도체 소자용의 n전극에 관한 것이다.
종래, 청색계 발광 다이오드 등의 Ⅲ족 질화물계 화합물 반도체 소자에 있어서 그 n형층에 형성된 n전극에는, 그것과 n형층과의 사이에 오믹 콘택트를 확보하기 위해, 다양한 개량이 이루어져 왔다. 일본 특개평 11-8410호 공보에 소개되는 n전극은, 티탄, 지르코늄 및 텅스텐의 적어도 1종으로 이루어지는 제 1의 전극 재료, 알루미늄, 규소 및 게르마늄의 적어도 1종으로 이루어지는 제 2의 전극 재료, 및 로듐으로 이루어지는 제 3의 전극 재료로 구성된다.
현재, 발광 소자에는 새로운 고출력화 및 고효율화가 요구되고 있고, 그 관점에서 보면, n전극과 Ⅲ족 질화물계 화합물 반도체로 이루어지는 n형층과의 사이에 새로운 저저항화가 요구되고 있다.
또한, Ⅲ족 질화물계 화합물 반도체를 발광 소자 이외의 소자에 응용하는 경우에도, n형 Ⅲ족 질화물계 화합물 반도체와 전극과의 사이에는 충분히 낮은 저항이 요구되게 된다. 예를 들면 n-AlGaN/GaN계 HFET(Hetero Junction Field Effect Transistor)는, 차세대 파워·고주파 디바이스로서 주목되고 있다. 이 디바이스의 실용화를 위해서는 n-AlXGa1-XN(X ＞ 0.2)에 대해 콘택트 저항치가 충분 낮고, 열에 대해 안정한 저저항 오믹·콘택트재가 필요하게 된다. 현재 n-GaN에 사용되고 있는 Ti/Al계의 콘택트 재에서는 n-AlGaN 중의 Al 조성이 증가함에 따라, 콘택트 저항치가 증가하여 버린다.
도 1은 본 발명의 실시예의 n전극(Ti/Pd/Al)의 콘택트 저항을 도시한 그래프.
도 2는 다른 실시예의 n전극(Ti/Pt/Al)의 콘택트 저항을 도시한 그래프.
도 3은 실시예의 발광 소자의 구성을 도시한 단면도.
본 발명자들은 상기 과제를 해결하고자 예의 검토를 진행한 결과, 하기의 발명에 이르렀다. 즉,
바나듐(V), 티탄(Ti), 지르코늄(Zr) 및 텅스텐(w) 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료와,
팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택되는 적어도 1종으로 이루어지는 제 2의 전극 재료, 및
알루미늄(Al), 규소(Si) 및 게르마늄(Ge) 중에서 선택되는 적어도 1종으로 이루어지는 제 3의 전극 재료를 포함하여 이루어지는 Ⅲ족 질화물계 화합물 반도체 소자용의 n전극.
본 발명의 n전극에 의하면, 상기한 전극 재료의 조합에 의해, 특히 제 2의 전극 재료를 채용함에 의해, Ⅲ족 질화물계 화합물 반도체 n형층과 전극과의 사이의 콘택트 저항이 종래예의 것에 비하여 작아진다.
상기에 있어서, 제 1의 전극 재료에 있어서는, 열안정성의 견지로부터, 바나듐 또는 티탄을 채용하는 것이 바람직하다. 제 2의 전극 재료에 있어서는, 보다 작은 콘택트 저항을 얻는 견지로부터(도 1 참조), 팔라듐을 채용하는 것이 바람직하다. 제 3의 전극 재료에 있어서는, 재료 가격으로 볼때 알루미늄을 채용하는 것이 바람직하다.
본 발명의 n전극은 제 4의 전극 재료를 포함할 수 있다. 제 4의 금속 성분으로서 금(Au)이나 로듐(Rh) 등을 들 수 있다.
본 발명의 n전극은, 예를 들면 상기 제 1 내지 제 3의 전극 재료의 층을 n형층의 위에 적층하고 이것을 가열함에 의해 형성된다. 제 1 내지 제 3의 전극 재료로부터 복수의 전극 재료를 선택하여 이들 합금을 미리 준비하고, 이것을 n형층의 위에 적층하는 것도 가능하다. 각 전극 재료층을 복수 적층하는 것도 가능하다. 예를 들면, 제 1의 전극 재료층/제 2의 전극 재료층/제 3의 전극 재료층/제 1의 전극 재료층과 같이 각 전극 재료층을 적층할 수 있다.
제 1 내지 제 3의 각 전극 재료 자체도 복수의 금속 재료를 채용할 수 있다. 이 경우, 하나의 전극 재료층을 해당 복수의 금속 재료의 합금으로 형성할 수도 있고, 해당 복수의 각 금속 재료를 적층하여 하나의 전극 재료층으로 하는 것도 가능하다. 후자의 경우, 예를 들면 제 1의 전극 재료를 구성하는 2종류의 금속 층을 제 2의 전극 재료층을 끼우도록 존재시킬 수도 있다.
n형층의 위에 각 전극 재료를 적층하는 방법은 특히 한정되는 것이 아니고, 증착, 스퍼터링, 기타의 방법을 채용할 수 있다.
각 전극 재료층의 적층 순서도 특히 한정되는 것은 아니지만, n형층 측부터, 제 1의 전극 재료층, 제 2의 전극 재료층 및 제 3의 전극 재료층의 순서로 형성하는 것이 열안정성 등의 견지로부터 바람직하다.
가열은 전극 재료와 n형층과의 사이에 오믹 콘택트을 형성하기 위해 행하여진다. 해당 가열에 의해 각 전극 재료는 일체로 되고 합금화 된다.
가열은 통상 압력하에서, 불활성 가스의 분위기에서 행하여지는 것이 바람직하다. 불활성 가스로는 질소 가스, 헬륨 가스, 아르곤 가스 등을 사용할 수 있다. 이것은 안전성을 고려한 경우이고, 전극 특성의 관점에서는 수소 가스 등도 사용할 수 있다.
가열 온도 및 가열 시간은 n형층의 형성 재료나 채용한 전극 재료 및 그 막 두께에 따라 적절히 선택된다.
또한, 본 명세서에 있어서 Ⅲ족 질화물계 화합물 반도체는 일반식으로서
AlXGaYIn1-X-YN(0≤X≤1, 0≤Y≤1, 0≤X＋Y≤1)
로 표시되고, AlN, GaN 및 InN의 이른바 2원계,
AlXGa1-XN, AlXIn1-XN 및
GaXIn1-XN (이상에 있어서 ０<x<1)
의 이른바 3원계를 포함한다.
Ⅲ족 원소의 적어도 일부를 붕소(B), 탈륨(Tl) 등으로 치환하여도 좋고, 또한, 질소(N)의 적어도 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi) 등으로 치환할 수 있다. Ⅲ족 질화물계 화합물 반도체층은 임의의 불순물을 함유하여도 좋다. n형 불순물로서, Si, Ge, Se, Te, C 등을 사용할 할 수 있다. p형 불순물로서, Mg, Zn, Be, Ca, Sr, Ba 등을 사용할 수 있다. 또한, p형 불순물을 도핑한 후에 Ⅲ족 질화물계 화합물 반도체를 전자선 조사, 플라즈마 조사 또는 로에 의한 가열에 노출시키는 것도 가능하지만 필수는 아니다. Ⅲ족 질화물계 화합물 반도체층의 형성 방법은 특히 한정되지 않지만, 유기금속 기상 성장법(MOCVD법) 외에, 주지의 분자선 결정 성장법(MBE법), 할라이드 기상 성장법(HVPE법), 스퍼터링법, 이온 플레이팅법, 전자 샤워법 등에 의해서도 형성할 수 있다.
또한, 발광 소자의 구성으로서는 호모 구조, 헤테로 구조 또는 더블헤테로 구조의 것을 이용할 수 있다. 또한 양자 우물 구조(단일 양자 우물 구조 또는 다중 양자 우물 구조)를 채용할 수도 있다.
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
MOCVD법에 의해, 사파이어 기판상에 성장시킨 AlN 버퍼층(0.02㎛), 그 후 GaN층(2.0㎛), Si 도프 n-Al0.2Ga0.8N(Nd = 2×1018㎝-3 )을 성장시키고, HEMT 구조를 사용하였다. 이것에 반도체 계면으로부터 Ti/Pt/Al(막두께 ㎚ : 20/3, 5, 10/200), 및 Ti/Pt/Al(막두께 ㎚ : 20/5/200)를 증착하고, 어느쪽이나 RTA(Rapid Thermal Annealing)로 질소 가스 분위기 중에서 30초의 열처리를 행하고, 그 후 Marlow-Das형 TLM법에 의해 콘택트 저항치를 측정하였다. 결과를 도 1 및 도 2에 도시한다. 또한, 도 1 및 도 2의 결과는 각 가열 온도에 있어서의 측정 결과의 산술평균치이다.
도 1의 결과에 있어서, 검은 원으로 도시한 비교예는 Ti/Al(막두께 ㎚ : 16/200)로 이루어지는 전극이고, 그 콘택트 저항치는 ρC = 5.9×10-5(Ω-㎠)이었다. 이에 대해 Pd를 첨가한 모든 실시예의 Ti/Pd/Al의 콘택트 저항치는, 이보다 약 한 자릿수 낮은 값을 나타내고, 특히 Pd 막두께가 5㎚인 때에, 가장 낮은 값 ρC = 4.1×10-6(Ω-㎠)를 나타냈다.
이상으로부터, n형의 AlGaN/GaN 헤테로 구조에 있어서, GaN층에 형성되는 전극으로서 Ti/Pd/Al이 바람직하고, 그 막두께비는 Ti : Pd : Al = 10 : 1 내지 10 : 100이고, 더욱 바람직하게는 10 : 2 내지 3 : 100임을 알 수 있다. 또한, 가열 온도는 500℃ 내지 700℃가 바람직하고, 더욱 바람직하게는 550℃ 내지 650℃인 것을 알 수 있다.
또한, 도 2의 결과에 있어서, Pt를 첨가한 실시예의 Ti/Pt/Al의 콘택트 저항치는, 검은원으로 도시한 비교예 Ti/Al(막두께 ㎚ : 16/200)보다 낮은 값을 나타내고, ρC = 3.8×10-5(Ω-㎠)이었다.
이상으로부터, n형의 AlGaN/GaN 헤테로 구조에 있어서, AlGaN층에 형성되는 전극으로서 Ti/Pt/Al이 바람직하고, 그 막두께비는 Ti : Pd : Al = 10 : 1 내지 10 : 100이고, 더욱 바람직하게는 10 : 1 내지 2 : 100인 것을 알 수 있다. 또한, 가열 온도는 500℃ 내지 700℃가 바람직하고, 더욱 바람직하게는 550℃ 내지 650℃인 것을 알 수 있다.
이들의 결과는 Pd-Ga 화합물의 존재가 고려될 수 있다. 이들의 결과로부터, 우선 Pd와 같은 Ga와 반응성이 높은 금속이 n형층 중의 Ga와 화합물을 만듬으로써 n형층중에 Ga-vacany가 만들어지고, 거기에 불활성의 Si가 들어가서 도너로서 작용함으로서 도너 농도가 상승하고, 콘택트 저항의 저하가 얻어지는 것으로 되었다고 생각된다. 또한, Ga-vacany로 Si가 들어가지 않는 경우에도 Ga-vacany 자체에 n형화를 촉진시키는 작용이 있기 때문에, 마찬가지로 콘택트 저항을 저하시키는 효과를 얻을 수 있는 것이라고 생각된다.
또한 열화에 관해, Ti/Pd/Al 전극에 대해 실온에서 4000시간 이상 방치한 후, 상기와 마찬가지로 콘택트 저항을 측정한 바, 도 1과 같은 결과가 얻어졌다.
n형 AlGaN/GaN HEMT 구조를 얻을 수 있는 것이라면, 기판, 버퍼층의 재질을 불문함은 말할 것도 없다. 또한, n형 AlGaN/GaN 외에 n형 AlGaN/AlGaN, n형 GaN/InGaN, n형 InGaN/InGaN이라도 좋다. Ti/Pd/Al, Ti/Pt/Al의 전극은 n형 AlGaN뿐만 아니라, n형 GaN이나 n형 InGaN에 대해서도 양호한 결과를 얻을 수 있다.
제 1의 금속 재료로서 Ti 이외에, Zr, Ｗ를 사용할 수 있음은 일본 특개평 11-8410호 공보에 기재되어 있다. 제 3의 금속 재료로서 Al 이외에 Si 및 Ge를 사용할 수 있음도 일본 특개평 11-8410호 공보에 기재되어 있다.
(실시예 2)
실시예 1과 마찬가지의 HEMT 구조에 Ti 대신에 바나듐(V)을 사용하였다. 전극은 증착법을 이용하여 형성하고, 열처리는 RTA로, 실시예 1과 같은 조건이다.
V/Al을 사용한 경우에는, 콘택트 저항은 6×10-6(Ω-㎠)이었던 것이 V/Pd/Al(막두께 ㎚ : 20/5/200)에서는 5×10-6(Ω-㎠), V/Pt/Al(막두께 ㎚ : 20/3/200)에서는 5.5×10-6(Ω-㎠)이 얻어졌다.
이 경우에 있어서, 열처리 온도는 500 내지 700℃가 바람직하다.
(실시예 3)
이하, 본 발명의 실시예에 관해 설명한다.
우선, 도 3에 도시한 구성에 반도체층을 적층하였다.
층 : 조성
p형층(5) : p-GaN : Mg
발광한 층을 포함한 층(4) : InGaN 층을 포함한 층
n형층(3) : n-GaN : Si
버퍼층(2) : AlN
기판(1) : 사파이어
기판(1)의 위에는 버퍼층(2)을 사이에 두고 n형 불순물로서 Si를 도프한 GaN으로 이루어지는 n형층(3)을 형성하였다. 여기서, 기판(1)으로는 사파이어를 사용하였지만, 이것에 한정되는 것은 아니고, 사파이어, 스피넬, 실리콘, 탄화 실리콘, 산화 아연, 인화 갈륨, 비소화 갈륨, 산화 마그네슘, 산화 망간, Ⅲ족 질화물계 화합물 반도체 단결정 등을 사용할 수 있다. 또한 버퍼층은 AlN을 사용하여 MOCVD법으로 형성되지만 이것에 한정되는 것은 아니고, 재료로서는 GaN, InN, AlGaN, InGaN 및 AlInGaN 등을 사용할 수 있고, 제법으로서는 분자선 결정 성장법(MBE법), 할라이드계 기상 성장법(HVPE법), 스퍼터링법, 이온 플레이팅법, 전자 샤워법 등을 이용할 수 있다. GaN을 기판으로서 사용한 경우는, 해당 버퍼층을 생략할 수 있다.
또한 기판과 버퍼층은 반도체 소자 형성 후에, 필요에 따라 제거할 수도 있다.
여기서 n형층은 GaN으로 형성하였지만, AlGaN, InGaN 또는 AlInGaN을 사용할 수 있다.
또한, n형층은 n형 불순물으로서 Si를 도프하였지만, 이 밖에 n형 불순물로서, Ge, Se, Te, C 등을 사용할 수도 있다.
n형층(3)은 발광하는 층을 포함하는 층(4)측의 저 전자 농도 n-층과 버퍼층(2)측의 고 전자 농도 n+층으로 이루어지는 2층 구조로 할 수 있다.
발광하는 층을 포함하는 층(4)은 양자 우물 구조의 발광층을 포함하고 있어도 좋고, 또한 발광 소자의 구조로서는 싱글 헤테로형, 더블 헤테로형 및 호모 접합형의 것 등이라도 좋다.
발광하는 층을 포함하는 층(4)은 p형층(5)의 측에 마그네슘 등의 억셉터를 도프한 밴드 갭이 넓은 Ⅲ족 질화물계 화합물 반도체층을 포함할 수도 있다. 이것은 발광하는 층을 포함한 층(4) 중에 주입된 전자가 p형층(5)으로 확산하는 것을 효과적으로 방지하기 때문이다.
발광하는 층을 포함하는 층(4)의 위에 p형 불순물로서 Mg를 도프한 GaN으로 이루어지는 p형층(5)를 형성하였다. 이 p형층은 AlGaN, InGaN 또는 InAlGaN으로 할 수도 있다, 또한, p형 불순물로서는 Zn, Be, Ca, Sr, Ba를 사용할 수도 있다.
또한, p형층(5)을 발광하는 층을 포함한 층(4)측의 저 홀 농도 p-층과 전극측의 고 홀 농도 p+층으로 이루어지는 2층 구조로 할 수 있다.
상기 구성의 발광 다이오드에 있어서, 각 Ⅲ족 질화물계 화합물 반도체층은 일반적인 조건으로 MOCVD를 실행하여 형성하거나, 분자선 결정 성장법(MBE법), 할라이드계 기상 성장법(HVPE법), 스퍼터링법, 이온 플레이팅법, 전자 샤워법 등의 방법으로 형성할 수도 있다.
그 후, 마스크를 형성하여 p형층(5), 발광하는 층을 포함하는 층(4) 및 n형층(3)의 일부를 반응성 이온 에칭에 의해 제거하고, n전극(9)을 형성하고자 n전극 형성면(11)을 표출시킨다. 그리고, 웨이퍼의 전체면에, 증착 장치로, 투광성 전극(6)의 형성층으로서 Co층(1.5㎚)과 Au층(60㎚)을 순차적으로 적층한다. 다음에, 리프트 오프법(life-off method)에 의해, Cr층(30㎚), Au층(1.5㎛) 및 Al층(10㎚)을 순차적으로 증착하여 p대좌 전극(7)의 형성층을 적층한다.
그 후, Ti층(20㎚), Pd층(5㎚) 및 Al층(200㎚)을 순차적으로 적층하여 n전극(9)의 형성층을 마찬가지로 리프트 오프법에 의해 형성한다.
이와 같이 하여 얻어진 시료를 상압, 질소 분위기하, 600℃로 30초의 가열을 행한다. 그 후, 다이싱 공정에 의해 웨이퍼로부터 각 칩을 잘라내어 실시예의 발광 다이오드(10)를 얻는다. 이 발광 다이오드(10)는 20㎃에서 전압은 3.2V 이하를 얻을 수 있어서 양호하다. 또한, Ti/Pd/Al 대신에 Ti/Pt/Al이나 V/Pd/Al, V/Pt/Al에서도 마찬가지로 양호한 결과가 얻어졌다.
본 발명을 상세하게 또한 특정한 실시 형태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하는 일 없이 다양한 변경이나 수정을 가할 수 있음은 당업자에 있어서 분명하다.
본 출원은, 2001년 9월 6일 출원의 일본 특허출원(특원 2001-270960)에 의거한 것으로서, 그 내용은 여기에 참조로서 이용된다.
본 발명은, 상기 발명의 실시의 형태의 설명에 전혀 한정되는 것은 아니다. 특허 청구의 범위의 기재를 일탈하지 않고, 당업자가 용이하게 이룰 수 있는 범위에서 여러가지의 변형 양태도 본 발명에 포함된다. 또한, 본 발명이 발광 다이오드 이외에도, 레이저 다이오드, 수광 소자, 전자 디바이스, 나아가서는 다른 Ⅲ족 질화물계 화합물 반도체 소자에 이용할 수 있음은 말할 필요도 없다.
이하, 다음 사항을 개시한다.
11. n형층의 위에 적층된, 바나듐(V), 티탄(Ti), 지르코늄(Zr) 및 텅스텐(Ｗ) 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료층, 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택되는 적어도 1종으로 이루어지는 제 2의 전극 재료층, 및 알루미늄(Al), 규소(Si) 및 게르마늄(Ge) 중에서 선택되는 적어도 1종으로 이루어지는 제 3의 전극 재료층을 가열하여 얻어지는 n전극.
12. 상기 n형층의 위에 상기 제 1의 전극 재료층을 형성하고, 해당 제 1의 전극 재료층의 위에 상기 제 2의 전극 재료층을 형성하고, 해당 제 2의 전극 재료층 위에 상기 제 3의 전극 재료층을 형성하는 것을 특징으로 하는 11에 기재된 n전극.
13. 상기 가열은 불활성 가스의 분위기하에서 행하여지고, 가열 온도는 500℃ 내지 700℃인 것을 특징으로 하는 11 또는 12에 기재된 n전극.
14. 상기 불활성 가스는 질소 가스이고, 상기 가열 온도는 550℃ 내지 650℃인 것을 특징으로 하는 13에 기재된 n전극.
15. 상기 제 1의 전극 재료층 : 상기 제 2의 전극 재료층 : 상기 제 3의 전극 재료층의 막두께비가 10 : 1 내지 10 : 100인 것을 특징으로 하는 11 내지 14 중 어느 하나에 기재된 n전극.
16. 11 내지 15 중 어느 하나에 기재된 n전극을 갖는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.

Claims (10)

  1. Ⅲ족 질화물계 화합물 반도체 소자용의 n전극에 있어서,
    n형의 AlGaN, GaN, GaInN, AlGaInN층 중 어느 한층에 형성되는 제 1 전극층이 바나듐, 티탄, 지르코늄 및 텅스텐 중에서 선택되는 한 종류로 이루어지며,
    제 2 전극층은, 팔라듐, 백금, 금, 은 및 구리 중에서 선택되는 한 종류로 이루어지고,
    제 3 전극층은, 알루미늄, 규소 및 게르마늄 중에서 선택되는 한 종류를 포함하여 이루어지는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자용의 n전극.
  2. 제 1항에 있어서,
    상기 제 1 전극층이 바나듐 또는 티탄이고, 상기 제 3 전극층이 알루미늄으로 이루어지는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자용의 n전극.
  3. n형층에 제 1항에 기재된 n전극이 형성되어 있는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.
  4. 제 3항에 있어서,
    상기 n형층이 GaN, GaInN 또는 AlGaN으로 이루어지는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.
  5. n형층의 위에,
    바나듐, 티탄, 지르코늄 및 텅스텐 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료층을 형성하는 스텝과,
    팔라듐, 백금, 금, 은 및 구리 중에서 선택되는 적어도 1종으로 이루어지는 제 2의 전극 재료층을 형성하는 스텝과,
    알루미늄, 규소 및 게르마늄 중에서 선택되는 적어도 1종으로 이루어지는 제 3의 전극 재료층을 형성하는 스텝과,
    상기 n형층 및 상기 제 1, 제 2, 제 3의 전극 재료층을 가열하는 스텝을 포함하는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자용의 n전극의 제조 방법.
  6. 제 5항에 있어서,
    상기 n형층의 위에 상기 제 1의 전극 재료층을 형성하고, 해당 제 1의 전극 재료층의 위에 상기 제 2의 전극 재료층을 형성하고, 해당 제 2의 전극 재료층의 위에 상기 제 3의 전극 재료층을 형성하는 것을 특징으로 하는 n전극의 제조 방법.
  7. 제 5항에 있어서,
    상기 가열하는 스텝은 불활성 가스의 분위기하에서 행하여지고, 가열 온도는 500℃ 내지 700℃인 것을 특징으로 하는 n전극의 제조 방법.
  8. 제 7항에 있어서,
    상기 불활성 가스는 질소 가스이고, 상기 가열 온도는 550℃ 내지 650℃인 것을 특징으로 하는 n전극의 제조 방법.
  9. 제 5항에 있어서,
    상기 제 1의 전극 재료층 : 상기 제 2의 전극 재료층 : 상기 제 3의 전극 재료층의 막두께비가 10 : 1 내지 10 : 100인 것을 특징으로 하는 n전극의 제조 방법.
  10. n전극을 구비한 Ⅲ족 질화물계 화합물 반도체 소자를 제조하는 방법으로서, 제 5항에 기재된 n전극을 제조하는 스텝을 포함하는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자의 제조 방법.
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