KR100502372B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

금속 오염에 의한 문제점을 방지한 반도체 장치 및 그 제조 방법을 제공한다.
영역 NR 및 영역 PR이 트렌치 분리 산화막 ST21에 의해 규정되고, 트렌치 분리 산화막 ST21의 상부에는 폴리실리콘막 PS21이 선택적으로 배치되며, 폴리실리콘막 PS21의 상부에는 실리사이드층 SS2가 배치되고, 폴리실리콘막 PS21의 측면에는 측벽 스페이서 SW2가 배치되어 있다. 폴리실리콘막 PS21은 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 금속 오염에 대한 내성을 높인 반도체 장치 및 그 제조 방법에 관한 것이다.
실리콘 기판 상에 매립 산화막 및 SOI(Silicon On Insulator)층이 배치된 SOI 기판에 형성되는 SOI 구조의 반도체 장치(이후, SOI 디바이스로 칭한다)는 기생 용량을 저감할 수 있어, 고속 동작 및 저소비 전력이라는 특징을 가지며, 휴대 기기 등에 사용되고 있다.
고속 동작 회로를 실현하기 위해서는 저저항화 기술이 필수이다. 일반적으로, 저저항화 기술로서는 회로를 구성하는 트랜지스터의 게이트 배선이나 소스·드레인 영역에 자기 정합적으로 금속 화합물층(실리사이드층)을 형성하는 방법이 채용된다.
예를 들면, 특개평6-204334의 도 83에 기재된 바와 같이, 폴리실리콘으로 구성되는 게이트 전극의 상부 및 소스·드레인 영역 상에 Ti(티탄늄)나 Co(코발트) 등의 금속층을 스퍼터링 등으로 퇴적하고, 단시간의 열 처리를 행함으로써, 실리사이드층을 형성한다. 이 때, 분리 절연막이나 게이트 전극의 측벽 산화막 등의 산화막이나 질화막 상에서는, 금속층은 실리사이드층을 형성하지 않는 것이 일반적으로 알려져 있다.
그러나, 열 처리 조건이나 절연막의 종류에 따라서는 Co 등의 금속 원소가 이들 절연막 내로 확산되어 해당 절연막 아래의 실리콘층에까지 도달하여, 이 곳에서 실리사이드를 형성하는 경우가 있다.
예를 들면, PN 접합 영역에 실리사이드가 형성되면, 접합 누설 전류의 증대에 의한 회로 오동작의 원인이 되는 문제가 있다.
또한, 최근, 배선의 저저항화를 위해, 종래의 Al(알루미늄)-Cu(구리) 합금 배선으로부터 Cu 배선 등으로 배선 재료가 변경되는 경향이 있는데, 이에 수반하여 Cu의 확산에 의한 디바이스의 특성 열화가 보고되어 있다.
또한, 반도체 장치의 미세화 및 다층 배선화에 따라, 프로세스의 공정수가 증대되어 금속 오염의 기회가 증대되고 있다. 금속 오염 물질이 접합 계면에 격리되면, 접합 누설 전류의 증대를 초래하여 회로 오동작을 야기하는 것은 진술한 바와 같다.
도 62∼도 65를 이용하여 종래의 실리사이드 프로세스에 대하여 설명한다.
우선, 도 62에 도시한 바와 같이 실리콘 기판(1) 상에 매립 산화막(2) 및 SOI층(3)이 배치된 SOI 기판(10)을 준비하고, 분리 절연막으로서 트렌치 분리 산화막 ST1을 SOI층(3)의 표면 내에 선택적으로 형성하고, MOS 트랜지스터를 형성하는 영역 QR과, 저항 소자를 형성하는 영역 RR을 규정한다.
트렌치 분리 산화막 ST1은 셸로우 트렌치 분리(shallow trench isolation) 산화막(STI)으로도 호칭되고, 또한, 그 하부에 웰 영역 WR이 배치되고, 소자간을 전기적으로 완전하게는 분리하지 않는 구성으로 되어 있기 때문에, 부분 분리 산화막(PTI)으로 호칭되는 경우도 있다.
트렌치 분리 산화막 ST1을 형성한 후, MOS 트랜지스터 영역 QR의 SOI층(3) 상에 게이트 산화막 GO 및 게이트 전극 GT를 선택적으로 형성한다.
그리고, 영역 QR이 개구부가 되도록 레지스트 마스크 R1을 형성하고, 게이트 전극 GT를 마스크로 하여 SOI층 내에 소스·드레인 영역과 동일 도전형의 불순물을 이온 주입하여, 확장 영역 EX를 자기 정합적으로 형성한다.
확장 영역 EX는 이후의 공정에서 형성되는 소스·드레인 영역보다 얕은 확산 영역으로서, 소스·드레인 영역의 일부가 되도록, 소스·드레인 영역보다 낮은 농도, 혹은 소스·드레인 영역과 같은 정도로 이온 주입함으로써 형성된다.
다음으로, 도 63에 도시한 공정에서, 게이트 전극 GT의 측면에 측벽 스페이서 SW를 형성하고, 영역 QR 및 영역 RR이 개구부가 되도록 레지스트 마스크 R2를 형성하며, SOI층(3) 내에 불순물을 이온 주입하여 소스·드레인 영역 SD를 자기 정합적으로 형성한다. 이 때, 저항 소자 영역 RR에도 불순물이 주입되어 저항층 RL이 형성된다.
다음으로, 도 64에 도시한 공정에서, 영역 RR의 SOI층(3) 상에 절연막 IF를 선택적으로 형성하여 실리사이드층의 형성을 방지하는 구성으로 한 후, Ti나 Co 등의 금속층을 스퍼터링 등으로 퇴적하고, 열 처리에 의해 실리사이드 반응을 촉진시킨다.
실리사이드 반응은 노출된 실리콘층과 그 위의 금속층을 저온 단시간의 열 처리로 반응시킴으로써 달성되고, 산화막 등의 절연막 상에 형성된 금속층은 실리사이드화되지 않기 때문에, 그 후의 제거 프로세스에서 제거한다. 또, 그 후, 제2회째의 열 처리로 안정 구조의 실리사이드막을 형성한다.
도 64는 미반응의 금속막을 제거한 후의 상태를 나타내고 있고, 실리사이드층 SS가 소스·드레인 영역 SD의 위, 게이트 전극 GT의 위 및 저항층 RL의 위에 형성되어 있다. 저항층 RL의 위에서는, 절연막 IF를 사이에 두고 두 위치에 실리사이드층 SS가 형성되고, 해당 실리사이드층 SS가 저항 소자의 두개의 전극이 된다.
그 후, 도 65에 도시한 공정에서, SOI층(3) 상에 층간 절연막 IZ가 형성되고, 층간 절연막 IZ를 관통하여 소스·드레인층 SD의 위 및 저항층 RL의 위의 실리사이드층 SS에 도달하는 복수의 컨택트부 CH가 배치되어 SOI 디바이스(90)를 구성한다.
또, 도 62∼도 65에서는 SOI 기판(10)에 형성된 SOI 디바이스(90)에 대하여 설명하였지만, 도 66에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(90A)를 나타낸다.
벌크 디바이스(90A)에서는 트렌치 분리 산화막 ST1 대신에 보다 깊은 트렌치 분리 산화막 ST2가 배치되어 있지만, 그 밖의 구성에서는 도 65에 도시한 SOI 디바이스(90)와 마찬가지이기 때문에, 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
이상 설명한 바와 같이, 실리사이드 반응은 노출된 실리콘층과, 그 위의 금속층을 저온 단시간의 열 처리(제1회째의 열 처리)로 반응시켜, 미반응된 금속막은 제거하고, 그 후, 제2회째의 열 처리로 안정 구조의 실리사이드막을 형성하지만, 제1회째의 열 처리로 절연막 내에 금속막을 구성하는 금속이 확산되거나, 혹은, 미반응된 금속막의 제거가 불충분하여 절연막 상에 미소량의 금속이 잔류하여, 제2 열 처리나 그 후의 프로세스 상의 열 처리로 절연막 내부로 확산될 가능성이 있었다. 이러한 경우에는, 실리콘층 표면까지 도달한 금속층이 실리사이드를 형성하고, 예를 들면, PN 접합 영역에서 실리사이드가 형성된 경우에는 접합 누설 전류의 원인이 되며, 게이트 절연막과 실리콘층과의 계면 근방에서 실리사이드가 형성된 경우에는 게이트 절연막의 신뢰성이 저하되는 문제가 있었다.
또, 도 66에 도시한 바와 같이, 벌크 실리콘 기판(1)에 형성된 디바이스(90A)에서도 마찬가지의 문제가 있는 것은 물론이다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 금속 오염에 의한 문제점을 방지한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 특징에 따른 반도체 장치는, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하는 위치에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 폴리실리콘막을 포함하고 있다.
본 발명의 제2 특징에 따른 반도체 장치에 있어서, 상기 폴리실리콘막이 상기 분리 절연막의 외부 상부에 형성되고, Lg가 상기 PN 접합부의 위치에 대응하는 상기 폴리실리콘막 내의 위치로부터 상기 폴리실리콘막의 단부까지의 길이이고, Tst가 상기 분리 절연막의 두께일 때, 상기 폴리실리콘막의 형성 폭은 0.5Lg<Tst<20Lg의 조건식을 만족하도록 설정된다.
본 발명의 제3 특징에 따른 반도체 장치에 있어서, 상기 복수의 반도체 소자는 MOS 트랜지스터를 포함하고, 상기 폴리실리콘막의 두께는 상기 MOS 트랜지스터의 게이트 전극을 구성하는 게이트 폴리실리콘막과 동일한 두께이다.
본 발명의 제4 특징에 따른 반도체 장치에 있어서, 상기 복수의 반도체 소자는 MOS 트랜지스터를 포함하고, 상기 폴리실리콘막의 두께는 상기 MOS 트랜지스터의 게이트 전극을 구성하는 게이트 폴리실리콘막보다 얇다.
본 발명의 제5 특징에 따른 반도체 장치에 있어서, 상기 PN 접합부는 상기 분리 절연막의 배치 패턴을 따라 연장되고, 상기 폴리실리콘막은 상기 PN 접합부를 따라 배치된다.
본 발명의 제6 특징에 따른 반도체 장치에 있어서, 상기 폴리실리콘막은 상기 분리 절연막 내에 형성되며, 상기 두개의 반도체 영역 상에 걸치는 거의 균일한 두께를 갖는다.
본 발명의 제7 특징에 따른 반도체 장치에 있어서, 상기 분리 절연막은 상기 폴리실리콘막의 상하에 적층된 상부 산화막 및 하부 산화막과, 상기 상부 산화막, 상기 폴리실리콘막 및 상기 하부 산화막의 측면을 피복하는 산화막 스페이서를 포함한다.
본 발명의 제8 특징에 따른 반도체 장치에 있어서, 상기 분리 절연막은 상기 폴리실리콘막의 상하에 적층된 상부 산화막 및 하부 산화막과, 상기 폴리실리콘막의 측면에 배치된 산화막을 포함한다.
본 발명의 제9 특징에 따른 반도체 장치는, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 분리 절연막은 상기 PN 접합부의 상부에 대응하는 위치에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 거의 균일한 두께의 질화막과, 상기 질화막의 상하에 적층된 상부 산화막 및 하부 산화막을 포함한다.
본 발명의 제10 특징에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 배치된 매립 산화막 및 상기 매립 산화막 상에 배치된 SOI층을 포함한 SOI 기판과, 상기 SOI층 상에 형성된 복수의 반도체 소자와, 상기 SOI층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막은 상기 SOI층을 관통하여 상기 매립 산화막에 도달하는 완전 트렌치와, 상기 SOI층을 관통하지 않고, 그 하부에 웰 영역을 남기는 부분 트렌치가 연속하여 배치되고, 상기 완전 트렌치 및 상기 부분 트렌치의 내벽에 배치된 내벽 절연막과, 상기 완전 트렌치를 매립함과 함께, 상기 부분 트렌치의 저면 상으로 연장되도록 배치된 내부 폴리실리콘막과, 상기 내부 폴리실리콘막을 피복하도록 배치되며, 상기 내벽 절연막과 함께 상기 내부 폴리실리콘막을 둘러싸서 상기 내부 폴리실리콘막을 전기적으로 절연하는 상부 절연막을 포함한다.
본 발명의 제11 특징에 따른 반도체 장치에 있어서, 상기 내부 폴리실리콘막은 상기 부분 트렌치의 측벽에 형성된 상기 내벽 절연막을 넘지 않도록, 상기 부분 트렌치 내에 한정적으로 배치된다.
본 발명의 제12 특징에 따른 반도체 장치는, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 두개의 반도체 영역 중에서 적어도 한쪽의 상기 분리 절연막의 하부에 상기 PN 접합을 따라 배치된 국소적인 결정 결함 영역을 포함한다.
본 발명의 제13 특징에 따른 반도체 장치에 있어서, 상기 결정 결함 영역은, 상기 결정 결함 영역이 형성된 반도체 영역의 도전형과 동일 도전형의 불순물이 비교적 고농도로 도입된 영역이다.
본 발명의 제14 특징에 따른 반도체 장치에 있어서, 상기 결정 결함 영역은, 상기 결정 결함 영역이 형성된 반도체 영역의 도전형과는 다른 도전형의 불순물이 비교적 고농도로 도입된 영역이다.
본 발명의 제15에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 배치된 매립 산화막 및 상기 매립 산화막 상에 배치된 SOI층을 포함한 SOI 기판과, 상기 SOI층 상에 형성된 복수의 반도체 소자와, 상기 SOI층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 SOI층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 두개의 반도체 영역 중에서 적어도 한쪽의 상기 PN 접합부 근방을 관통하도록 매립된 제1 폴리실리콘막을 포함한다.
본 발명의 제16 특징에 따른 반도체 장치에 있어서, 상기 복수의 반도체 소자는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터는 상기 SOI층의 표면 내에 배치된 소스·드레인 영역을 갖고, 상기 분리 절연막에 인접하는 상기 소스·드레인 영역을 관통하도록 매립된 제2 폴리실리콘막을 더 포함한다.
본 발명의 제17 특징에 따른 반도체 장치에 있어서, 상기 제1 및 제2 폴리실리콘막의 하부의 상기 실리콘 기판과 상기 매립 산화막과의 계면 근방에 배치된 국소적인 제1 및 제2 결정 결함 영역을 더 포함한다.
본 발명의 제18 특징에 따른 반도체 장치는, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하는 위치에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 상부 질화막을 포함한다.
본 발명의 제19 특징에 따른 반도체 장치에 있어서, 상기 복수의 반도체 소자는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터는 게이트 전극 및 게이트 절연막의 측면에 배치된 질화막으로 구성되는 측벽 스페이서를 갖고, 상기 상부 질화막의 두께는 상기 측벽 스페이서와 거의 동일하다.
본 발명의 제20 특징에 따른 반도체 장치에 있어서, 상기 상부 질화막 및 상기 측벽 스페이서는 2층 구조이고, 각각의 제1층끼리 및 제2층끼리의 두께는 거의 동일하다.
본 발명의 제21 특징에 따른 반도체 장치는, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치로서, 상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고, 상기 분리 절연막은 그 내부에 복수의 실리콘 아일랜드를 포함하고, 상기 복수의 실리콘 아일랜드는 상기 분리 절연막 내의 상기 PN 접합부의 상부에 대응하는 위치에, 상기 두개의 반도체 영역 상에 걸치도록 배치된다.
본 발명의 제22 특징에 따른 반도체 장치는, 실리콘 기판, 상기 실리콘 기판 상에 배치된 매립 산화막 및 상기 매립 산화막 상에 배치된 SOI층을 포함한 SOI 기판 상에 형성되는 SOI 반도체 장치로서, 상기 반도체층은 상기 SOI층이다.
본 발명의 제23 특징에 따른 반도체 장치의 제조 방법은, 실리콘 반도체층과, 상기 실리콘 반도체층 상에 형성된 복수의 반도체 소자와, 상기 실리콘 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 복수의 반도체 소자를 형성한 후, 전면에 걸쳐 실리사이드층 형성을 위한 금속층을 형성하는 공정 (a)와, 열 처리를 행하여, 상기 금속층을 상기 실리콘 반도체층과 반응시켜 실리사이드층을 형성하는 공정 (b)와, 상기 열 처리 후, 미반응된 상기 금속층을 제거함과 함께, 상기 분리 절연막의 표면을 소정 두께로 제거하는 공정 (c)를 포함한다.
본 발명의 제24 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (c)는 상기 열 처리 후, 미반응된 상기 금속층을 습식 에칭으로 제거하는 공정 (c-1)과, 상기 공정 (c-1) 후, 상기 분리 절연막의 표면을 소정 두께로 제거하는 건식 에칭을 행하는 공정 (c-2)를 포함하고, 상기 분리 절연막은 산화막으로 구성되며, 상기 공정 (c-2)는 적어도 불산을 에칭제로서 사용하는 공정을 포함하고, 상기 소정 두께는 2∼50㎚이다.
본 발명의 제25 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (c-2)에 선행하여, 적어도 상기 분리 절연막의 상부를 개구부로 하는 마스크를 형성하는 공정을 더 포함하고, 상기 마스크를 이용하여 상기 공정 (c-2)를 행한다.
본 발명의 제26 특징에 따른 반도체 장치의 제조 방법은, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 반도체층 상에 제1 산화막, 폴리실리콘막 및 제2 산화막을 적층하는 공정 (a)와, 상기 제1 산화막, 상기 폴리실리콘막 및 상기 제2 산화막을 선택적으로 제거하여, 상기 분리 절연막의 형성 위치에 하부 산화막, 폴리실리콘막, 상부 산화막으로 이루어지는 적층막을 형성하는 공정 (b)와, 적어도 상기 폴리실리콘막의 측면을 산화막으로 피복하여 상기 분리 절연막을 형성하는 공정 (c)와, 상기 공정 (c) 후에 상기 반도체층을 에피택셜 성장시켜, 성장 후의 상기 반도체층의 표면 내에 상기 분리 절연막을 매립하는 공정 (d)를 포함한다.
본 발명의 제27 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (c)는 상기 적층막의 측면을 피복하도록 산화막 스페이서를 형성하는 공정을 포함한다.
본 발명의 제28 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (c)는 상기 폴리실리콘막의 측면을 열 산화하여 산화막을 형성하는 공정을 포함한다.
본 발명의 제29 특징에 따른 반도체 장치의 제조 방법은, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 반도체층 상에 제1 산화막, 질화막 및 제2 산화막을 적층하는 공정 (a)와, 상기 제1 산화막, 상기 질화막 및 상기 제2 산화막을 선택적으로 제거하여, 상기 분리 절연막의 형성 위치에 하부 산화막, 질화막, 상부 산화막으로 이루어지는 적층막을 형성하여 상기 분리 절연막으로 하는 공정 (b)와, 상기 공정 (b) 후에, 상기 반도체층을 에피택셜 성장시켜, 성장 후의 상기 반도체층의 표면 내에 상기 분리 절연막을 매립하는 공정 (c)을 포함한다.
본 발명의 제30 특징에 따른 반도체 장치의 제조 방법은, 실리콘 기판, 상기 실리콘 기판 상에 배치된 매립 산화막 및 상기 매립 산화막 상에 배치된 SOI층을 포함한 SOI 기판과, 상기 SOI층 상에 형성된 복수의 반도체 소자와, 상기 SOI층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 매립 산화막에 도달하지 않도록, 상기 SOI층을 선택적으로 제거하고, 그 하부에 상기 SOI층을 남기는 부분 트렌치를 형성하는 공정 (a)와, 상기 부분 트렌치 내의 상기 SOI층을 선택적으로 제거하고, 상기 SOI층을 관통하여 상기 매립 산화막에 도달하는 완전 트렌치를 형성하는 공정 (b)와, 상기 완전 트렌치 및 상기 부분 트렌치의 내벽을 피복하는 내벽 절연막을 형성하는 공정 (c)와, 상기 완전 트렌치 및 상기 부분 트렌치를 매립하도록, 폴리실리콘막을 형성하는 공정 (d)와, 상기 폴리실리콘막을 선택적으로 제거하고, 상기 부분 트렌치 내에 한정적으로 남는 내부 폴리실리콘막을 형성하는 공정 (e)와, 상기 내부 폴리실리콘막을 피복하고, 상기 내벽 절연막과 함께 상기 내부 폴리실리콘막을 둘러싸서 상기 내부 폴리실리콘막을 전기적으로 절연하는 상부 절연막을 형성하는 공정 (f)를 포함한다.
본 발명의 제31 특징에 따른 반도체 장치의 제조 방법은, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 배치된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 분리 절연막을 형성한 후, PN 접합부가 상기 분리 절연막의 하부의 상기 반도체층 내에 형성되도록 불순물의 이온 주입을 행하여, 도전형이 다른 두개의 반도체 영역을 형성하는 공정 (a)와, 상기 분리 절연막 위로부터 이온 주입을 행하여, 상기 두개의 반도체 영역 중 적어도 한쪽의 상기 PN 접합부 근방에 국소적인 결정 결함 영역을 형성하는 공정 (b)를 포함한다.
본 발명의 제32 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (b)는 상기 결정 결함 영역이 형성된 반도체 영역의 도전형과 동일 도전형의 불순물을 이온 주입하는 공정을 포함한다.
본 발명의 제33 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (b)는 상기 결정 결함 영역이 형성된 반도체 영역의 도전형과 다른 도전형의 불순물을 이온 주입하는 공정을 포함한다.
본 발명의 제34 특징에 따른 반도체 장치의 제조 방법은, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 복수의 반도체 소자는 MOS 트랜지스터를 포함하고, 상기 분리 절연막을 형성한 후, 상기 반도체층 상에 상기 MOS 트랜지스터의 게이트 전극 및 게이트 절연막을 선택적으로 형성하는 공정 (a)와, 상기 게이트 전극 및 게이트 절연막을 포함하는 전면을 질화막으로 피복한 후, 선택적으로 제거하고, 상기 게이트 전극 및 게이트 절연막의 측면에 측벽 스페이서로서 상기 질화막을 남김과 함께, 상기 분리 절연막을 통해 상기 반도체층의 상부에 대향하는 위치에도 상기 질화막을 남겨 상부 질화막을 형성하는 공정 (b)를 포함한다.
본 발명의 제35 특징에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (b)는 전면을 제1 질화막으로 피복한 후, 선택적으로 제거하여, 상기 게이트 전극 및 게이트 절연막의 측면에 제1 측벽 스페이서를 형성함과 함께, 상기 분리 절연막 상에도 상기 제1 질화막을 남겨 제1 상부 질화막을 형성하는 공정과, 상기 제1 측벽 스페이서 및 제1 상부 질화막의 상부를 포함하는 전면을 제2 질화막으로 피복한 후, 선택적으로 제거하여, 상기 제1 측벽 스페이서의 위를 피복하는 제2 측벽 스페이서를 형성함과 함께, 상기 제1 상부 질화막의 상부에도 상기 제2 질화막을 남겨 제2 상부 질화막을 형성하는 공정을 포함한다.
본 발명의 제36 특징에 따른 반도체 장치의 제조 방법은, 반도체층과, 상기 반도체층 상에 형성된 복수의 반도체 소자와, 상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법으로서, 상기 분리 절연막 내에 실리콘 이온 혹은 산소 이온을 주입한 후, 1000∼1400℃의 어닐링을 행하여 상기 분리 절연막 내에 복수의 실리콘 아일랜드를 형성하는 공정을 포함한다.
본 발명의 제37 특징에 따른 반도체 장치에 있어서, 상기 폴리실리콘막이 소정의 전위에 접속된다.
<A. 실시예 1>
<A-1. 제조 방법>
도 1∼도 15를 이용하여, 본 발명에 따른 실시예 1에 대하여 설명한다. 도 1∼도 11은 SOI 디바이스(100)의 제조 공정을 순서대로 나타내는 단면도이다. 또, SOI 디바이스(100)의 구성에 대해서는 최종 공정을 설명하는 도 11에 도시한다.
또, 이하의 실시예 1∼ 실시예 9의 설명에 있어서, 실리콘 산화막은 간단하게 산화막, 실리콘 질화막은 간단하게 질화막으로 호칭한다.
우선, 도 1에 도시한 바와 같이 실리콘 기판(1) 상에 매립 산화막(2) 및 SOI층(3)이 배치된 SOI 기판(10)을 준비한다. 이 SOI 기판(10)은 SIMOX법으로 형성된 것이라도 웨이퍼 접합법으로 형성된 것, 또한 어떠한 형성 방법으로 형성된 SOI 기판이라도 상관없다. 통상, SOI층(3)의 막 두께는 50∼200㎚이고, 매립 산화막(2)의 막 두께는 100∼400㎚이다.
그리고, CVD법으로 800℃ 정도의 온도 조건에서, SOI층(3) 상에 두께 10∼30㎚(100∼300Å)의 산화막 OX1(패드 산화막)을 형성한다. 또, 이 산화막은 SOI층(3)을 800∼1000℃의 온도 조건에서 열 산화하여 형성해도 된다.
다음으로, CVD법으로 산화막 OX1 상에 두께 10∼100㎚(100∼1000Å)의 다결정 실리콘층(이후, 폴리실리콘막으로 호칭) PS1을 형성한다.
다음으로, CVD법으로 700℃ 정도의 온도 조건에서, 폴리실리콘막 PS1 상에 두께 30∼200㎚(300∼2000Å)의 질화막 SN1을 형성한다.
그 후, 활성 영역을 규정하는 트렌치 분리 산화막의 패턴에 맞춰 레지스트 마스크를 패터닝하고, 질화막 SN1 및 폴리실리콘막 PS1을 건식 에칭 혹은 습식 에칭으로 선택적으로 제거하고, 질화막 SN1을 에칭 마스크로 하여 SOI층(3)을 트렌치 에칭하여, 도 2에 도시한 바와 같이 트렌치 TR1을 형성한다.
다음으로, 도 3에 도시한 공정에서, 트렌치 TR1의 내벽을 산화한 후, 산화막 OX2를 매립한다. 산화막 OX2는, 예를 들면 HDP(High-Density-Plasma)-CVD법으로 형성된다. HDP-CVD법은 일반적인 플라즈마 CVD보다 1자릿수∼2자릿수 높은 밀도의 플라즈마를 사용하고, 스퍼터링과 디포지션을 동시에 행하면서 산화막을 퇴적하는 것으로, 막의 질이 양호한 산화막을 얻을 수 있다.
또, 산화막 OX2는 트렌치 TR1에 의한 단차 형상을 반영한 요철(凹凸)부를 갖고 있고, 이 요철(凹凸)부를 피복하도록 패터닝된 레지스트 마스크 R11을 산화막 OX2 상에 형성한다.
레지스트 마스크 R11은 질화막 SN1 상에서 막 두께가 두껍고, 넓은 범위에 걸쳐 평탄한 영역의 산화막 OX2를 에칭으로 박막화하기 위해 배치되며, 도 4에는 산화막 OX2를 박막화한 상태가 도시되어 있다.
이러한 처리를 행하는 이유는, 이후에 행하는 CMP(Chemical Mechanical Polishing) 처리로 산화막 OX2를 평탄화할 때, 평탄화 후의 산화막 OX2의 두께의 균일성을 향상시키기 위해서이다.
다음으로, 도 5에 도시한 공정에서, CMP 처리로 질화막 SN1을 스토퍼로 하여 산화막 OX2를 연마하여 평탄화한 후, 질화막 SN1 및 폴리실리콘막 PS1을 습식 에칭 또는 건식 에칭으로 제거함으로써, 분리 절연막인 트렌치 분리 산화막 ST11을 형성한다.
그리고, 트렌치 분리 산화막 ST11에 의해 SOI층(3)에서 NMOS 트랜지스터가 형성되는 영역 NR과 PMOS 트랜지스터가 형성되는 영역 PR을 규정한다. 영역 NR에는 B(붕소) 등의 P형 불순물을 이온 주입하여 P형 웰 영역 WR11을 형성하고, 영역 PR에는 P(인), As(비소) 등의 N형 불순물을 이온 주입하여 N형 웰 영역 WR12를 형성한다. 이에 따라, SOI층(3) 내에는 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP가 형성된다.
트렌치 분리 산화막 ST11은 그 하부에 P형 웰 영역 WR11 및 N형 웰 영역 WR12가 배치되고, 소자간을 전기적으로 완전하게는 분리하지 않는 구성으로 되어 있기 때문에, 트렌치 분리 산화막 ST1과 마찬가지로 셸로우 트렌치 분리 산화막(STI) 또는 부분 분리 산화막(PTI)으로도 호칭된다.
다음으로, 도 6에 도시한 공정에서, 산화막 OX1을 제거한 후, 게이트 산화막이 되는 산화막 OX3을 1∼4㎚(10∼40Å)의 두께로 전면에 형성하고, 또한 그 위에 게이트 전극이 되는 폴리실리콘막 PS2를 100∼400㎚(1000∼4000Å)의 두께로 형성한다.
또, 산화막 OX3의 형성 후, 영역 NR에 B(붕소), In(인듐) 등의 불순물을 채널 주입하고, 영역 PR에 P(인), As(비소) 및 Sb(안티몬) 등의 불순물을 채널 주입하여 트랜지스터의 임계치 전압을 설정한다. 또, 채널 주입 후, 주입 손상 회복을 목적으로 단시간의 열 처리를 행한다.
다음으로, 도 7에 도시한 공정에서, 산화막 OX3 및 폴리실리콘막 PS2를 게이트 형성용 마스크를 이용하여 패터닝하고, 영역 NR 및 PR의 SOI층(3) 상에 게이트 산화막 GO11, 게이트 전극 GT11 및 게이트 산화막 GO12, 게이트 전극 GT12를 각각 선택적으로 형성한다.
그리고, 영역 PR이 개구부가 되도록 레지스트 마스크 R12를 형성하고, 게이트 전극 GT12를 마스크로 하여 SOI층 내에 후속 공정에서 형성되는 소스·드레인 영역과 동일 도전형의 불순물, 예를 들면 B를 이온 주입하여 확장 영역 EX12를 자기 정합적으로 형성한다.
다음으로, 도 8에 도시한 공정에서, 영역 NR이 개구부가 되도록 레지스트 마스크 R13을 형성하고, 게이트 전극 GT11을 마스크로 하여 SOI층 내에 후속 공정에서 형성되는 소스·드레인 영역과 동일 도전형의 불순물, 예를 들면 P, As를 이온 주입하여 확장 영역 EX11을 자기 정합적으로 형성한다.
또, 확장 영역 EX11 및 EX12는 모두 소스·드레인 영역보다 얕은 확산 영역으로, 소스·드레인 영역의 일부가 되도록, 소스·드레인 영역보다 낮은 농도, 혹은 소스·드레인 영역과 같은 정도로 이온 주입함으로써 형성된다.
다음으로, 도 9에 도시한 공정에서, 게이트 전극 GT11 및 GT12의 측면에 측벽 스페이서 SW1을 형성하고, 확장 영역 EX11 및 EX12와 마찬가지로, 영역 NR 및 영역 PR이 개구부가 되도록 각각 레지스트 마스크를 형성하고, 영역 NR에서는 예를 들면 P, As를 이온 주입하여 소스·드레인 영역 SD11을 자기 정합적으로 형성하고, 영역 PR에서는 예를 들면 B를 이온 주입하여 소스·드레인 영역 SD12를 자기 정합적으로 형성하고, 주입 손상 회복 및 주입 이온 활성화를 목적으로 하여 단시간의 열 처리를 행한다.
다음으로, 도 10에 도시한 공정에서, 전면에 걸쳐 Co나 Ti로 구성되는 금속층 ML1을 스퍼터링 등으로 1∼100㎚(10∼1000Å)의 두께로 퇴적하고, 질소 분위기 내에서 300∼600℃의 온도로 5∼360초 동안 어닐링(제1회째의 열 처리)하여, 소스·드레인 영역 SD11 및 SD12, 게이트 전극 GT11 및 GT12 상의 금속층 ML1의 실리사이드화를 행한다. 또, 실리콘층 및 폴리실리콘막에 직접적으로 접촉하지 않은 부분에서는 금속층 ML1은 실리사이드화되지 않고, 소스·드레인 영역 SD11 및 SD12, 게이트 전극 GT11 및 GT12 위 이외에서는 미반응으로 되어 있다.
그 후, 미반응된 금속층 ML1을 예를 들면 습식 에칭으로 제거함으로써, 소스·드레인 영역 SD11 및 SD12, 게이트 전극 GT11 및 GT12 상에 실리사이드층 SS1을 형성한다.
계속해서, 질소 분위기 내에서 800℃ 내지 1200℃의 온도로, 5∼360초 동안 어닐링(제2회째의 열 처리)을 행하여, 실리사이드층 SS1을 안정된 구조로 한다.
그 후, 도 11에 도시한 바와 같이, SOI층(3) 상에 층간 절연막 IZ를 형성하고, 층간 절연막 IZ를 관통하여 소스·드레인층 SD11 및 SD12 상의 실리사이드층 SS에 도달하는 복수의 컨택트부 CH를 형성함으로써, SOI 디바이스(100)를 얻는다.
여기서, 본 실시예에서의 특징부인 미반응된 금속층 ML1의 제거 공정에 대하여 도 12 및 도 13을 이용하여 상세하게 설명한다.
도 12는 미반응된 금속층 ML1을 습식 에칭으로 제거한 상태의 영역 NR을 나타내는 도면이다.
미반응된 금속층 ML1의 대부분은 상기 습식 에칭으로 제거되지만, 도 12에 도시한 바와 같이, 트렌치 분리 산화막 ST11의 상부에 잔류 금속 RM으로서 약간이지만 잔류하는 경우도 있다. 이것은 트렌치 분리 산화막 ST11 상에 한정되는 것이 아니라, 측벽 스페이서 SW1 상에도 잔류하는 경우가 있는데, 이하의 설명에서는 트렌치 분리 산화막 ST11에 잔류 금속 RM이 존재하는 경우를 예로서 설명한다.
잔류 금속 RM이 존재하면, 프로세스 상의 열 처리로 잔류 금속 RM이 트렌치 분리 산화막 ST11 내를 확산하고, 그것이 실리콘층 표면에서 실리사이드를 형성한 경우에는 접합 누설의 원인이 된다.
종래에는 미반응된 금속층 ML1을 단지 1회의 습식 에칭 혹은 건식 에칭으로 제거하여 종료되었기 때문에, 잔류 금속 RM이 존재할 가능성이 높았다.
그래서, 발명자들은 종래와 같은 방법으로 미반응된 금속층 ML1을 제거한 후, 트렌치 분리 산화막 ST11이 약간 제거되는 조건에서 건식 에칭 혹은 습식 에칭을 행하여, 트렌치 분리 산화막 ST11의 표면과 함께 잔류 금속 RM을 제거하는 방법을 발명하였다.
종래에는 미반응된 금속층 ML1을 제거할 때는 산화막이 제거되지 않는 조건에서의 에칭을 행하였지만, 발명자들은 산화막의 표면과 함께 잔류 금속 RM을 제거하는 기술 사상에 도달하였다.
산화막을 더불어 제거하기 위해서는, 예를 들면 불산을 에칭제에 가하면 되고, 산화막의 제거량이 2∼50㎚(20∼500Å)가 되도록 불산의 농도나, 에칭 시간을 조정함으로써, 트렌치 분리 산화막 ST11이나 측벽 스페이서 SW가 과도하게 제거되는 것을 방지할 수 있다.
도 13은 잔류 금속 RM을 제거한 상태를 나타내고 있고, 트렌치 분리 산화막 ST11의 상부에서는 잔류 금속 RM이 제거됨과 함께, 트렌치 분리 산화막 ST11의 두께도 약간 얇게 되어 있다.
또, 산화막을 습식 에칭하여 리프트 오프함으로써, 상기 산화막 상의 금속층 ML1이 완전하게 제거되도록 하면, 잔류 금속 RM을 발생시키지 않고 처리된다. 이러한 프로세스를 이용하면, 분리 산화막의 표면에 1회째의 열 처리로 확산된 금속 불순물도 제거할 수 있다. 이와 같이, 산화막의 리프트 오프 에칭을 1회만 실시함으로써 잔류 금속 RM의 발생을 억제하도록 해도 무방하다.
<A-2. 작용 효과>
이상 설명한 바와 같이, 본 발명의 실시예 1에 따르면, 실리사이드층의 형성에서, 실리사이드화를 위한 제1회째의 열 처리 후에 실리사이드화되지 않은 미반응된 금속층 ML1의 제거를 2회 행하도록 하고, 2회째의 제거를 행할 때는 트렌치 분리 산화막 ST11 등의 산화막의 표면을 더불어 제거하도록 하였기 때문에, 산화막 상에 잔류 금속 RM이 남는 것을 방지할 수 있고, 프로세스 상의 열 처리로 잔류 금속 RM이 산화막 내로 확산하여 바람직하지 않은 부분에서 실리사이드화되는 것을 방지할 수 있다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다. 또한, 게이트 절연막과 실리콘층과의 계면 근방에서 실리사이드가 형성되는 것이 방지되어 게이트 절연막의 신뢰성을 유지할 수 있다.
<A-3. 변형예>
도 13을 이용하여 설명한 잔류 금속 RM의 제거에서는, 제거 대상이 되는 산화막이 트렌치 분리 산화막 ST11인 경우, 이방성 에칭을 사용하였다고 해도 측벽 스페이서 SW1을 산화막으로 형성하는 한, 어느 정도는 동시에 제거될 가능성이 있었다. 최근에는 측벽 스페이서 SW1을 질화막으로 형성하는 경우도 있지만, 측벽 스페이서 SW1은 산화막으로 형성하는 경우가 많기 때문에, 그 제거량은 적은 쪽이 바람직하다.
그래서, 측벽 스페이서 SW1을 보호하기 위해, 도 14에 도시한 바와 같이, 트렌치 분리 산화막 ST11의 상부 이외를 에칭 마스크 EM1로 피복한 후에, 트렌치 분리 산화막 ST11을 에칭하도록 해도 무방하다.
에칭 마스크 EM1은 게이트 전극 GT11, 측벽 스페이서 SW1 및 소스·드레인 영역 SD11 상에 배치되어 있다. 또, 도 14에서는 트렌치 분리 산화막 ST11의 단연부에 에칭 마스크 EM1이 결합되어 있는데, 이와 같이 함으로써, 소스·드레인층 SD11이 에칭되는 것을 확실하게 방지할 수 있고, 에칭에 의한 손상을 회피할 수 있다.
따라서, 에칭 마스크 EM1로 피복되지 않은 트렌치 분리 산화막 ST11의 표면이 부분적으로 제거되고, 그것에 따라 잔류 금속 RM도 제거된다.
또한, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(100)에 대하여 설명하였지만, 도 15에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(100A)를 나타낸다.
벌크 디바이스(100A)에서는 트렌치 분리 산화막 ST11 대신에 보다 깊은 트렌치 분리 산화막 ST12가 배치되어 있는데, 그 밖의 구성에서는 도 11에 도시한 SOI 디바이스(100)와 마찬가지이기 때문에, 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
<B. 실시예 2>
<B-1. 장치 구성>
도 16∼도 21을 이용하여, 본 발명에 따른 실시예 2에 대하여 설명한다.
도 16은 실시예 2에 따른 SOI 디바이스(200)의 구성을 나타내는 단면도로서, 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
SOI 디바이스(200)에서 SOI 디바이스(100)와 다른 구성은, 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST21에 의해 규정되고, 트렌치 분리 산화막 ST21의 상부에는 폴리실리콘막 PS21(외부 폴리실리콘막)이 선택적으로 배치되며, 폴리실리콘막 PS21의 상부에는 실리사이드층 SS2가 배치되고, 폴리실리콘막 PS21의 측면에는 측벽 스페이서 SW2가 배치되어 있는 점이다.
폴리실리콘막 PS21은 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 배치되어 있다.
이러한 구성으로 함으로써, 트렌치 분리 산화막 ST21의 상부에서는 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남는 영역이 한정되어, 잔류 금속이 존재하고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산하여, 바람직하지 않은 부분, 예를 들면 PN 접합부 JP에 도달할 가능성을 작게 할 수 있다.
도 17은 잔류 금속 RM이 확산되는 상태를 모식적으로 나타낸다. 도 17에 서, 잔류 금속 RM이 영역 PR측의 트렌치 분리 산화막 ST21 상에 존재하고 있고, 그 위치로부터 PN 접합부 JP까지는 거리적으로 멀다. 이 거리가 길어지면 길어질수록 잔류 금속 RM이 PN 접합부 JP에 도달할 가능성은 작아지고, PN 접합부 JP에서 실리사이드화되어 접합 누설 전류를 증대시키는 원인이 되는 것을 억제할 수 있다. 또, 소스·드레인 영역 SD12의 방향으로 확산된 잔류 금속 RM에 대해서는 소스·드레인 영역 SD12 상의 실리사이드층 SS1이 게터링 사이트가 되기 때문에, 소스·드레인 영역 SD12에서 문제점의 원인이 되는 것이 방지된다. 또, 폴리실리콘막 PS는 게터링 재료로서도 기능한다.
이러한 효과를 유효하게 얻기 위해서는, 폴리실리콘막 PS21의 형성 폭이나, 트렌치 분리 산화막 ST21의 형성 폭을 한정하는 것이 바람직하다.
예를 들면, 폴리실리콘막 PS21의 형성 폭은 트렌치 분리 산화막 ST21의 두께 Tst에 의해 결정된다.
즉, PN 접합부 JP의 수직 방향 연장 상에 위치하는 폴리실리콘막 PS21 내의 위치로부터 폴리실리콘막 PS21의 단부까지의 길이 Lg와, 트렌치 분리 산화막 ST21의 두께 Tst와의 관계가 하기의 수학식 1을 만족하도록 폴리실리콘막 PS21의 형성 폭을 설정한다.
또 Lg>0인 것은 물론이다.
또한, 트렌치 분리 산화막 ST21의 상부에서 폴리실리콘막 PS21로 피복되지 않은 영역의 길이도, 트렌치 분리 산화막 ST21의 두께 Tst에 의해 결정된다.
즉, 폴리실리콘막 PS21의 단부로부터 트렌치 분리 산화막 ST21의 단부까지의 길이 Ls1과, 트렌치 분리 산화막 ST21의 두께 Tst와의 관계가 하기의 수학식 2를 만족하도록 폴리실리콘막 PS21의 형성 폭 혹은 트렌치 분리 산화막 ST21의 형성 폭을 설정한다.
또, 트렌치 분리 산화막 ST21 상에 폴리실리콘막이 존재하지 않은 경우에는, 트렌치 분리 산화막 ST21의 두께 Tst와의 관계에서 하기의 수학식 3을 만족하도록 설정한다.
<B-2. 제조 방법>
여기서, 도 18을 이용하여 SOI 디바이스(200)의 제조 방법에 대하여 설명한다. 기본적으로는, 도 1∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, SOI 디바이스(100)의 제조 방법에서는, 도 6에 도시한 공정에서, 게이트 산화막이 되는 산화막 OX3 및 게이트 전극이 되는 폴리실리콘막 PS2를 전면에 형성하고, 도 7에 도시한 공정에서, 산화막 OX3 및 폴리실리콘막 PS2를 게이트 형성용 마스크를 이용하여 패터닝하고, 영역 NR 및 PR의 SOI층(3) 상에 게이트 산화막 GO11, 게이트 전극 GT11 및 게이트 산화막 GO12, 게이트 전극 GT12를 각각 선택적으로 형성하였다. 그러나, SOI 디바이스(200)의 제조에서는 트렌치 분리 산화막 ST21의 상부에도 폴리실리콘막 PS2가 형성되도록 게이트 형성용 마스크의 패턴을 변경하고, 그것을 폴리실리콘막 P21로 한다.
그리고, 도 7∼도 9를 이용하여 설명한 공정과 마찬가지의 공정을 거쳐 확장 영역 EX11 및 EX12, 소스·드레인 영역 SD11 및 SD12, 측벽 스페이서 SW2를 형성함으로써, 도 18에 도시한 바와 같이, 폴리실리콘막 PS21의 측면에 측벽 스페이서 SW2가 형성된 구성을 얻는다.
그 후, 도 10을 이용하여 설명한 공정과 마찬가지의 공정을 거쳐 소스·드레인 영역 SD11 및 SD12에 실리사이드층 SS1을 형성하고, 동시에 폴리실리콘막 PS21의 상부에 실리사이드층 SS2를 형성한다. 단, 실리사이드층 SS2의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
이와 같이, 트렌치 분리 산화막 ST21 상의 폴리실리콘막 PS21은 트렌치 분리 산화막 ST21 상에도 폴리실리콘막이 남도록 게이트 형성용 마스크의 패턴을 변경함으로써 형성할 수 있기 때문에, 새로운 공정을 추가할 필요가 없다고 하는 특징을 갖고 있다.
여기서, 도 19에 SOI 디바이스(200)의 평면 구성을 나타낸다. 도 19에서는 영역 NR을 규정하는 구형 환형의 트렌치 분리 산화막 ST21(도시하지 않음)이 형성되어 있고, 그 위에 폴리실리콘막 PS21이 배치되어 있다. 또, 도 19에서의 A-A선을 따라 취한 단면 구성은 도 16에 대응한다.
웰 영역의 PN 접합부 JP는 트렌치 분리 산화막 ST21(도시하지 않음)의 하부에 형성되기 때문에, 도 19에 도시한 바와 같이, PN 접합부 JP를 따라 폴리실리콘막 PS21을 배치하는 것이 유효하다.
<B-3. 작용 효과>
이상 설명한 바와 같이, 본 발명의 실시예 2에 따르면, 웰 영역의 PN 접합부 JP의 상부를 피복하도록 폴리실리콘막 PS21을 트렌치 분리 산화막 ST21 상에 배치함으로써, 트렌치 분리 산화막 ST21의 상부에서는 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남는 영역이 한정된다.
따라서, 잔류 금속이 존재하고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산된 경우라도, 바람직하지 않은 부분, 예를 들면 PN 접합부 JP에 도달할 가능성을 작게 할 수 있다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
<B-4. 변형예>
이상의 설명에서는 게이트 전극과 동일한 공정으로 형성된 트렌치 분리 산화막 ST21 상의 폴리실리콘막 PS21을 갖는 구성에 대하여 설명하였지만, 금속 오염의 억제를 위해서는 통상의 게이트 전극만큼 두꺼운 막 두께의 폴리실리콘막은 필요 없다.
도 6을 이용하여 설명한 바와 같이, 게이트 전극용의 폴리실리콘막 PS2는 100∼400㎚로 형성되지만, 트렌치 분리 산화막 ST21 상의 폴리실리콘막 PS21은 10㎚ 정도 있으면 충분하다.
이 구조를 실현하기 위해서는, 게이트 형성 공정의 이전 또는 이후에서, 트렌치 분리 산화막 ST21 상에 별도의 공정으로 폴리실리콘막 PS21을 형성하면 된다. 폴리실리콘막은 박막화함으로써, 내부의 잔류 응력이 완화되어 특성의 안정화를 기대할 수 있다.
도 20은 트렌치 분리 산화막 ST21 상에 게이트 형성 공정과는 별도의 공정으로 폴리실리콘막 PS22를 형성한 SOI 디바이스(201)의 구성을 나타낸다.
또, 도 16을 이용하여 설명한 SOI 디바이스(200)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
SOI 디바이스(201)에서 SOI 디바이스(200)와 다른 구성은, 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST211에 의해 규정되고, 트렌치 분리 산화막 ST211의 상부로부터 소스·드레인 영역 SD12의 상부에 걸쳐 폴리실리콘막 PS22가 선택적으로 배치되고, 폴리실리콘막 PS22의 측면에는 측벽 스페이서 SW2가 배치되어 있는 점이다.
폴리실리콘막 PS22의 두께는 게이트 전극 GT11 및 GT12보다 얇게 형성되어 있다.
또한, 도시한 바와 같이, 트렌치 분리 산화막 ST211의 형성 폭이 좁고, 폴리실리콘막 PS22가 소스·드레인 영역 SD12의 상부로 돌출되어 연장된 경우라도, 인접하는 트랜지스터 영역 사이의 전기적 분리를 달성할 수 있는 것이면 허용할 수 있다.
또한, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(200)에 대하여 설명하였지만, 도 21에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(200A)를 나타낸다.
벌크 디바이스(200A)에서는 트렌치 분리 산화막 ST21 대신에 보다 깊은 트렌치 분리 산화막 ST22가 배치되어 있지만, 그 밖의 구성에서는 도 16에 도시한 SOI 디바이스(200)와 마찬가지이기 때문에, 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
<C. 실시예 3>
<C-1. 장치 구성>
도 22∼도 35를 이용하여, 본 발명에 따른 실시예 3에 대하여 설명한다.
도 22는 실시예 3에 따른 SOI 디바이스(300)의 구성을 나타내는 단면도로서, 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
SOI 디바이스(300)에서는 웰 영역의 PN 접합부 JP의 상부의 트렌치 분리 산화막 ST31 내에 게터링 재료로서 폴리실리콘막 PS31(내부 폴리실리콘막)을 매립하고, 상기 폴리실리콘막 PS31을 잔류 금속에 대한 게터링 사이트로서 이용한다.
즉, 도 22에 도시한 트렌치 분리 산화막 ST31 내에는 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 두께 50㎚(500Å) 정도의 폴리실리콘막 PS31이 배치되어 있다.
폴리실리콘막 PS31은 도 19를 이용하여 설명한 폴리실리콘막 PS21과 마찬가지로, PN 접합부 JP를 따라 배치하는 것이 유효함은 물론이다.
또, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(300)에 대하여 설명하였지만, 도 23에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(300A)를 나타낸다.
벌크 디바이스(300A)에서는 트렌치 분리 산화막 ST31 대신에 보다 깊은 트렌치 분리 산화막 ST32가 배치되고, 그 내부에 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 폴리실리콘막 PS32(내부 폴리실리콘막)가 배치되어 있는데, 그 밖의 구성에서는 도 22에 도시한 SOI 디바이스(300)와 마찬가지이기 때문에, 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
<C-2. 작용 효과>
이러한 구성을 채용함으로써, 트렌치 분리 산화막 ST31의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST31 내로 확산되었다고 해도, 폴리실리콘막 PS31에까지 도달한 후, 폴리실리콘막 PS31과 반응하여 실리사이드를 형성하기 때문에, SOI층(3) 내의 웰 영역의 PN 접합부 JP에까지 도달하는 것이 억제된다. 또한, SOI층(3) 내의 PN 접합부, 예를 들면, P형 웰 영역 WR11과 소스·드레인 영역 SD11과의 접합부 및 N형 웰 영역 WR12와 소스·드레인 영역 SD12와의 접합부에까지 도달하는 것이 억제된다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
<C-3. 제조 방법>
도 22에 도시한 SOI 디바이스(300)의 제조 방법으로서는, 기본적으로는, 도 1∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 도 3에 도시한 공정에서 트렌치 TR1의 내벽을 산화한 후, 산화막 OX2를 매립하기 전에 폴리실리콘막 PS31을 배치하는 공정을 부가한다.
이것은 트렌치 TR1 내를 폴리실리콘막으로 매립하고, 이방성 건식 에칭으로 여분의 폴리실리콘막을 제거하여, 트렌치 TR1 내의 하부측에만 상기 폴리실리콘막을 남기고, 이것을 폴리실리콘막 PS31로 하는 공정이다.
그리고, 폴리실리콘막 PS31의 상부를 산화막으로 매립함으로써 트렌치 분리 산화막 ST31을 얻을 수 있다. 이것은 트렌치 분리 산화막 ST32에서도 마찬가지이다. 또, 전술한 제조 방법에 대해서는 이후의 실시예 4에서 다시 설명한다.
또한, 트렌치 분리 산화막 ST31 후의 공정은 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
<C-4. 제1 변형예>
도 22에 도시한 SOI 디바이스(300)와 마찬가지의 작용 효과를 얻기 위해서는, 도 24에 도시한 SOI 디바이스(301)와 같은 구성을 채용해도 무방하다.
도 24에 도시한 SOI 디바이스(301)는, 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 트렌치 분리 산화막 ST11 대신에, 내부에 게터링 재료로서 폴리실리콘막 PS33을 갖는 트렌치 분리 산화막 ST33이 배치되어 있는 점이 다르다. SOI 디바이스(100)와 동일한 그 밖의 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
또, 도 24는 도 11에 도시한 SOI 디바이스(100) 내에서 영역 NR에 대응하는 부분을 나타내고 있고, 또한, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
도 24에 도시한 트렌치 분리 산화막 ST33은 매립 산화막(2)측으로부터 순서대로 적층된 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)과, 이들의 측면에 배치된 산화막 스페이서(333)로 구성되어 있다. 또, 트렌치 분리 산화막 ST33은 SOI층(3)의 표면 내에 거의 매립되도록 배치되고, 상부 산화막(332)의 상부 표면이 SOI층(3)의 표면에 노출되는 구성으로 되어 있다.
폴리실리콘막 PS33은 도 19를 이용하여 설명한 폴리실리콘막 PS21과 마찬가지로, PN 접합부 JP를 따라 배치하는 것이 유효하다는 것은 물론이다.
이와 같이 트렌치 분리 산화막 ST33은 그 내부에 폴리실리콘막 PS33을 갖기 때문에, 트렌치 분리 산화막 ST33의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST33 내로 확산되었다고 해도, 폴리실리콘막 PS33에까지 도달한 후, 폴리실리콘막 PS33과 반응하여 실리사이드를 형성하기 때문에, SOI층(3) 내의 웰 영역의 PN 접합부 JP에까지 도달하는 것이 억제된다.
이하, 도 25∼도 27을 이용하여 SOI 디바이스(301)의 제조 방법에 대하여 설명한다.
우선, 도 25에 도시한 공정에서, 실리콘 기판(1) 상에 매립 산화막(2) 및 SOI층(31)이 배치된 SOI 기판(10A)을 준비한다. 여기서, SOI층(31)은 트렌치 분리 산화막 ST33의 하부에 존재하는 웰 영역의 두께에 상당하는 두께를 갖고 있다.
그리고, SOI층(31) 상에 700∼1000℃의 온도 조건에서의 열 산화에 의해, 두께 20∼50㎚(200∼500Å)의 산화막 OX4를 형성한다. 또한, 그 위에 CVD법으로 600∼800℃의 온도 조건에서 두께 30∼60㎚(300∼600Å)의 폴리실리콘막 PS33을 형성하고, 다시 그 위에 CVD법으로 600∼800℃의 온도 조건에서 두께 30∼80㎚(300∼800Å)의 산화막 OX5를 형성한다.
그 후, 트렌치 분리 산화막 ST33의 형성 위치에 대응하는 산화막 OX5 상에 레지스트 마스크 R15를 선택적으로 형성하고, 레지스트 마스크 R15로 피복되지 않은 부분의 산화막 OX5, 폴리실리콘막 PS33 및 산화막 OX4를 에칭으로 제거한다.
그 결과, SOI층(31) 상에는 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)이 적층된 구성으로 되고, 도 26에 도시한 공정에서, 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)을 CVD법으로 형성한 산화막으로 피복하고, SOI층(31)이 노출될 때까지 상기 산화막을 이방성 에칭으로 제거함으로써, 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)의 측면에 산화막 스페이서(333)를 형성하여 트렌치 분리 산화막 ST33을 얻는다.
다음으로, 도 27에 도시한 공정에서, SOI층(31)을 500∼1200℃의 온도 조건에서 에피택셜 성장시켜 SOI층(3)을 형성함으로써, 트렌치 분리 산화막 ST33을 SOI층(3)의 표면 내에 매립한 구성을 얻을 수 있다.
SOI층(31)은 트렌치 분리 산화막 ST33의 상부 산화막(332)의 상부 표면이 SOI층(3)의 표면에 노출될 정도의 높이까지 성장시키면 되지만, 트렌치 분리 산화막 ST33을 완전하게 매립할 때까지 성장시킨 후, 평탄화 처리로 상부 산화막(332)의 상부 표면을 SOI층(3)의 표면에 노출시키도록 해도 무방하다.
또, 상부 산화막(332)의 상부 표면이 SOI층(3)의 표면에 노출될 뿐만 아니라, 상부 산화막(332)이 SOI층(3)의 표면으로부터 30∼50㎚로 돌출된 구성으로 해도 무방하다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
<C-5. 제2 변형예>
도 22에 도시한 SOI 디바이스(300)와 마찬가지의 작용 효과를 얻기 위해서는, 도 28에 도시한 SOI 디바이스(302)와 같은 구성을 채용해도 무방하다.
도 28에 도시한 SOI 디바이스(302)는 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 트렌치 분리 산화막 ST11 대신에 트렌치 분리 산화막 ST34가 배치되어 있는 점이 다르다. SOI 디바이스(100)와 동일한 그 밖의 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 도 28에서는 도 11에 도시한 SOI 디바이스(100) 내에서 영역 NR에 대응하는 부분을 나타내고 있고, 또한, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
도 28에 도시한 트렌치 분리 산화막 ST34는 매립 산화막(2)측으로부터 순서대로 적층된 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)과, 폴리실리콘막 PS33의 측면에 형성된 산화막(343)으로 구성되어 있다. 또, 트렌치 분리 산화막 ST34는 SOI층(3)의 표면 내에 거의 매립되도록 배치되고, 상부 산화막(332)의 상부 표면이 SOI층(3)의 표면에 노출되는 구성으로 되어 있다.
이러한 구성의 트렌치 분리 산화막 ST34는 도 24에 도시한 트렌치 분리 산화막 ST33과 마찬가지의 작용 효과를 갖는다.
이하, 도 29∼도 31을 이용하여 SOI 디바이스(302)의 제조 방법에 대하여 설명한다.
우선, 도 25를 이용하여 설명한 공정을 거쳐 SOI층(31) 상에 하부 산화막(331), 폴리실리콘막 PS33 및 상부 산화막(332)이 적층된 구성을 얻은 후, 열 산화를 통해 폴리실리콘막 PS33의 측면에 산화막(343)을 형성한다.
이 때, SOI층(31)의 표면에도 산화막 OX6이 형성되지만, 도 30에 도시한 공정에서 이방성 에칭으로 산화막 OX6을 제거하고, 트렌치 분리 산화막 ST34를 얻는다. 또, 이방성 에칭에 의해, 산화막(343)의 외측으로 팽창된 부분도 에칭되지만 약간은 남고, 적어도 내측으로 팽창된 부분은 확실하게 남기 때문에, 폴리실리콘막 PS33의 절연을 유지할 수 있다.
다음으로, 도 31에 도시한 공정에서, SOI층(31)을 500∼1200℃의 온도 조건에서 에피택셜 성장시켜 SOI층(3)을 형성함으로써, 트렌치 분리 산화막 ST34를 SOI층(3)의 표면 내에 매립한 구성을 얻을 수 있다.
SOI층(31)의 에피택셜 성장에 대해서는 SOI 디바이스(301)의 제조 방법과 마찬가지이고, 또한, 이후의 공정도 SOI 디바이스(301)의 제조 방법과 마찬가지이기 때문에 그에 대한 설명은 생략한다.
이상 설명한 SOI 디바이스(300∼302)에서는 트렌치 분리 산화막 ST31, ST33 및 ST34 내의 폴리실리콘막 PS31 및 PS33에는 특히 불순물을 도입하는 구성으로는 하지 않았지만, 폴리실리콘막 PS31 및 PS33에 불순물을 고농도로 도입하여 도전성을 갖도록 해도 무방하다.
이 경우, NMOS 영역의 폴리실리콘막의 전위는 접지 전위(GND)에 접속하고, PMOS 영역의 폴리실리콘막의 전위는 전원 전위에 접속함으로써, 공핍층이 트렌치 분리 산화막 ST31, ST33 및 ST34로 규정되는 영역 밖으로 신장되는 것이 방지되어 소자간의 전기적인 분리를 실현할 수 있다. 이러한 전극 구조는 필드 실드 분리 구조와 유사한 구조이지만, 필드 실드 분리 구조가 반도체층의 주면 상에 형성되는 것에 대하여, 트렌치 분리 산화막 ST31, ST33 및 ST34는 SOI층의 표면 내에 형성된다.
또한, 상기 구성을 채용함으로써, 트렌치 분리 산화막 고유의 문제인 분리 산화막 측벽 계면의 소스·드레인-웰간의 접합 누설 전류를 억제할 수 있다.
<C-6. 제3 변형예>
도 22에 도시한 SOI 디바이스(300)와 마찬가지의 작용 효과를 얻기 위해서는, 도 32에 도시한 SOI 디바이스(303)와 같은 구성을 채용해도 무방하다.
도 32에 도시한 SOI 디바이스(303)는 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 트렌치 분리 산화막 ST11 대신에 트렌치 분리 산화막 ST35가 배치되어 있는 점이 다르다. SOI 디바이스(100)와 동일한 그 밖의 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 도 32에서는 도 11에 도시한 SOI 디바이스(100) 내에서 영역 NR에 대응하는 부분을 나타내고 있고, 또한, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
도 32에 도시한 트렌치 분리 산화막 ST35는 매립 산화막(2)측으로부터 순서대로 적층된 하부 산화막(331), 질화막 SN2(내부 질화막) 및 상부 산화막(332)으로 구성되어 있다. 또, 트렌치 분리 산화막 ST35는 SOI층(3)의 표면 내에 거의 매립되도록 배치되고, 상부 산화막(332)의 상부 표면이 SOI층(3)의 표면에 노출되는 구성으로 되어 있다.
이와 같이 트렌치 분리 산화막 ST35는 그 내부에 질화막 SN2를 갖기 때문에, 트렌치 분리 산화막 ST35의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST35 내로 확산되었다고 해도, 질화막 SN2에까지 도달한 후, 질화막 SN2가 잔류 금속이 더 이상 확산되는 것을 저지하기 때문에, SOI층(3) 내의 웰 영역의 PN 접합부 JP에까지 도달하는 것이 억제된다.
또한, 도 24 및 도 28에 도시한 트렌치 분리 산화막 ST33 및 ST34의 폴리실리콘막 PS33 대신에, 절연막인 질화막 SN2를 갖고 있기 때문에, SOI층(3)의 표면 내에 매립하는 경우에, 트렌치 분리 산화막 ST33 및 ST34와 같이 산화막 스페이서(333)나 산화막(343)으로 폴리실리콘막 PS33의 절연을 행할 필요가 없어 제조 공정을 간략화할 수 있다.
질화막 SN2는 도 19를 이용하여 설명한 폴리실리콘막 PS21과 마찬가지로, PN 접합부 JP를 따라 배치하는 것이 유효하다는 것은 물론이다.
또한, 질화막 SN2는 폴리실리콘막 PS33과 마찬가지로, 두께 30∼60㎚로 균일하게 형성되기 때문에, 프로세스 중의 열 처리나 실리사이드층의 형성 시에 가열되어도 열 응력이 증대되는 것이 방지되고, 트랜지스터의 단부 근방을 구성하는 실리콘층에 결정 결함을 발생시키지 않아 디바이스 특성을 열화시키지 않는다.
이하, 도 33∼도 35를 이용하여 SOI 디바이스(303)의 제조 방법에 대하여 설명한다.
우선, 도 33에 도시한 공정에서, 실리콘 기판(1) 상에 매립 산화막(2) 및 SOI층(31)이 배치된 SOI 기판(10A)을 준비한다. 여기서, SOI층(31)은 트렌치 분리 산화막 ST35의 하부에 존재하는 웰 영역의 두께에 상당하는 두께를 갖고 있다.
그리고, SOI층(31) 상에 700∼1000℃의 온도 조건에서의 열 산화에 의해, 두께 20∼50㎚(200∼500Å)의 산화막 OX4를 형성한다. 또한, 그 위에 CVD법으로 500∼800℃의 온도 조건에서 두께 30∼60㎚(300∼600Å)의 질화막 SN2를 형성하고, 다시 그 위에 CVD법으로 600∼800℃의 온도 조건에서 두께 30∼80㎚(300∼800Å)의 산화막 OX5를 형성한다.
그 후, 트렌치 분리 산화막 ST35의 형성 위치에 대응하는 산화막 OX5 상에 레지스트 마스크 R16을 선택적으로 형성하고, 레지스트 마스크 R16으로 피복되지 않은 부분의 산화막 OX5, 질화막 SN2 및 산화막 OX4를 에칭으로 제거한다.
그 결과, 도 34에 도시한 바와 같이, SOI층(31) 상에 하부 산화막(331), 질화막 SN2(내부 질화막) 및 상부 산화막(332)으로 구성되는 트렌치 분리 산화막 ST35를 얻는다.
다음으로, 도 35에 도시한 공정에서, SOI층(31)을 500∼1200℃의 온도 조건에서 에피택셜 성장시켜 SOI층(3)을 형성함으로써, 트렌치 분리 산화막 ST35를 SOI층(3)의 표면 내에 매립한 구성을 얻을 수 있다.
SOI층(31)의 에피택셜 성장에 대해서는 SOI 디바이스(301)의 제조 방법과 마찬가지이고, 또한, 이후의 공정도 SOI 디바이스(301)의 제조 방법과 마찬가지이기 때문에 그에 대한 설명은 생략한다.
또, 이상 설명한 SOI 디바이스(301∼303)에서의 트렌치 분리 산화막 ST33∼ST35를 벌크 실리콘 기판에 형성하면, 벌크 디바이스를 구성할 수 있는 것은 물론이다.
전술한 제조 방법에 의해 트렌치 분리 산화막 ST33∼ST35를 실리콘 기판 상에 형성하고, SOI층(31)을 에피택셜 성장시키는 대신에, 실리콘 기판을 에피택셜 성장시키면 된다. 그 때, 트렌치 분리 산화막 ST33∼ST35를 구성하는 각층의 두께는 필요에 따라 두껍게 하면 된다.
<D. 실시예 4>
<D-1. 장치 구성>
도 36∼도 40을 이용하여, 본 발명에 따른 실시예 4에 대하여 설명한다.
도 36은 실시예 4에 따른 SOI 디바이스(400)의 구성을 나타내는 단면도로서, 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 트렌치 분리 산화막 ST11 대신에 트렌치 분리 산화막 ST41이 배치되어 있는 점이 다르다. SOI 디바이스(100)와 동일한 그 밖의 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
도 36에 도시한 트렌치 분리 산화막 ST41은 SOI층(3)의 표면 내에 형성된 트렌치 TR41의 내벽에 형성된 내벽 산화막(411)과, 내벽 산화막(411)으로 둘러싸인 트렌치 TR41 내를 완전하게 매립하도록 배치된 게터링 재료로서의 폴리실리콘막 PS41과, 폴리실리콘막 PS41의 상부에 배치되고, 내벽 산화막(411)으로 폴리실리콘막 PS41을 둘러싸서 폴리실리콘막 PS41을 전기적으로 절연하는 상부 산화막(412)을 갖고 있다.
또, 트렌치 분리 산화막 ST41은 SOI층(3)의 표면 내에 거의 매립되도록 배치되고, 상부 산화막(412)의 상부 표면이 SOI층(3)의 표면에 노출되는 구성으로 되어 있다.
폴리실리콘막 PS41은 도 19를 이용하여 설명한 폴리실리콘막 PS21과 마찬가지로, PN 접합부 JP를 따라 배치하는 것이 유효하다는 것은 물론이다.
<D-2. 제조 방법>
이하, 도 37∼도 39를 이용하여 SOI 디바이스(400)의 제조 방법에 대하여 설명한다.
우선, 도 1을 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 도 37에 도시한 바와 같이, SOI 기판(10)의 SOI층(3) 상에 두께 10∼30㎚의 산화막 OX1(패드 산화막), 두께 10∼100㎚의 폴리실리콘막 PS1, 두께 30∼200㎚의 질화막 SN1을 형성한다.
그 후, 트렌치 분리 산화막 ST41의 패턴에 맞춰 레지스트 마스크를 패터닝하고, 질화막 SN1 및 폴리실리콘막 PS1을 건식 에칭 혹은 습식 에칭으로 선택적으로 제거하고, 다음에, 레지스트 마스크를 제거한 후, 질화막 SN1을 에칭 마스크로 하여 SOI층(3)을 트렌치 에칭하여 트렌치 TR41을 형성한다.
다음으로, 도 38에 도시한 공정에서, 트렌치 TR41의 내벽을 열 산화하여 두께 20㎚(200Å) 정도의 내벽 산화막(411)을 형성한 후, 질화막 SN1 및 폴리실리콘막 PS1을 제거한다. 이 때, 트렌치 TR41의 깊이는 100㎚(1000Å) 정도가 된다.
그 후, 예를 들면 CVD법에 의해 형성된 폴리실리콘막 PS41로 트렌치 TR41을 매립한다.
다음으로, 도 39에 도시한 공정에서, CMP 처리로 SOI층(3) 상의 폴리실리콘막 PS41을 연마하여 평탄화하고, 트렌치 TR41 내에만 폴리실리콘막 PS41을 남긴다. 이 때, SOI층(3) 상의 산화막 OX1도 더불어 제거한다.
다음으로, 전면에 걸쳐 두께 2∼4㎚(20∼40Å)의 산화막 OX6을 형성하고, 그 후, 폴리실리콘막 PS 상에만 산화막 OX6을 남겨 상부 산화막(412)을 형성하여, 트렌치 분리 산화막 ST41을 얻는다. 이러한 공정을 거쳐 얻어진 폴리실리콘막 PS41의 두께는 80㎚(800Å) 정도가 된다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
또한, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(400)에 대하여 설명하였지만, 도 40에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(400A)를 나타낸다.
벌크 디바이스(400A)에서는 트렌치 분리 산화막 ST41 대신에 보다 깊은 트렌치 분리 산화막 ST42가 배치되어 있다.
트렌치 분리 산화막 ST42는 SOI층(3)의 표면 내에 형성된 트렌치 TR42의 내벽에 형성된 내벽 산화막(421)과, 내벽 산화막(421)으로 둘러싸인 트렌치 TR42 내를 완전하게 매립하도록 배치된 폴리실리콘막 PS42와, 폴리실리콘막 PS42의 상부에 배치되며, 내벽 산화막(421)으로 폴리실리콘막 PS42를 둘러싸서 폴리실리콘막 PS42를 전기적으로 절연하는 상부 산화막(422)을 갖고 있다.
그 밖의 구성에서는 도 36에 도시한 SOI 디바이스(400)와 마찬가지이기 때문에, 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
<D-3. 작용 효과>
이상 설명한 바와 같이, 트렌치 분리 산화막 ST41은 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 그 내부에 폴리실리콘막 PS41을 갖기 때문에, 트렌치 분리 산화막 ST41은 실시예 3의 트렌치 분리 산화막 ST31과 동일한 기능을 갖는다. 게다가, 폴리실리콘막 PS41의 두께를 두껍게 할 수 있기 때문에 게터링 사이트로서의 기능을 보다 높게 할 수 있다.
<E. 실시예 5>
<E-1. 장치 구성>
도 41∼도 44를 이용하여, 본 발명에 따른 실시예 5에 대하여 설명한다.
실시예 4에서 설명한 SOI 디바이스(400)의 트렌치 분리 산화막 ST41은 그 하부에 P형 웰 영역 WR11 및 N형 웰 영역 WR12가 배치되어 있고, 소자간을 전기적으로 완전하게는 분리하지 않는 부분 분리막이지만, 최근에는 SOI층(3)을 관통하여 매립 산화막(2)에 도달하는 완전 분리 영역과, SOI층(3)을 관통하지 않고, 그 하부에 웰 영역을 남기는 부분 분리 영역이 연속하여 형성되는 트렌치 분리 산화막이 이용되고 있다. 이러한 분리 산화막은 복합 분리 산화막으로 호칭되는 경우도 있다.
이하, 본 발명에 따른 실시예 5에서는 복합 분리 산화막인 트렌치 분리 산화막 ST51의 내부에 폴리실리콘막 PS51(내부 폴리실리콘막)을 갖는 SOI 디바이스(500)에 대하여 설명한다.
도 41은 실시예 5에 따른 SOI 디바이스(500)의 구성을 나타내는 단면도로서, 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 트렌치 분리 산화막 ST11 대신에 트렌치 분리 산화막 ST51이 배치되어 있는 점이 다르다. SOI 디바이스(100)와 동일한 그 밖의 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
도 41에 도시한 트렌치 분리 산화막 ST51은 SOI층(3)의 표면 내에 형성된 트렌치 TR51의 내벽에 형성된 내벽 산화막(511)과, 내벽 산화막(511)으로 둘러싸인 트렌치 TR51 내에 부분적으로 배치된 게터링 재료로서의 폴리실리콘막 PS51과, 폴리실리콘막 PS51을 피복하도록 배치되고, 내벽 산화막(511)과 함께 폴리실리콘막 PS51을 둘러싸서 폴리실리콘막 PS51을 전기적으로 절연하는 상부 산화막(512)을 갖고 있다.
트렌치 TR51은 SOI층(3)을 관통하지 않고 P형 웰 영역 WR11 및 N형 웰 영역 WR12가 그 하부에 남도록 배치된 트렌치 TR511(부분 트렌치)과, SOI층(3)을 관통하여 매립 산화막(2)에 도달하도록 배치되며, 단면 형상이 트렌치 TR511보다 작은 트렌치 TR512(완전 트렌치)로 구성되어 있다.
그리고, 폴리실리콘막 PS51은 트렌치 TR512를 완전하게 매립함과 함께, 트렌치 TR511의 저면 상으로 연장되도록 배치되며, 단면 형상이 T자형으로 되어 있다.
또, 폴리실리콘막 PS51은 트렌치 TR511을 완전하게는 매립하지 않고, 트렌치 TR511 내의 남은 영역은 상부 산화막(512)으로 완전하게 매립되어 있다. 상부 산화막(512)은 SOI층(3)에 표면으로부터 약간 돌출된 구성으로 되어 있다.
<E-2. 제조 방법>
이하, 도 42∼도 44를 이용하여 SOI 디바이스(500)의 제조 방법에 대하여 설명한다.
우선, 도 1을 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 도 42에 도시한 바와 같이, SOI 기판(10)의 SOI층(3) 상에 두께 10∼30㎚의 산화막 OX1(패드 산화막), 두께 10∼100㎚의 폴리실리콘막 PS1, 두께 30∼200㎚의 질화막 SN1을 형성한다.
그 후, 트렌치 분리 산화막 ST51의 평면에서 본 패턴에 맞춰 레지스트 마스크를 패터닝하고, 질화막 SN1 및 폴리실리콘막 PS1을 건식 에칭 혹은 습식 에칭으로 선택적으로 제거하고, 다음으로, 레지스트 마스크를 제거한 후, 질화막 SN1을 에칭 마스크로 하여 SOI층(3)을 트렌치 에칭하여 트렌치 TR511을 형성한다. 트렌치 TR511은 그 하부에, 이후에 P형 웰 영역 WR11 및 N형 웰 영역 WR12가 되는 SOI층(3)을 남기고 배치된 부분 트렌치이다.
다음으로, 도 43에 도시한 공정에서, 트렌치 TR512에 대응하는 부분이 개구부로 된 레지스트 마스크 R17로 트렌치 TR511을 매립하고, 해당 레지스트 마스크 R17을 이용하여 트렌치 TR511의 바닥부를 다시 에칭하여, 매립 산화막(2)에 도달하는 트렌치 TR512를 형성하여 트렌치 TR51을 얻는다.
다음으로, 레지스트 마스크 R17을 제거한 후, 도 44에 도시한 공정에서, 트렌치 TR51의 내벽을 열 산화하여 두께 20㎚(200Å) 정도의 내벽 산화막(511)을 형성한 후, 예를 들면 CVD법으로 두께 50∼80㎚(500∼800Å)의 폴리실리콘막 PS51을 전면에 형성하고, 내벽 산화막(511)이 형성된 트렌치 TR512를 완전하게 매립함과 함께, 트렌치 TR511의 내벽을 피복한다.
그리고, 폴리실리콘막 PS51의 형성 영역을 트렌치 TR511의 저면 상에 한정하기 위한 레지스트 마스크 R18을 폴리실리콘막 PS51 상에 배치하고, 해당 레지스트 마스크 R18을 이용하여 여분의 폴리실리콘막 PS51을 제거한다.
폴리실리콘막 PS51의 형성 영역을 한정함으로써, 이후에 형성되는 상부 산화막(512)에 의해 트렌치 TR511 내에서 폴리실리콘막 PS51을 완전하게 피복할 수 있어, 폴리실리콘막 PS51을 확실하게 절연할 수 있다.
레지스트 마스크 R18을 제거한 후, 트렌치 TR511 내의 남은 영역을 완전하게 매립하도록 예를 들면 CVD법으로 산화막을 형성하고, CMP 처리로 질화막 SN1을 스토퍼로 하여 해당 산화막을 연마하여 평탄화한 후, 질화막 SN1 및 폴리실리콘막 PS1을 습식 에칭 또는 건식 에칭으로 제거함으로써, 트렌치 분리 산화막 ST51을 형성한다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
<E-3. 작용 효과>
이와 같이 트렌치 분리 산화막 ST51은 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12에 걸치도록, 그 내부에 폴리실리콘막 PS51을 갖기 때문에, 트렌치 분리 산화막 ST51의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST51 내로 확산되었다고 해도, 폴리실리콘막 PS51에까지 도달한 후, 폴리실리콘막 PS51과 반응하여 실리사이드를 형성하기 때문에, SOI층(3) 내의 PN 접합부, 예를 들면, P형 웰 영역 WR11과 소스·드레인 영역 SD11과의 접합부, 및 N형 웰 영역 WR12와 소스·드레인 영역 SD12와의 접합부에까지 도달하는 것이 억제된다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
또한, 폴리실리콘막 PS51이 트렌치 TR511 내에 한정적으로 배치되고, 폴리실리콘막 PS51이 분리 절연막 외부로 돌출되지 않기 때문에, 절연 불량에 기인하는 문제점의 발생을 방지할 수 있다.
또, 폴리실리콘막 PS51이 내벽 산화막(511)을 넘지 않고 분리 절연막 외부로 돌출되는 것을 방지할 수 있는 것이면, 폴리실리콘막 PS51이 내벽 산화막(511)에 접촉하는 구성이라도 무방하다.
<F. 실시예 6>
<F-1. 장치 구성>
도 45∼도 48을 이용하여, 본 발명에 따른 실시예 6에 대하여 설명한다.
도 45는 실시예 6에 따른 SOI 디바이스(600)의 구성을 나타내는 단면도로서, 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST21에 의해 규정되고, 트렌치 분리 산화막 ST21의 하부의 N형 웰 영역 WR12 내에는 이온 주입에 의한 국소적인 결정 결함 영역으로 구성되는 게터링 영역 GR이 배치되어 있다. 그 밖에 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
이러한 구성으로 함으로써, 트렌치 분리 산화막 ST21의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산된 경우라도, 게터링 영역 GR의 게터링 기능에 의해 금속이 도달하는 것이 바람직하지 않은 부분, 예를 들면 PN 접합부 JP에 도달할 가능성을 작게 할 수 있다. 또, 게터링 영역 GR은 PN 접합부 JP를 따라 연장되어 있다.
도 46은 잔류 금속 RM이 확산되는 상태를 모식적으로 나타낸다. 도 46에서, 잔류 금속 RM이 트렌치 분리 산화막 ST21 상에 존재하고 있다. 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산되어도 PN 접합부 JP의 근방에 게터링 영역 GR을 형성함으로써, 잔류 금속 RM이 게터링 영역 GR에 집중되어 잔류 금속 RM이 PN 접합부 JP에 도달할 가능성은 작아지게 되어, PN 접합부 JP에서 실리사이드화되어 접합 누설 전류를 증대시키는 원인이 되는 것을 억제할 수 있다.
<F-2. 제조 방법>
이하, 도 47을 이용하여 SOI 디바이스(600)의 제조 방법에 대하여 설명한다.
우선, 도 1∼도 5를 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 도 47에 도시한 바와 같이, SOI 기판(10)의 SOI층(3)의 표면 내에 트렌치 분리 산화막 ST21을 형성한다.
그리고, 트렌치 분리 산화막 ST21에 의해 규정되는 영역 NR 및 영역 PR에, 각각 P형 불순물 및 N형 불순물을 이온 주입하여 P형 웰 영역 WR11 및 N형 웰 영역 WR12를 형성한다. 이에 따라, SOI층(3) 내에는 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP가 형성된다.
그 후, PN 접합부 JP의 근방에 게터링 영역 GR을 형성할 수 있도록, 게터링 영역 GR에 대응하는 부분이 개구부 OP로 된 레지스트 마스크 R19를 형성하고, 레지스트 마스크 R19의 상부로부터 고농도의 이온 주입을 행한다.
또, 개구부 OP는 레지스트 마스크에서의 최소 가공 치수, 예를 들면 10∼200㎚ 정도로 설정된다.
또한, 게터링 영역 GR의 형성 위치는 MOS 트랜지스터의 동작 시, 공핍층이 형성되는 영역 밖의 위치가 바람직하다.
도 47에서는 N형 웰 영역 WR12 내에 게터링 영역 GR을 형성하기 때문에, N형 불순물의 붕소(B) 이온을 1×1018/㎤ 이상의 농도가 되도록 주입하여, 주입 결함을 형성한다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
또, 이상의 설명에서는 게터링 영역 GR을 N형 웰 영역 WR12 내에 형성한 예를 나타냈지만, P형 웰 영역 WR11 내에 형성해도 무방하고, P형 웰 영역 WR11과 N형 웰 영역 WR12의 양쪽에 형성해도 무방하다.
또한, 게터링 영역 GR 형성을 위한 주입 불순물은 웰 영역의 도전형과 동일한 도전형의 불순물을 이용하는 예를 나타냈지만, 웰 영역의 도전형과는 다른 도전형의 불순물을 이용해도 되고, 이온 주입에 의한 결정 결함을 형성하는 것이 목적이기 때문에, 반도체 불순물 이외의 이온, 예를 들면 탄소(C)나 실리콘(Si)을 사용해도 된다.
<F-3. 작용 효과>
이상과 같은 구성을 채용함으로써, 트렌치 분리 산화막 ST21의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산되었다고 해도, PN 접합부 JP의 근방에 게터링 영역 GR을 설치함으로써, 잔류 금속 RM이 게터링 영역 GR에 집중되어 잔류 금속 RM이 PN 접합부 JP나, SOI층(3) 내의 PN 접합부, 예를 들면, P형 웰 영역 WR11과 소스·드레인 영역 SD11과의 접합부 및 N형 웰 영역 WR12와 소스·드레인 영역 SD12와의 접합부에까지 도달하는 것이 억제된다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
또, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(600)에 대하여 설명하였지만, 도 48에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(600A)를 나타낸다.
벌크 디바이스(600A)에서는 트렌치 분리 산화막 ST21 대신에 보다 깊은 트렌치 분리 산화막 ST22가 배치되어 있지만, 그 밖의 구성에 대해서는 SOI 디바이스(600)와 마찬가지이기 때문에, 중복되는 설명은 생략한다.
<G. 실시예 7>
<G-1. 장치 구성>
도 49∼도 51을 이용하여, 본 발명에 따른 실시예 7에 대하여 설명한다.
도 49는 실시예 7에 따른 SOI 디바이스(700)의 구성을 나타내는 단면도로서, 기본적으로는 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일하지만, 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST21에 의해 규정되고, 트렌치 분리 산화막 ST21의 하부의 P형 웰 영역 WR11에 대향하는 실리콘 기판(1) 내의 매립 산화막(2)과의 계면에는 이온 주입에 의한 게터링 영역 GR1이 배치되어 있다.
또한, 트렌치 분리 산화막 ST21에 인접하는 소스·드레인 영역 SD11의 하부에 대향하는 실리콘 기판(1) 내의 매립 산화막(2)과의 계면에는 이온 주입에 의한 국소적인 결정 결함 영역으로 구성되는 게터링 영역 GR2가 배치되어 있다.
게터링 영역 GR1 및 GR2의 상부에는 개구부 OP1 및 OP2에 게터링재로서의 폴리실리콘막 PS71 및 PS72가 매립되어 있다.
그 밖에 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
<G-2. 제조 방법>
이하, 도 50 및 도 51을 이용하여 SOI 디바이스(700)의 제조 방법에 대하여 설명한다.
우선, 도 50에 도시한 바와 같이, SOI 기판(10)을 준비하고, SOI층(3) 상에 개구부 OP11 및 OP12를 갖는 레지스트 마스크 R20을 배치한다.
그리고, 레지스트 마스크 R20을 이용하여 SOI층(3) 및 매립 산화막(2)을 에칭하여, 실리콘 기판(1)의 표면에 도달하는 개구부 OP1 및 OP2를 형성한다.
또, 개구부 OP1은, 도 49에 도시한 바와 같이, 이후에 형성되는 트렌치 분리 산화막 ST21의 하부의 P형 웰 영역 WR11 내의 PN 접합부 JP의 근방에, 또한 개구부 OP2는 이후에 형성되는 소스·드레인 영역 SD11에 형성되도록, 레지스트 마스크 R20의 개구부 OP11 및 OP12를 패터닝한다.
또, 개구부 OP11 및 OP12는 레지스트 마스크에서의 최소 가공 치수, 즉 10∼200㎚ 정도로 설정된다.
그 후, 레지스트 마스크 R20의 상부로부터 고농도의 이온 주입을 행하여 게터링 영역 GR1 및 GR2를 형성한다. 그 도우즈량은 1×1014/㎠ 이상이고, 주입 영역의 농도가 1×1018/㎤ 이상의 농도가 되도록 주입하여 주입 결함을 형성한다.
또, 주입 이온으로서는 B, P 등의 불순물 이온뿐만 아니라, Si나 C의 이온을 사용할 수 있고, 또한, 주입 결함을 형성할 수 있어, 반도체 장치의 동작에 영향을 주지 않은 것이면 어떠한 것도 무방하고, 실리콘 기판(1)에 포함되는 불순물과 동일하거나 다른 도전형이어도 무방하다.
다음으로, 도 51에 도시한 공정에서, 개구부 OP1 및 OP2를 폴리실리콘막(71, 72)으로 매립하고, 도 1∼도 5를 이용하여 설명한 공정과 마찬가지의 공정을 거쳐 SOI 기판(10)의 SOI층(3)의 표면 내에 트렌치 분리 산화막 ST21을 형성한다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로, 1회의 에칭만으로도 된다.
또, 이상의 설명에서는 트렌치 분리 산화막 ST21의 하부의 P형 웰 영역 WR11에 대응하는 실리콘 기판(1) 내 및 트렌치 분리 산화막 ST21에 인접하는 소스·드레인 영역 SD11의 하부에 대응하는 실리콘 기판(1) 내에, 게터링 영역 GR1 및 GR2를 형성한 예를 나타냈지만, 트렌치 분리 산화막 ST21의 하부의 N형 웰 영역 WR12에 대응하는 실리콘 기판(1) 내 및 트렌치 분리 산화막 ST21에 인접하는 소스·드레인 영역 SD12의 하부에 대응하는 실리콘 기판(1) 내에 형성해도 무방하고, 이들 모두에 대응하도록 형성해도 무방하다.
<G-3. 작용 효과>
이상과 같은 구성을 채용함으로써, 트렌치 분리 산화막 ST21의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산되었다고 해도, 개구부 OP1 및 OP2 중의 폴리실리콘막 PS71 및 PS72에서 잔류 금속 RM이 실리사이드화되고, 잔류 금속 RM이 PN 접합부 JP나, SOI층(3) 내의 PN 접합부, 예를 들면, P형 웰 영역 WR11과 소스·드레인 영역 SD11과의 접합부 및 N형 웰 영역 WR12와 소스·드레인 영역 SD12와의 접합부에까지 도달하는 것이 억제된다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
또한, 실리콘 기판(1)이 본래 갖는 게터링 효과에 부가해서, 게터링 영역 GR1 및 GR2가 게터링 사이트가 되기 때문에, 제조 프로세스에서 실리콘 기판(1) 내에 포함된 금속 원소의 게터링 효과가 향상된다.
또, PN 접합부에서 실리사이드가 형성되는 것을 방지한다고 하는 관점에서는, 폴리실리콘막 PS71 및 PS72만을 형성한 구성으로 하고, 게터링 영역 GR1 및 GR2는 형성하지 않아도 무방하다. 이 경우, 폴리실리콘막 PS71 및 PS72는 매립 산화막(2) 내에 배치할 필요가 없고, 트렌치 분리 산화막 ST21 하부의 P형 웰 영역 WR11 내 및 소스·드레인 영역 SD11 내에만 매립하는 구성으로 하면 된다.
또한, 폴리실리콘막 PS71 및 PS72를 매립함으로써, 웨이퍼 프로세스 중의 플라즈마 손상의 억제에도 효과가 있다. 즉, 통상의 SOI 디바이스에서, SOI층은 전기적으로 부동 상태이기 때문에, 플라즈마에 의한 에칭 등을 행하는 경우에는 벌크 디바이스에서는 발생하지 않은 손상을 받는 경우가 있었다.
그러나, 폴리실리콘막 PS71 및 PS72가 존재함에 따라 SOI층(3)이 실리콘 기판(1)과 전기적으로 접속되기 때문에, SOI층이 부동 상태인 것에 기인하는 문제점의 발생을 방지할 수 있다.
바꾸어 말하면, 실리콘 기판(1)은 SOI층(3)의 소스·드레인 영역 SD11에 전기적으로 접속되기 때문에, 실리콘 기판(1)의 전위 고정이 가능하게 되어, 플립 칩과 같이 기판의 이면의 전위 고정이 곤란했던 반도체 장치에 대하여 유효한 구성이 된다.
<H. 실시예 8>
<H-1. 장치 구성>
도 52∼도 58을 이용하여, 본 발명에 따른 실시예 8에 대하여 설명한다.
도 52는 실시예 8에 따른 SOI 디바이스(800)의 구성을 나타내는 단면도로서, 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
SOI 디바이스(800)에서 SOI 디바이스(100)와 다른 구성은, 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST21에 의해 규정되고, 트렌치 분리 산화막 ST21의 상부에는 2층의 상부 질화막 SN81이 선택적으로 배치되며, 또한, 게이트 전극 GT11 및 GT12의 측면에는 질화막으로 구성되는 2층의 측벽 스페이서 SW81이 형성되어 있는 점이다.
상부 질화막 SN81은 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 배치되어 있다.
상부 질화막 SN81은 도 19를 이용하여 설명한 폴리실리콘막 PS21과 마찬가지로, PN 접합부 JP를 따라 배치하는 것이 유효하다는 것은 물론이다.
<H-2. 제조 방법>
이하, 도 53∼도 58을 이용하여 SOI 디바이스(800)의 제조 방법에 대하여 설명한다.
우선, 도 1∼도 8을 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 도 53에 도시한 바와 같이, SOI 기판(10)의 SOI층(3)의 표면 내에 트렌치 분리 산화막 ST21을 형성하고, 또한, 영역 NR 및 영역 PR에 게이트 전극 GT11 및 GT12를 형성하고, 게이트 전극 GT11 및 GT12를 마스크로 하여 SOI층(3) 내에 확장 영역 EX11 및 EX12를 자기 정합적으로 형성한다.
그리고, 전면에 걸쳐 제1 질화막 SN8을 형성하고, 트렌치 분리 산화막 ST21의 상부의 제1 질화막 SN8 상에 레지스트 마스크 R21을 선택적으로 형성한다. 레지스트 마스크 R21은 상부 질화막 SN81의 형성 영역에 대응하여 배치된다.
다음으로, 도 54에 도시한 공정에서, 제1 질화막 SN8을 이방성 에칭으로 제거하여 트렌치 분리 산화막 ST21 상에 제1 상부 질화막 SN811로서 남김과 함께, 게이트 전극 GT11 및 GT12의 측면에 질화막으로 구성되는 제1 측벽 스페이서 SW811을 형성한다.
그리고, 영역 PR 상을 레지스트 마스크 R22로 피복하고, 영역 NR에서, 예를 들면 P, As를 이온 주입하여 소스·드레인 영역 SD11을 자기 정합적으로 형성한다. 이 공정에 의해, 확장 영역 EX11은 제1 측벽 스페이서 SW811의 하부에 남게 된다.
다음으로, 도 55에 도시한 공정에서, 영역 NR 상을 레지스트 마스크 R23으로 피복하고, 영역 PR에서, 예를 들면 B를 이온 주입하여 소스·드레인 영역 SD12를 자기 정합적으로 형성한다. 이 공정에 의해, 확장 영역 EX12는 제1 측벽 스페이서 SW811의 하부에 남게 된다.
다음으로, 도 56에 도시한 공정에서, 전면에 걸쳐 제2 질화막 SN9를 형성하고, 트렌치 분리 산화막 ST21의 상부의 제2 질화막 SN9 상에 레지스트 마스크 R24를 선택적으로 형성한다. 레지스트 마스크 R24는 상부 질화막 SN81의 형성 영역에 대응하여 배치된다.
그 후, 제2 질화막 SN9를 이방성 에칭으로 제거하여 제1 상부 질화막 SN811 상에 제2 상부 질화막 SN812를 남겨 2층의 상부 질화막 SN81을 구성하고, 또한, 게이트 전극 GT11 및 GT12의 측면의 제1 측벽 스페이서 SW811을 피복하도록 제2 측벽 스페이서 SW812를 형성하여 2층의 측벽 스페이서 SW81을 구성한다.
이후의 공정은, 기본적으로는, 도 10 및 도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로 1회의 에칭만으로도 된다.
또, 게이트 전극 GT11 및 GT12의 측면의 측벽 스페이서는 산화막으로 형성하고, 트렌치 분리 산화막 ST21의 상부에는 상기 측벽 스페이서와는 별개의 공정에서 상부 질화막 SN81을 형성하도록 해도 무방하다. 이에 따라 SOI층(3)에 가해지는 스트레스를 완화하여, 트랜지스터의 임계치의 변동을 억제할 수 있다.
상부 질화막 SN81을 형성하기 위한 전용의 공정이 필요하지만, 그 두께는 임의로 설정할 수 있는 이점을 갖고 있다.
<H-3. 작용 효과>
이상과 같은 구성을 채용함으로써, 트렌치 분리 산화막 ST21의 상부에서는 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남는 영역이 한정되어, 잔류 금속이 존재하고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST21 내로 확산되어 바람직하지 않은 부분, 예를 들면 PN 접합부 JP에 도달할 가능성을 작게 할 수 있다.
또한, 상부 질화막 SN81의 상부에 미반응된 금속층이 잔류 금속으로서 남은 경우에는 그것이 프로세스 중의 열 처리에 의해 확산되어도, 대부분의 금속 원자는 상부 질화막 SN81 내 혹은 상부 질화막 SN81과 트렌치 분리 산화막 ST21과의 계면에서 분리되어, 트렌치 분리 산화막 ST21 내로 확산되지 않는다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
또한, 전술한 프로세스에서 형성된 SOI 디바이스(800)에서는, 게이트 전극 GT11 및 GT12의 측면에는 질화막으로 구성되는 2층의 측벽 스페이서 SW81이 형성된다.
2층째의 제2 측벽 스페이서 SW812는 소스·드레인 영역 SD11 및 SD12의 형성 후에 형성되기 때문에, 트랜지스터 특성에 문제를 초래하는 것은 거의 없고, 오히려, 소스·드레인 영역 SD11 및 SD12에서의 실리사이드막 SS1의 이상 성장에 의한 게이트 산화막 GO11 및 GO12의 파괴를 억제하는 효과를 갖는다.
여기서, 실리사이드막의 이상 성장이란, 실리사이드 반응 시, 실리사이드 SS1이 스페이서 아래의 SOI층(3)과의 계면을 따라 이상 성장하고, 게이트 산화막 GO11 및 GO12까지 도달하여 절연성을 열화시키는 현상이다.
이에 대한 대책으로서, 스페이서의 폭(막 두께)을 두껍게 하는 방법이 고려되지만, 스페이서의 폭을 두껍게 하면, 트랜지스터의 특성에 문제를 초래할 가능성이 있다.
이것을 도 57을 이용하여 설명한다. 도 57은 SOI 디바이스에서 측벽 스페이서를 두껍게 한 구성을 나타내고 있고, 측벽 스페이서 SW가 두껍기 때문에, 그 하부의 SOI층(3) 내에는 비교적 긴 확장 영역 EX가 형성되어 있다.
확장 영역 EX는 LDD 영역으로 호칭되는 경우도 있는 바와 같이, 저농도의 불순물 영역인 경우가 많고, 소스·드레인 영역과 비교하여 저항율이 비교적 높다. 따라서, 이 영역이 길면 MOS 트랜지스터의 기생 저항이 높아지게 되어, 트랜지스터의 특성에 문제를 초래하게 된다.
그러나, SOI 디바이스(800)에서는 측벽 스페이서 SW81의 폭이 넓어 실리사이드막의 이상 성장에 의한 문제점을 방지할 수 있음과 함께, 확장 영역 EX11 및 EX12는 짧으므로 기생 저항은 낮게 억제되기 때문에, 트랜지스터의 특성이 저하되는 경우도 없다.
또, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(800)에 대하여 설명하였지만, 도 58에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(800A)를 나타낸다.
벌크 디바이스(800A)에서는 트렌치 분리 산화막 ST21 대신에 보다 깊은 트렌치 분리 산화막 ST22가 배치되어 있는데, 그 밖의 구성에 대해서는 SOI 디바이스(800)와 마찬가지이기 때문에, 중복되는 설명은 생략한다.
<I. 실시예 9>
<I-1. 장치 구성>
도 59 및 도 60을 이용하여, 본 발명에 따른 실시예 9에 대하여 설명한다.
도 59는 실시예 9에 따른 SOI 디바이스(900)의 구성을 나타내는 단면도로서, 도 11을 이용하여 설명한 SOI 디바이스(100)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 층간 절연막 IZ 및 컨택트부 CH에 대해서는 편의상 도시를 생략한다.
SOI 디바이스(900)에서 SOI 디바이스(100)와 다른 구성은 영역 NR 및 영역 PR이 트렌치 분리 산화막 ST91에 의해 규정되어 있는 점이다.
트렌치 분리 산화막 ST91은 그 내부에 SOI층(3) 내의 P형 웰 영역 WR11과 N형 웰 영역 WR12와의 PN 접합부 JP의 상부에 대응하는 위치에, 두개의 웰 영역 상에 걸치도록 배치된 복수의 실리콘 아일랜드 SI를 게터링 재료로서 갖고 있다.
실리콘 아일랜드 SI는 최대로 0.1㎛ 정도의 입지 지름을 갖는 실리콘 덩어리로서, SIMOX(Separation by Implanted Oxygen)법으로 형성된 SOI 웨이퍼의 매립 산화막 내에 존재하는 것이 알려져 있다. 이것은 SIMOX법이 실리콘 기판 내에 산소(O) 이온을 고농도로 주입하여 매립 산화막을 형성하는 것에 기인하고 있으며, 이것이 매립 산화막 내에 존재하면, 반도체 장치의 제조 공정에서 더스트의 원인이 되는 등의 영향이 있기 때문에, 바람직하지 않은 존재이었다.
그러나, 발명자들은 실리콘 아일랜드 SI를 적극적으로 이용하여, 게터링 사이트로서 이용하는 것에 착목하였다.
즉, 트렌치 분리 산화막은 일반적으로 CVD법을 이용하여 형성하기 때문에, 그 내부에는 실리콘 아일랜드는 존재하지 않는다. 그러나, 트렌치 분리 산화막에 Si나 O의 이온을 고농도로 주입하면 실리콘 아일랜드를 형성할 수 있고, 실리콘 아일랜드가 형성되면, Si와 SiO2와의 계면이 형성되기 때문에 게터링 사이트가 될 수 있는 것에 착목하였다.
<I-2. 제조 방법>
이하, 도 59 및 도 60을 이용하여 SOI 디바이스(900)의 제조 방법에 대하여 설명한다.
우선, 도 1∼도 5를 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 도 60에 도시한 바와 같이, SOI 기판(10)의 SOI층(3)의 표면 내에 트렌치 분리 산화막 ST21을 형성한다. 또, 도 60에서는 편의상 트렌치 분리 산화막 ST21 부분만을 나타내고 있다.
다음으로, SOI층(3) 상에 트렌치 분리 산화막 ST21의 상부만이 개구부가 된 레지스트 마스크 R25를 형성하고, 레지스트 마스크 R25의 상부로부터, 예를 들면 실리콘 이온을 고농도로 주입한다. 그 도우즈량은 1×1018/㎠ 이상이고, 주입 영역의 농도가 1×1022/㎤ 이상의 농도가 되도록 주입한다.
그 후, 1000∼1400℃에서 5분∼6시간 동안 어닐링을 행하여 트렌치 분리 산화막 ST21 내부에 실리콘 아일랜드 SI를 형성하고, 트렌치 분리 산화막 ST91을 얻는다.
이후의 공정은, 기본적으로는, 도 5∼도 11을 이용하여 설명한 SOI 디바이스(100)의 제조 방법과 마찬가지이지만, 실리사이드층 SS1의 형성 후, 미반응된 금속층을 제거하는 공정은 종래와 마찬가지로 1회의 에칭만으로도 된다.
또, 실리콘 아일랜드 SI에 이온 주입을 행하여, 600℃ 이상의 온도에서 어닐링을 행함으로써 다결정화하여, 게터링 능력을 향상시키도록 해도 무방하다.
이 때의 주입 이온으로서는 Si나 O 외에 B, P, As, C를 사용해도 무방하고, 그 도우즈량은 1×1014/㎠ 이상이다.
또한, 다결정화되지 않더라도 B나 P의 이온을 1×1014/㎠ 이상의 도우즈량으로 주입함으로써도 게터링 능력을 향상시킬 수 있다.
<I-3. 작용 효과>
이상과 같은 구성을 채용함으로써, 트렌치 분리 산화막 ST91의 상부에 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 트렌치 분리 산화막 ST91 내로 확산되었다고 해도, 두개의 웰 영역 상에 걸치도록 배치된 복수의 실리콘 아일랜드 SI에 잔류 금속이 집중되어, 잔류 금속이 PN 접합부 JP나, SOI층(3) 내의 PN 접합부, 예를 들면, P형 웰 영역 WR11과 소스·드레인 영역 SD11과의 접합부 및 N형 웰 영역 WR12와 소스·드레인 영역 SD12와의 접합부에까지 도달하는 것이 억제된다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
또, 이상의 설명에서는 SOI 기판(10)에 형성된 SOI 디바이스(900)에 대하여 설명하였지만, 도 61에서는 벌크 실리콘 기판(1)에 형성된 벌크 디바이스(900A)를 나타낸다.
벌크 디바이스(900A)에서는 트렌치 분리 산화막 ST21 대신에 보다 깊은 트렌치 분리 산화막(92)이 배치되어 있는데, 그 밖의 구성에 대해서는 SOI 디바이스(900)와 마찬가지이기 때문에, 중복되는 설명은 생략한다.
<본 발명의 적용예>
이상 설명한 실시예 1∼실시예 9에서는 소스·드레인 영역의 저저항화를 위해, 실리사이드층으로서 CoSi2나 TiSi2를 예로 하고, 금속 오염원으로서 실리사이드층 형성 시의 잔류 금속을 예로 하여 설명하였지만, 반도체 장치의 제조 공정에서의 금속 오염원으로서는 Cu(구리) 배선에서의 구리, 혹은 배선 에칭 장치로부터의 Fe(철), Ni(니켈), Cr(크롬) 등의 금속 오염에 대해서도 본 발명은 유효하다.
즉, 본 발명은 전술한 금속 재료 그 자체에 의한 오염은 물론, 관련되는 제조 장치로부터의 오염에 대해서도 유효하고, 메탈 게이트, 소스·드레인 영역에서의 실리사이드층 및 Cu 배선 등, 금속 재료를 다용한 디바이스, 또한, 게터링 능력이 작고, 반도체 장치의 미세화와 함께, 극히 미량의 금속 오염에 의해서도 영향을 받을 가능성이 높은 SOI 디바이스에 있어서 특히 유효하다.
본 발명의 제1 특징에 따른 반도체 장치에 따르면, 분리 절연막 상의 PN 접합부의 상부에 대응하는 위치에 두개의 반도체 영역 상에 걸치는 폴리실리콘막이 배치되어 있기 때문에, 분리 절연막 상의 상부에서는 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남는 영역이 한정되고, 잔류 금속이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되어 바람직하지 않은 부분, 예를 들면 PN 접합부에 도달할 가능성을 작게 할 수 있다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되고, 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제2 특징에 따른 반도체 장치에 따르면, 폴리실리콘막의 형성 폭을 0.5Lg<Tst<20Lg의 조건식을 만족하도록 설정함으로써, 잔류 금속이 바람직하지 않은 부분에 도달하는 것을 유효하게 방지할 수 있는 폴리실리콘막을 얻을 수 있다.
본 발명의 제3 특징에 따른 반도체 장치에 따르면, 폴리실리콘막의 두께를 게이트 폴리실리콘막과 동일하게 함으로써, 게이트 전극의 형성 공정에서 폴리실리콘막을 형성할 수 있어 제조 공정을 간략화할 수 있다.
본 발명의 제4 특징에 따른 반도체 장치에 따르면, 폴리실리콘막의 두께를 게이트 폴리실리콘막보다 얇게 함으로써, 게이트 폴리실리콘막과 같거나 그 이상의 두께인 경우보다 내부의 잔류 응력이 완화되어 특성의 안정화를 기대할 수 있다.
본 발명의 제5 특징에 따른 반도체 장치에 따르면, 폴리실리콘막을 PN 접합부를 따라 배치함으로써, PN 접합부의 모든 영역에서 실리사이드가 형성되는 것을 유효하게 방지할 수 있어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제6 특징에 따른 반도체 장치에 따르면, 분리 절연막 내의 PN 접합부의 상부에 대응하는 위치에, 두개의 반도체 영역 상에 걸치는 거의 균일한 두께의 폴리실리콘막이 배치되어 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 폴리실리콘막에까지 도달한 후, 폴리실리콘막과 반응하여 실리사이드를 형성하기 때문에, 예를 들면 두개의 웰 영역의 PN 접합부에까지 도달하는 것이 억제된다. 또한, 반도체층 내의 다른 PN 접합부, 예를 들면, 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제7 특징에 따른 반도체 장치에 따르면, 분리 절연막 내에 폴리실리콘막을 갖는 분리 절연막의 보다 현실적인 구성을 얻을 수 있다.
본 발명의 제8 특징에 따른 반도체 장치에 따르면, 분리 절연막 내에 폴리실리콘막을 갖는 분리 절연막의 보다 현실적이고, 보다 간략화된 구성을 얻을 수 있다.
본 발명의 제9 특징에 따른 반도체 장치에 따르면, 분리 절연막 내의 PN 접합부의 상부에 대응하는 위치에, 두개의 반도체 영역 상에 걸치는 거의 균일한 두께의 질화막이 배치되어 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 질화막에까지 도달한 후, 그로부터 더 이상 확산되는 것이 방지되기 때문에, 예를 들면 두개의 웰 영역의 PN 접합부에까지 도달하는 것이 억제된다. 또한, 반도체층 내의 다른 PN 접합부, 예를 들면, 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제10 특징에 따른 반도체 장치에 따르면, 분리 절연막이 완전 트렌치와 부분 트렌치가 연속하는 구성을 갖고, 완전 트렌치를 매립함과 함께 부분 트렌치의 저면 상으로 연장하도록 배치된 폴리실리콘막을 갖고 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 폴리실리콘막에까지 도달한 후, 폴리실리콘막과 반응하여 실리사이드를 형성하기 때문에, 예를 들면 반도체층 내의 두개의 웰 영역에 의한 PN 접합부에까지 도달하는 것이 억제된다. 또한, 반도체층 내의 다른 PN 접합부, 예를 들면, 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제11 특징에 따른 반도체 장치에 따르면, 폴리실리콘막이 부분 트렌치 내에 한정적으로 배치되고, 폴리실리콘막이 분리 절연막 외부로 돌출되지 않기 때문에, 절연 불량에 기인하는 문제점의 발생을 방지할 수 있다.
본 발명의 제12 특징에 따른 반도체 장치에 따르면, 두개의 반도체 영역 중, 적어도 한쪽의 PN 접합부 근방에 PN 접합을 따라 국소적인 결정 결함 영역이 배치되어 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 잔류 금속이 게터링 영역을 구성하는 결정 결함 영역에 집중되어, 잔류 금속이 예를 들면 반도체층 내의 두개의 웰 영역에 의한 PN 접합부에까지 도달하는 것이 억제된다. 또한, 반도체층 내의 다른 PN 접합부, 예를 들면, 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제13 특징에 따른 반도체 장치에 따르면, 결정 결함 영역이 반도체 영역의 도전형과 동일 도전형의 불순물이 비교적 고농도로 도입됨으로써 형성되기 때문에, 불순물 도입에 의한 웰 영역에의 영향을 적게 할 수 있다.
본 발명의 제14 특징에 따른 반도체 장치에 따르면, 결정 결함 영역이 반도체 영역의 도전형과 다른 도전형의 불순물이 비교적 고농도로 도입됨으로써 형성되기 때문에, 결정 결함 영역의 형성 방법의 선택의 자유도가 증가되게 된다.
본 발명의 제15 특징에 따른 반도체 장치에 따르면, 두개의 반도체 영역 중 적어도 한쪽의 PN 접합부 근방을 관통함과 함께, 매립 산화막을 관통하도록 매립된 제1 폴리실리콘막을 구비하고 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 제1 폴리실리콘막에까지 도달한 후, 제1 폴리실리콘막과 반응하여 실리사이드를 형성하기 때문에, 예를 들면 두개의 웰 영역의 PN 접합부에까지 도달하는 것이 억제된다.
본 발명의 제16 특징에 따른 반도체 장치에 따르면, 분리 절연막에 인접하는 소스·드레인 영역을 관통함과 함께, 매립 산화막을 관통하도록 매립된 제2 폴리실리콘막을 더 구비하고 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 제2 폴리실리콘막에까지 도달한 후, 제2 폴리실리콘막과 반응하여 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제17 특징에 따른 반도체 장치에 따르면, 제1 및 제2 폴리실리콘막의 하부의 실리콘 기판과 매립 산화막과의 계면 근방에 국소적인 제1 및 제2 결정 결함 영역이 배치되어 있기 때문에, 실리콘 기판이 본래 갖는 게터링 효과에 부가하여, 제1 및 제2 결정 결함 영역이 게터링 사이트가 되기 때문에, 게터링 효과가 향상된다.
본 발명의 제18 특징에 따른 반도체 장치에 따르면, 분리 절연막 상의 PN 접합부의 상부에 대응하는 위치에, 두개의 반도체 영역 상에 걸치는 상부 질화막이 배치되어 있기 때문에, 분리 절연막 상의 상부에서는 실리사이드층의 형성 시 미반응된 금속층이 잔류 금속으로서 남는 영역이 한정되고, 잔류 금속이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되어 바람직하지 않은 부분, 예를 들면 PN 접합부에 도달할 가능성을 작게 할 수 있다. 또한, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 대부분의 금속 원자는 상부 질화막 내 혹은 상부 질화막과 분리 절연막과의 계면에서 분리되어, 분리 절연막 내로 확산되지 않는다. 그 결과, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제19 특징에 따른 반도체 장치에 따르면, 상부 질화막의 두께를 MOS 트랜지스터의 측벽 스페이서와 거의 동일하게 함으로써, 측벽 스페이서의 형성 공정에서 상부 질화막을 형성할 수 있어 제조 공정을 간략화할 수 있다.
본 발명의 제20 특징에 따른 반도체 장치에 따르면, 상부 질화막 및 측벽 스페이서를 2층 구조로 하고, 각각의 제1층끼리 및 제2층끼리의 두께를 거의 동일하게 함으로써, 측벽 스페이서의 제1층째의 형성 공정에서 제1층째의 상부 질화막을 형성할 수 있고, 그 후 소스·드레인 영역을 형성하고, 그 후에 측벽 스페이서의 제2층째의 형성 공정에서 제2층째의 상부 질화막을 형성함으로써, 측벽 스페이서의 합계의 형성 폭은 넓어, 실리사이드막의 이상 성장에 의한 문제점을 방지할 수 있음과 함께, 측벽 스페이서의 제1층째의 하부에 일반적으로 형성되는 확장 영역은 짧아져 기생 저항이 낮게 억제되어, MOS 트랜지스터의 특성이 저하되지 않는다.
본 발명의 제21 특징에 따른 반도체 장치에 따르면, 분리 절연막 내의 PN 접합부의 상부에 대응하는 위치에, 두개의 반도체 영역 상에 걸치도록 복수의 실리콘 아일랜드가 배치되어 있기 때문에, 실리사이드층의 형성 시 분리 절연막의 상부에 미반응된 금속층이 잔류 금속으로서 남고, 그것이 프로세스 중의 열 처리에 의해 분리 절연막 내로 확산되었다고 해도, 잔류 금속이 복수의 실리콘 아일랜드에 집중되어, 잔류 금속이 예를 들면 두개의 웰 영역의 PN 접합부에까지 도달하는 것이 억제된다. 또한, 반도체층 내의 다른 PN 접합부, 예를 들면, 웰 영역과 소스·드레인 영역과의 PN 접합부에까지 도달하는 것이 억제되고, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있다.
본 발명의 제22 특징에 따른 반도체 장치에 따르면, 금속 오염의 영향을 받기 어려운 SOI 반도체 장치를 얻을 수 있다.
본 발명의 제23 특징에 따른 반도체 장치의 제조 방법에 따르면, 실리사이드층의 형성에서, 실리사이드화를 위한 열 처리 후에 미반응된 금속층을 제거함과 함께, 분리 절연막의 표면을 소정 두께로 제거하기 때문에, 분리 절연막 상에 잔류 금속이 남는 것을 방지할 수 있고, 프로세스 상의 열 처리로 잔류 금속이 분리 절연막 내로 확산되어 바람직하지 않은 부분에서 실리사이드화되는 것을 방지할 수 있다. 예를 들면, PN 접합부에서 실리사이드가 형성되는 것이 방지되어 접합 누설 전류의 발생을 방지할 수 있고, 또한, 게이트 절연막과 실리콘층과의 계면 근방에서 실리사이드가 형성되는 것이 방지되어 게이트 절연막의 신뢰성을 유지할 수 있다.
본 발명의 제24 특징에 따른 반도체 장치의 제조 방법에 따르면, 습식 에칭과 건식 에칭의 2회의 에칭을 행하여, 공정 (c-2)에서는 불산을 에칭제로서 사용함으로써, 분리 절연막을 더불어 제거하고, 분리 산화막 상에 잔류 금속이 남는 것을 확실하게 방지할 수 있다.
본 발명의 제25 특징에 따른 반도체 장치의 제조 방법에 따르면, 분리 절연막의 상부 이외의 부분은 마스크에 의해 보호되기 때문에, 미반응된 금속층을 2회째 제거할 때는 분리 절연막의 상부만이 제거되어 다른 부분을 보호할 수 있다.
본 발명의 제26 특징에 따른 반도체 장치의 제조 방법에 따르면, 내부에 폴리실리콘막을 갖는 분리 절연막을 비교적 용이하게 얻을 수 있다.
본 발명의 제27 특징에 따른 반도체 장치의 제조 방법에 따르면, 내부에 폴리실리콘막이 절연된 구성을 얻을 수 있다.
본 발명의 제28 특징에 따른 반도체 장치의 제조 방법에 따르면, 내부에 폴리실리콘막이 절연된 구성을 비교적 용이하게 얻을 수 있다.
본 발명의 제29 특징에 따른 반도체 장치의 제조 방법에 따르면, 내부에 질화막을 갖는 분리 절연막을 비교적 용이하게 얻을 수 있다.
본 발명의 제30 특징에 따른 반도체 장치의 제조 방법에 따르면, 완전 트렌치와 부분 트렌치가 연속하는 구성을 갖고, 완전 트렌치를 매립함과 함께 부분 트렌치의 저면 상으로 연장하도록 배치된 내부 폴리실리콘막을 갖은 분리 절연막을 비교적 용이하게 얻을 수 있다.
본 발명의 제31 특징에 따른 반도체 장치의 제조 방법에 따르면, 두개의 반도체 영역 중, 적어도 한쪽의 PN 접합부 근방에 PN 접합을 따른 국소적인 결정 결함 영역을 갖는 구성을 얻을 수 있다.
본 발명의 제32 특징에 따른 반도체 장치의 제조 방법에 따르면, 결정 결함 영역이 반도체 영역의 도전형과 동일 도전형의 불순물이 비교적 고농도로 도입됨으로써 형성되기 때문에, 불순물 도입에 의한 웰 영역으로의 영향을 적게 할 수 있다.
본 발명의 제33 특징에 따른 반도체 장치의 제조 방법에 따르면, 결정 결함 영역이 반도체 영역의 도전형과 다른 도전형의 불순물이 비교적 고농도로 도입됨으로써 형성되기 때문에, 결정 결함 영역의 형성 방법의 선택의 자유도가 증가되게 된다.
본 발명의 제34 특징에 따른 반도체 장치의 제조 방법에 따르면, MOS 트랜지스터의 측벽 스페이서와 동일한 공정에서 분리 절연막 상에 상부 질화막을 배치한 구성을 얻을 수 있다.
본 발명의 제35 특징에 따른 반도체 장치의 제조 방법에 따르면, 제1 측벽 스페이서의 형성 공정에서 제1 상부 질화막을 형성할 수 있고, 그 후 소스·드레인 영역을 형성하고, 그 후에 제2 측벽 스페이서의 형성 공정에서 제2 상부 질화막을 형성함으로써, 측벽 스페이서의 합계의 형성 폭은 넓어, 실리사이드막의 이상 성장에 의한 문제점을 방지할 수 있음과 함께, 제1 측벽 스페이서의 하부에 일반적으로 형성되는 확장 영역은 짧아져 기생 저항이 낮게 억제되어, MOS 트랜지스터의 특성이 저하되지 않는다.
본 발명의 제36 특징에 따른 반도체 장치의 제조 방법에 따르면, 내부에 복수의 실리콘 아일랜드를 갖은 분리 절연막을 얻을 수 있다.
본 발명의 제37 특징에 따른 반도체 장치에 따르면, 상기 폴리실리콘막이 소정의 전위에 접속되어 있기 때문에, 분리 산화막을 필드 실드 분리 구조로서 기능시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 6은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 구성을 설명하는 단면도.
도 12는 본 발명의 실시예 1에 따른 특징적인 제조 공정을 설명하는 단면도.
도 13은 본 발명의 실시예 1에 따른 특징적인 제조 공정을 설명하는 단면도.
도 14는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 변형예를 설명하는 단면도.
도 15는 본 발명의 실시예 1에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 16은 본 발명의 실시예 2에 따른 반도체 장치의 구성을 설명하는 단면도.
도 17은 본 발명의 실시예 2에 따른 반도체 장치의 효과를 설명하는 단면도.
도 18은 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 19는 본 발명의 실시예 2에 따른 반도체 장치의 구성을 설명하는 평면도.
도 20은 본 발명의 실시예 2에 따른 반도체 장치의 변형예의 구성을 설명하는 단면도.
도 21은 본 발명의 실시예 2에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 22는 본 발명의 실시예 3에 따른 반도체 장치의 구성을 설명하는 단면도.
도 23은 본 발명의 실시예 3에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 24는 본 발명의 실시예 3에 따른 반도체 장치의 제1 변형예의 구성을 설명하는 단면도.
도 25는 본 발명의 실시예 3에 따른 반도체 장치의 제1 변형예의 제조 공정을 설명하는 단면도.
도 26은 본 발명의 실시예 3에 따른 반도체 장치의 제1 변형예의 제조 공정을 설명하는 단면도.
도 27은 본 발명의 실시예 3에 따른 반도체 장치의 제1 변형예의 제조 공정을 설명하는 단면도.
도 28은 본 발명의 실시예 3에 따른 반도체 장치의 제2 변형예의 구성을 설명하는 단면도.
도 29는 본 발명의 실시예 3에 따른 반도체 장치의 제2 변형예의 제조 공정을 설명하는 단면도.
도 30은 본 발명의 실시예 3에 따른 반도체 장치의 제2 변형예의 제조 공정을 설명하는 단면도.
도 31은 본 발명의 실시예 3에 따른 반도체 장치의 제2 변형예의 제조 공정을 설명하는 단면도.
도 32는 본 발명의 실시예 3에 따른 반도체 장치의 제3 변형예의 구성을 설명하는 단면도.
도 33은 본 발명의 실시예 3에 따른 반도체 장치의 제3 변형예의 제조 공정을 설명하는 단면도.
도 34는 본 발명의 실시예 3에 따른 반도체 장치의 제3 변형예의 제조 공정을 설명하는 단면도.
도 35는 본 발명의 실시예 3에 따른 반도체 장치의 제3 변형예의 제조 공정을 설명하는 단면도.
도 36은 본 발명의 실시예 4에 따른 반도체 장치의 구성을 설명하는 단면도.
도 37은 본 발명의 실시예 4에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 38은 본 발명의 실시예 4에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 39는 본 발명의 실시예 4에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 40은 본 발명의 실시예 4에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 41은 본 발명의 실시예 5에 따른 반도체 장치의 구성을 설명하는 단면도.
도 42는 본 발명의 실시예 5에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 43은 본 발명의 실시예 5에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 44는 본 발명의 실시예 5에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 45는 본 발명의 실시예 6에 따른 반도체 장치의 구성을 설명하는 단면도.
도 46은 본 발명의 실시예 6에 따른 반도체 장치의 효과를 설명하는 단면도.
도 47은 본 발명의 실시예 6에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 48은 본 발명의 실시예 6에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 49는 본 발명의 실시예 7에 따른 반도체 장치의 구성을 설명하는 단면도.
도 50은 본 발명의 실시예 7에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 51은 본 발명의 실시예 7에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 52는 본 발명의 실시예 8에 따른 반도체 장치의 구성을 설명하는 단면도.
도 53은 본 발명의 실시예 8에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 54는 본 발명의 실시예 8에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 55는 본 발명의 실시예 8에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 56은 본 발명의 실시예 8에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 57은 측벽 스페이서를 두껍게 한 MOS 트랜지스터의 구성을 나타내는 단면도.
도 58은 본 발명의 실시예 8에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 59는 본 발명의 실시예 9에 따른 반도체 장치의 구성을 설명하는 단면도.
도 60은 본 발명의 실시예 9에 따른 반도체 장치의 제조 공정을 설명하는 단면도.
도 61은 본 발명의 실시예 9에 따른 반도체 장치를 벌크 디바이스에 적용한 예를 나타내는 단면도.
도 62는 실리사이드 프로세스를 갖는 종래의 반도체 장치의 제조 공정을 설명하는 단면도.
도 63은 실리사이드 프로세스를 갖는 종래의 반도체 장치의 제조 공정을 설명하는 단면도.
도 64는 실리사이드 프로세스를 갖는 종래의 반도체 장치의 제조 공정을 설명하는 단면도.
도 65는 실리사이드 프로세스를 갖는 종래의 반도체 장치의 제조 공정을 설명하는 단면도.
도 66은 실리사이드층을 갖는 종래의 벌크 디바이스를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
ST11, ST21, ST22, ST31, ST32, ST33, ST34, ST35, ST41, ST42, ST51 : 트렌치 분리 산화막
PS21, PS31, PS32, PS33, PS41, PS42, PS51, PS71, PS72 : 폴리실리콘막
JP : PN 접합부
GR, GR1, GR2 : 게터링 영역
331 : 하부 산화막
332 : 상부 산화막
333 : 산화막 스페이서
343 : 산화막
SN2 : 질화막
SN81 : 상부 질화막
SN811 : 제1 상부 질화막
SN812 : 제2 상부 질화막
SW811 : 제1 측벽 스페이서
SW812 : 제2 측벽 스페이서
SI : 실리콘 아일랜드

Claims (6)

  1. 반도체층과,
    상기 반도체층 상에 형성된 복수의 MOS 트랜지스터와,
    상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 MOS 트랜지스터를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치에 있어서,
    상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고,
    상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하도록 상기 분리 절연막 상에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 폴리실리콘막을 포함하고,
    상기 폴리실리콘막의 폭은 상기 분리 절연막의 폭보다 짧은 반도체 장치.
  2. 삭제
  3. 실리콘 반도체층과,
    상기 실리콘 반도체층 상에 형성된 복수의 반도체 소자와,
    상기 실리콘 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 반도체 소자를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 복수의 반도체 소자를 형성한 후, 전면에 걸쳐 실리사이드층 형성을 위한 금속층을 형성하는 공정과,
    (b) 열 처리를 행하여, 상기 금속층을 상기 실리콘 반도체층과 반응시켜 실리사이드층을 형성하는 공정과,
    (c) 상기 열 처리 후, 미반응된 상기 금속층을 제거함과 함께, 상기 분리 절연막의 표면을 소정 두께로 제거하는 공정
    을 포함하고,
    상기 공정 (c)는,
    (c-1) 상기 열처리 후, 미반응의 상기 금속층을 습식 에칭에 의해 제거하는 공정과,
    (c-2) 상기 (c-1) 공정 후에, 상기 분리절연막의 표면을 상기 소정 두께로 제거하는 건식 에칭을 행하는 공정을 구비하고,
    상기 분리절연막은 산화막으로 구성되고,
    상기 (c-2) 공정은 적어도 불산을 에칭제로서 사용하는 공정을 포함하며,
    상기 소정 두께는 2-50nm인
    반도체 장치의 제조 방법.
  4. 반도체층과,
    상기 반도체층 상에 형성된 복수의 MOS 트랜지스터와,
    상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 MOS 트랜지스터를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치에 있어서,
    상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고,
    상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하도록 상기 분리 절연막 상에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 폴리실리콘막을 포함하고,
    상기 폴리실리콘막은, 상기 분리 절연막의 외부 상부에 형성되고,
    상기 폴리실리콘막의 형성 폭은,
    Lg : 상기 PN 접합부의 위치에 대응하는 상기 폴리실리콘막 내의 위치에서 상기 폴리실리콘막의 단부까지의 길이,
    Tst: 상기 분리절연막의 두께가,
    조건식 : 0.5 Lg < Tst < 20 Lg 를 만족하도록 설정되는 반도체 장치.
  5. 반도체층과,
    상기 반도체층 상에 형성된 복수의 MOS 트랜지스터와,
    상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 MOS 트랜지스터를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치에 있어서,
    상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고,
    상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하도록 상기 분리 절연막 상에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 폴리실리콘막을 포함하고,
    상기 폴리실리콘막은, 평면에서 본 형상에 있어 상기 MOS 트랜지스터의 적어도 3 방향을 둘러싸도록 배치되는 반도체 장치.
  6. 반도체층과,
    상기 반도체층 상에 형성된 복수의 MOS 트랜지스터와,
    상기 반도체층의 표면 내에 형성된 분리 절연막을 포함하고, 상기 복수의 MOS 트랜지스터를 상기 분리 절연막에 의해 전기적으로 분리하는 반도체 장치에 있어서,
    상기 분리 절연막의 하부의 상기 반도체층 내에 도전형이 다른 두개의 반도체 영역이 형성하는 PN 접합부를 갖고,
    상기 분리 절연막을 통해 상기 PN 접합부의 상부에 대향하도록 상기 분리 절연막 상에 배치되며, 상기 두개의 반도체 영역 상에 걸치는 폴리실리콘막을 포함하고,
    상기 폴리실리콘막의 두께는 상기 MOS 트랜지스터의 게이트 전극을 구성하는 게이트 폴리실리콘보다 얇은 반도체 장치.
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