KR100484340B1 - 반도체장치및그처리방법 - Google Patents

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Abstract

동작 특성을 개선시키고 장치의 동작 과정 중에 발생하는 디패시베이tus(depassivation)을 감소시키기 위해 반도체 장치를 듀테륨으로 조절하는 바람직한 방법이 서술된다. 또한, 주기표의 Ⅲ, Ⅳ 또는 Ⅴ 족에서 하나 이상의 원소들을 함유하는 반도체(12)와, 반도체층(13,14)과, 절연층(17)과, 도체층(20)을 구비한 반도체 장치(11)가 서술된다.

Description

패시베이트된 반도체 트랜지스터 장치 및 패시베이트 방법
본 발명은 반도체 장치들의 분야에 관한 것으로, 특히 시간에 대한 반도체 장치 특성의 저하를 감소시키기 위해 반도체 장치 또는 그의 구성 요소들을 처리하기 위한 방법들에 관한 것이다.
그 배경으로서, 수소 패시베이션(hydrogen passivation)은 반도체 장치들의 제조에 있어 공지되어 있다. 수소 패시베이션 방법에서, 반도체 장치들의 동작에 영향을 미치는 결점들이 제거된다. 예를 들어, 이러한 결점들은 반도체 장치의 능동 성분들에 대한 재결합/발생의 중심으로서 설명되었다. 이들 중심들은 인가된 바이어스에 부분적으로 의존하여, 장치 내의 전하 캐리어들을 제거하거나 원하지 않는 전하 캐리어들을 부가하는 에너지 갭 내의 상태들을 도입하는 댕글링 결합(dangling bonds)에 의해 야기되는 것으로 고려된다. 댕글링 결합이 주로 장치 내의 표면 또는 인터페이스에서 발생하거나, 그것들은 베이컨시들(vacancies), 미소기공들(micropores), 전위(dislocation)에서 발생하며, 또한 불순물들과 관련된 것으로 생각된다.
수년에 걸쳐, 다수의 수소 패시베이션 방법들이 제안되어 왔다. 예를 들어, 미국특허 제3,923,559호는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 장치 같은 장치의 제조에 있어서, 수소 가스가 금속 전극의 침착 전에 실리콘 이산화물의 층에 도입되는 방법이 개시되어 있다. 그후, 금속 전극들이 침착되어, 장치 내의 수소 가스를 포획한다. 그후, 장치는 상승 온도에서 어닐링되며, 이미 도입된 수소는 실리콘 표면으로 이동되어 장치 제조 중에 생성된 바람직하지 않은 인터페이스 상태를 중화시킨다.
미국특허 제4,151,007호는 장치 제조에서 최종 제조 단계는 650℃ 내지 950℃의 수소 가스 분위기에서 장치를 가열하는 것을 포함하는 패시베이션 방법을 개시한다. 이 최종 수소 어닐링 단계는 알려진 바에 따르면 느린 포획의 효과를 무시하며, 따라서 MOS 구조물들의 안전성을 향상시킨다.
미국특허 제4,113,514호는 450℃ 이하의 온도에서, 수소 분자에 작용하는 글로우 방전 장치(glow-discharge apparatus)를 사용하여 발생된 수소 원자에 장치를 노출시키는 것을 포함하는 패시베이션 방법을 개시한다. 다소 유사하게, 미국특허 제4,331,486호는 반도체 장치를 수소 원자로 처리하도록 수소 플라즈마가 발생되는 패시베이션 방법을 개시한다.
미국특허 제3,849,204호는 결점들(defects)의 영역에서 수소 이온들을 주입하고, 그후 인터페이스 상태들을 제거하도록 불활성 분위기에서 기판을 어닐링하는 것을 포함하는 패시베이션 방법을 개시한다.
반도체 산업에서 발생되는 다른 문제점은 핫 캐리어 효과(hot carrier effects)에 의한 장치 성능의 저하이다. 이는 비례적으로 큰 전압들이 사용되는 작은 장치에 특히 관련된다. 그와 같은 고 전압들이 사용될 때, 채널 캐리어들은 절연층으로 유입되거나 장치의 동작을 열화시키도록 충분히 활성될 수 있다. 예를 들어, 실리콘 기반의 P 채널 MOSFET에서, 채널 강도는 드레인 근처의 양의 산화물 전하를 유도하는 산화물 내의 포획된 활성 구멍들에 의해 감소될 수 있다. 한편, N 채널 MOSFET에서, 게이트 대 드레인 단락들은 산화물에 유입되고 인터페이스 포획들을 발생시키는 전자들 및 산화물 마모(oxide wear-out)에 의해 발생될 수 있다. "드레인 엔지니어링(drain engineering)"은 이 문제점들을 대처하려는 시도로, 예를 들어 가볍게 도포된 드레인 확장부가 채널과 드레인 사이에서 생성되는 가볍게 도포된 드레인(light-doped drain: LDD)의 사용을 포함하고 있다. 핫 캐리어 효과에 대한 민감성을 줄이기 위한 여러 가능한 조치들에 대한 부가적인 상세에 대해서는, 미국특허 제5,352,914호, 제5,229,311호, 제5,177,571호, 제5,098,866호, 제4,859,620호, 제4,691,433호 및 제4,521,698호를 참조할 수 있다. 그러나 그와 같은 해결책들은 전형적으로 제조 방법을 복잡하게 하기 때문에 값비싸다. 경제적이며 적어도 단순화가 바람직하다.
본 배경에 비추어, 그와 같은 방법들로부터 얻어지는 개선된 패시베이션 방법 및 장치에 대한 필요성이 존재한다. 본 발명은 이러한 필요성들을 다룬다.
도1은 본 발명이 적용될 수 있는 하나의 예시적인 금속 산화물 반도체 전계 효과 트랜지스터의 다이어그램.
도2는 실험으로 논의된 바와 같이, 수소(솔리드 심볼) 및 듀테륨(오픈 심볼)으로 신터링된(sintered) 5개의 NMOS 트랜지스터들에 대한 트랜스콘덕턴스(transconductance)의 비교적 시간에 종속하는 열화를 나타내는 그래프.
도3은 실험으로 논의된 바와 같이, 수소(솔리드 심볼) 및 듀테륨(오픈 심볼)으로 신터링된 NMOS 트랜지스터에 대한 문턱 전압의 비교에 시간에 종속하는 증가를 나타내는 그래프.
발명의 개시
예컨대 MOS 장치들을 포함하는 반도체 장치는 그 동작 특성들을 개선하기 위해 듀테륨(deuterium)으로 유리하게 처리될 수 있다는 것이 밝혀졌다. 따라서, 본 발명의 하나의 바람직한 실시예는 듀테륨으로 장치를 패시베이팅하는 단계를 포함하는 반도체 장치를 처리하기 위한 방법을 제공된다. 그렇게 패시베이트된 반도체 장치들은 또한 본 발명의 일부분을 형성한다.
더 바람직한 관점에 있어서, 본 발명은 III족, IV족 또는 V족 원소 또는 그 화합물을 구비하는 반도체 층을 포함하는 반도체 장치를 제공한다. 장치는 또한 반도체 층의 정상에 절연(유전)층을 구비하며, 듀테륨 원자들이 핫 캐리어 효과에 대한 장치의 복원력(resilience)을 현저히 증가시키는데 충분한 양으로 III족, IV족 또는 V족 원소의 원자들과 공유 결합된다.
본 발명의 부가적인 실시예들은 본 발명의 듀테륨 처리된 반도체 장치가 핫 캐리어 효과들을 발생하는 조건들 하에서 동작되며, 하나 이상의 다양한 제작 단계들에서 제조가 완성된 후에 반도체 장치 안으로 듀테륨이 도입되며, 도입된 듀테륨이 장치의 동작 특성들을 개선하기 위해 사용되는 방법을 제공한다.
본 발명의 방법 및 장치는 반도체 분야, 그 준비, 및 그 사용에 특히 이점을 제공한다. 예를 들어, 제공된 장치는 동작 특성들을 개선시키고 핫 캐리어 효과들로 인한 에이징(aging) 또는 "디패시베이션(depassivation)"에 저항한다. 또한, 본 발명의 장치들은 성능을 증가시키기 위해 고 전압을 사용하여 동작되며, 핫 캐리어 효과들로 인한 열화에 잘 저항한다. 마찬가지로, 본 발명의 방법은 일반적으로 보다 높은 전압들에서 동작되는, 방사 경화 장치들(radiation hard devices)을 준비하는데 유익하다. 또한, 본 발명의 방법은 기존 제조 기술들에 용이하고 경제적으로 수행 및 합체될 수 있으며, 핫 일렉트론 효과(hot electron effects), 예를 들어 가볍게 도핑된 드레인(LDD) 기술에 대해 보호하기 위해 강구된 값비싸거나 복잡한 수단에 대한 필요성을 제거하거나, 그와 같은 조치를 수행하는데 더욱 처리 융통성을 제공한다.
본 발명의 추가적인 목적들, 특징들 및 이점들은 하기의 설명으로부터 명백하게 될 것이다.
본 발명의 원리들의 이해를 촉진시키기 위하여, 실시예가 참조되며, 특정 언어가 이를 기술하는데 사용된다. 그럼에도 불구하고 본 발명의 범위는 그에 의해 제한되지 않으며, 따라서 본원에 개시된 바와 같은 본 발명의 원리들의 이러한 변경들, 변화들, 적용들이 당업자에게 통상 발생할 수 있는 것으로 고려되어진다는 것을 이해해야 한다.
상술한 바와 같이, 본 발명의 바람직한 실시예는 반도체 장치 및 그 구성 요소의 제조에 듀테륨의 사용을 포함하고 있다. 반도체 장치는 그 동작 특성을 극적으로 향상시키기 위해 듀테륨으로 유리하게 처리될 수 있다는 것을 밝힌다. 예를 들어, 듀테륨으로의 처리는 핫 캐리어 효과들로 인한 반도체 장치들의 디패시베이션 또는 "에이징"의 감축을 제공한다. 그와 같은, 에이징은 예를 들어, 임계 전압, 트랜스콘덕턴스 또는 다른 장치 특성의 실질적인 열화에 의해 입증된다. 본 발명에 따라서, 반도체 장치들은 장치를 조건화하고 이들 열화들의 정도를 안정적으로 줄이기 위해 듀테륨을 사용하여 제조된다. 이것은, 예를 들면, 핫 캐리어 효과들에 대한 보호가 요구되는 장치의 영역들에 분자(D2), 원자(°D) 또는 이온(D+) 듀테륨을 놓음으로써, 그리고 영역 안에서 듀테륨을 원자와 공유결합시킴으로써, 반도체층의 원자와 결합되어 안정되게 통합된다. 이러한 공유결합은 가열에 의해 손쉽게 달성될 수 있다. 이와 관련하여, 예를 들면, 분자화된 (가스형태) 듀테륨의 확산 또는 원자나 이온 듀테륨의 주입에 의해 듀테륨이 원하는 영역에 제공되는 원하는 영역에서 공유결합되는 특정 모드들은 본 발명의 광범위한 양상들에 있어서 중요한 것이 아니다.
유사하게는, 본 발명은 반도체 장치 및 그 제조공정에 광범위하게 사용된다. 일반적으로 반도체 장치는, 예를 들면, 다이오드, 트랜지스터, 사이리스터(thyristor) 등과 같은 하나 이상의 능동 구성요소들을 포함한다. 도시된 실시예들은 CMOS 및 nMOS 기슬, 발광 다이오드, 레이저 다이오드 등과 같은 것을 포함하는 MOSFET 장치와 같은 MOS 기반의 장치를 포함한다. 이러한 관점에서, 본원에 기술되는 MOS 기반의 기술은 공통적으로 실용화된 금속과는 다른 게이트 컨덕터들을 사용하고자 하는데 그 의도가 있으며, 따라서 MOS 기반의 장치는 다른 절연 게이트 기술(예를 들면, IGFETs)을 포함한다. 본 발명의 양상을 MOSFETs(예를 들면, IGFETs)를 참조하여 보다 상세히 기술하며, 본 발명은 핫 캐리어 효과들 및 일반적인 활성 전하 캐리어들의 효과들로 인한 에이징에 민감한 상술된 반도체 장치 및 다른 반도체 장치들에 적용 가능하다.
도 1을 참조하면, 본 발명이 적용되는 MOSFETs의 다이어그램이 도시되어 있다. 장치(11)는, 예를 들면, 주기율표의 Ⅲ, Ⅳ 또는 Ⅴ족으로부터 선택된 하나 이상의 부재들을 포함하는 반도체 기판(12)을 포함한다. 반도체 기판은 p 형 또는 n 형 기판일 수 있으며, 결정질 실리콘 또는 비결정질 실리콘, 갈륨 비화물(gallium arsenide), 갈륨 알루미늄 비화물을 첨가하거나 첨가하지 않을 수 있다. 장치(11)는 또한 드레인(기판의 유형에 따라 n 형 또는 p 형) 및 기판(12)에 형성된 소스(14)(유사하게는 n 형 또는 p 형) 및 그 사이로 연장되는 채널(15)을 포함한다. 전계 산화물 또는 다른 전기 절연(유전)층(16)은 또한 게이트 절연체(유전체)(17)로서 제공된다. 절연체들(16, 17)은 단일층 또는 다중 층들로 형성될 수 있으며, 예를 들면, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화 질화물, 또는 실리콘이 풍부한 산화막인 실리콘의 질화물 또는 산화물을 포함할 수 있다. 장치(11)는 또한 예를 들면, 알루미늄, 금, 또는 구리와 같은 금속 및 텅스텐, 몰리브덴, 탄탈륨 또는 티타늄 규소, 또는 그것의 혼합물 및 폴리실리콘 및 티타늄 질화물과 같은 하나 이상의 전도성 금속인 게이트 절연체(17), 소스(14) 및 드레인(13)을 위한 전도성 접촉부들(18, 19, 20)을 포함한다. 여러 가지 전기 전도성 금속들이 공지되어 있으며, 본 발명에도 사용된다. 도시된 장치는 폴리실리콘 게이트 접촉부를 사용하는 MOSFET의 한 형태이며, 게이트 접촉부(20) 위에 절연체(21)를 포함한다. 본 발명의 반도체 장치의 일반적인 제조 기술은 통상적인 것이며, 여러 층들의 종래의 성장 또는 침착 및 적절한 마스크, 캡슐화 장치, 패키징 및 다른 단계를 이용하는 도핑 동작들을 포함한다.
본 발명에 따르면, 반도체 장치는 장치의 동작 특성들을 개선시키도록 장치를 조건화하기 위해, 제조 중 및 완성 후에 듀테륨과 함께 처리된다. MOSFET 장치들의 경우에는, 그러한 개선이 경계면에서 듀테륨 원자의 공유결합에 의해 반도체 장치(12)(예를 들면, 실리콘)와 게이트(17)(예를 들면, 실리콘 2산화물) 사이의 인터페이스 상태가 제거되기 때문에 이루어질 수 있는 것이다. 그러므로, 본 발명의 바람직한 양상들에서, 장치(11)(예를 들면, 게이트, 소스 및, 드레인 접촉부들의 제조에 후속함)의 제조 중에 또는 제조 후에, 원자, 이온 또는 분자 형태의 듀테륨이 게이트 절연체(17)와 기판(12)의 인터페이스에 침착되며, 인터페이스에서 원자들, 예를 들면, 반도체 층의 표면에서 원자들에 공유결합하게 한다.
이 점에 있어서, 장치(12)의 듀테륨 조건 및 패시베이션은 다양한 방식으로 달성될 수 있다. 예를 들면, 장치(11)는 하나 이상의 제조 단계들 중에 또는 제조가 완료된 후에(즉, 금속 접촉부들이 완료된 후), 혼합되거나 정적(static)인 듀테륨이 풍부한 환경에서 가열될 수 있다. 본 발명에 따른 듀테륨이 풍부한 환경은 자연적으로 발생되는 수준 이상에서 듀테륨을 포함하며, 그러한 수준에서는 다른 공급된 가스들(예를 들면, 반도체를 위한 수소 패시베이션 공정에서 사용되는 정화된 수소 가스)에서 낮은 수준의 불순물이 발생된다. 일반적으로, 0.1%에서 100%까지의 체적을 포함하는 환경에서 듀테륨 가스가 사용되며, 특히 5% 내지 50%가 바람직하고, 통상적으로는 5% 내지 20%이다. 듀테륨이 풍부한 환경은 바람직하게는 산소가 완전히 또는 필수적으로 없지만, 어닐링 공정에 유용하거나 해롭지 않은 다른 하나 이상의 가스들을 포함할 수 있다. 예를 들면, 수소 가스는 질소, 헬륨, 아르곤 또는 다른 가스와 같은 불활성 가스와 듀테륨을 혼합하여 사용할 수 있다. 어닐링 공정은 대기압, 대기압 이하 또는 대기압 이상에서 이루어질 수 있으며, 바람직하게는 200℃에서 장치의 다른 구성요소의 용융 및 분해 온도에서이며, 특히 바람직하게는 약 200℃ 내지 약 1000℃의 범위에서이며, 대부분의 경우에는 약 200℃ 내지 약 800℃의 범위에서 진행된다. 추가적으로는, 그러한 환경에서 공정이 완료된 후에는, 그 환경에 잔존하는 듀테륨이 리사이클과 재사용을 위해 회수될 수 있다. 예를 들면, 그러한 환경은 중수(heavy water)(D2O)를 형성하도록 연소될 수 있으며, 그것이 듀테륨 가스로부터 다시 처리(예를 들면, 전기분해 등의 방식)된다.
핫 캐리어 효과들에 의한 장치 성능의 열화의 감소가 반도체 장치의 다른 영역 또는 반도체/게이트 절연체 인터페이스에서 듀테륨을 제공하는 다른 방법은 또한 본 발명의 영역들을 벗어남이 없이 사용될 수 있다. 예를 들면, 원자 듀테륨은 이온 또는 원자 듀테륨 주입 및 어닐링 기술(미국 특허번호 제 3, 849, 204 호 및 4, 113, 514 호를 참조)에 의해 원하는 위치(예를 들면, 인터페이스)에 놓여질 수 있으며, 제조 동안 반도체 장치의 층들 안으로 트랩(trap)되고 인터페이스로 이동될 수 있다(미국 특허번호 제3, 923, 559호참조). 더욱이, 제조 초기 상태 중에, 반도체 기판(12)의 표면은 예를 들면 듀테륨 브롬화물, 염화물 또는 플루오르화물과 같은 듀테륨 할로겐화물로 에칭함으로써 또는 듀테륨 플라즈마로 처리함으로써 공유결합된 듀테륨을 포함하도록 조건이 붙여질 수 있다. 예를 들면 수소 플루오르화물 또는 브롬화 에칭 또는 수소 플라즈마 처리와 같이 현재 사용하는 방법의 대체는 반도체 장치 제조 분야에 있는 것이다. 그러한 처리는 듀테륨 원자를 재료의 원자 표면에 공유결합시키는 것이며, 그것으로부터 반도체가 제조되며(예를 들면, Ⅲ, Ⅳ 또는 Ⅴ족 요소 또는 그것의 혼합물), 예를 들면 그러한 재료의 원자에 직접적으로 결합되고(예를 들면, Si-D 결합의 경우), 또는 산소 또는 다른 원자(예를 들면, Si-O-D 공유결합의 경우)를 통해 그러한 원자에 결합된다. 따라서, 실리콘 반도체의 경우에, 그러한 표면 처리공정들은 듀테륨-실리콘(D-Si) 및 듀테륨-산소-실리콘(D-O-Si) 결합들을 가진 반도체 표면을 바람직하게 차지(populate)한다. 이후, 처리된 반도체 재료는 반도체 장치를 조립하기 위해 사용될 수 있다.
장치 조립에서 수소 함유 화합물 대신 듀테륨 함유 구성물의 대체는 예를 들면 확산 장벽들로 작용하는 실리콘 질화물(Si3N4)의 형성에서 중수소화(deuterated)화합물의 사용을 포함한다. 통상적으로는, 암모니아가 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiCl2H2)과 같은 적당한 실란 화합물과 반응하여 실리콘 질화물 스페이서를 제조한다. 본 발명의 특정 양상에서는, 실리콘 질화물 스페이서는 하나 이상의 수소들, 바람직하게는 모든 수소들이 듀테륨에 의해 대체되는 대응 화합물로부터 제조된다. 따라서, 실리콘 질화물 스페이서는 n 이 1, 2 또는 3인 공식 ND(n)H(3-n)을 갖는 화합물을 적당한 실란 화합물, 예를 들면 m 이 1, 2, 3 또는 4인 SiD(m)H(4-m), 또는 o 가 1, 2, 3, 4, 5 또는 6이며, p 가 0, 1, 2, 3, 4 또는 5이며, q 가 0, 1, 2, 3, 4 또는 5이고, X 가 브롬 또는 염기인 같은 할로겐이며, o + p + q = 6 인 조건을 갖는 Si2DoHpXq와 반응함으로써 형성될 수 있다. 이들 중에는, 실리콘 질화물 스페이서를 형성하기 위해 SiD4 및/또는 SiCl2D2와 ND3를 반응하는 것이 바람직하다. 이러한 형태로 질화물 스페이서를 구성하는 것은 듀테륨 함유 상태로 되는데, 이 상태는 MOS 트랜지스터 또는 다른 유사한 장치에서 산화물/실리콘 인터페이스를 패시베이트시키기 위해, 예를 들면 열 처리 동안 방출되는 장치 안에서 듀테륨 소스를 제공한다. 이러한 목적을 위한 적절한 화합물은 상업적으로 얻을 수 있으며, 일반적으로 공지된 기술로 제조가 가능하다. 예를 들면, 중소화 암모니아(ND3)는 오하이오 마이아미스버르그의 아이소테크 회사로부터 상업적으로 입수 가능하다. 중수소화 실란(ND4)은 중수소화 실란을 형성하기 위해 리튬 알루미늄 중소수화물(LiAlD4)과 테트라클로로실란(SiCl4)을 반응시킴으로써 준비될 수 있다(예를 들면, Journal of Organometallic Chemistry, Vol. 18, p. 371 (1969); 및 Inorganic Synthesis, Vol. 11, pp. 170-181 (1968) 참조). 상기 반응을 위한 리튬 알루미늄 중수소화물은 공지된 공정의 사용으로 준비되거나 아이소테크, 인코포레이티드로부터 상업적으로 획득될 수 있다. 다이듀터로디클로로실란( Dideuterodichlorosilane, D2SiCl2)은 듀터로트리클로로실란(DSiCl3)를 형성하기 위해 튜테륨 클로라이드(deuterium chloride, DCl)와 실리콘 메탈(Si)을 반응시킴으로써 준비될 수 있고, 이는 다이듀터로디클로로실란을 형성하도록 촉매의 존재에서 반응될 수 있다(예를들면, Ind. Eng. Chem. Res. 27(9), 1600-1606(1988) 참조). 중수소화 화합물을 준비하는데 여러 가지 적절한 화학들(chemistries)은 당업자에게 분명하다.
수소 함유 화학물을 종래 이용하고, 대응 듀테륨-함유 화합물이 사용될 수 있는 다른 제조 단계들은 금속 불순물을 제거하기 위해 HCl 대신에 DCl을 사용하는 산화물의 성장, NH3 대신에 중수소화 암모니아, 예를 들면 ND3와 함께 옥시니트라이드(oxynitride)의 성장, 중수소화 실란 또는 관련 화합물로 만드는 폴리실리콘 게이트의 제조, 중수소화 실란 또는 관련 화합물로 만드는 에피텍셜 실리콘층의 제조, H2O 대신 D2O를 사용하는 습식 산화 공정, 및 AsD3, PD3, B2D6 등과 같은 중수소화 도핑제의 사용을 포함한다. 상기 및 다른 유사 공정들은 반도체 장치를 조정하기 위해 듀테륨을 방출하는 장치에서 듀테륨-함유 배경을 제공하도록 사용될 수 있다.
예컨대, 차후 이동(migration)과 패시베이션을 위한 제조 중에 듀테륨의 이온 주입 및/또는 인트랍먼트(entrapment)를 포함하는 가스 듀테륨 환경에서의 어닐링 이외에 여기에 개시된 기술들은 반도체 및 절연층의 인터페이스에 듀테륨 가스의 통과를 방해하는 장치에 구조체들이 포함되는 패시베이션을 효과적으로 용이하게 할 수 있다. 예를 들면, 상기 인터페이스 위의 실리콘 질화물층의 존재를 인터페이스에 대한 듀테륨 가스의 확산을 방해하며, 상술된 바와 같이, 인터페이스에 듀테륨을 제공하는 선택적 또는 추가적 방법의 사용은 장치 패시베이션을 용이하게 하도록 선택적으로 사용될 수 있다.
듀테륨으로 반도체 장치의 조절(conditioning)은 핫 캐리어(즉 열전자) 효과에 의한 장치의 디패시베이션과 관련된 효과를 대폭 줄인다. 예를 들면, 하기에 실험으로 알려진 바와 같이, 임계 전압 및 트랜스컨덕턴스의 열화시의 극적인 감소들은 수소 패시베이션(도 2 및 3 각각 참조)에 비교되는 바와 같이, 장치가 패시베이트하기 위해 듀테륨이 사용될 때 관찰된다. 상기 감소들은 약 10 내지 50의 인수만큼 실제 수명 개선들을 나타내며, 열전자 효과에 대한 에이징 저항이 보다 많은 반면, 보다 높은 전압에서 반도체 장치의 작동을 가능하게 한다.
본 발명의 이해 및 인식과 그 이점을 증진하기 위하여, 다음 실험이 제공된다. 이 실험은 예시적인 것이며, 본 발명을 제한하지 않는 것으로 이해된다.
실험
1. 재료 및 설비
1.1 웨이퍼
이런 실시예에서 사용된 웨이퍼들은 뒤따르는 변화를 가지는 IEEE Trans. 반도체 제조 8, 440 (1995) 아이. 씨. 키질얄리 및 엠.제이. 토마 등에 의해 기술된 바와 같이 통상의 AT&T 의 0.5μm 3.3 볼트 CMOS 기술을 사용하여 제조되는 NMOS 트랜지스터 구조를 포함했다. 게이트 산화는 tox ~ 55 Å 으로 감소되며, p-웰의 도핑은 증가되며, 인-도핑된 LDD 영역은 얕은 비소 주입된(분량 = 30 kev 에서 4×1014 cm-2) 소스-드레인 연장 영역에 의해 대체된다. 상기 수정으로, 게이트의 드레인 에지 근처 소스-드레인 최대 전계에 대한 최대값은 강화되며, 더욱 많은 채널 핫 일렉트론들을 얻는다. 얕은 소스-드레인 연장은 핫 일렉트론이 Si/SiO2 경계면 근처에 있을 때 현저한 경계면 손상을 일으킨다. 상기 핫 캐리어에 의해 일으켜진 경계면 손상은 NMOS 트랜지스터 트랜스컨덕턴스(즉, gm = △IDS/△VGS┃VDS )내의 변화 또는 트랜지스터 임계 전압 Vth 내의 변환을 모니터링하는 것에 의해 용이하게 관찰된다. 제이.엠. 펨블리 등 어드밴스드 CMOS 프로세스 테크놀로지, VLSI 일렉트로닉스 마이크로스트럭쳐 사이언스, vol. 19, 아카데믹 프레스: 샌디애고, 1989 참조.
1.2 가스
수소, 질소 및 듀테륨 가스는 미국 일리노이 데카터 에스. 제이. 스미스 웰딩 서플라이에서 입수하였다. 모든 가스는 초고순도(UHP: ultra high purity) 99.999% 순수하다. 듀테륨 가스의 소스는 미국 펜실베니아 모리스빌의 엠지 인더스터리였다.
1.3 노(furnace)의 초기화
웨이퍼들은 구역들(zones)을 통한 질소 및 수소 또는 듀테륨의 공급을 위해 두 개의 구역 마샬 머플 로(two-zone Marshall muffle furnace)를 사용하여 어닐링되었다. 웨이퍼들은 슬라이딩 석영 트레이(sliding quartz tray) 상에 위치되며 석영 푸시로드(pushrod)를 가지고 위치되었다. 노의 양쪽 구역은 소망 어닐링 온도로 설정되며, 그 다음 웨이퍼 어닐링 구역의 가감저항기는 석영 트레이의 유지 영역을 가로질러 실질적으로 일정한 온도를 달성하도록 조정되었다. 이 트레이는 각각 가동을 위해 거기에 위치되었다. K 타입 열전쌍(thermocouple)을 사용하여 측정되는 온도는 노 튜브 인서트 엔드 캡들(furnace tube insert end caps) 상을 관통하는 스테인레스 스틸로 밀봉된 O-링(ring)을 통해 노 내부로 공급된다. 다른 K 타입 열전쌍은 0 ℃ 기준으로서 작용하도록 아이스 베스(ice bath)(탈염수) 내에 놓여졌다. 두 개의 열전쌍들 간의 온도는 프로텍(PROTEK) 티엠(TM) 북(BOOK) 배터리로 작동되는 서모커플 미터를 사용하여 측정되었다. 노의 구역은 피드백을 위해 고정된(노의 단부로부터 10.5 인치에) 서모커플을 사용하는 두 개의 바버 콜맨(Barber Coleman) 570 온도 조절기에 접속되었다. 가스의 흐름을 위해, 노 석영 튜브 인서트의 단부들은 메이팅 글라스 단부 캡이 만들어진 테이퍼진 그라운드 글라스 접합부분이었다. 튜브의 단부는 노의 외부 벽이기 때문에, 뜨겁지 않으므로 가스기밀 밀봉을 테프론 테이프(Teflon tape)를 사용하여 용이하게 형성할 수 있다. 실린더가 함유하는 수소 또는 듀테륨은 가스 순도를 보호하도록 금속 다이아프램(diaphragm)을 갖는 매티슨 모델(Matheson Model) 3122-350 2단 조정기(two stage regulator)로 노 가스 튜브에 접속되었다. 상기 가스는 304 스테인레스 스틸 배관의 의하여 석영 관 단부 캡에 가스관이 부설되었다. 질소 가스라인은 O-링으로 밀봉된 스테인레스 스틸 퀵 커넥터에 의하여 글라스 단부 캡에 결합되었다. 수소 및 듀테륨 가스 라인은 수소 및 듀테륨 라인간에 교차-오염 가능성을 피하기 위해 주어진 시간에서 상기 가스 중 하나에만 연결되었다. 추가의 예방조치로서, 듀테륨 가스라인은 그밖의 노 내부로 수소를 도입할 수 있는 어떠한 습기도 제거하도록 액체 질소 내에 담궈지는 구리 튜브의 직렬 코일을 포함했다. 어닐링 가동시에는, 가스는 웨이퍼 구역에 진입하기 전에는 웨이퍼 샘플을 함유하지 않은 노의 구역을 통하여 흘렀다. 이 방식으로, 가스는 예열되며, 그것에 의해 웨이퍼 구역 온도를 방해하지 않았다. 웨이퍼 구역을 탈출 후, 가스는 대향 단부 캡 상에 핏팅(fitting)을 통해서 흘러나가며 그후 매티슨 P6-1000 계열 유량계(분당 0.1 내지 2.0 표준 리터(SLPM) 범위)를 통해 루트가 정해졌다. 유량계 이후, 가스는 표준 후드 벤트(standard hood vent)를 통해 배출되었다.
2. 어닐링 운전
모든 가동에서, 질소 가스 흐름은 0.55 SLPM에서 설정되었다. 볼륨 수소(volume hydrogen) 또는 듀테륨 가스로 약 10%를 함유하는 환경을 달성하기 위해, 압력이 수소 또는 듀테륨 가스 조정기의 개방에 의해 약 0.61 SLPM으로 증가되었다. 제 1 가동에서, 웨이퍼 샘플들은 약 1 시간 동안 질소 내에 10% 듀테륨의 환경에서 어닐링되었다. 온도는 약 400℃로 유지되었다. 제 2 가동에서, 웨이퍼 샘플들은 약 400℃의 온도에서 약 1 시간 동안 질소 환경에서 볼륨 수소 10%로 어닐링되었다. 얻어진 웨이퍼들 상의 장치들은 전기적 스트레스 시험(electrical stress testing)을 받았다. 특히, 가속된 핫 캐리어 DC 스트레스 시험들은 피크 기판 전류 조건들에서 가변 게이트 길이들(0.5μm 내지 15 μm)을 갖는 트랜지스터들 상에서 수행되었다. 인가된 스트레스 전압들은 VDS = 5V 및 VGS ~ 2V 이었다. 예비-스트레스 트랜지스터 측정들은 수소 및 듀테륨 내에서 신터링되는 장치들이 동일한 전기의 특성들(예를 들면, 트랜스컨덕턴스, 문턱 전압, 서브문턱-기울기, 포화전류, 등)을 갖는다는 것을 나타낸다.
도 2는 0.5μm 내지 0.7μm에 걸치는 5배의 게이트 길이들을 갖는 NMOS 트랜지스터들에 대한 스트레스 시간의 함수로서 트랜스컨덕턴스 열화(transconductance degradation)를 나타낸다. 도 3에서, 스트레스 시간의 함수로서 문턱 전압의 증가는 동일 장치들에 대해 도시된다. 보여지는 바와 같이, 웨이퍼들은 채널 핫 캐리어 스트레스에 대해 극히 높은 복원력 레벨을 나타내는 듀테륨 환경으로 신터링된다. 추가의 비교 연구에서, 약 80개의 추가 트랜지스터들이 유사 스트레스를 받으며, 동일한 강한 경향이 관찰되었다. 이들 결과들은 만약 20% 트랜스컨덕턴스 열화가 실제 수명 기준으로 취해진다면, 듀테륨 내에서 신터링된 트랜지스터들이 통상 수소 내에서 신터링되는 것보다 10 배 더 긴 수명들을 나타낸다. 또한, 문턱 전압의 100mV(또는 200mV)의 시프트(shift)가 열화 기준으로서 취해지면 10배의 수명 향상이 추측된다.
본 발명이 앞서의 상세한 설명으로부터 상세히 예시되고 설명되었지만, 그것은 예시적인 것이고 문자에 제한되지 않으며, 바람직한 실시예들만이 설명되었으며 본 발명의 사상 내에 있는 모든 변경들 및 변형이 보호되도록 의도된 것으로 이해된다. 또한, 여기에서 언급된 모든 공보들은 종래 기술분야의 숙련자 수준에서 나타낸 것이며 각각이 개별적으로 참조문헌으로서 포함되며 충분히 설명되었다.

Claims (16)

  1. 실리콘층과 절연 실리콘 산화 화합물 사이에 인터페이스를 갖는 전계 효과 트랜지스터 구조체를 패시베이트(passivate)하는 방법에 있어서,
    핫 캐리어 스트레스와 관련된 전계 효과 트랜지스터 구조체의 동작 저하를 실질적으로 감소시키는데 효과적인 상기 인터페이스에서 듀테륨의 농도를 제공하기위해, 상기 트랜지스터 구조체의 소스, 드레인 및 게이트의 전도성 접촉부들이 제조된 후에 상기 구조체를 듀테륨으로 어닐링하는 단계를 포함하는, 패시베이트 방법.
  2. 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역, 상기 채널 영역과 인터페이스를 갖는 실리콘 산화물 게이트 절연층, 및 상기 소스 영역과 드레인 영역에 그리고 상기 게이트 절연층 상에 접촉부들을 포함하는 절연된 게이트 전계 효과 트랜지스터 구조체를 패시베이트하는 방법에 있어서,
    게이트 접촉부 아래에 약 55Å보다 크지 않은 두께를 갖도록 상기 절연층을형성하는 단계와,
    상기 소스, 드레인 및 게이트 접촉부들을 형성한 후에, 핫 캐리어 스트레스와 관련된 상기 트랜지스터 구조체의 동작 저하를 실질적으로 감소시키는데 효과적인 상기 게면에서 듀테륨의 농도(concentration)를 형성하도록 약 200℃ 이상의 온도에서 듀테륨을 포함하는 분위기에서 상기 구조체를 어닐링하는 단계를 포함하는, 패시베이트 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연층은 실리콘 이산화물 또는 실리콘 산화 질화물을 포함하는, 패시베이트 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 트랜지스터 구조체는 듀테륨 가스 및하나 이상의 불활성 가스들을 포함하는 분위기에서 가열되는, 페시베이트 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 어닐링 단계는 약 400℃의 온도에서 수행되는, 패시베이트 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 어닐링 단계는 약 10%의 듀테륨과 평형 질소(balance nitrogen)를 포함하는 분위기에서 수행되는, 패시베이트 방법.
  7. 제 6 항에 있어서, 상기 어닐링 단계는 수소, 질소, 아르곤, 및 헬륨 중 하나 이상과 듀테륨 가스를 포함하는 분위기에서 수행되는, 패시베이트 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 어닐링 단계는 초기압(superatmospheric pressure) 분위기에서 수행되는, 패시베이트 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 어닐링 단계는 상기 트랜지스터 구조체에 원자 또는 이온 듀테륨을 주입하는 단계와, 상기 주입된 구조체를 가열하는 단계를 포함하는, 패시베이트 방법.
  10. 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역, 게이트, 및 상기 게이트와 채널 영역 사이의 실리콘 산화 화합물 게이트 절연체, 및 소스, 드레인 및 게이트 접촉부들을 갖는 패시베이트된 전계 효과 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 게이트 절연체는 게이트 절연체와 채널 사이의 상기 인터페이스에서 공유 결합을 형성하는 듀테륨의 농도를 갖고, 상기 트랜지스터 장치는 핫 캐리어 스트레스와 관련된 동작 저하를 받기 쉬우며, 상기 듀테륨의 농도는 상기 핫 캐리어스트레스와 관련된 상기 저하를 감소시키는, 패시베이트된 반도체 트랜지스터 장치.
  11. 제 8 항에 있어서, 게이트 절연체와 채널 영역 사이의 인터페이스를 패시베시트하도록 상기 인터페이스에 상기 듀테륨을 제공하기 위해 약 200℃ 이상의 온도에서 듀테륨 가스가 풍부한 분위기에서 상기 소스, 드레인 및 게이트 영역에 상기 접촉부를 형성한 후 상기 듀테륨의 농도는 장치의 사후 제조 어닐링에 의해 형성된, 패시베이트된 반도체 트랜지스터 장치.
  12. 제 11 항에 있어서, 상기 듀테륨의 농도는 약 10%의 듀테륨과 평형 질소를 포함하는 분위기에서 약 400℃로 구조체를 가열함으로써 얻어지는, 패시베이트된 반도체 트랜지스터 장치.
  13. 제 12 항에 있어서, 상기 실리콘막은 실리콘 이산화물 또는 실리콘 산화 질화물을 포함하는, 패시베이트된 반도체 트랜지스터 장치.
  14. 소스 및 드레인 접촉부를 포함하고 트랜지스터 게이트와 트랜지스터 구조체의 채널 사이에 개재된 약 55Å 두께를 초과하지 않는 게이트 절연막과 상기 트랜지스터 게이트를 갖는 절연된 게이트 n-채널 전계 효과 트랜지스터 구조체를 포함하는 패시베이트된 반도체 트랜지스터 장치에 있어서,
    상기 게이트 절연체는 상기 막에 도입되어 남아 있는 듀테륨의 농도를 갖고,상기 트랜지스터 장치는 핫 일렉트론 스트레스와 관련된 동작 저하를 받기 쉬우며,상기 듀테륨의 농도는 상기 핫 일렉트론 스트레스와 관련된 상기 저하를 실질적으로 감소시키는, 패시베이트된 반도체 트랜지스터 장치.
  15. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 트랜지스터는 CMOS 트랜지스터인, 패시베이트된 반도체 트랜지스터 장치.
  16. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 게이트 절연체는 55 Å보다 크지 않는 두께를 갖는, 패시베이트된 반도체 트랜지스터 장치.
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