KR100455640B1 - 테이퍼형측벽을갖는막구조체를생성하는습식에칭방법 - Google Patents

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Abstract

본 발명에 따라, 기판상에 제 1 금속층을 형성하고, 상기 제 1 층의 상부에 상이한 물질의 제 2 층을 형성하고, 상기 제 2 층상에 레지스트의 패턴을 형성하며, 상기 제 1 및 제 2 층을 에칭제로 에칭함으로써 테이퍼형 측벽을 갖는 금속막 구조체가 만들어진다. 제 2 층의 물질은 제 1 층의 금속과 상호 반응하여 제 2 층의 측방향 에칭 속도를 증가시키토록 선택되며, 그에 의해 테이퍼형 측벽을 갖는 금속막 구조체가 생성된다. 바람직한 실시예에서, 제 1 층은 Cr이고, 제 2 층의 물질은 Mo이며, 에칭제는 세라믹 암모늄 질산염이다. 본 발명의 방법은 능동 매트릭스 액정 디스플레이에 사용되는 박막 트랜지스터 어레이를 위한 도전성 박막 라인을 만드는데 이용될 수 있다.

Description

테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법{METHOD FOR PRODUCING TAPERED LINES}
본 발명은 금속 박막의 습식 에칭(wet etching)에 관한 것으로, 더 구체적으로는 에지들(edges)이 소정 각도로 테이퍼(taper) 형태를 이루는 금속막 구조체를 생성하기 위한 에칭 방법에 관한 것이다.
본 발명은 능동 매트릭스 액정 디스플레이(active matrix liquid crystal displays; AMLCD)용 박막 트랜지스터 어레이(즉, TFT 어레이)의 제조에 관련된 것이다. 종래의 AMLCD는 TFT 어레이를 포함하는 기판과, 공통 전극을 포함하는 기판 사이에 배치된 액정 매체를 구비한다. TFT 어레이는 AMLCD의 제어 소자들을 제공한다. 종래의 TFT 어레이는 TFT 소자와, 저장 캐패시터와, 픽셀 전극으로 이루어진 매트릭스와, 드라이버 전극과의 상호 접속을 위한 주변 회로로 이루어진다. 트랜지스터들은 각각의 픽셀 전극에 대한 전압을 제어하고, 차례로 각각의 픽셀 전극은 액정 픽셀의 광학 상태를 제어한다.
TFT 어레이는 흔히 기판상에 제 1 금속막을 형성함으로써 제조된다. 다음, 통상적으로 크롬인 금속막이 습식 에칭되어, 예컨대 도전성 게이트 라인, 데이터 라인, 전극, 주변회로 리드선(leads)과 같은 금속막 구조체의 도전성 매트릭스를 정의한다. 에칭 이후, 예컨대 실리콘 질화물/비결정 실리콘/실리콘 질화물 스택(stack)과 같은 절연막과 반도체막의 스택이 도전성 매트릭스상에 형성된다. 그 후, 제 2 금속막이 제공되고 패터닝됨으로써 캐패시터, 전극, 크로스오버(crossover) 및 리드선이 형성된다.
종래의 공정을 이용할 경우 한가지 어려운 문제점이 발생하는데, 이는, 크롬막을 에칭하는 종래의 습식 에칭이 급경사의 측벽(사실상, 수직 측벽)을 생성하기 때문이다. 절연막 혹은 반도체막이 후속하여 형성될 경우, 이러한 가파른 측벽은 침착된 막에 불연속성을 발생시키거나 혹은 성능이 저하된 영역(degraded regions)을 발생시킨다. 불량한 막은, 특히 트랜지스터, 저장 캐패시터 및 크로스오버에 대해 단락, 고 누설 전류, 저 브레이크다운 전압을 초래할 수 있다. 또한 가파른 측벽은 후속하는 제 2 금속막의 침착에 불리한 영향을 미쳐서, 제 2 금속층(특히 크로스오버)의 개방 회로 손상을 크게 증가시킬 수 있다. 이러한 급경사의 측벽 에지(edges)는 정전기적 방전 손실(electrostatic discharge damage;ESD)을 악화시킨다.
이러한 급경사 측벽을 제거하려는 종래의 노력들은 결코 만족스러운 것이 아니었다. 미국 특허 제 5,007,984호는 테이퍼형 벽을 형성하는 두가지 방법을 개시한다. 첫 번째 방법에서는, 종래의 세라믹 암모늄 질산염(ceramic ammonium nitrate;CAN) 에칭제에 질산을 첨가함으로써 테이퍼형 측벽이 얻어진다. 결과하는 테이퍼 각(taper angle)은 주로 에칭 온도와 질산 농도에 좌우된다. 그러나, 이 방법에 의해서는 40도 미만의 테이퍼 각을 얻기가 어렵다. 더욱이, 이 공정은 본질적으로 대량 생산시 제어가 어렵다.
두 번째 방법은 알루미늄과 같은 제 2 금속막을 크롬상에 침착하고, 그 상부에 레지스트 패턴을 형성한다. 그 이후, 세 개의 에칭제를 이용하여 테이퍼형 라인을 형성한다. 인산(phosphoric acid) 계열의 제 1 에칭제는 알루미늄막과 크롬막 모두를 에칭한다. 알루미늄의 에칭 속도가 크롬의 에칭 속도보다 빠르므로, 측벽이 테이퍼형으로 된다. 제 2 에칭제는 크롬 잔여물을 제거한다. 레지스트의 제거 후, 제 3 에칭제가 알루미늄막을 제거한다. 그러나, 그것은 테이퍼 각을 제어하기가 어렵다. 더욱이, 세 번의 개별적인 에칭 단계를 필요로 하므로, 두 번째 방법은 시간이 많이 걸리고 비싸다.
본 발명은 소정 각도로 테이퍼링되는 에지를 생성하는 금속막 에칭 방법에 관한 것이다. 특히, 본 발명은 TFT 어레이의 도전성 매트릭스(즉, 게이트 라인 및 데이터 라인들)를 만드는데 유용하다.
본 발명에 따르면, 상이한 물질로 이루어진 적어도 두 층이 기판상에 형성된다. 바람직하게는, 두 물질층이 상호 반응함으로써, 상부 물질층의 측방향 에칭 속도는 다른 물질층이 없을 때보다, 다른 물질층이 존재할 때가 훨씬 빠르게 된다. 상부층의 측방향 에칭 속도는 기판에 형성된 층의 수직 방향 에칭 속도보다 더 빠르다. 일 실시예에 있어서, 몰리브덴(Mo) 박층(thin layer)이 기판상에 형성된 크롬(Cr)으로 된 제 1 층상에 형성된다. 패턴화된 레지스트의 층이 Mo층상에 형성된다. 최종적인 구조체는 에칭 용액에 에칭되어, 하부 물질층들을 패턴화시킨다. 다른 실시예로서, Cr이나 또는 아연(Zn)으로 이루어진 제 2 박층이, 기판에 대한 레지스트의 부착성을 향상시키기 위해, Mo층상에 형성됨이 바람직하다. 또 다른 실시예에 있어서, 코발트(Co)나 또는 니켈(Ni)로 이루어진 층이 기판상에 형성된 아연(Zn)의 제 1 층상에 형성된다. 아연 에칭제속에서의 Co 또는 Ni의 측방향 에칭 속도는 Zn이 존재하지 않을 때보다 Zn이 존재할 때에 더욱 증가한다. Zn의 제 2 층이 Co 또는 Ni 상부에 형성됨이 바람직하다.
레지스트 물질의 하부에 존재하는 물질층들을 패턴화하기 위해서 공통 에칭제가 이용된다. 일 실시예에 있어서, 세륨 암모늄 질화물(CAN)과 같은 Cr 에칭제가 Cr 또는 Mo 금속층들을 패턴화하기 위해 이용된다. 100Å 초과의 두께를 갖는 Cr막 상부의 Mo층의 측방향 에칭 속도는, 동일한 에칭제내에서, 이 크롬막이 존재하지 않을 때의 Mo층의 에칭 속도의 100배보다 더 빠르다. Mo층의 측방향 에칭 속도는 이 Mo층 하부의 Cr층이 에칭제에 노출되는 속도를 제어한다. 이것은 금속의 형상에 대해 완만한 기울기의 측벽을 얻을 수 있도록 하여, 후속하여 형성되는 막에 의한 측벽의 커버리지(coverage)를 개선시킨다. 그 결과, TFT와 AMLCD의 손상이 줄어든다.
본 발명의 잇점, 본질 및 다양한 추가 특징들은 이후에 첨부 도면을 참조하여 상세히 설명되는 실시예들로부터 명확해질 것이다.
첨부된 도면은 본 발명의 개념을 예시할 목적으로 이용된 것일 뿐, 본 발명을 기준화하기 위한 것은 아님을 이해해야 한다.
도 1은 기판상에 테이퍼형 라인을 형성하는 단계들을 예시하는 블록도,
도 2a는 3층 구조체를 만들기 위해 기판상에 복수의 층들을 형성한 이후의 상태를 보여주는 기판의 개략적인 단면도,
도 2b는 레지스트 패턴이 3층 구조체상에 형성되는 상태를 보여주는 3층 구조체 기판의 개략적인 단면도,
도 2c는 3층 구조체를 에칭한 이후의 상태를 보여주는 3층 구조체 기판의 개략적인 단면도,
도 2d는 에칭된 3층 구조체로부터 레지스트를 제거한 이후의 상태를 보여주는 3층 구조체 기판의 개략적인 단면도,
도 3은 도 1의 공정에 의해 만들어진 테이퍼형 측벽의 개략적인 단면도로서 테이퍼 각을 규정하는 도면,
도 4는 Cr/Mo/Cr의 3층 구조체에서 Mo층의 두께와 최종 테이퍼 각 사이의 관계를 보여주는 도면,
도 5는 능동 액정 디스플레이 장치에서의 테이퍼형 라인들의 이용을 보여주는 도면.
도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : Cr층
34 : Mo층 36 : Cr층
38 : 레지스트 층 61 : TFT 트랜지스터
62 : 픽셀 전극들 64 : 게이트 라인
67 : TFT 트랜지스터 게이트
본 발명을 설명하는 동안, 본 발명을 예시하는 상이한 도면들에서 동일한 소자는 동일한 도면부호를 이용하여 나타낼 것이다.
도 1은 본 발명의 사상에 따라 테이퍼형 라인(10)을 생성하는 방법을 예시한다. 도 2a 내지 도 2d는 도 1에 도시된 단계들에 대응하는 구조체의 개략적인 단면도이다. 블록(12)과 도 2a로 도시된 제 1 단계는 기판(31)에 복수의 물질층을 도포하기 위한 것이다. 이 때 기판에 도포된 층들중 적어도 한 층은 금속으로 이루어지고, 적어도 한 층은 상기 금속과는 상이한 제 2 물질로 만들어진다. 금속을 에칭하기 위한 에칭제속에서의 제 2 물질의 측방향 에칭 속도는 금속의 존재에 의해 영향을 받는다. 바람직하게, 금속과 제 2 물질은 공통 에칭제속에서 전기화학적으로(electrochemically) 반응하여, 제 2 물질의 측방향 에칭 속도가 금속이 존재하지 않을 때의 측방향 에칭 속도보다 적어도 100배 정도 증가된다(단, 제 2 물질의 두께가 동일하고 동일한 에칭제를 이용한다고 가정한 경우). 바람직하게, 제3 물질층이 금속층과 제 2 물질층 상부에 도포된다. 제 3 물질층은 그 상부의 레지스트에 대한 부착성을 개선시키고, 레지스트-금속막 인터페이스를 통해 에칭제가 중간의 물질층을 에칭하지 못하도록 한다. 기판은 유리, 융합된 실리카, 플라스틱, 또는 단결정 실리콘같은 반도체일 수 있다.
일 실시예에서, Mo층은 두 개의 Cr층 사이에 샌드위치된다. 이 구조체는 예컨대 기판(31)상에 Cr층(32)을 스퍼터링함으로써 형성된다. 다음으로, Mo층(34)이 층(32)상에 스퍼터링된다. 그 이후, Cr층(36)이 층(34)상에 스퍼터링된다. 선택적으로, 층(34)은 Co나 또는 Ni로 이루어지고, 층(32)과 층(36)은 Cr로 이루어진다. 대안적으로, 층(32)과 층(36)은 Zn으로 이루어지며, 층(34)은 Mo, Co, Ni중 하나로 이루어진다. 예컨대 독일제 레이볼드(Leybold) ZV6000과 같은 시판중인 스퍼터링 기계가 하나의 진공 펌프 다운으로 구조체를 형성하기 위해 층들을 스퍼터링하는데 이용될 수 있다. 증착, 화학적 기상 성장(CVD), 또는 전기 도금과 같은 종래의 다른 방법들도 금속층을 형성하는데 유용할 것으로 생각된다. 편의상, 본 발명은 층(32)은 Cr로, 층(34)은 Mo로, 층(36)은 Cr로 각각 이루어진 실시예에 대해 논의한다.
블록(18)과 도 2b에서, 구조체(30)는, 기판상에 포토레지스트 층을 스핀 증착하는 것을 포함하는 종래의 방식에 의해 레지스트 층(38)으로 코팅된다. 다음, 레지스트 층(38)은 노광 및 현상되어 에치 마스크로서 이용될 패턴을 형성한다. 예컨대 시플리(Shipley)사(매사추세츠, 말보로)에서 제작되는 S1808같은 시판중인 포토레지스트와, 예컨대 콘백(Convac) LCD-600 스핀 세정기/코팅기(독일), MRS5000 패널프린터(매사추세츠, 첼름즈퍼드), 콘백 LCD-600 스핀 현상기(독일)와 같은 시판중인 통합 포토리소그래피 라인(photolithography line)이 레지스트 패턴을 형성하는데 이용될 수 있다. 또한 레지스트 패턴의 형성은 예컨대 롤러(roller)나 또는 메니스커스(meniscus) 코팅, 접촉 또는 비접촉 노출과 같은 다른 종래의 포토리소그래피 공정들을 이용해서 수행될 수 있다. 레지스트는 종래의 방식으로 현상 및 베이킹된다. 예컨대 시플리사의 MF-319와 같은 TMAH 기반 현상기가 이용될 수 있다.
기판상에 형성된 최종적인 계층 구조체는 블록(20)과 도 2c에서 에칭 용액으로 에칭되어, 레지스트 층(38)에 의해 마스킹되지 않은 영역이 에칭 제거되고, 레지스트의 패턴에 대응하는 패턴이 기판상에 생성된다. 예컨대 독일제 하마테크(Hamatech) 스핀 에처(etcher)와 같은 시판중인 에칭기가 에칭 용액과 함께 이용될 수 있다. 선택적으로, 종래의 스프레이 또는 침지(immersion) 에칭기가 이용될 수 있다. 에칭 용액은 뉴저지주의 웨인에 소재한 포토 케미컬 시스템(FOTO Chemical System)사에서 제작된 세륨 암모늄 질산염(CAN) 기반 에칭제 용액일 수 있다. 구조체 에칭은 주변 온도에서 행하여진다. 패턴화된 라인이 에칭되기 시작함에 따라, 층(34)의 측방향 에칭 속도는 층(32)의 수직 방향 에칭 속도보다 더 빠르다. 그 이후 층(34)의 측방향 에칭이 계속될수록 층(32)의 추가적인 표면이 노출되고, 에칭이 종료되면 테이퍼형 측벽이 생기게 된다.
레지스트 층(38)은 블록(21) 및 도 2d에서 제거될 수 있다. 예컨대 제이 티이 베이커(J. T. Baker)(뉴저지, 필립스버그 소재)에 의해 제작된 PRS-1000과 같은종래의 레지스트 스트리퍼(stripper)가 레지스트 층(38)을 제거하는데 이용될 수 있다.
기판(31)은 약 0.7(mm) 내지 1.1(mm)의 두께를 갖는 코닝 7059 글래스일 수 있다. 층(32)은 TFT 어레이의 통상적인 금속막으로 사용하기 위해 약 2000(Å) 정도의 두께를 갖는다. 층(34)은 훨씬 더 얇은 두께를 갖는데, 층(32)의 두께보다 약 100 내지 300배 정도 더 얇다. 보다 구체적으로, 주위 온도에서 불희석(undiluted) CAN 에칭제에서 100(Å) 이상의 두께를 갖는 Mo층(34)인 경우, 이 Mo의 측방향 에칭은 Cr이 존재할 때 아주 빠르다. 특히, Cr이 존재하는 경우의 Mo의 측방향 에칭 속도는, 동일한 에칭제에서 Cr이 존재하지 않는 경우의 Mo의 측방향 에칭 속도보다 약 100배 이상이다. 순수 Mo의 에칭 속도는 Cr의 에칭 속도의 2.5배이다. Cr이 존재하는 경우에 Mo층의 측방향 에칭 속도가 지극히 빠른 것은 전기화학적 효과에서 기인된 것이다.
소망의 테이퍼를 가진 Cr 라인을 얻기 위해, 상부 Mo 층의 두께가 제어되어야 한다. 불희석 CAN 에칭제에 있어서 Cr/Mo/Cr로 형성된 구조체(30)내의 100(Å) 이상인 두께를 갖는 Mo층(34)은 완전히 언더컷(undercut)된 Mo층이 되며, 그에 따라, 포토레지스트는 금속막으로부터 분리되며, 이 후 회로 라인이 규정될 수 있다. 테이퍼형 라인 형성에 유용한 구조체(30)를 만들기 위해, 층(34)의 측방향 에칭이 허용가능한 속도로 제어된다. Cr/Mo/Cr의 3층 구조체(30)내의 Mo층의 측방향 에칭 속도는, Mo층의 두께가 약 100(Å)보다 클 때보다 Mo층의 두께가 약 100(Å) 미만일 때 크게 느려짐을 알 수 있었다. 더 구체적으로, Mo층의 두께는 측방향 에칭속도 및 결과하는 테이퍼 각도를 조정하는데 이용된다. Mo, Cr 또는 Ni의 중간층의 측방향 에칭 속도는 에칭제의 선택에 의해 영향을 받음을 발견했다. 예를 들어, 탈이온수와 CAN을 1 : 1로 희석한 에칭제를 Cr/Mo/Cr 구조체에 이용할 경우, Cr의 금속 에칭 속도는 본질적으로 동일하지만, 중간 Mo층의 측방향 에칭 속도는 크게 감소한다.
레지스트-금속 인터페이스로부터 레지스트 층(38) 및 보호층(shield layer)(34)에 대한 구조체(30)의 부착성을 높이기 위해 층(36)이 층(34)상에 도포된다. 예를 들어, 1.2(μm) 두께의 S1808 포토레지스트 층은 Mo보다 Cr에 더 잘 부착된다. 본 출원인은, Cr/Mo/Cr로 형성된 구조체(30)의 상부 Cr층이 없을 경우, 패턴이 완전히 에칭되기 전에 레지스트(38)가 Mo층을 리프트 오프(lift off)시켜 버리는 것을 알게 되었다.
비록 본 출원인이 특별한 이론을 옹호하고자 하는 것은 아니지만, Mo층으로부터 레지스트를 분리시키는 한가지 가능한 메카니즘으로, 레지스트-금속 인터페이스가 원자 레벨에서 강하게 결합되지 않아서, 에칭제가 하나의 Mo영역으로부터 그 하부의 Cr층과, 미시적으로 불련속적인 Mo막의 또다른 Mo 영역으로 점프(jump)하는 것을 들 수 있다. 따라서, 상부 Cr층이 없을 경우, 하부의 Cr층과 상호 반응하는 Mo박막은 3층 구조체내에서 훨씬 더 두껍고 미시적으로 연속적인 Mo층처럼 작용한다. 층(36)은 가능한 박막이어야 한다. 바람직하게는, 3층 구조체에서 원하는 테이퍼 각을 제공하기 위한 층(36)의 두께는 약 50 내지 100(Å) 범위이다. 층(36)의 두께가 과도하면, 테이퍼 각도가 음(negative)의 값을 가질수 있고, 층(36)에오버행(overhang)을 유발시킬 수 있으며, 이것은 후속하는 막 침착에 불리하다. 층(32), 층(34) 및 층(36)은 스퍼터링 타겟을 통해 다양한 전력 및 주행 속도(travel speed)로 예컨대 레이볼드(Leybold) ZV6000과 같은 종래의 스퍼터링 기계를 이용하여 원하는 두께로 도포될 수 있다. 세 개 층 모두는 항상 진공 상태에서 스퍼터링된다.
도 3은 Cr/Mo/Cr층들로 형성된 구조체(30)를 이용한 본 발명의 방법에 따라 만들어진 테이퍼형 라인(50)의 단면도를 예시한다. 테이퍼 각 A1은 수학식 A1=tan-1(t/d)으로부터 결정되고, 이 때 t는 Cr층(32)의 두께이고, d는 라인의 테이퍼 간격이다. 테이퍼 각 A1은 Mo층(34)의 두께를 제어함으로써 제어된다. Mo(34)층의 두께가 증가할수록 테이퍼 각 A1이 감소하여, 측벽(52)의 기울기가 감소하게 된다. 예를 들어, 하마테크 스핀 에처와 포토 케미컬 시스템사의 불희석 CAN 에칭제를 이용할 경우, 각각 25°, 15°, 8°, 5°의 테이퍼 각들이 30(Å), 50(Å), 60(Å), 70(Å) 두께의 Mo층들로부터 생성된다. 테이퍼 각과 Mo 층의 두께 사이의 관계가 도 4에 도시된다.
도 5는 도 3의 구조체가 어떻게 이용되어 디스플레이의 신뢰성을 개선시키는지를 보여주는 AMLCD 디스플레이의 일부를 개략적으로 표현한 도면이다. 액정 매체(도시안됨)는, 기판(63)상에 배치된 각기 TFT 트랜지스터(61)에 각각 접속되어 있는 픽셀 전극(62)의 어레이와 투명 공통 전극(60) 사이에 배치된다. TFT 트랜지스터 게이트들(67)의 열들은 도전성 게이트 라인(64)에 의해 상호 접속된다. 트랜지스터 게이트 전극들(67) 및 상호 접속 게이트 라인들(64)은 동일한 단계를 통해 형성되므로, 둘 다 테이퍼형 측벽을 갖는다. 데이터 라인(66)은 트랜지스터 드레인(68)의 행들에 접속되고, 순차로 저장 캐패시터(69)에 상호 접속되어 각각의 픽셀 전극(62)을 스위칭가능하게 제어하는 트랜지스터를 통해 소스(65)와 픽셀 전극(62)에 접속된다. 절연막 및 반도체 막들(도시안됨)은 게이트 라인들(64)과 트랜지스터 게이트 전극들(67)을 덮는다.
요약하면, 게이트 라인(64)과 트랜지스터 게이트 전극(67)의 테이퍼형 측벽의 잇점은 절연막 및 반도체 막들이 균일한 침착을 위해 완만한 토포그래피(topography)를 제공하는 것이다. 이로써, 예컨대 트랜지스터, 저장 캐패시터 및 게이트 데이터 라인 크로스오버에서 두 개의 도전체가 상호 교차하는 도전체 측벽 영역내의 단락 또는 누설 경로가 줄어든다. 또한, 크로스오버에서의 데이터 라인 개방 회로 손상을 감소시킨다.
전술한 실시예들은 본 발명의 원리를 적용할 수 있는 가능한 구현예들중 단지 몇 개만을 예시한 것임을 이해해야 한다. 본 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 사상이나 범주를 벗어나지 않고도 본 발명의 원리에 따라 다수의 여러가지 다른 구성들을 쉽게 고안할 수 있을 것이다.

Claims (13)

  1. 테이퍼형 측벽(tapered sidewalls)을 갖는 막 구조체를 생성하기 위한 습식 에칭 방법에 있어서,
    기판상에 금속으로 이루어진 제 1 층을 형성하는 단계와,
    상기 금속으로 된 제 1 층상에 상기 제 1 층의 금속과는 상이한 물질로 이루어진 제 2 층을 형성하는 단계―상기 제 2 층은 Mo로 이루어지며, 100 Å 미만의 두께를 가짐―와,
    상기 제 2 층상에 제 3 물질층을 형성하는 단계와,
    상기 제 3 층상에 레지스트의 패턴을 형성하는 단계―상기 제 3 층은 상기 레지스트에 대해 부착성(adhesion)을 제공함―와,
    최종적으로 형성된 구조체를 에칭제로 에칭하는 단계를 포함하되,
    상기 제 1 층의 금속과 상기 제 2 층의 물질이 상호 반응하여 상기 제 2 층의 측방향 에칭 속도를 증가시킴으로써, 테이퍼형 측벽을 갖는 금속 막 구조체를 생성하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  2. 제 1 항에 있어서,
    상기 테이퍼형 측벽의 테이퍼 각(taper angle) A1은, 소망하는 테이퍼 각이 획득되도록 상기 제 2 층의 두께를 선택함으로써 제어되는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 층의 물질은 Cr 및 Zn으로 이루어지는 그룹으로부터 선택되는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  4. 제 1 항에 있어서,
    상기 제 1 층의 물질은 Cr을 포함하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  5. 제 4 항에 있어서,
    상기 에칭제는 Cr 에칭제를 포함하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  6. 제 5 항에 있어서,
    Cr이 존재할 때 Mo로 이루어진 상기 제 2 층의 측방향 에칭 속도는, Cr이 존재하지 않는 경우 상기 Cr 에칭제중에서의 Mo층의 에칭 속도의 적어도 100배인
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  7. 제 6 항에 있어서,
    상기 Cr 에칭제는 세륨 암모늄 질산염(ceric ammonium nitrate)을 포함하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  8. 제 7 항에 있어서,
    상기 테이퍼형 측벽은, 상기 세륨 암모늄 질산염의 농도를 제어함으로써 제어되는 테이퍼 각 A1을 갖는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  9. 제 1 항에 있어서,
    상기 제 1 층과 상기 제 3 층은 Cr로 이루어지는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  10. 제 9 항에 있어서,
    상기 제 3 층은 약 50 Å 내지 150 Å 범위내의 두께를 갖는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  11. 제 1 항에 있어서,
    박막 트랜지스터 어레이용의 게이트 라인과 게이트 전극으로 상기 패턴을 형성하는 단계를 더 포함하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  12. 제 1 항에 있어서,
    상기 금속으로 이루어진 제 1 층과 상기 물질로 이루어진 제 2 층 사이의 상기 상호 반응은 전기 화학적(electrochemical) 반응인
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
  13. 제 1 항에 있어서,
    상기 레지스트를 상기 구조체로부터 제거하는 단계를 포함하는
    테이퍼형 측벽을 갖는 막 구조체를 생성하는 습식 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036772A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 형성하는 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891354A (en) * 1996-07-26 1999-04-06 Fujitsu Limited Methods of etching through wafers and substrates with a composite etch stop layer
US5779929A (en) * 1996-10-07 1998-07-14 Lucent Technologies Inc. Thin film metallization for barium nanotitanate substrates
US6445004B1 (en) * 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
US6337520B1 (en) * 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
KR100248123B1 (ko) 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법
KR100392909B1 (ko) 1997-08-26 2004-03-22 엘지.필립스 엘시디 주식회사 박막트랜지스터및그의제조방법
GB2338105B (en) * 1997-03-04 2000-04-12 Lg Electronics Inc Method of making a thin film transistor
JP2985124B2 (ja) 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
KR100495807B1 (ko) * 1998-05-15 2005-10-12 삼성전자주식회사 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법
KR20000003756A (ko) * 1998-06-29 2000-01-25 김영환 박막 트랜지스터 및 그의 제조방법
KR100356452B1 (ko) 1998-10-02 2002-10-18 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치 및 그 제조 방법
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2001044166A (ja) 1999-07-29 2001-02-16 Nec Akita Ltd 導電膜パターンの形成方法
DE19943521C2 (de) * 1999-09-09 2001-11-29 Dresden Ev Inst Festkoerper Verfahren zum Einstellen definierter Flankenwinkel beim Herstellen von Schichtstrukturen
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
US20060157709A1 (en) * 2002-08-20 2006-07-20 Koninklijke Philips Electronics N.V. Thin film transistor
KR100543001B1 (ko) 2003-09-03 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터 및 액티브 매트릭스 평판 표시 장치
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
JP4085094B2 (ja) 2004-02-19 2008-04-30 シャープ株式会社 導電素子基板の製造方法、液晶表示装置の製造方法
KR101171175B1 (ko) 2004-11-03 2012-08-06 삼성전자주식회사 도전체용 식각액 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
KR101627392B1 (ko) * 2009-10-02 2016-06-03 미츠비시 가스 가가쿠 가부시키가이샤 금속 미세 구조체의 패턴 도괴 억제용 처리액 및 이것을 이용한 금속 미세 구조체의 제조 방법
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
US10991582B2 (en) * 2016-12-21 2021-04-27 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
US11195754B2 (en) 2018-10-09 2021-12-07 International Business Machines Corporation Transistor with reduced gate resistance and improved process margin of forming self-aligned contact
KR102666776B1 (ko) * 2019-05-10 2024-05-21 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판
CN114695529A (zh) * 2022-03-16 2022-07-01 Tcl华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
KR940016621A (ko) * 1992-12-28 1994-07-23 가시오 가즈오 액정표시장치용 박막트랜지스터 및 그 제조방법
US5361153A (en) * 1991-06-12 1994-11-01 Canon Kabushiki Kaisha Electrode plate and process for production thereof
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
KR970011975A (ko) * 1995-08-23 1997-03-29 니시무로 다이조 박막트랜지스터 및 이것을 구비한 액정표시장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
US4082604A (en) * 1976-01-05 1978-04-04 Motorola, Inc. Semiconductor process
DE2854404A1 (de) * 1978-12-16 1980-06-26 Philips Patentverwaltung Verfahren zum herstellen von festkoerperbauelementen
US5183533A (en) * 1987-09-28 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5007984A (en) * 1987-09-28 1991-04-16 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5234633A (en) * 1987-12-28 1993-08-10 Canon Kabushiki Kaisha Cast molding die and process for producing information recording medium using the same
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
JP3111478B2 (ja) * 1991-02-06 2000-11-20 三菱電機株式会社 金属薄膜のテーパーエッチング方法及び薄膜トランジスタ
US5241192A (en) * 1992-04-02 1993-08-31 General Electric Company Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby
JP2614403B2 (ja) * 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361153A (en) * 1991-06-12 1994-11-01 Canon Kabushiki Kaisha Electrode plate and process for production thereof
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
KR940016621A (ko) * 1992-12-28 1994-07-23 가시오 가즈오 액정표시장치용 박막트랜지스터 및 그 제조방법
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
KR970011975A (ko) * 1995-08-23 1997-03-29 니시무로 다이조 박막트랜지스터 및 이것을 구비한 액정표시장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036772A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 형성하는 방법
KR102342465B1 (ko) 2018-09-27 2021-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 형성하는 방법
US11322393B2 (en) 2018-09-27 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US11735469B2 (en) 2018-09-27 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device

Also Published As

Publication number Publication date
DE69729913D1 (de) 2004-08-26
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DE69729913T2 (de) 2005-08-25
US5670062A (en) 1997-09-23
KR980005705A (ko) 1998-03-30
JPH1081981A (ja) 1998-03-31
EP0812012A1 (en) 1997-12-10

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