JP3550272B2 - テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ - Google Patents

テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ Download PDF

Info

Publication number
JP3550272B2
JP3550272B2 JP14678797A JP14678797A JP3550272B2 JP 3550272 B2 JP3550272 B2 JP 3550272B2 JP 14678797 A JP14678797 A JP 14678797A JP 14678797 A JP14678797 A JP 14678797A JP 3550272 B2 JP3550272 B2 JP 3550272B2
Authority
JP
Japan
Prior art keywords
layer
film
thickness
forming
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14678797A
Other languages
English (en)
Other versions
JPH1081981A (ja
Inventor
リン チェン−イー
パトリック マルグルー ポール
Original Assignee
ルーセント テクノロジーズ インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルーセント テクノロジーズ インコーポレーテッド filed Critical ルーセント テクノロジーズ インコーポレーテッド
Publication of JPH1081981A publication Critical patent/JPH1081981A/ja
Application granted granted Critical
Publication of JP3550272B2 publication Critical patent/JP3550272B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Inorganic Chemistry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、薄い金属フィルムのウェットエッチングに係り、特に、所定の角度のテーパ状エッジを持つ金属フィルム構造を作製する方法に関する。
【０００２】
【従来の技術】
本発明は、活性マトリクス液晶ディスプレイ（ＡＭＬＣＤ）用の薄いフィルムトランジスタアレイ（ＴＦＴアレイ）の作製に関連してなされたものである。代表的なＡＭＬＣＤは、ＴＦＴアレイを含む基板と共通の電極を含む基板との間に配置された液晶媒体を含む。ＴＦＴアレイは、ＡＭＬＣＤの制御要素を提供する。代表的なＴＦＴアレイは、ＴＦＴ素子、蓄電コンデンサ、ピクセル電極のマトリクス、およびドライバエレクトロニクスによる相互接続用の周辺回路を含む。トランジスタは、各ピクセル電極の電圧を制御し、各ピクセル電極は液晶ピクセルの光学状態を制御する。
【０００３】
一般的に、ＴＦＴアレイは、基板上に第１の金属フィルムを配置することによって作製されている。金属フィルムは一般的にはクロムであるが、この金属フィルムは次に、導電ゲートライン、データライン、電極、および周辺回路リードのような金属フィルム構造の導電マトリクスを形成するためにウェットエッチングされる。エッチングの後に、シリコン窒化物／アモルファスシリコン／シリコン窒化物スタック等の絶縁フィルムと半導体フィルムのスタックを、導電マトリクス上に配置する。続いて、コンデンサ電極、クロスオーバー、およびリードを形成するために、第２の金属フィルムが供給され、パターン化される。
【０００４】
このような従来プロセスの第１の問題点は、クロムフィルムの通常のウェットエッチングが、急勾配のほぼ垂直な側壁を形成する点である。絶縁フィルムあるいは半導体フィルムが続いて形成された場合に、これらの急勾配の側壁は、その形成されたフィルム中に、断続領域あるいは弱点領域を生成する。このような欠陥フィルムは、特に、トランジスタ、蓄電コンデンサ、およびクロスオーバーにおいて、短絡、高い漏れ電流、および低い破壊電圧の原因となる可能性がある。急勾配の側壁はまた、第２の金属フィルムの形成に不都合な影響を与え、それによって、第２の金属フィルム中の、特に、クロスオーバーにおいて、開放回路欠陥を増大させる可能性がある。鋭角の側壁のエッジはまた、静電放出ダメージ（ＥＳＤ）を悪化させる可能性がある。
【０００５】
このような急勾配の側壁を除去するための従来の努力は、十分な成果を挙げていない。米国特許第５，００７，９８４号公報においては、テーパ状側壁を形成する２つの方法が記載されている。第１の方法においては、硝酸アンモニウムセリウム（ＣＡＮ）エッチング液に硝酸を加えることによってテーパ状側壁が得られる。その結果得られるテーパ角度は、エッチング液の温度と硝酸の濃度によって左右される。しかしながら、４０度未満のテーパ角度を得ることは難しい。また、この工程を、大量生産において制御することは本質的に困難である。
【０００６】
第２の方法においては、アルミニウムのような第２の金属フィルムをクロム上に配置し、その上にレジストパターンを形成する。その後、３種類のエッチング液を使用してテーパラインを形成する。第１のエッチング液は、リン酸ベースのエッチング液であり、アルミニウムフィルムとクロムフィルムの両方をエッチングする。アルミニウムのエッチング速度は、クロムのエッチング速度よりも速いので、側壁はテーパ状になる。第２のエッチング液は、クロム残留物を除去する。レジストを除去した後、第３のエッチング液は、アルミニウムフィルムを除去する。しかしながら、テーパ角度を制御することは困難である。また、３つの独立したエッチングステップが必要であるため、この第２の方法は、時間とコストの両方を消費する。
【０００７】
【発明が解決しようとする課題】
したがって、本発明の目的は、所定の角度のテーパ状側壁を形成可能な、大量生産での制御性および生産効率に優れた方法を提供することであり、特に、ＴＦＴアレイの導電マトリクス（ゲートラインおよびデータライン）を作製するのに有用な方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の方法においては、基板上に、異なる材料からなる少なくとも２つの層が形成される。好ましくは、この２つの層は、下層がない場合に比べて下層が存在する場合における上層の水平方向のエッチング速度が増大するようにして、相互作用する。上層の水平方向のエッチング速度は、基板上に配置されたこの層の垂直方向のエッチング速度よりも速い。
【０００９】
本発明による一つの実施の形態においては、基板上の第１のクロム（Ｃｒ）層の上に、薄いモリブデン（Ｍｏ）層が形成される。Ｍｏ層の上に、レジストパターン層が形成される。結果的に得られる構造は、エッチング溶液中でエッチングされてレジストパターン層の下の層がパターン化される。この実施の形態の変形例においては、構造に対するレジストの付着性を高めるために、Ｍｏ層の上に、好ましくは、薄い第２のＣｒ層または薄い亜鉛（Ｚｎ）層が形成される。
【００１０】
本発明による別の実施の形態においては、基板上に配置された第１の亜鉛（Ｚｎ）層の上に、コバルト（Ｃｏ）層またはニッケル（Ｎｉ）層が形成される。Ｃｏ層またはＮｉ層の水平方向のエッチング速度は、亜鉛エッチング液中において、亜鉛層の存在によって増大する。Ｃｏ層またはＮｉ層の上に第２のＺｎ層を形成することも有利である。
【００１１】
レジスト材料層の下方の複数の金属層をパターン化するために共通のエッチング液が使用される。一つの実施の形態においては、Ｃｒ層とＭｏ層をパターン化するために、硝酸アンモニウムセリウム（ＣＡＮ）等のＣｒエッチング液が使用される。Ｃｒ層上の１００オングストローム以上の厚さを持つＭｏ層の水平方向のエッチング速度は、そのＣｒ層がない場合の同じエッチング液中におけるＭｏ層のエッチング速度の１００倍以上である。Ｍｏ層の水平方向のエッチング速度は、Ｍｏ層の下のＣｒ層がエッチング液に露出する割合を制御する。これにより、金属層上に緩やかに傾斜した側壁を形成することができ、続いて形成されるフィルムによる側壁の被覆性を改善することができる。その結果、ＴＦＴおよびＡＭＬＣＤの欠陥を削減することができる。
【００１２】
【発明の実施の形態】
図１は、本発明に従って基板上にテーパ状側壁を形成するための手順１０を示している。図２の（Ａ）〜（Ｄ）は、図１に示す各ステップに対応する構造を模式的に示す部分断面図である。図１のブロック１２と図２の（Ａ）に示す第１のステップは、基板３１に複数層を形成するものである。基板３１上に形成される少なくとも一つの層は金属層であり、少なくとも一つの層は、前記金属とは異なる第２の材料から構成される。前記金属層の構成金属用のエッチング液中における第２の材料の水平方向のエッチング速度は、その金属の存在によって左右される。
【００１３】
好ましくは、その金属と第２の材料は、共通のエッチング液中で電気化学的に相互作用して、第２の材料の水平方向のエッチング速度を、その金属がない場合におけるエッチング速度の少なくとも１００倍に増大させる。（この数値は、第２の材料層を同じ厚さとし、同じエッチング液を使用することを想定したものである。好ましくは、その金属層と第２の材料層の上に、第３層が形成される。この第３層は、その上に形成するレジスト層の付着性を改善して、エッチング液がレジスト層と金属層との界面を介してその中間層に作用することを防止する。基板には、ガラス、溶融シリカ、プラスチック、あるいは単結晶シリコン等の半導体を使用することができる。
【００１４】
一つの実施の形態においては、２つのＣｒ層の間に一つのＭｏ層が挟まれる。この構造は、例えば、基板３１上に第１層３２としてＣｒ層をスパッタリング形成することによって形成される。次に、このＣｒ層３２の上に第２層３４としてＭｏ層がスパッタリング形成される。さらに、このＭｏ層３４の上に第３層３６としてＣｒ層がスパッタリング形成される。一つの変形例において、第２層３４はＣｏ層またはＮｉ層であり、第１層３２と第３層３６はＣｒ層である。さらに別の変形例において、第１層３２と第３層３６はＺｎ層であり、第２層３４はＭｏ層、Ｃｏ層、Ｎｉ層のいずれか一つである。
【００１５】
「ｌｅｙｂｏｌｄ ＺＶ６０００」（ドイツ）の等の市販のスパッタリングマシンを使用して複数層をスパッタリング形成し、真空ポンプ引きでその構造を形成することができる。蒸発、化学的蒸着、あるいは電気メッキ等の他の通常の方法が、金属層の形成に有用であることは容易に考えられる。
【００１６】
なお、便宜上の理由から、以下には、第１層３２がＣｒ層、第２層３４がＭｏ層、第３層３６がＣｒ層である場合について説明する。
【００１７】
図１のブロック１８と図２の（Ｂ）に示す第２のステップにおいて、基板３０は、一般的に、基板上へのフォトレジスト層の回転蒸着を含む通常の方法を用いて、レジスト層３８によってコーティングされる。次に、レジスト層３８は、露光され、現像されて、エッチングマスクとして使用されるパターンを形成する。レジストパターンを形成するためには、Ｓｈｉｐｌｅｙ社（米国、マサチューセッツ州、モールバラ）によって製造されている「Ｓ１８０８」等の市販のフォトレジスト、「Ｃｏｎｖａｃ ＬＣＤ−６００ Ｓｐｉｎ Ｃｌｅａｎｅｒ／Ｃｏａｔｅｒ」（ドイツ）、「ＭＲＳ ５０００ Ｐａｎｅｌｐｒｉｎｔｅｒ」（米国、マサチューセッツ州、チェルムズフォード）、および「Ｃｏｎｖａｃ ＬＣＤ−６００ Ｓｐｉｎ Ｄｅｖｅｌｏｐｅｒ」（ドイツ）等の市販の集積フォトリソグラフィックラインを使用することができる。
【００１８】
レジストパターンの形成はまた、ローラコーティングやメニスカスコーティング、接触あるいは非接触の露光等の通常のフォトリソグラフィック方法を使用して実施することができる。レジストは、現像されて通常の方法で焼結される。Ｓｈｉｐｌｅｙ社の「ＭＦ−３１９」等のＴＭＡＨベースの現像液を使用することができる。
【００１９】
以上のステップによって基板上に形成された積層構造は、図１のブロック２０と図２の（Ｃ）に示す第３のステップにおいて、エッチング液中でエッチングされ、レジスト層３８によってマスクされていない領域がエッチング除去され、基板上にレジストパターンに対応するパターンが形成される。エッチング液としては、「Ｈａｍａｔｅｃｈ Ｓｐｉｎ Ｅｔｃｈｅｒ」（ドイツ）等の市販のエッチング液を使用することができる。また、通常のスプレーエッチング液や浸漬エッチング液を使用することができる。エッチング液として、Ｆｏｔｏ Ｃｈｅｍｉｃａｌ Ｓｙｓｔｅｍ社（米国、ニュージャージー州、ウェイン）によって製造されている硝酸アンモニウムセリウム（ＣＡＮ）ベースのエッチング液を使用することができる。
【００２０】
このエッチングは、常温で実施することができる。パターン化されたラインのエッチングを開始した時点で、Ｍｏ層３４の水平方向のエッチング速度は、Ｃｒ層３２の垂直方向のエッチング速度よりも速い。その後、Ｍｏ層３４の水平方向のエッチングが進むにつれてＣｒ層３２の表面が露出し、エッチングが完了した時点でテーパ状側壁が形成される。
【００２１】
図１のブロック２１と図２の（Ｄ）に示す第４のステップにおいて、レジスト層３８が除去される。Ｊ．Ｔ．Ｂａｋｅｒ社（米国、ニュージャージー州、フィリップスバーグ）によって製造されている「ＰＲＳ−１０００」等の通常のレジスト除去剤を使用することができる。
【００２２】
基板３１としては、約０．７ｍｍ〜１．１ｍｍの厚さを持つ「Ｃｏｒｎｉｎｇ７０５９」ガラスを使用することができる。Ｃｒ層３２は、ＴＦＴアレイ中の通常の金属フィルムとして使用される場合には、一般的に、約２０００オングストロームのオーダーの厚さを持つ。Ｍｏ層３４は、Ｃｒ層３２の厚さの約１００分の１〜３００分の１のオーダーで、十分に薄くされる。
【００２３】
具体的に、Ｍｏ層３４が、１００オングストローム以上の厚さを持つＭｏ層であり、このＭｏ層をＣＡＮエッチング液の原液中で常温でエッチングする場合には、Ｍｏ層の水平方向のエッチング速度は、Ｃｒの存在によって極めて速くなる。特に、Ｃｒの存在する場合におけるＭｏ層の水平方向のエッチング速度は、Ｃｒがない場合の同じエッチング液中におけるＭｏ層の水平方向のエッチング速度の１００倍を越えるオーダーである。純粋なＭｏのエッチング速度はＣｒのエッチング速度の２．５倍である。このように、Ｃｒが存在する場合にＭｏ層の水平方向のエッチング速度が極端に速くなることにより、電気化学的作用を促進することができる。
【００２４】
所望のテーパ形状を持つＣｒラインを得るためには、その上のＭｏ層の厚さを制御する必要がある。Ｃｒ／Ｍｏ／Ｃｒから形成された３層構造３０中の、１００オングストローム以上の厚さを持つＭｏ層３４を、ＣＡＮエッチング液の原液中でエッチングすることにより、Ｍｏ層３４をアンダーカットして、回路ラインが形成される前に、金属フィルムからフォトレジストを分離することができる。
【００２５】
３層構造３０を利用してテーパ状ラインを形成するために、Ｍｏ層３４の水平方向のエッチング速度は適切な速度に制御される。Ｃｒ／Ｍｏ／Ｃｒの３層構造３０中におけるＭｏ層の水平方向のエッチング速度は、このＭｏ層の厚さが１００オングストローム以上の場合よりも、Ｍｏ層の厚さが１００オングストローム未満の場合に実質的に低くなることが確認されている。具体的に、Ｍｏ層の厚さは、水平方向のエッチング速度とその結果として得られるテーパ角度を調整するために使用される。
【００２６】
Ｍｏ、Ｃｏ、またはＮｉからなる中間層の水平方向のエッチング速度がエッチング液の選択によって影響を受けることもまた確認されている。例えば、ＣＡＮエッチング液の１対１イオン除去水溶液中において、Ｃｒ／Ｍｏ／Ｃｒの３層構造のうち、Ｃｒの金属エッチング速度はほとんど同様であるが、中間層であるＭｏ層のエッチング速度はかなり低下する。
【００２７】
Ｃｒ層３６は、レジスト層３８に対する３層構造３０の付着性を向上し、レジスト−金属界面から中間層であるＭｏ層３４を保護するために設けられる。例えば、１．２μｍの厚さを持つ「Ｓ１８０８」フォトレジストは、ＭｏよりもＣｒに対してより高い付着性を有する。本出願人は、このＣｒ／Ｍｏ／Ｃｒの３層構造３０中の最上部のＣｒ層３６を省略した場合に、パターンが完全にエッチングされる前にレジスト層３８がＭｏ層３４から浮き上がってしまうことを確認している。
【００２８】
特に固執するものではないが、レジストがＭｏ層から浮き上がってしまう原因と考えられる一つのメカニズムは、そのレジスト−金属界面が、原子レベルで十分に強固でなく、エッチング液が、一つのＭｏドメインから下のＣｒ層および別のＭｏドメインに飛び移って、微細レベルで不連続なＭｏフィルムを生じさせるというものである。したがって、最上部のＣｒ層がない場合において、下のＣｒ層と相互作用する薄いＭｏ層は、３層構造中の、より厚い、微細レベルで連続性を持つＭｏ層と同様に作用する。
【００２９】
Ｃｒ層３６は、できる限り薄くされる必要がある。好ましくは、このＣｒ層の厚さは、その３層構造に所望のテーパ角度を与えるために、約５０〜１００オングストロームの範囲内である。このＣｒ層３６の厚さを過度に厚くすることは、このＣｒ層３６に不十分なテーパ角度を与えたり、突出部を発生させる可能性がある。このことは、次に行われるフィルム形成に不都合である。
【００３０】
層３２、３４、３６は、これらを所望の厚さで形成するために、スパッタリング対象を通る移動速度や出力が可変である「Ｌｅｙｂｏｌｄ ＺＶ６０００」等の通常のスパッタリングマシンを用いて形成することができる。３層の全ては、真空を破壊することなしにスパッタリングされる。
【００３１】
図３は、本発明の方法により、Ｃｒ／Ｍｏ／Ｃｒの３層構造３０を用いて形成されたテーパ状ライン５０を示す断面図であり、５２はテーパ状ライン５０を構成するテーパ状側壁である。テーパ角度Ａ１ は、式Ａ１ ＝ｔａｎ−１（ｔ／ｄ）から決定される。ここで、ｔは、Ｃｒ層３２の厚さであり、ｄは、テーパの距離である。テーパ角度Ａ１ は、Ｍｏ層３４の厚さを制御することによって制御される。
【００３２】
Ｍｏ層３４の厚さを増大させることは、テーパ角度Ａ１ を低減させ、結果的に、テーパ状側壁５２の傾斜を低減させる。例えば、Ｆｏｔｏ ＣｈｅｍｉｃａｌＳｙｓｔｅｍｓ社製のＣＡＮエッチング液の原液と、「Ｈａｍａｔｅｃｈ Ｓｐｉｎ Ｅｔｃｈｅｒ」を使用した場合に、３０オングストローム、５０オングストローム、６０オングストローム、７０オングストロームの厚さの各Ｍｏ層によって、２５度、１５度、８度、５度の各テーパ角度をそれぞれ形成できる。このようなＭｏ層の厚さとそれによって得られるテーパ角度との関係は、図４に示されている。
【００３３】
図５は、図３の構造を使用してディスプレイの信頼性を向上する方法を示すために、ＡＭＬＣＤディスプレイの一部を模式的に示す図である。液晶媒体（図示せず）が、透明な共通電極６０とピクセル電極６２のアレイの間に配置されており、ピクセル電極６２の各々は、基板６３上に配置されたＴＦＴトランジスタ６１に接続されている。トランジスタゲート電極６７の列は、導電性のゲートライン６４によって相互接続されている。トランジスタゲート電極６７と相互接続用のゲートライン６４は、その両方がテーパ状側壁を持つようにして、同じステップで形成することができる。
【００３４】
データライン６６は、トランジスタドレイン６８のコラムに接続されており、トランジスタドレイン６８は、蓄電コンデンサ６９に相互接続された各ピクセル電極６２の切り替え可能な制御を行うために、トランジスタを介して電源６５とピクセル電極６２に接続されている。ゲートライン６４とトランジスタゲート電極６７は、絶縁フィルムと半導体フィルム（図示せず）によって覆われている。
【００３５】
要約すれば、ゲートライン６４とトランジスタゲート電極６７にテーパ状側壁を形成することの利点は、円滑な形状的関係を提供して絶縁フィルムと半導体フィルムを均一に形成できることである。これにより、トランジスタ、蓄電コンデンサ、およびゲートデータラインクロスオーバー等の、互いにクロスオーバーする２層の導電層の導電側壁領域における短絡や漏れ電流パスを低減させることができる。また、クロスオーバーにおけるデータラインの開放回路欠陥を低減させることができる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、異なる材料から少なくとも２つの層を形成し、一つの層の水平方向のエッチング速度を増大させるようにして２つの層の材料を相互作用させるようなエッチング液でエッチングすることにより、所定の角度のテーパ状側壁を形成可能な、大量生産での制御性および生産効率に優れた方法を提供することができる。特に、ＴＦＴアレイの導電マトリクス（ゲートラインおよびデータライン）を作製するのに有用な方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に従って基板上にテーパ状側壁を形成するための手順を示すブロック図である。
【図２】図１に示す各ステップに対応する構造を模式的に示す部分断面図であり、（Ａ）は基板上に複数層を形成するステップ、（Ｂ）は基板をレジスト層でコーティングしてパターンを形成するステップ、（Ｃ）は前のステップで得られた積層構造をエッチングしてテーパ状ラインを形成するステップ、（Ｄ）はテーパ状ラインからレジスト層を除去するステップをそれぞれ示している。
【図３】図１の手順によって形成されたテーパ状側壁とそのテーパ角度を模式的に示す部分断面図である。
【図４】Ｃｒ／Ｍｏ／Ｃｒの３層構造におけるＭｏ層の厚さとそれによって得られるテーパ角度との関係を示すグラフである。
【図５】液晶ディスプレイ装置においてテーパ状側壁を使用した一例を示す斜視図である。
【符号の説明】
１０…手順
１２、１８、２０、２１…ブロック
３０…３層構造
３１…基板
３２…第１層（Ｃｒ層）
３４…第２層（Ｍｏ層）
３６…第３層（Ｃｒ層）
３８…レジスト層
５０…テーパ状ライン
５２…テーパ状側壁
６０…共通電極
６１…ＴＦＴトランジスタ
６２…ピクセル電極
６３…基板
６４…ゲートライン
６５…電源
６６…データライン
６７…トランジスタゲート電極
６８…トランジスタドレイン
６９…蓄電コンデンサ

Claims (11)

  1. テーパ状側壁を持つフィルム構造の作製方法において、
    Ａ）基板上にＣｒ製の第１層を形成するステップと、
    Ｂ）前記第１層の上にＭｏ製の第２層を形成するステップと、
    Ｃ）前記第２層の上にＣｒ製の第３層を形成するステップと、
    Ｄ）前記第３層の上にレジストパターン層を形成するステップと、
    Ｅ）Ｃｒのウェットエッチング液で、前記ステップにより得られた構造をウェットエッチングするステップと
    を有することを特徴とするテーパ状側壁を持つフィルム構造の作製方法。
  2. 前記側壁のテーパ角度は、前記第２層の厚さを選択することによって制御される
    ことを特徴とする請求項１の方法。
  3. Ｃｒが存在する場合の前記第２層の水平方向のエッチング速度は、Ｃｒが存在しない場合の前記Ｃｒエッチング液中における第２層のエッチング速度の少なくとも１００倍である
    ことを特徴とする請求項１の方法。
  4. 前記第２層は、約１００オングストローム未満の厚さを持つことを特徴とする請求項３の方法。
  5. 前記Ｃｒエッチング液は、硝酸アンモニウムセリウムを含むことを特徴とする請求項３の方法。
  6. 前記テーパ状側壁は、前記硝酸アンモニウムセリウムの濃度により制御されたテーパ角度を持つ
    ことを特徴とする請求項５の方法。
  7. 前記第３層は、約５０〜１５０オングストロームの範囲の厚さを持つ
    ことを特徴とする請求項１の方法。
  8. 前記パターンは、薄いフィルムトランジスタアレイ用のゲートラインとゲート電極を含む
    ことを特徴とする請求項１の方法。
  9. 前記第１層と前記第２層の間の前記相互作用が、電気化学的な相互作用である
    ことを特徴とする請求項１の方法。
  10. 前記構造から前記レジストを除去するステップを含むことを特徴とする請求項１の方法。
  11. 請求項１に記載の方法で製造された導電マトリックスを含むフィルムマトリクスアレイ。
JP14678797A 1996-06-07 1997-06-04 テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ Expired - Fee Related JP3550272B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US664227 1996-06-07
US08/664,227 US5670062A (en) 1996-06-07 1996-06-07 Method for producing tapered lines

Publications (2)

Publication Number Publication Date
JPH1081981A JPH1081981A (ja) 1998-03-31
JP3550272B2 true JP3550272B2 (ja) 2004-08-04

Family

ID=24665132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14678797A Expired - Fee Related JP3550272B2 (ja) 1996-06-07 1997-06-04 テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ

Country Status (5)

Country Link
US (1) US5670062A (ja)
EP (1) EP0812012B1 (ja)
JP (1) JP3550272B2 (ja)
KR (1) KR100455640B1 (ja)
DE (1) DE69729913T2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891354A (en) * 1996-07-26 1999-04-06 Fujitsu Limited Methods of etching through wafers and substrates with a composite etch stop layer
US5779929A (en) * 1996-10-07 1998-07-14 Lucent Technologies Inc. Thin film metallization for barium nanotitanate substrates
US6337520B1 (en) 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
US6445004B1 (en) 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
KR100248123B1 (ko) 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법
GB2338105B (en) * 1997-03-04 2000-04-12 Lg Electronics Inc Method of making a thin film transistor
JP2985124B2 (ja) 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
US6333518B1 (en) 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
KR100495807B1 (ko) * 1998-05-15 2005-10-12 삼성전자주식회사 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법
KR20000003756A (ko) * 1998-06-29 2000-01-25 김영환 박막 트랜지스터 및 그의 제조방법
KR100356452B1 (ko) 1998-10-02 2002-10-18 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치 및 그 제조 방법
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2001044166A (ja) 1999-07-29 2001-02-16 Nec Akita Ltd 導電膜パターンの形成方法
DE19943521C2 (de) * 1999-09-09 2001-11-29 Dresden Ev Inst Festkoerper Verfahren zum Einstellen definierter Flankenwinkel beim Herstellen von Schichtstrukturen
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
US20060157709A1 (en) * 2002-08-20 2006-07-20 Koninklijke Philips Electronics N.V. Thin film transistor
KR100543001B1 (ko) 2003-09-03 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터 및 액티브 매트릭스 평판 표시 장치
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
JP4085094B2 (ja) 2004-02-19 2008-04-30 シャープ株式会社 導電素子基板の製造方法、液晶表示装置の製造方法
KR101171175B1 (ko) 2004-11-03 2012-08-06 삼성전자주식회사 도전체용 식각액 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
CN102575360B (zh) * 2009-10-02 2014-01-08 三菱瓦斯化学株式会社 用于抑制金属微细结构体的图案倒塌的处理液和使用其的金属微细结构体的制造方法
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
US10991582B2 (en) * 2016-12-21 2021-04-27 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
DE102019120765B4 (de) * 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US11195754B2 (en) 2018-10-09 2021-12-07 International Business Machines Corporation Transistor with reduced gate resistance and improved process margin of forming self-aligned contact
KR102666776B1 (ko) * 2019-05-10 2024-05-21 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판
CN114695529A (zh) * 2022-03-16 2022-07-01 Tcl华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
US4082604A (en) * 1976-01-05 1978-04-04 Motorola, Inc. Semiconductor process
DE2854404A1 (de) * 1978-12-16 1980-06-26 Philips Patentverwaltung Verfahren zum herstellen von festkoerperbauelementen
US5183533A (en) * 1987-09-28 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5007984A (en) * 1987-09-28 1991-04-16 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5234633A (en) * 1987-12-28 1993-08-10 Canon Kabushiki Kaisha Cast molding die and process for producing information recording medium using the same
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
JP3111478B2 (ja) * 1991-02-06 2000-11-20 三菱電機株式会社 金属薄膜のテーパーエッチング方法及び薄膜トランジスタ
JP2952075B2 (ja) * 1991-06-12 1999-09-20 キヤノン株式会社 液晶素子の製造法
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
US5241192A (en) * 1992-04-02 1993-08-31 General Electric Company Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
JP2614403B2 (ja) * 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ

Also Published As

Publication number Publication date
DE69729913D1 (de) 2004-08-26
KR980005705A (ko) 1998-03-30
US5670062A (en) 1997-09-23
EP0812012B1 (en) 2004-07-21
KR100455640B1 (ko) 2005-01-17
JPH1081981A (ja) 1998-03-31
EP0812012A1 (en) 1997-12-10
DE69729913T2 (de) 2005-08-25

Similar Documents

Publication Publication Date Title
JP3550272B2 (ja) テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ
US6713235B1 (en) Method for fabricating thin-film substrate and thin-film substrate fabricated by the method
US5872021A (en) Method for manufacturing LCD device capable of avoiding short circuit between signal line and pixel electrode
US4778773A (en) Method of manufacturing a thin film transistor
US6198132B1 (en) Thin-film device with annular shaped insulation on its gate electrode
KR100231936B1 (ko) 박막트랜지스터 및 그의 제조방법
JPH1197714A (ja) 半導体集積回路およびその作製方法
JPH04338677A (ja) 半導体装置の金属電極形成方法
JP2001127307A (ja) 単一のフォトリソグラフィ・ステップでドレインとソースを画定するための自動整合薄膜トランジスタを製造する方法
US7256076B2 (en) Manufacturing method of liquid crystal display device
CN112071867A (zh) 主动开关阵列基板、薄膜晶体管阵列基板的制造方法
US20010007358A1 (en) Liquid crystal display and manufacturing process of thin film transistor used therein
JP3484168B2 (ja) 薄膜トランジスタを形成する方法
JP3324730B2 (ja) Ｔｆｔ基板およびその製造方法
JPH0774087A (ja) Ｍｌｒパターン形成方法
US7749821B2 (en) Method of fabricating pixel structure
WO2011105282A1 (ja) 配線形成方法、および、半導体基板の製造方法
US6150215A (en) Avoiding abnormal capacitor formation by an offline edge-bead rinsing (EBR)
US5523187A (en) Method for the fabrication of liquid crystal display device
KR100313957B1 (ko) 커패시터 제조방법
KR100629686B1 (ko) 액정표시장치용 어레이기판 제조방법
KR100275934B1 (ko) 반도체장치의 미세도전라인 형성방법
JPH0360042A (ja) 薄膜トランジスタの製造方法
JPH02178968A (ja) アクティブマトリクス基板の製造方法
JP2931394B2 (ja) 薄膜トランジスタアレーの製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040423

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080430

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090430

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100430

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100430

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110430

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120430

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees