JPH1081981A - テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ - Google Patents

テーパ状側壁を持つフィルム構造の作製方法とフィルムマトリクスアレイ

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Abstract

(57)【要約】 【課題】 所定の角度のテーパ状側壁を形成可能な、大
量生産での制御性および生産効率に優れた方法を提供す
る。 【解決手段】 基板31上に金属からなる第1層32を
形成し、第1層の上に異なる材料からなる第2層34を
形成し、第2層の上にレジスト層38をコーティングし
てパターンを形成し、第1層と第2層をエッチング液で
エッチングする。第2層の材料としては、この第2層の
水平方向のエッチング速度を増大させるように第1層と
相互作用する材料を選択し、それにより、テーパ状側壁
を持つ金属フィルム構造を作製する。好ましくは、第1
層はCr層、第2層はMo層であり、エッチング液は、
硝酸アンモニウムセリウムである。この方法の好ましい
適用は、マトリクス液晶ディスプレイにおいて使用され
る薄いフィルムトランジスタアレイ用の薄いフィルムア
レイを作製することである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、薄い金属フィルム
のウェットエッチングに係り、特に、所定の角度のテー
パ状エッジを持つ金属フィルム構造を作製する方法に関
する。
【0002】
【従来の技術】本発明は、活性マトリクス液晶ディスプ
レイ(AMLCD)用の薄いフィルムトランジスタアレ
イ(TFTアレイ)の作製に関連してなされたものであ
る。代表的なAMLCDは、TFTアレイを含む基板と
共通の電極を含む基板との間に配置された液晶媒体を含
む。TFTアレイは、AMLCDの制御要素を提供す
る。代表的なTFTアレイは、TFT素子、蓄電コンデ
ンサ、ピクセル電極のマトリクス、およびドライバエレ
クトロニクスによる相互接続用の周辺回路を含む。トラ
ンジスタは、各ピクセル電極の電圧を制御し、各ピクセ
ル電極は液晶ピクセルの光学状態を制御する。
【0003】一般的に、TFTアレイは、基板上に第1
の金属フィルムを配置することによって作製されてい
る。金属フィルムは一般的にはクロムであるが、この金
属フィルムは次に、導電ゲートライン、データライン、
電極、および周辺回路リードのような金属フィルム構造
の導電マトリクスを形成するためにウェットエッチング
される。エッチングの後に、シリコン窒化物/アモルフ
ァスシリコン/シリコン窒化物スタック等の絶縁フィル
ムと半導体フィルムのスタックを、導電マトリクス上に
配置する。続いて、コンデンサ電極、クロスオーバー、
およびリードを形成するために、第2の金属フィルムが
供給され、パターン化される。
【0004】このような従来プロセスの第1の問題点
は、クロムフィルムの通常のウェットエッチングが、急
勾配のほぼ垂直な側壁を形成する点である。絶縁フィル
ムあるいは半導体フィルムが続いて形成された場合に、
これらの急勾配の側壁は、その形成されたフィルム中
に、断続領域あるいは弱点領域を生成する。このような
欠陥フィルムは、特に、トランジスタ、蓄電コンデン
サ、およびクロスオーバーにおいて、短絡、高い漏れ電
流、および低い破壊電圧の原因となる可能性がある。急
勾配の側壁はまた、第2の金属フィルムの形成に不都合
な影響を与え、それによって、第2の金属フィルム中
の、特に、クロスオーバーにおいて、開放回路欠陥を増
大させる可能性がある。鋭角の側壁のエッジはまた、静
電放出ダメージ(ESD)を悪化させる可能性がある。
【0005】このような急勾配の側壁を除去するための
従来の努力は、十分な成果を挙げていない。米国特許第
5,007,984号公報においては、テーパ状側壁を
形成する2つの方法が記載されている。第1の方法にお
いては、硝酸アンモニウムセリウム(CAN)エッチン
グ液に硝酸を加えることによってテーパ状側壁が得られ
る。その結果得られるテーパ角度は、エッチング液の温
度と硝酸の濃度によって左右される。しかしながら、4
0度未満のテーパ角度を得ることは難しい。また、この
工程を、大量生産において制御することは本質的に困難
である。
【0006】第2の方法においては、アルミニウムのよ
うな第2の金属フィルムをクロム上に配置し、その上に
レジストパターンを形成する。その後、3種類のエッチ
ング液を使用してテーパラインを形成する。第1のエッ
チング液は、リン酸ベースのエッチング液であり、アル
ミニウムフィルムとクロムフィルムの両方をエッチング
する。アルミニウムのエッチング速度は、クロムのエッ
チング速度よりも速いので、側壁はテーパ状になる。第
2のエッチング液は、クロム残留物を除去する。レジス
トを除去した後、第3のエッチング液は、アルミニウム
フィルムを除去する。しかしながら、テーパ角度を制御
することは困難である。また、3つの独立したエッチン
グステップが必要であるため、この第2の方法は、時間
とコストの両方を消費する。
【0007】
【発明が解決しようとする課題】したがって、本発明の
目的は、所定の角度のテーパ状側壁を形成可能な、大量
生産での制御性および生産効率に優れた方法を提供する
ことであり、特に、TFTアレイの導電マトリクス(ゲ
ートラインおよびデータライン)を作製するのに有用な
方法を提供することである。
【0008】
【課題を解決するための手段】本発明の方法において
は、基板上に、異なる材料からなる少なくとも2つの層
が形成される。好ましくは、この2つの層は、下層がな
い場合に比べて下層が存在する場合における上層の水平
方向のエッチング速度が増大するようにして、相互作用
する。上層の水平方向のエッチング速度は、基板上に配
置されたこの層の垂直方向のエッチング速度よりも速
い。
【0009】本発明による一つの実施の形態において
は、基板上の第1のクロム(Cr)層の上に、薄いモリ
ブデン(Mo)層が形成される。Mo層の上に、レジス
トパターン層が形成される。結果的に得られる構造は、
エッチング溶液中でエッチングされてレジストパターン
層の下の層がパターン化される。この実施の形態の変形
例においては、構造に対するレジストの付着性を高める
ために、Mo層の上に、好ましくは、薄い第2のCr層
または薄い亜鉛(Zn)層が形成される。
【0010】本発明による別の実施の形態においては、
基板上に配置された第1の亜鉛(Zn)層の上に、コバ
ルト(Co)層またはニッケル(Ni)層が形成され
る。Co層またはNi層の水平方向のエッチング速度
は、亜鉛エッチング液中において、亜鉛層の存在によっ
て増大する。Co層またはNi層の上に第2のZn層を
形成することも有利である。
【0011】レジスト材料層の下方の複数の金属層をパ
ターン化するために共通のエッチング液が使用される。
一つの実施の形態においては、Cr層とMo層をパター
ン化するために、硝酸アンモニウムセリウム(CAN)
等のCrエッチング液が使用される。Cr層上の100
オングストローム以上の厚さを持つMo層の水平方向の
エッチング速度は、そのCr層がない場合の同じエッチ
ング液中におけるMo層のエッチング速度の100倍以
上である。Mo層の水平方向のエッチング速度は、Mo
層の下のCr層がエッチング液に露出する割合を制御す
る。これにより、金属層上に緩やかに傾斜した側壁を形
成することができ、続いて形成されるフィルムによる側
壁の被覆性を改善することができる。その結果、TFT
およびAMLCDの欠陥を削減することができる。
【0012】
【発明の実施の形態】図1は、本発明に従って基板上に
テーパ状側壁を形成するための手順10を示している。
図2の(A)〜(D)は、図1に示す各ステップに対応
する構造を模式的に示す部分断面図である。図1のブロ
ック12と図2の(A)に示す第1のステップは、基板
31に複数層を形成するものである。基板31上に形成
される少なくとも一つの層は金属層であり、少なくとも
一つの層は、前記金属とは異なる第2の材料から構成さ
れる。前記金属層の構成金属用のエッチング液中におけ
る第2の材料の水平方向のエッチング速度は、その金属
の存在によって左右される。
【0013】好ましくは、その金属と第2の材料は、共
通のエッチング液中で電気化学的に相互作用して、第2
の材料の水平方向のエッチング速度を、その金属がない
場合におけるエッチング速度の少なくとも100倍に増
大させる。(この数値は、第2の材料層を同じ厚さと
し、同じエッチング液を使用することを想定したもので
ある。好ましくは、その金属層と第2の材料層の上に、
第3層が形成される。この第3層は、その上に形成する
レジスト層の付着性を改善して、エッチング液がレジス
ト層と金属層との界面を介してその中間層に作用するこ
とを防止する。基板には、ガラス、溶融シリカ、プラス
チック、あるいは単結晶シリコン等の半導体を使用する
ことができる。
【0014】一つの実施の形態においては、2つのCr
層の間に一つのMo層が挟まれる。この構造は、例え
ば、基板31上に第1層32としてCr層をスパッタリ
ング形成することによって形成される。次に、このCr
層32の上に第2層34としてMo層がスパッタリング
形成される。さらに、このMo層34の上に第3層36
としてCr層がスパッタリング形成される。一つの変形
例において、第2層34はCo層またはNi層であり、
第1層32と第3層36はCr層である。さらに別の変
形例において、第1層32と第3層36はZn層であ
り、第2層34はMo層、Co層、Ni層のいずれか一
つである。
【0015】「leybold ZV6000」(ドイ
ツ)の等の市販のスパッタリングマシンを使用して複数
層をスパッタリング形成し、真空ポンプ引きでその構造
を形成することができる。蒸発、化学的蒸着、あるいは
電気メッキ等の他の通常の方法が、金属層の形成に有用
であることは容易に考えられる。
【0016】なお、便宜上の理由から、以下には、第1
層32がCr層、第2層34がMo層、第3層36がC
r層である場合について説明する。
【0017】図1のブロック18と図2の(B)に示す
第2のステップにおいて、基板30は、一般的に、基板
上へのフォトレジスト層の回転蒸着を含む通常の方法を
用いて、レジスト層38によってコーティングされる。
次に、レジスト層38は、露光され、現像されて、エッ
チングマスクとして使用されるパターンを形成する。レ
ジストパターンを形成するためには、Shipley社
(米国、マサチューセッツ州、モールバラ)によって製
造されている「S1808」等の市販のフォトレジス
ト、「Convac LCD−600 Spin Cl
eaner/Coater」(ドイツ)、「MRS 5
000 Panelprinter」(米国、マサチュ
ーセッツ州、チェルムズフォード)、および「Conv
ac LCD−600 Spin Develope
r」(ドイツ)等の市販の集積フォトリソグラフィック
ラインを使用することができる。
【0018】レジストパターンの形成はまた、ローラコ
ーティングやメニスカスコーティング、接触あるいは非
接触の露光等の通常のフォトリソグラフィック方法を使
用して実施することができる。レジストは、現像されて
通常の方法で焼結される。Shipley社の「MF−
319」等のTMAHベースの現像液を使用することが
できる。
【0019】以上のステップによって基板上に形成され
た積層構造は、図1のブロック20と図2の(C)に示
す第3のステップにおいて、エッチング液中でエッチン
グされ、レジスト層38によってマスクされていない領
域がエッチング除去され、基板上にレジストパターンに
対応するパターンが形成される。エッチング液として
は、「Hamatech Spin Etcher」
(ドイツ)等の市販のエッチング液を使用することがで
きる。また、通常のスプレーエッチング液や浸漬エッチ
ング液を使用することができる。エッチング液として、
Foto Chemical System社(米国、
ニュージャージー州、ウェイン)によって製造されてい
る硝酸アンモニウムセリウム(CAN)ベースのエッチ
ング液を使用することができる。
【0020】このエッチングは、常温で実施することが
できる。パターン化されたラインのエッチングを開始し
た時点で、Mo層34の水平方向のエッチング速度は、
Cr層32の垂直方向のエッチング速度よりも速い。そ
の後、Mo層34の水平方向のエッチングが進むにつれ
てCr層32の表面が露出し、エッチングが完了した時
点でテーパ状側壁が形成される。
【0021】図1のブロック21と図2の(D)に示す
第4のステップにおいて、レジスト層38が除去され
る。J.T.Baker社(米国、ニュージャージー
州、フィリップスバーグ)によって製造されている「P
RS−1000」等の通常のレジスト除去剤を使用する
ことができる。
【0022】基板31としては、約0.7mm〜1.1
mmの厚さを持つ「Corning7059」ガラスを
使用することができる。Cr層32は、TFTアレイ中
の通常の金属フィルムとして使用される場合には、一般
的に、約2000オングストロームのオーダーの厚さを
持つ。Mo層34は、Cr層32の厚さの約100分の
1〜300分の1のオーダーで、十分に薄くされる。
【0023】具体的に、Mo層34が、100オングス
トローム以上の厚さを持つMo層であり、このMo層を
CANエッチング液の原液中で常温でエッチングする場
合には、Mo層の水平方向のエッチング速度は、Crの
存在によって極めて速くなる。特に、Crの存在する場
合におけるMo層の水平方向のエッチング速度は、Cr
がない場合の同じエッチング液中におけるMo層の水平
方向のエッチング速度の100倍を越えるオーダーであ
る。純粋なMoのエッチング速度はCrのエッチング速
度の2.5倍である。このように、Crが存在する場合
にMo層の水平方向のエッチング速度が極端に速くなる
ことにより、電気化学的作用を促進することができる。
【0024】所望のテーパ形状を持つCrラインを得る
ためには、その上のMo層の厚さを制御する必要があ
る。Cr/Mo/Crから形成された3層構造30中
の、100オングストローム以上の厚さを持つMo層3
4を、CANエッチング液の原液中でエッチングするこ
とにより、Mo層34をアンダーカットして、回路ライ
ンが形成される前に、金属フィルムからフォトレジスト
を分離することができる。
【0025】3層構造30を利用してテーパ状ラインを
形成するために、Mo層34の水平方向のエッチング速
度は適切な速度に制御される。Cr/Mo/Crの3層
構造30中におけるMo層の水平方向のエッチング速度
は、このMo層の厚さが100オングストローム以上の
場合よりも、Mo層の厚さが100オングストローム未
満の場合に実質的に低くなることが確認されている。具
体的に、Mo層の厚さは、水平方向のエッチング速度と
その結果として得られるテーパ角度を調整するために使
用される。
【0026】Mo、Co、またはNiからなる中間層の
水平方向のエッチング速度がエッチング液の選択によっ
て影響を受けることもまた確認されている。例えば、C
ANエッチング液の1対1イオン除去水溶液中におい
て、Cr/Mo/Crの3層構造のうち、Crの金属エ
ッチング速度はほとんど同様であるが、中間層であるM
o層のエッチング速度はかなり低下する。
【0027】Cr層36は、レジスト層38に対する3
層構造30の付着性を向上し、レジスト−金属界面から
中間層であるMo層34を保護するために設けられる。
例えば、1.2μmの厚さを持つ「S1808」フォト
レジストは、MoよりもCrに対してより高い付着性を
有する。本出願人は、このCr/Mo/Crの3層構造
30中の最上部のCr層36を省略した場合に、パター
ンが完全にエッチングされる前にレジスト層38がMo
層34から浮き上がってしまうことを確認している。
【0028】特に固執するものではないが、レジストが
Mo層から浮き上がってしまう原因と考えられる一つの
メカニズムは、そのレジスト−金属界面が、原子レベル
で十分に強固でなく、エッチング液が、一つのMoドメ
インから下のCr層および別のMoドメインに飛び移っ
て、微細レベルで不連続なMoフィルムを生じさせると
いうものである。したがって、最上部のCr層がない場
合において、下のCr層と相互作用する薄いMo層は、
3層構造中の、より厚い、微細レベルで連続性を持つM
o層と同様に作用する。
【0029】Cr層36は、できる限り薄くされる必要
がある。好ましくは、このCr層の厚さは、その3層構
造に所望のテーパ角度を与えるために、約50〜100
オングストロームの範囲内である。このCr層36の厚
さを過度に厚くすることは、このCr層36に不十分な
テーパ角度を与えたり、突出部を発生させる可能性があ
る。このことは、次に行われるフィルム形成に不都合で
ある。
【0030】層32、34、36は、これらを所望の厚
さで形成するために、スパッタリング対象を通る移動速
度や出力が可変である「Leybold ZV600
0」等の通常のスパッタリングマシンを用いて形成する
ことができる。3層の全ては、真空を破壊することなし
にスパッタリングされる。
【0031】図3は、本発明の方法により、Cr/Mo
/Crの3層構造30を用いて形成されたテーパ状ライ
ン50を示す断面図であり、52はテーパ状ライン50
を構成するテーパ状側壁である。テーパ角度A1 は、式
1 =tan-1(t/d)から決定される。ここで、t
は、Cr層32の厚さであり、dは、テーパの距離であ
る。テーパ角度A1 は、Mo層34の厚さを制御するこ
とによって制御される。
【0032】Mo層34の厚さを増大させることは、テ
ーパ角度A1 を低減させ、結果的に、テーパ状側壁52
の傾斜を低減させる。例えば、Foto Chemic
alSystems社製のCANエッチング液の原液
と、「Hamatech Spin Etcher」を
使用した場合に、30オングストローム、50オングス
トローム、60オングストローム、70オングストロー
ムの厚さの各Mo層によって、25度、15度、8度、
5度の各テーパ角度をそれぞれ形成できる。このような
Mo層の厚さとそれによって得られるテーパ角度との関
係は、図4に示されている。
【0033】図5は、図3の構造を使用してディスプレ
イの信頼性を向上する方法を示すために、AMLCDデ
ィスプレイの一部を模式的に示す図である。液晶媒体
(図示せず)が、透明な共通電極60とピクセル電極6
2のアレイの間に配置されており、ピクセル電極62の
各々は、基板63上に配置されたTFTトランジスタ6
1に接続されている。トランジスタゲート電極67の列
は、導電性のゲートライン64によって相互接続されて
いる。トランジスタゲート電極67と相互接続用のゲー
トライン64は、その両方がテーパ状側壁を持つように
して、同じステップで形成することができる。
【0034】データライン66は、トランジスタドレイ
ン68のコラムに接続されており、トランジスタドレイ
ン68は、蓄電コンデンサ69に相互接続された各ピク
セル電極62の切り替え可能な制御を行うために、トラ
ンジスタを介して電源65とピクセル電極62に接続さ
れている。ゲートライン64とトランジスタゲート電極
67は、絶縁フィルムと半導体フィルム(図示せず)に
よって覆われている。
【0035】要約すれば、ゲートライン64とトランジ
スタゲート電極67にテーパ状側壁を形成することの利
点は、円滑な形状的関係を提供して絶縁フィルムと半導
体フィルムを均一に形成できることである。これによ
り、トランジスタ、蓄電コンデンサ、およびゲートデー
タラインクロスオーバー等の、互いにクロスオーバーす
る2層の導電層の導電側壁領域における短絡や漏れ電流
パスを低減させることができる。また、クロスオーバー
におけるデータラインの開放回路欠陥を低減させること
ができる。
【0036】
【発明の効果】以上説明したように、本発明によれば、
異なる材料から少なくとも2つの層を形成し、一つの層
の水平方向のエッチング速度を増大させるようにして2
つの層の材料を相互作用させるようなエッチング液でエ
ッチングすることにより、所定の角度のテーパ状側壁を
形成可能な、大量生産での制御性および生産効率に優れ
た方法を提供することができる。特に、TFTアレイの
導電マトリクス(ゲートラインおよびデータライン)を
作製するのに有用な方法を提供することができる。
【図面の簡単な説明】
【図1】本発明に従って基板上にテーパ状側壁を形成す
るための手順を示すブロック図である。
【図2】図1に示す各ステップに対応する構造を模式的
に示す部分断面図であり、(A)は基板上に複数層を形
成するステップ、(B)は基板をレジスト層でコーティ
ングしてパターンを形成するステップ、(C)は前のス
テップで得られた積層構造をエッチングしてテーパ状ラ
インを形成するステップ、(D)はテーパ状ラインから
レジスト層を除去するステップをそれぞれ示している。
【図3】図1の手順によって形成されたテーパ状側壁と
そのテーパ角度を模式的に示す部分断面図である。
【図4】Cr/Mo/Crの3層構造におけるMo層の
厚さとそれによって得られるテーパ角度との関係を示す
グラフである。
【図5】液晶ディスプレイ装置においてテーパ状側壁を
使用した一例を示す斜視図である。
【符号の説明】
10…手順 12、18、20、21…ブロック 30…3層構造 31…基板 32…第1層(Cr層) 34…第2層(Mo層) 36…第3層(Cr層) 38…レジスト層 50…テーパ状ライン 52…テーパ状側壁 60…共通電極 61…TFTトランジスタ 62…ピクセル電極 63…基板 64…ゲートライン 65…電源 66…データライン 67…トランジスタゲート電極 68…トランジスタドレイン 69…蓄電コンデンサ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Mountain Avenue, Murray Hill, New Je rsey 07974−0636U.S.A. (72)発明者 ポール パトリック マルグルー アメリカ合衆国,07920 ニュージャージ ー,バスキング リッジ,ウッドワード レイン 112

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 テーパ状側壁を持つフィルム構造の作製
    方法において、 A)基板上に金属からなる第1層を形成するステップ
    と、 B)前記第1層の上にこの第1層とは異なる材料からな
    る第2層を形成するステップと、 C)前記第2層の上にレジストパターンを形成するステ
    ップと、 D)前記ステップCで得られた構造を、第2層の水平方
    向のエッチング速度を増大させるようにして前記第1層
    の金属と前記第2層の材料を相互作用させるようなエッ
    チング液でエッチングし、それによって、テーパ状側壁
    を持つ金属フィルム構造を作製するステップとを有する
    ことを特徴とするテーパ状側壁を持つフィルム構造の作
    製方法。
  2. 【請求項2】 前記側壁のテーパ角度は、所望のテーパ
    角度が得られるように前記第2層の厚さを選択すること
    によって制御されることを特徴とする請求項1の方法。
  3. 【請求項3】 前記第1層の材料は、CrとZnを含む
    グループの中から選択されることを特徴とする請求項1
    の方法。
  4. 【請求項4】 前記第2層の材料は、Mo、Co、Ni
    を含むグループの中から選択されることを特徴とする請
    求項3の方法。
  5. 【請求項5】 前記第1層はCr層であり、前記第2層
    はMo層であることを特徴とする請求項4の方法。
  6. 【請求項6】 前記エッチング液は、Crエッチング液
    を含むことを特徴とする請求項5の方法。
  7. 【請求項7】 Crが存在する場合の前記Mo層の水平
    方向のエッチング速度は、Crが存在しない場合の前記
    Crエッチング液中におけるMo層のエッチング速度の
    少なくとも100倍であることを特徴とする請求項6の
    方法。
  8. 【請求項8】 前記Mo層は、約100オングストロー
    ム未満の厚さを持つことを特徴とする請求項7の方法。
  9. 【請求項9】 前記Crエッチング液は、硝酸アンモニ
    ウムセリウムを含むことを特徴とする請求項7の方法。
  10. 【請求項10】 前記テーパ状側壁は、前記硝酸アンモ
    ニウムセリウムの濃度を制御することによって制御され
    たテーパ角度A1 を持つことを特徴とする請求項9の方
    法。
  11. 【請求項11】 前記第2層の上に、前記レジストに付
    着性を与える材料からなる第3層を形成するステップを
    さらに有することを特徴とする請求項1の方法。
  12. 【請求項12】 前記第1層と前記第3層はCrからな
    り、前記第2層はMoからなることを特徴とする請求項
    11の方法。
  13. 【請求項13】 前記第3層は、約50〜150オング
    ストロームの範囲の厚さを持つことを特徴とする請求項
    12の方法。
  14. 【請求項14】 前記パターンは、薄いフィルムトラン
    ジスタアレイ用のゲートラインとゲート電極を含むこと
    を特徴とする請求項1の方法。
  15. 【請求項15】 前記第1層と前記第2層の間の前記相
    互作用が、電気化学的な相互作用であることを特徴とす
    る請求項1の方法。
  16. 【請求項16】 前記構造から前記レジストを除去する
    ステップを含むことを特徴とする請求項1の方法。
  17. 【請求項17】 前記第2層の材料は金属であることを
    特徴とする請求項1の方法。
  18. 【請求項18】 導電マトリックスを含むフィルムマト
    リクスアレイにおいて、 前記導電マトリックスが、 A) 基板上に形成された金属からなる層と、エッチン
    グ液中における前記金属との相互作用によってその水平
    方向のエッチング速度が増大して前記金属よりも速くな
    るような第2の材料からなる少なくとも一つの層を含む
    複数層を持つ基板を供給するステップと、 B) 前記複数層の上にレジスト材料層を形成するステ
    ップと、 C) 前記レジスト材料中に前記導電マトリックスのパ
    ターンを形成するステップと、 D) テーパ状の側壁を有する前記導電マトリックスを
    作製するために前記ステップCによって得られた構造を
    前記エッチング液でエッチングするステップと、 E) 前記構造から前記レジストを除去するステップと
    によって作製されたことを特徴とするフィルムマトリク
    スアレイ。
  19. 【請求項19】 前記複数層は、前記基板上に形成され
    たCrからなる第1層と、この第1層上に形成されたM
    oからなる第2層を含むことを特徴とする請求項18の
    アレイ。
  20. 【請求項20】 前記構造は、前記Moからなる第2層
    の上に形成されたCrからなる第3層をさらに含むこと
    を特徴とする請求項19のアレイ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH112843A (ja) * 1997-06-12 1999-01-06 Hitachi Ltd 液晶表示装置とその製造方法
US6329300B1 (en) 1999-07-29 2001-12-11 Nec Corporation Method for manufacturing conductive pattern layer by two-step wet etching process
KR100759153B1 (ko) 2004-02-19 2007-09-14 샤프 가부시키가이샤 도전소자기판의 제조방법, 도전소자기판, 액정표시장치의제조방법, 액정표시장치, 및 전자정보기기

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891354A (en) * 1996-07-26 1999-04-06 Fujitsu Limited Methods of etching through wafers and substrates with a composite etch stop layer
US5779929A (en) * 1996-10-07 1998-07-14 Lucent Technologies Inc. Thin film metallization for barium nanotitanate substrates
US6337520B1 (en) 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
US6445004B1 (en) 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
KR100248123B1 (ko) 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법
GB2338105B (en) * 1997-03-04 2000-04-12 Lg Electronics Inc Method of making a thin film transistor
US6333518B1 (en) 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
KR100495807B1 (ko) * 1998-05-15 2005-10-12 삼성전자주식회사 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법
KR20000003756A (ko) * 1998-06-29 2000-01-25 김영환 박막 트랜지스터 및 그의 제조방법
KR100356452B1 (ko) 1998-10-02 2002-10-18 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치 및 그 제조 방법
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE19943521C2 (de) * 1999-09-09 2001-11-29 Dresden Ev Inst Festkoerper Verfahren zum Einstellen definierter Flankenwinkel beim Herstellen von Schichtstrukturen
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
US20060157709A1 (en) * 2002-08-20 2006-07-20 Koninklijke Philips Electronics N.V. Thin film transistor
KR100543001B1 (ko) 2003-09-03 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터 및 액티브 매트릭스 평판 표시 장치
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
KR101171175B1 (ko) 2004-11-03 2012-08-06 삼성전자주식회사 도전체용 식각액 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
CN102575360B (zh) * 2009-10-02 2014-01-08 三菱瓦斯化学株式会社 用于抑制金属微细结构体的图案倒塌的处理液和使用其的金属微细结构体的制造方法
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
US10991582B2 (en) * 2016-12-21 2021-04-27 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
DE102019120765B4 (de) * 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US11195754B2 (en) 2018-10-09 2021-12-07 International Business Machines Corporation Transistor with reduced gate resistance and improved process margin of forming self-aligned contact
KR102666776B1 (ko) * 2019-05-10 2024-05-21 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판
CN114695529A (zh) * 2022-03-16 2022-07-01 Tcl华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
US4082604A (en) * 1976-01-05 1978-04-04 Motorola, Inc. Semiconductor process
DE2854404A1 (de) * 1978-12-16 1980-06-26 Philips Patentverwaltung Verfahren zum herstellen von festkoerperbauelementen
US5183533A (en) * 1987-09-28 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5007984A (en) * 1987-09-28 1991-04-16 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5234633A (en) * 1987-12-28 1993-08-10 Canon Kabushiki Kaisha Cast molding die and process for producing information recording medium using the same
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
JP3111478B2 (ja) * 1991-02-06 2000-11-20 三菱電機株式会社 金属薄膜のテーパーエッチング方法及び薄膜トランジスタ
JP2952075B2 (ja) * 1991-06-12 1999-09-20 キヤノン株式会社 液晶素子の製造法
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
US5241192A (en) * 1992-04-02 1993-08-31 General Electric Company Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
JP2614403B2 (ja) * 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH112843A (ja) * 1997-06-12 1999-01-06 Hitachi Ltd 液晶表示装置とその製造方法
US6329300B1 (en) 1999-07-29 2001-12-11 Nec Corporation Method for manufacturing conductive pattern layer by two-step wet etching process
KR100759153B1 (ko) 2004-02-19 2007-09-14 샤프 가부시키가이샤 도전소자기판의 제조방법, 도전소자기판, 액정표시장치의제조방법, 액정표시장치, 및 전자정보기기
US7550183B2 (en) 2004-02-19 2009-06-23 Sharp Kabushiki Kaisha Method for manufacturing conductive element substrate, conductive element substrate, method for manufacturing liquid crystal display, liquid crystal display and electronic information equipment

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Publication number Publication date
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