KR100441837B1 - 반도체메모리장치 - Google Patents

반도체메모리장치 Download PDF

Info

Publication number
KR100441837B1
KR100441837B1 KR1019970709535A KR19970709535A KR100441837B1 KR 100441837 B1 KR100441837 B1 KR 100441837B1 KR 1019970709535 A KR1019970709535 A KR 1019970709535A KR 19970709535 A KR19970709535 A KR 19970709535A KR 100441837 B1 KR100441837 B1 KR 100441837B1
Authority
KR
South Korea
Prior art keywords
quot
cell plate
memory cell
line
cell
Prior art date
Application number
KR1019970709535A
Other languages
English (en)
Other versions
KR19990028224A (ko
Inventor
조지 나카네
노부유키 모리와키
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR19990028224A publication Critical patent/KR19990028224A/ko
Application granted granted Critical
Publication of KR100441837B1 publication Critical patent/KR100441837B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

재기입 동작을 행할 경우에 메모리 셀의 논리 전압 "L" 의 데이터가 상실되지 않고, 안정된 동작이 행해지는 비휘발성 강유전체의 반도체 메모리 장치를 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 예를 들면 도 1에 도시된 바와 같이, 셀 플레이트선(39, 40)에 다이오드(1, 2)가 접속된다. 따라서 재기입 동작을 행할 경우, 예를 들면 셀 플레이트선(39)에 기생 저항(3)이 존재하고 있어도 상기 데이터 상실의 원인이 되는 셀 플레이트선(39)이 일시적으로 과도한 부의 전압(예를 들면 -1V 이하)으로 천이하는 과도 현상의 발생을 방지할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY}
반도체 메모리 장치에서는 반도체 장치 내에 형성된 메모리 셀 커패시터에 전하를 축적하고, 그 전하의 유무에 따라 데이터를 기억하는 방식이 주로 사용되고 있다(일반적으로 다이내믹 방식 메모리, DRAM이라 함). 이 메모리 셀 커패시터는 종래에는 실리콘 산화막을 용량 절연막으로서 사용하고 있었다. 최근에 와서, 강유전체 재료를 메모리 셀 커패시터의 용량 절연막으로서 사용하고, 기억 데이터의 비휘발성을 실현하고자 하는 반도체 메모리 장치가 고안되어 있다.
이하, 강유전체막을 메모리 셀 커패시터의 용량 절연막으로서 이용한 반도체 메모리 장치에 대하여 설명하기로 한다.
도 9는 종래의 반도체 메모리 장치의 회로구성도이다.
도 9에서 30a∼30d는 메모리 셀, 31a∼31d는 메모리 셀 트랜지스터이다. 또한, 32, 34는 워드선, 33a∼33d는 메모리 셀 커패시터이다. 또한, 35∼38은 비트선, 39, 40은 셀 플레이트선이다. 또한, 41, 42는 센스 앰프, 43∼46은 비트선 프리차지용 트랜지스터이고, BLP는 비트선 프리차지 제어신호, SAE는 센스 앰프 제어신호이다.
도 9에 도시된 바와 같이, 종래의 반도체 메모리 장치의 회로구성은 센스 앰프(41)에 비트선(35)(BL0), 비트선(36)(/BLO)이 접속되어 있고, 이들 비트선(35, 36)에 2개의 메모리 셀(30a, 30b)이 접속되어 있다.
또한, 메모리 셀(30a)에는, 2개의 메모리 셀 커패시터(33a)와 2개의 MOS 트랜지스터가 설치된다. 이들 2개의 메모리 셀 커패시터(33a)는 각각 2개의 전극을 구비하고 있다. 그리고, 한쪽의 메모리 셀 커패시터(33a)(도면 중의 좌측에 배치)의 2개의 전극 중 한쪽의 전극은 MOS 트랜지스터(31a)(도면 중의 좌측에 배치)를 통해 비트선(35)에 접속되고, 다른쪽의 전극은 셀 플레이트선(39)에 접속된다. 또한, 다른쪽의 메모리 셀 커패시터(33a)(도면 중의 오른쪽에 배치)의 2개의 전극 중, 한쪽의 전극은 MOS 트랜지스터(31a)(도면 중의 오른쪽에 배치)를 통해 비트선(36)에 접속되고, 다른쪽의 전극은 셀 플레이트선(39)에 접속된다. 또한, 2개의 MOS 트랜지스터(31a)의 각 게이트는 각각 워드선(32)(Word Line 0)에 접속된다.
메모리 셀(30b∼30d)에 대해서도 메모리 셀(30a)과 같은 구성이다.
또한, 비트선(35, 36)은 비트선 프리차지 제어신호(BLP)에서 제어되는 MOS 트랜지스터(43, 44)를 통해 접지전위(VSS)에 접속된다.
또, 도 9에 도시된 종래의 반도체 메모리 장치에서는 1개의 메모리 셀(30a)이 2개의 메모리 셀 커패시터(33a)와 2개의 MOS 트랜지스터(31a)로 구성된다. 데이터 기입시에는 2개의 메모리 셀 커패시터(33a) 중 한쪽은 논리전압 “H”로 기입되고, 다른쪽은 논리전압 “L”로 기입되며, 데이터 판독시에는 2개의 메모리 셀 커패시터(33a)에서 각각 판독된 전위차를 센스앰프(41)에서 증폭하여 데이터를 판독한다.
다음에 강유전체 재료를 용량 절연막으로서 이용한 강유전체 메모리 동작에 대하여 도 10 및 도 11을 참조하여 설명하기로 한다. 도 10은 종래의 반도체 메모리 장치에서의 메모리 셀의 데이터의 판독을 설명하기 위한 도면이고, 강유전체의 히스테리시스 곡선을 도시한다.
강유전체 재료를 용량 절연막으로서 이용한 커패시터에서는 도 10에 도시된 바와 같이 전압이 0일 때에도 점 B 및 점 E와 같이 잔류 전계가 남는다.
이와 같이, 전원을 오프한 후에도 강유전체 커패시터에 남은 잔류 전계를 비휘발성 데이터로서 이용하여 비휘발성의 반도체 메모리 장치를 실현하고 있다.
즉, 메모리 셀(30a)의 데이터가 “1”인 경우, 2개의 메모리 셀 커패시터 (33a) 중, 한쪽의 메모리 셀 커패시터(33a)(제 1 메모리 셀 커패시터라 함)는 점 B의 상태에 있고, 다른쪽의 메모리 셀 커패시터(33a)(제 2 메모리 셀 커패시터라 함)는 점 E의 상태에 있다.
또한 메모리 셀(30a)의 데이터가 “0”인 경우에는 상술한 경우와는 반대로 되어 제 1 메모리 셀 커패시터는 점 E의 상태에 있고, 제 2 메모리 셀 커패시터는 점 B의 상태에 있다.
도 11은 종래의 반도체 메모리 장치의 동작 타이밍을 도시한 도면이다.
초기 상태에서는 비트선(35, 36), 워드선(32, 34), 셀 플레이트선(39) 및 센스앰프 제어신호(SAE)는 모두 논리전압 “L”, 비트선 프리차지 제어신호(BLP)는논리전압 “H” 이다. 이 상태로부터, 우선 비트선 프리차지 제어신호(BLP)를 논리전압 “L”로 하고, 비트선(35, 36)을 플로팅 상태로 한다. 다음에 워드선(32), 셀 플레이트선(39)을 논리전압 “H”, 2개의 MOS 트랜지스터(31a)를 각각 온(ON)시킨다. 이 때, 2개의 메모리 셀 커패시터(33a)에 각각 전계가 걸려, 메모리 셀(30a)에서 비트선(35, 36)에 데이터가 판독된다.
이 때, 비트선(35, 36)에 판독되는 전위차에 대하여 도 10을 참조하여 설명한다.
도 10에 도시된 L1, L2는 비트선(35, 36)의 기생 용량값으로 결정되는 경사를 갖는 선이다. 용량값이 작아지면 경사의 절대값은 작아진다.
즉, 판독되는 데이터가 “1”일 때, 비트선(35)에는 한쪽의 메모리 셀 커패시터(33a)(제 1 메모리 셀 커패시터)로부터 데이터가 판독되고, 점 B의 상태로부터 점 O21의 상태로 된다.
점 O21은 메모리 셀 커패시터(33a)에 전압을 걸었을 때 점 B에서 점 D로 향하는 히스테리시스 곡선과, 워드선(32)과 셀 플레이트선(39)의 논리전압을 “H”로 했을 때에 생기는 전압 분량만큼 점 B로부터 횡축 상을 이동한 점 M21을 지나는 선 L1과의 교점이다.
마찬가지로, 비트선(36)에는 다른 쪽의 메모리 셀 커패시터(33a)(제 2 메모리 셀 커패시터)로부터 데이터가 판독되고, 점 E의 상태로부터 점 P21의 상태로 된다. 점 P21은 메모리 셀 커패시터(33a)에 전압이 걸렸을 때 점 E에서 점 D로 향하는 히스테리시스 곡선과, 워드선(32)과 셀 플레이트선(39)의 논리전압을 “H”로하였을 때 생기는 전압 분량만큼 점 E에서 횡축 상을 이동한 점 N21을 지나는 선 L2와의 교점이다. 여기서 비트선(35)과 비트선(36)에 판독되는 전위차는 점 O21과 점 P21의 전압의 차(Vr21)로 된다. 판독되는 데이터가 “0”일 때도 마찬가지이며, 비트선(35)과 비트선(36)의 상태가 반대로 될 뿐이고 판독되는 전위차는 Vr21이다. 또, 이와 같이 비트선(35)과 비트선(36)의 상태가 반대로 되는 모양은 도 11에서도 도시된다.
다음에, 센스앰프 제어신호(SAE)를 논리전압 “H”로 하고, 비트선(35)과 비트선(36)에 판독된 데이터를 센스앰프(41)로 증폭하여 데이터를 판독한다. 이 센스앰프(41)로 증폭하면, 비트선(35)의 상태는 점 O21로부터 점 Q21이 되고, 비트선 (36)의 상태는 점 P21로부터 점 D가 된다.
다음에, 데이터의 재기입 상태로서 셀 플레이트선(39)을 논리전압 “L”로 한다. 이 때, 도 10에서 비트선(35)의 상태는 점 Q21로부터 점 A가 되고, 비트선 (36)의 상태는 점 D에서 점 E가 된다. 다음에, 센스앰프 제어신호(SAE)를 논리전압 “L”로 한다.
그 후, 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선 (35, 36)을 논리전압 “L”로서, 최후로 워드선을 논리전압 “L”로 함으로써 메모리 셀의 강유전체 커패시터의 양 단자 사이에는 전위차가 없어지고, 도 10의 점 B와 점 E의 상태가 되어, 초기 상태로 되돌아간다. 이에 따라, 재기입 동작이 완료된다
그러나 상술한 바와 같은 종래의 구성 및 동작의 반도체 메모리 장치에서는, 재기입 동작을 행하고 있음에도 불구하고 강유전체의 잔류 전하가 소멸하고, 메모리 셀의 “L”의 데이터가 상실되는 경우가 있는 문제점이 있었다. 또, 이러한 데이터 상실이 생기는 원인도 해명되어 있지 않았다.
본 발명은 강유전체 커패시터를 이용한 반도체 메모리 장치에 관한 것이다.
도 1은 본 발명의 제 1 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 2는 실제의 반도체 메모리 장치의 재기입 동작 타이밍도이다.
도 3은 본 발명의 제 2 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 4는 본 발명의 제 3 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 5는 본 발명의 제 4 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 6은 본 발명의 제 5 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 7은 본 발명의 제 6 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 8은 본 발명의 제 7 실시예에서의 반도체 메모리 장치의 회로구성도이다.
도 9는 종래의 반도체 메모리 장치의 회로구성도이다.
도 10은 종래의 반도체 메모리 장치의 메모리 셀 데이터의 판독을 설명하기 위한 도면이다.
도 11은 종래의 반도체 메모리 장치의 동작 타이밍을 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2 : 다이오드 3, 4 : 기생저항
5, 6 : 셀 플레이트선 드라이버 7, 8 : N형 트랜지스터
9, 10 : 강유전체 커패시터 11a∼11d : 저항 소자
12a∼12d : 용량 소자
본 발명은 상기 종래의 반도체 메모리 장치의 과제를 고려하여, 재기입 동작을 하는 경우에 종래에 비해 더욱 안정된 동작을 행할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 하는 것이다.
이 목적을 달성하기 위해 본 발명의 반도체 메모리 장치는 강유전체에 의해 구성된 강유전체 커패시터와, 단수 또는 복수의 상기 강유전체 커패시터가 각각 설치된 상기 강유전체의 분극 상태를 이용하여 정보를 기억하는 복수의 메모리 셀과, 상기 메모리 셀의 선택에 이용되는 상기 메모리 셀에 접속된 워드선과, 선택된 상기 메모리 셀로부터 상기 정보를 판독할 때에 이용되는 상기 메모리 셀에 접속된 데이터선과, 상기 정보의 판독 및 재기입에 이용되는 상기 메모리 셀에 접속된 셀 플레이트선과, 상기 강유전체 커패시터에 대하여 상기 재기입 동작이 행하여질 때, 상기 셀 플레이트선에 인가되는 전압을 안정시키는 전압 안정화 수단을 구비하는 것을 특징으로 한다.
이에 따라, 예컨대, 재기입 동작을 하는 경우에 셀 플레이트선이 일시적으로 과도한 부(-)의 전압이 되는 것이 억제된다. 따라서, 상보적인 데이터 중, 논리전압 “L”에 대응하는 강유전체 커패시터의 잔류 전하가 감소 또는 소멸되는 일이 없으므로 더욱 안정된 동작을 할 수 있는 비휘발성 강유전체 반도체 메모리 장치를실현할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명하기로 한다.
여기에서는, 본 발명의 실시예에 대한 설명에 들어가기 전에, 강유전체의 잔류 전하가 소멸되어 메모리 셀의 “L”의 데이터가 상실된다는 상기 현상의 발생원인을 본 발명자가 해명하였기 때문에, 우선, 그것에 대해서 도 9∼도 11을 참조하여 설명하기로 한다.
즉, 상술한 종래의 반도체 메모리 장치에서는, 실제로는 셀 플레이트선(39)과 셀 플레이트선(39)을 구동하는 드라이버의 사이에 기생저항(Rcp)이 존재한다. 기생저항(Rcp)은 배선저항이나 콘택트 저항 등에 의해 형성된다.
비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 한다는 상기 재기입 동작을 하는 경우에 있어서, 예컨대, 워드선(32)이 “H”이고, 비트선(36)이 “L”의 상태를 유지하며, 또한, 비트선(35)이 “H”의 상태로부터 “L”의 상태로 천이하면, 메모리 셀(30a) 내의 강유전체 커패시터(33a)의 커패시터 용량(Cmc)의 커플링에 의해 셀 플레이트선(39)이 영향을 받는다. 이 때, 또한 셀 플레이트선(39)에 기생저항(Rcp)이 존재하면 셀 플레이트선(39)이 일시적으로 부의 전압이 된다. 이 경우, 시정수는 약 n×Rcp×Cmc로 된다. 여기서, n은 동시에 활성화 되는 비트선 쌍의 갯수이다.
강유전체 메모리 셀은 단위면적당 용량이 큰 것이 특징이지만, 재기입 동작을 행하는 경우에는, 비트선과 셀 플레이트선의 커플링 용량이 커진다.
여기서, 메모리 셀 용량이 일정한 경우, 동시에 활성화되는 비트선 쌍의 갯수(n)가 많아질수록, 또한 기생저항이 커질수록 셀 플레이트선은 더욱 큰 부의 전압이 된다.
예를 들면, 8개의 비트선 쌍이 활성화되어, 플레이트선의 기생저항(Rcp)이 500Ω이고, 메모리 셀의 커패시터 용량(Cmc)이 2pF인 경우, 셀 플레이트선(39)이 일시적으로 부의 전압이 되는 기간은, 8×500Ω×2pF=8nsec로 된다. 이 기간보다 비트선을 논리전압 “L”의 상태로 프리차지로 하는데 필요한 기간이 짧으면, 즉, 비트선의 논리전압 “H”로부터 논리전압 “L”로 바뀌는 기간(도 11에서 시간 t1으로부터 t2로의 천이 시간)이 8nsec보다 빠르면 셀 플레이트선(39)이 일시적으로 부의 전압이 된다. 시뮬레이션을 한 결과, 셀 플레이트선(39)은 전원전압 5V의 경우, 약 11.5V까지 저하된다.
셀 플레이트선(39)이 부의 전압이 되면 논리전압 “L”을 재기입해야 할 강유전체 커패시터(제 1 메모리 셀 커패시터)의 동작점은, 도 10의 점 E 에서 점 A 로 향하여 이동한다. 셀 플레이트선(39)의 전압이 도 10에 도시된 전계의 축과의 교점 P1에 의해 결정되는 전압 Vp1(항전압 : 통상 약 1V정도)이하의 부의 전압(도면 중, Vp2)이 되면, 동작점 E는 점 P2로 이동된다. 그 후, 셀 플레이트선(39)의 전압이 OV로 복귀하고, 동작점 P2는 점 P3으로 이동한다. 이 때문에, 논리전압 “L”에 대응하는 강유전체 커패시터의 잔류 전하가 감소 또는 소멸하여, 결과적으로 메모리 셀의 “0”의 데이터가 상실된다. 또, 부의 전압 Vp2의 절대값이 더욱 큰 경우에는, 강유전체 커패시터의 잔류 전하의 극성이 역전되어 이 경우도 결과적으로 메모리 셀의 “0”의 데이터가 상실된다.
이상과 같은 원인에 의해, 비휘발성 메모리로서의 동작이 불안정하게 되는 것이 판명된 것이다.
다음에, 상술한 바와 같이, 본 발명에 관한 반도체 메모리 장치의 실시예에 대하여 도면을 참조하여 설명하기로 한다. 또, 도 9∼도 11을 이용하여 설명한 것과 같은 것에는, 동일한 부호를 부여하였다.
( 제 1 실시예 )
도 1은 본 발명의 반도체 메모리 장치의 제 1 실시예의 회로구성도이다.
도 1에서 1, 2는 다이오드, 3, 4는 기생 저항이다. 또한, 5, 6은 셀 플레이트선(39, 40)의 드라이버이다. 다이오드(1, 2)는 셀 플레이트선(39, 40)에 N형 반도체 영역(부극측)이, 접지전위에 P형 반도체 영역(정극측)이 접속된다. 여기에서, 본 발명의 데이터선은 비트선(35∼38)의 각각에 대응한다. 또한, 본 발명의 전압안정화수단은 다이오드(1, 2)에 대응한다.
도 2는 본 실시예의 반도체 메모리 장치의 재기입 동작의 타이밍을 도시한 도면이다.
도 1과 도 2에서 셀 플레이트선(39)이 논리전압 “L”로 되고, 다음에 비트선프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 한 경우의 메모리 셀로의 재기입 동작시의 메모리 셀(30a)의 동작을 고려한다.
실제로는 셀 플레이트 드라이버(5)와 셀 플레이트선(39) 사이에는 배선 저항이나 콘택트 저항 등에 의한 기생 저항(3)이 존재하고 있다. 기생 저항(3)이 존재하는 경우, 비트선 전압이 “H”로부터 “L”로 천이하면 강유전체 커패시터 용량(Cmc)에 의한 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다. 시뮬레이션에서는 약 1.5V 정도의 부전압이 된다. 도 2의 점선으로 도시된 바와 같이, 강유전체 커패시터에 인가되는 전압은 메모리 셀의 데이터가 로우(L) 측인 경우, 약 1.5V 정도의 정방향의 전압이 인가된다.
그렇지만, 다이오드(1)를 삽입함으로써 셀 플레이트선(39)의 전압은 다이오드의 내부 확산 전압(약 -0.7V 정도)까지 밖에 내려가지 않는다. 즉, 재기입 동작을 하는 경우에 셀 플레이트선(39)이, -1V 이하의 전압(예를 들면, -1.5V), 즉 강유전체 커패시터의 항전압(抗電麗) 이상이 되는 것이 방지된다. 따라서, 상보적인 데이터 중, 논리전압 “L”에 대응하는 강유전체 커패시터의 잔류 전하가 상실되지 않고, 더욱 안정된 비휘발성 강유전체의 반도체 메모리 장치를 실현할 수 있다.
다이오드(1, 2)는 반도체 장치의 N형 트랜지스터의 소스, 드레인 형성시에 동시에 형성할 수 있고, 면적적으로도 소형화할 수 있다. 그 때문에, 반도체 메모리 장치의 제조 비용이 증가되지 않는다.
또, 제 1 실시예에서 다이오드(1, 2)는 셀 플레이트선 드라이버(5, 6)나 기생 저항(3, 4)의 근방에 배치한 구성이지만, 셀 플레이트선 드라이버(5, 6)나 기생 저항(3, 4)으로부터 가장 떨어진 위치에도 배치하면 셀 플레이트선(39, 40) 자체의 배선 저항에 의한 영향도 저감할 수 있다.
본 실시예에서는 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성되는 2T2C 타입의 메모리 셀에 대하여 설명하였지만, 1개의 트랜지스터와 1개의 강유전체 커패시터로 구성되는 1T1C 타입의 메모리 셀에서도 마찬가지 이상의 효과를 얻을 수 있다.
즉, 통상 ITIC 타입의 메모리 셀의 경우, 메모리 셀의 크기를 축소할 수 있는 것이 큰 특징이기 때문에 대용량의 메모리 장치에서 이용된다. 그러나, 동시에 활성화되는 메모리 셀이 증가하기 때문에, 사용시에 있어서, 예컨대 7개의 메모리 셀이 논리적으로 “H”상태이고, 1개의 메모리 셀이 논리적으로 “L”상태라면 셀 플레이트선의 부전압으로의 천이가 커지고 “L” 데이터의 파괴가 더한층 확실히 발생된다.
즉, 2T2C 타입의 메모리 셀과 같이, 메모리 셀에 있어서, 논리적으로 “H” 상태에 있는 강유전체 커패시터와, “L”상태에 있는 강유전체 커패시터가 같은 수만 존재하는 경우에 비해 1T1C 타입의 메모리 셀의 “L”의 데이터 파괴가 보다 발생하기 쉽고, 비휘발성 강유전체 메모리로서의 동작이 불안정하게 되기 쉽다. 따라서, 1T1C 타입의 메모리 셀을 이용한 반도체 메모리 장치에 대하여, 상기 실시예의 구성을 적용한 경우의 효과는 더한층 커진다.
( 제 2 실시예 )
다음에 본 발명의 제 2 실시예에 대하여 도 3을 참조하여 설명하기로 한다.
도 3에서 7, 8은 N형 트랜지스터이다. N형 트랜지스터(7, 8)는 게이트 및 소스가 접지 레벨에, 드레인이 셀 플레이트선(39)에 접속된다. 본 발명의 전압 안정화 수단은 N형 트랜지스터(7, 8)에 대응한다.
메모리 셀(30a)의 판독의 경우, 기생저항(3)이 존재하고, 재기입 동작을 하는 경우(즉, 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다.
그렇지만, N형 트랜지스터(7)에 의해 셀 플레이트선(39)의 전압은 N형 트랜지스터(7)의 한계값 전압(약 -0.7V 정도)까지밖에 내려가지 않는다. 즉, 재기입 동작을 하는 경우에 셀 플레이트선(39)이 -1V이하의 전압이 되는 것을 막고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체 반도체 메모리 장치로 할 수 있다.
또, 본 실시예 2의 경우, 실시예 1과 비교하면 반도체 메모리 장치 내부에 형성된 트랜지스터(7, 8)의 영역 만큼의 면적은 증가된다. 그러나 본 실시예 2에서는 트랜지스터(7, 8)의 한계값 전압은 잘 제어되어 있기 때문에 안정된 동작을 얻을 수 있다. 이에 대하여, 실시예 1의 경우, CMOS의 프로세스 공정을 종료한 후의 검사공정에서, 다이오드(1, 2)의 특성을 모니터하지 않기 때문에 다이오드(1, 2)의 내부 확산 전위가 변동하는 일이 있다.
( 제 3 실시예 )
다음에 본 발명의 제 3 실시예에 대하여 도 4를 참조하여 설명하기로 한다.
도 4에 도시된 바와 같이, 강유전체 커패시터(9, 10)는 한쪽의 전극이 접지 레벨에, 다른쪽의 전극이 셀 플레이트선에 접속되어 있다. 본 발명의 전압 안정화 수단은 강유전체 커패시터(9, 10)에 대응한다.
메모리 셀(30a)의 판독의 경우를 생각하면 실제의 반도체 메모리 장치에는 기생 저항(3)이 존재하고, 재기입 동작을 하는 경우(즉, 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽의 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다.
그러나 강유전체 커패시터(9, 10)의 용량을 부가함으로써 메모리 셀의 논리전압 “H”의 용량과 강유전체 커패시터(9)의 용량의 용량 분할비가 변화한다. 메모리 셀 용량과 부가한 용량(9)의 용량분할에 의해 셀 플레이트선(39)의 전압이 결정되기 때문에 부가한 강유전체 커패시터 용량을 활성화하는 메모리 셀의 갯수의 용량값 정도로 하면, 일시적으로 천이하는 셀 플레이트선(39)의 부전압의 값을 반감(즉, -1.5V를 -0.7V로)시킬 수 있다.
즉, 부가한 강유전체 커패시터 용량을 증가시킴으로써, 재기입 동작을 하는 경우에 셀 플레이트선(39)의 전압을 제어할 수 있고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
( 제 4 실시예 )
다음에 본 발명의 제 4 실시예에 대하여 도 5를 참조하여 설명하기로 한다.
본 실시예에서는 도 5에 도시된 바와 같이, 메모리 셀(30a, 30c)과 메모리 셀(3Ob, 30d)의 셀 플레이트선(39)을 공용화하는 것을 특징으로 한다.
메모리 셀(30a)의 판독의 경우를 생각하면 실제의 반도체 메모리 장치에는 기생 저항(3)이 존재하고, 재기입 동작을 하는 경우(비트선 프리차지 제어신호 (BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽의 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다. 그러나, 메모리 셀(30a, 30c)과 메모리 셀(30b, 300)의 셀 플레이트선(39)을 공용화함으로써 셀 플레이트선(39)에 접속하는 기생용량이 증가한다. 상술한 재기입 동작을 하는 경우, 그 기생용량과 메모리 셀의 논리전압 “H”의 용량과의 용량 분할에 의해, 셀 플레이트선(39)의 전압이 결정되기 때문에 일시적으로 천이되는 셀 플레이트선(39)의 부전압의 값을 반감할 수 있다.
즉, 메모리 셀(30a, 30c)과 메모리 셀(30b, 30d)의 셀 플레이트선(39)을 공용화함으로서 재기입 동작을 하는 경우에 셀 플레이트선(39)이 -1V 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
( 제 5 실시예 )
다음에 본 발명의 제 5 실시예에 대하여 도 6을 참조하여 설명하기로 한다.
도 6에서 30a∼30d는 메모리 셀, 31a∼31d는 메모리 셀 트랜지스터이다. 또한, 32, 34는 워드선, 33a∼33d는 메모리 셀 커패시터이다. 또한, 35∼38은 비트선, 39, 40은 셀 플레이트선이다. 또한, 41, 42는 센스 앰프, 43∼46은 비트선 프리차지용 트랜지스터이고, BLP는 비트선 프리차지 제어신호, SAE는 센스앰프 제어신호이다. 40a∼40d는 트랜지스터이다. 예컨대, 트랜지스터(40a)의 드레인은 메모리 셀 트랜지스터(31a)와 강유전체 커패시터(33a)의 접속점에 접속되어 있다. 또, 트랜지스터(40a)의 게이트는 비트선 프리차지 제어신호가 인가되는 신호선에 접속되어 있고, 그 소스가 셀 플레이트선(39)에 접속되어 있다. 다른 트랜지스터 (40b∼40d) 도, 도 6에 도시된 바와 같이 이것과 기본적으로 같은 접속으로 되어 있다.
메모리 셀(30a)의 판독의 경우를 생각하면 실제의 반도체 메모리 장치에는, 기생저항(3)이 존재하고, 재기입 동작을 하는 경우(즉, 비트선 프리차지 제어신호 (BLP)를 논리전압 “H”로 하여, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽의 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다.
그러나 트랜지스터(40a)가 존재하기 때문에 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서, 셀 플레이트선(39)이 부전압이 되는 일은 없다. 따라서, 메모리 셀의 강유전체 커패시터의 양단에 인가되는 전압이 반전되는 일은 없다.
즉, 재기입 동작을 하는 경우에, 셀 플레이트선(39)이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는, 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
( 제 6 실시예 )
다음에 본 발명의 제 6 실시예에 대하여 도 7을 참조하여 설명하기로 한다.
도 7에서 11a∼11d는 메모리 셀(30a∼30d)과 비트선 프리차지용 트랜지스터 (43∼46) 사이에 접속된 저항 소자이다.
메모리 셀(30a)의 판독의 경우를 생각하면 실제의 반도체 메모리 장치에는 기생 저항(3)(Rcp)이 존재하고, 재기입 동작을 하는 경우(비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽의 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다.
시정수는 약 n×Rcp×Cmc로 된다. 여기서, n은 동시에 활성화되는 비트선 쌍의 갯수이다.
강유전체 메모리 셀은 단위 면적당 용량이 큰 것이 특징이지만, 재기입 동작을 하는 경우에는 비트선과 셀 플레이트선의 커플링 용량이 커진다.
여기서, 메모리 셀 용량이 일정한 경우, 동시에 활성화되는 비트선 쌍의 갯수(n)가 많아질수록, 또한 기생저항이 커질수록 셀 플레이트선은 더욱 큰 부의 전압이 된다.
예를 들면, 8개의 비트선 쌍이 활성화되고, 플레이트선의 기생저항(Rcp)이 500Ω으로 메모리 셀의 커패시터 용량(Cmc)이 2pF의 경우, 셀 플레이트선(39)이 일시적으로 부의 전압이 되는 기간은 8×500Ω×2pF=8nsec로 된다. 이 기간보다도 비트선을 프리차지로 하는 기간이 짧으면, 즉, 비트선의 논리전압 “H”로부터 논리전압 “L”로 바뀌는 기간(천이시간)이 8nsec보다 빠르면, 셀 플레이트선(39)의 전압이 일시적으로 부의 전압이 된다. 시뮬레이션을 한 결과, 셀 플레이트선(39)의 전압은 전원전압 5V일 때, 최악의 경우, 약 11.5V까지 저하한다.
여기서, 비트선 전압이 논리전압 “H”로부터 “L”로 되는 천이시간(시정수)을 8nsec 이상으로 하면, 셀 플레이트선이 부의 전압이 되지 않고, 메모리 셀의 논리전압 “L”을 재기입하는 강유전체 커패시터의 동작점은 도 10의 점 E에 머무른다.
즉, 비트선의 용량이 1pF인 경우, 메모리 셀(30a∼30d)과 비트선 프리차지용 트랜지스터(43∼46)의 사이에 존재하는 저항 소자(11a∼11d)의 저항의 값을 8kΩ 이상이라고 하면, 비트선을 프리차지로 하기 위해서 생기는 셀 플레이트선(39)의 전압은 OV 이하로는 되지 않는다.
즉, 재기입 동작을 하는 경우에 셀 플레이트선(39)이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는, 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
또, 이 부가된 저항 소자(11a∼11d)는 확산저항으로 형성해도 되지만, 반도체메모리 장치의 형성의 프로세스시에 정밀도 좋게 제어할 수 있기 때문에 폴리실리콘으로 형성한 저항쪽이 바람직하다.
( 제 7 실시예 )
다음에 본 발명의 제 7 실시예에 대하여 도 8을 참조하여 설명하기로 한다.
도 8에서 12a∼12d는 메모리 셀(30a∼304)과 비트선 프리차지용 트랜지스터 (43∼46) 사이에 존재하는 용량 소자이다.
메모리 셀(30a)의 판독의 경우를 고려하면 실제의 반도체 메모리 장치에는 기생저항(3)(Rcp)이 존재하고, 재기입 동작을 하는 경우(비트선 프리차지 제어신호 (BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 과정에서), 상보형 데이터의 한쪽의 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다.
시정수는, 약 n×Rcp×Cmc로 된다. 여기서, n은 동시에 활성화되는 비트선 쌍의 갯수이다.
강유전체 메모리 셀은 단위면적당의 용량이 큰 것이 특징이지만, 재기입 동작을 하는 경우에는 비트선과 셀 플레이트선의 커플링 용량이 커진다.
여기에서, 메모리 셀 용량이 일정한 경우, 동시에 활성화되는 비트선 쌍의 갯수(n)가 많아질수록, 또한 기생저항이 커질수록 셀 플레이트선은 더욱 큰 부의 전압이 된다.
예를 들면, 8개의 비트선 쌍이 활성화되고, 플레이트선의 기생저항(Rcp)이 500Ω으로 메모리 셀의 커패시터 용량(Cmc)이 2pF의 경우, 셀 플레이트선(39)이 일시적으로 부의 전압이 되는 기간은, 8×500Ω×2pF=8nsec로 된다. 이 기간보다 비트선을 프리차지로 하는 기간이 짧으면, 즉, 비트선의 논리전압 “H”로부터 논리전압 “L”로 바뀌는 기간(천이시간)이 8nsec보다 이르면, 셀 플레이트선(39)이 일시적으로 부의 전압이 된다. 시뮬레이션을 한 결과, 셀 플레이트선(39)은 전원전압5V의 경우, 최악값으로 약 11.5V까지 저하한다.
여기에서, 비트선 전압이 논리전압 “H”로부터 “L”로 되는 천이시간(시정수)을 8nsec 이상이라고 하면, 셀 플레이트선이 부의 전압이 되지 않고, 메모리 셀의 “0”을 기입하는 강유전체 커패시터의 동작점은 도 10의 점 E에 멈춘다.
즉, 비트선의 용량이 1pF에서 비트선을 프리차지하는 트랜지스터의 온일 때의 저항이 5kΩ의 경우, 부가한 용량 소자(12a∼12d)의 용량을 1pF 이상이라고 하면, 비트선이 논리전압 “H”로부터 논리전압 “L”로 바뀌는 기간(천이시간)이, 5kΩ×(1+1)pF=10nsec로 된다. 상기 조건에서는 상보형 데이터의 한쪽 데이터를 논리전압 “H”로 하는 강유전체 커패시터 용량(Cmc)의 용량 커플링에 의해, 셀 플레이트선(39)이 일시적으로 부의 전압이 되는 시정수 약 8nsec보다 상기 천이시간 쪽이 길어진다. 그 때문에 비트선을 프리차지로 하기 위해 생기는 셀 플레이트선(39)의 전압은 OV 이하로는 되지 않는다.
즉, 재기입 동작을 하는 경우에 셀 플레이트선(39)이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
부가한 용량 소자(12a∼12d)는 MOS 트랜지스터의 게이트 용량으로 형성하는 것도 가능하다. 또한, 강유전체 커패시터를 이용하면 비유전율이 높기 때문에 면적을 10분의 1로부터 100분의 1로 축소할 수 있다.
이상과 같이, 본 발명의 제 1 실시예에서는 셀 플레이트선(39, 40)에 N형 반도체가, 접지 레벨이 P형 반도체가 접속되는 다이오드를 구비함으로서, 셀 플레이트선의 전압은 다이오드의 내부 확산 전압(약 -0.7V 정도)까지밖에 내려가지 않는다.
즉, 재기입 동작을 하는 경우에 셀 플레이트선(39)이 -1V 이하의 전압, 즉 강유전체 커패시터의 항전압 이상(약 -0.7V 정도)이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다. 또한, 셀 플레이트선에 접속된 다이오드는 반도체 장치의 N형 트랜지스터의 소스 및 드레인의 형성시에 동시에 형성할 수 있고, 면적에서도 소형으로 할 수 있기 때문에 반도체 메모리 장치의 제조비용은 증가되지 않는다.
또한, 본 발명의 제 2 실시예에서는 N형 트랜지스터가 게이트 및 소스를 접 지 레벨에, 드레인이 셀 플레이트선에 접속되어 있다. 실시예 1과 비교하면, 반도체 메모리 장치 내부에서의 면적은 증가되지만, 트랜지스터의 한계값 전압은 제어되어 있기 때문에 더욱 안정된 동작을 하는 비휘발성 반도체 메모리 장치를 얻을 수 있다. 이에 대하여, 실시예 1에서는 상술한 바와 같이, 다이오드의 내부 확산 전위는 검사 공정에서 모니터하고 있지 않기 때문에 변동하는 일이 있다.
또한, 본 발명의 제 3 실시예에서는, 강유전체 커패시터(9, 10)의 각각의 한 쪽 전극이 접지 레벨에, 다른 쪽 전극이 셀 플레이트선에 접속되어 있다. 이들 부가된 강유전체 커패시터 용량을 증가시킴으로써 재기입 동작을 하는 경우에, 셀 플레이트선의 전압을 제어할 수 있고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
또한, 본 발명의 제 4 실시예에서는 이웃하는 메모리 셀의 셀 플레이트선을 공용화하는 구성이다. 이에 따라 셀 플레이트선에 접속하는 기생용량이 증가하기 때문에 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선을 논리전압 “L”로 하는 과정에서, 메모리 셀의 논리전압 “H”의 용량과의 용량분할에 의해 셀 플레이트선의 전압이 결정된다. 그 때문에 셀 플레이트선의 부전압으로의 천이량은 반감시킬 수 있다.
또한, 본 발명의 제 5 실시예에서는 메모리 셀 트랜지스터와 강유전체 커패시터의 접속점에 드레인이 접속되어, 게이트가 비트선 프리차지 제어신호의 선에 접속되고, 소스가 셀 플레이트선에 접속된 트랜지스터를 구비하고 있다. 이 트랜지스터가 설치되기 때문에 비트선 프리차지 제어신호(BLP)를 논리전압 “H” 로 하고, 비트선을 논리전압 “L”로 하는 과정에서, 셀 플레이트선이 부전압이 되는 일은 전혀 없고, 메모리 셀의 강유전체 커패시터의 양단에 인가하는 전압이 반전되는 일은 없다.
즉, 재기입 동작을 하는 경우에 셀 플레이트선이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
또한, 본 발명의 제 6 실시예에서는 메모리 셀의 비트선과 비트선 프리차지용 트랜지스터 사이에 저항 소자를 부가하고 있다. 그리고, 셀 플레이트 드라이버와 플레이트선 사이에 존재하는 기생저항과 메모리 셀의 강유전체 커패시터에 의한 시정수보다, 상기 저항 소자와 비트선의 용량에 의한 시정수쪽이 커지도록 상기 저항 소자의 저항값을 설정한다. 이에 따라, 메모리 셀 용량과 셀 플레이트선의 용량 커플링에 의해, 셀 플레이트선이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
또한, 본 발명의 제 7 실시예에서는 메모리 셀의 비트선과 비트선 프리차지용 트랜지스터 사이에 용량 소자를 부가하고 있다. 그리고, 셀 플레이트 드라이버와 플레이트선 사이에 존재하는 기생 저항과 메모리 셀의 강유전체 커패시터에 의한 시정수보다, 상기 용량 소자와 비트선의 용량과 비트선을 접지 전압으로 하기 위한 트랜지스터의 온 저항에 의한 시정수쪽이 커지도록 상기 용량 소자의 값을 설정한다. 이에 따라, 메모리 셀 용량과 셀 플레이트선의 용량 커플링에 의한, 셀 플레이트선이 OV 이하의 전압이 되는 것을 방지하고, 상보형 데이터의 메모리 셀의 논리전압 “L”의 데이터가 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치로 할 수 있다.
이상 설명한 바와 같이 본 실시예에 의하면, 재기입 동작을 하는 경우에 셀 플레이트선이 일시적으로 과도한 부의 전압(-1V 정도)이 되는 것을 막고, 상보적인 데이터 중, 논리전압 “L”의 데이터를 저장하고 있는 메모리 셀의 내용이 상실되지 않는 안정된 비휘발성 강유전체의 반도체 메모리 장치를 실현할 수 있다.
이상 설명한 것에서 알 수 있는 바와 같이, 본 발명은 재기입 동작을 하는 경우에 종래에 비해 더한층 안정된 동작이 행해진다는 장점을 갖는다.
이상 설명한 바와 같이, 본 발명의 반도체 메모리 장치는, 예컨대 도 1에 도시된 바와 같이, 셀 플레이트선(39, 40)에 접속된 다이오드(1, 2) 등의 전압 안정화 수단을 구비한다. 따라서, 비트선 프리차지 제어신호(BLP)를 논리전압 “H”로 하고, 비트선(35, 36)을 논리전압 “L”로 하는 재기입 동작을 하는 경우, 가령 셀 플레이트선(39)에 기생저항(3)이 존재하고 있더라도, 다이오드(1, 2)가 접속됨으로써 셀 플레이트선(39)이 일시적으로 과도한 부의 전압(예컨대, -lV 이하)이 되는 것을 방지할 수 있다. 이에 따라, 재기입 동작을 하는 경우에 메모리 셀의 논리전압 “L”의 데이터가 상실되는 일이 없고, 안정된 동작을 할 수 있는 비휘발성 강유전체의 반도체 메모리 장치를 제공할 수 있다.

Claims (8)

  1. 강유전체로 구성된 강유전체 커패시터와,
    단수 또는 복수의 상기 강유전체 커패시터가 각각 설치되며, 상기 강유전체의 분극 상태를 이용하여 정보를 기억하는 복수의 메모리 셀과,
    상기 메모리 셀에 접속되며 상기 메모리 셀의 선택에 이용되는 워드선과,
    상기 메모리 셀에 접속되며 선택된 상기 메모리 셀로부터 상기 정보의 판독에 이용되는 데이터선과,
    상기 메모리 셀에 접속되며 상기 정보의 판독 및 재기입에 이용되는 셀 플레이트선과,
    상기 셀 플레이트선 또는 상기 데이터선에 접속되며, 상기 강유전체 커패시터에 대하여 상기 재기입 동작이 행하여질 때, 상기 셀 플레이트선에 인가되는 전압을 안정시키는 전압 안정화 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전압 안정화 수단은 부극(負極)측이 상기 셀 플레이트선에 접속되고, 또 정극(正極)측이 접지전위의 부위에 접속된 다이오드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 안정화 수단은 드레인이 상기 셀 플레이트선에 접속되고, 또한 게이트와 소스가 접지전위의 부위에 접속된 N형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전압 안정화 수단은, 한쪽의 전극이 상기 셀 플레이트선에 접속되고, 또한 다른 쪽의 전극이 접지전위의 부위에 접속된 제 2 강유전체 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 워드선과 상기 데이터선이 매트릭스 형상으로 배치되어 있고, 상기 복수의 메모리 셀로 메모리 셀 어레이가 구성되어 있으며, 상기 셀 플레이트선이 상기 워드선과 병행으로 배치되어 있고,
    상기 전압 안정화 수단은 상이한 상기 워드선에 각각 접속된 메모리 셀에 의해 공용되는 셀 플레이트선인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀의 선택시에 상기 강유전체 커패시터와 상기 데이터선 사이의 전기적 접속 상태를 바꾸는 메모리 셀 트랜지스터를 추가로 포함하며,
    상기 전압 안정화 수단은 트랜지스터 소자이고, 상기 트랜지스터 소자의 드레인이 상기 강유전체 커패시터의 양단의 전극 중, 상기 메모리 셀 트랜지스터에 접속된 한쪽의 전극에 접속되며, 소스가 상기 플레이트선에 접속되고, 게이트가 상기 워드선을 프리차지하기 위한 신호선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전압 안정화 수단은 상기 데이터선에 접속된 저항 소자이고, 상기 저항 소자의 저항값과 그 데이터선의 용량에 기초하는 시정수가, 상기 셀 플레이트선에 존재하는 기생 저항과 상기 메모리 셀의 강유전체 커패시터에 기초하는 시정수보다 크도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 데이터선과 상기 접지전위 사이에 설치되고, 상기 재기입시에 상기 데이터선의 전위를 접지전위로 하기 위해 스위칭 소자로서 이용되는 트랜지스터를 추가로 포함하며,
    상기 전압 안정화 수단은 상기 데이터선에 접속된 용량 소자이고,
    상기 용량 소자와 그 데이터선의 용량과 상기 트랜지스터의 온(ON) 저항에 기초하는 시정수가, 상기 셀 플레이트선에 존재하는 기생 저항과 상기 메모리 셀의 강유전체 커패시터에 기초하는 시정수보다 크도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019970709535A 1996-04-19 1997-04-11 반도체메모리장치 KR100441837B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8098269A JPH09288891A (ja) 1996-04-19 1996-04-19 半導体メモリ装置
JP96-098,269 1996-04-19

Publications (2)

Publication Number Publication Date
KR19990028224A KR19990028224A (ko) 1999-04-15
KR100441837B1 true KR100441837B1 (ko) 2004-10-14

Family

ID=14215231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970709535A KR100441837B1 (ko) 1996-04-19 1997-04-11 반도체메모리장치

Country Status (8)

Country Link
US (1) US6038160A (ko)
EP (1) EP0847059B1 (ko)
JP (1) JPH09288891A (ko)
KR (1) KR100441837B1 (ko)
CN (1) CN1119812C (ko)
DE (1) DE69706947T2 (ko)
TW (1) TW333704B (ko)
WO (1) WO1997040500A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256220B1 (en) 1997-09-15 2001-07-03 Celis Semiconductor Corporation Ferroelectric memory with shunted isolated nodes
US5959878A (en) * 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
JPH11273360A (ja) * 1998-03-17 1999-10-08 Toshiba Corp 強誘電体記憶装置
KR100335266B1 (ko) * 1998-06-30 2002-10-19 주식회사 하이닉스반도체 반도체메모리장치
KR100363102B1 (ko) * 1998-07-15 2003-02-19 주식회사 하이닉스반도체 강유전체 메모리
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
KR100339428B1 (ko) * 1999-09-07 2002-05-31 박종섭 불휘발성 강유전체 메모리의 셀 블록 구조
JP3617615B2 (ja) * 1999-11-08 2005-02-09 シャープ株式会社 強誘電体記憶装置
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP3866913B2 (ja) * 2000-11-21 2007-01-10 富士通株式会社 半導体装置
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
KR100762225B1 (ko) * 2001-06-30 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 셀 플레이트 전압 안정화 회로
JP2003233984A (ja) * 2001-12-04 2003-08-22 Sanyo Electric Co Ltd メモリ装置
CN100419909C (zh) * 2002-03-15 2008-09-17 三洋电机株式会社 强感应体存储器及其动作方法和存储器装置
US6826099B2 (en) * 2002-11-20 2004-11-30 Infineon Technologies Ag 2T2C signal margin test mode using a defined charge and discharge of BL and /BL
JP4387407B2 (ja) * 2004-06-08 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の検査方法
JP2009271999A (ja) * 2008-05-07 2009-11-19 Toshiba Corp 抵抗変化メモリ装置
US10120674B2 (en) * 2015-06-02 2018-11-06 Texas Instruments Incorporated Ferroelectric memory expansion for firmware updates
EP3507805A4 (en) 2016-08-31 2020-06-03 Micron Technology, Inc. DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY
WO2018044487A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory
KR102227270B1 (ko) 2016-08-31 2021-03-15 마이크론 테크놀로지, 인크. 강유전 메모리 셀
KR102314663B1 (ko) 2016-08-31 2021-10-21 마이크론 테크놀로지, 인크. 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
US10529410B2 (en) * 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329485A (en) * 1990-11-01 1994-07-12 Olympus Optical Co., Ltd. Memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
JPH0660635A (ja) * 1992-08-06 1994-03-04 Olympus Optical Co Ltd 強誘電体メモリ装置
US5432731A (en) * 1993-03-08 1995-07-11 Motorola, Inc. Ferroelectric memory cell and method of sensing and writing the polarization state thereof
US5430671A (en) * 1993-04-09 1995-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US5381364A (en) * 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5406510A (en) * 1993-07-15 1995-04-11 Symetrix Corporation Non-volatile memory
JP3191550B2 (ja) * 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
JP3191549B2 (ja) * 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
US5572459A (en) * 1994-09-16 1996-11-05 Ramtron International Corporation Voltage reference for a ferroelectric 1T/1C based memory
US5598366A (en) * 1995-08-16 1997-01-28 Ramtron International Corporation Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329485A (en) * 1990-11-01 1994-07-12 Olympus Optical Co., Ltd. Memory device

Also Published As

Publication number Publication date
US6038160A (en) 2000-03-14
KR19990028224A (ko) 1999-04-15
EP0847059B1 (en) 2001-09-26
TW333704B (en) 1998-06-11
EP0847059A4 (en) 1998-11-18
CN1119812C (zh) 2003-08-27
EP0847059A2 (en) 1998-06-10
WO1997040500A1 (fr) 1997-10-30
DE69706947D1 (de) 2001-10-31
DE69706947T2 (de) 2002-03-28
JPH09288891A (ja) 1997-11-04
CN1189234A (zh) 1998-07-29

Similar Documents

Publication Publication Date Title
KR100441837B1 (ko) 반도체메모리장치
JP2674775B2 (ja) 強誘電性メモリ及びその動作方法
KR100650244B1 (ko) 게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법
US7688660B2 (en) Semiconductor device, an electronic device and a method for operating the same
KR100419375B1 (ko) 반도체 기억 장치
US20050128851A1 (en) Data storage device and refreshing method for use with such device
JPH057796B2 (ko)
JPH0982083A (ja) 強誘電体メモリ装置
JPH07226087A (ja) 半導体メモリ装置
US10950295B2 (en) Memory cell array having three-dimensional structure
KR20000048350A (ko) 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법
JPH10106272A (ja) 半導体記憶装置
EP0994486A2 (en) Semiconductor memory device
US7200028B2 (en) Ferroelectric memory device and its driving method
US5666306A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
US6046928A (en) Non-volatile semiconductor memory device
US7251153B2 (en) Memory
JP4659307B2 (ja) 強誘電体メモリ
JP3604576B2 (ja) 強誘電体メモリ装置
KR100579749B1 (ko) 2-트랜지스터/2-커패시터 타입의 메모리 셀로 구성된 집적메모리
US7733681B2 (en) Ferroelectric memory with amplification between sub bit-line and main bit-line
US5995410A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
US6975530B2 (en) Memory device comprising hysteretic capacitance means
JP2002521812A (ja) 複数の抵抗性強誘電体メモリセルから成るメモリセルアレイ
JP2002093171A (ja) 半導体記憶装置および読み出し方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130618

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 13

EXPY Expiration of term