KR100439552B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

본 발명에 의해 신뢰성이 높은 컨택트를 형성한다. 또한, 검사 마크를 높은 정밀도로 측정한다.
기판(101)의 마크부에 소자 분리홈(101a)을 형성하였다. 소자 분리홈(101a) 내에 소자 분리 절연막(102)을 형성하였다. 마크부에 형성된 소자 분리 절연막(102)의 표면 중 적어도 일부를 덮도록, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(110)을 형성하였다. 마크부의 에칭 스토퍼막(110)을 검사 마크로서 이용하여 기판(101)의 회로부에 회로 요소를 형성하였다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE INCLUDING A STEP OF FORMING ELEMENT ISOLATION TRENCH AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 특히 소자 분리 기술에 관한 것이다.
최근, 반도체 디바이스의 미세화, 고집적화 및 고속화가 진행되고 있다. 그리고, 높은 어스펙트비로 형성된 컨택트홀의 저저항화, 및 소자 분리 절연막에서의 누설 전류의 저감이 매우 중요시 되어 왔다.
이하, 종래의 반도체 장치에 대하여 설명한다.
도 43은 종래의 반도체 장치의 회로부를 설명하기 위한 단면도이다. 또한, 도 44는 종래의 반도체 장치의 마크부를 설명하기 위한 도면이다.
도 43은 컨택트홀이 활성 영역을 벗어나서 개구된 경우의 반도체 장치의 회로부를 나타내고 있다.
도 43에 있어서, 참조 부호 101은 실리콘 기판, 참조 부호 102는 소자 분리 절연막, 참조 부호 103은 게이트 절연막, 참조 부호 104는 제1 배선층(게이트 전극), 참조 부호 104a는 폴리실리콘막, 참조 부호 104b는 텅스텐막, 참조 부호 105는 절연막, 참조 부호 106은 저농도 확산층(n-저농도층), 참조 부호 107은 측벽, 참조 부호 108은 고농도 확산층(n+고농도층), 참조 부호 109는 층간 절연막, 참조 부호 120은 컨택트홀, 참조 부호 121은 컨택트(컨택트 플러그), 참조 부호 121a는 배리어 메탈, 참조 부호 121b는 텅스텐 플러그, 참조 부호 122는 제2 배선층, 참조 부호 122a는 배리어 메탈, 참조 부호 122b는 텅스텐막을 나타내고 있다.
또한, 도 44는 폴리실리콘막(104a) 내에 N형 도우펀트를 주입하기 위한 마스크인 레지스트 패턴(123)을 형성한 후의 반도체 장치의 마크부를 나타내고 있다. 여기서, 마크부란 패턴을 노광하기 직전에 포토마스크의 위치 정렬을 행하기 위한 위치 정렬 검사 마크가 형성되는 영역, 또는 노광 패턴(레지스트 패턴)과 기초층(base layer)과의 중첩을 검사하기 위한 중첩 검사 마크가 형성되는 영역을 말한다. 도 44에 있어서, 도 43과 동일한 참조 부호는 같은 부분을 나타내기 때문에, 그 설명을 간략화 내지 생략한다. 또한, 도 44의 참조 부호 123은 레지스트 패턴을 나타내고 있다.
종래, 마크부에 형성된 소자 분리 절연막(102)을 레지스트 패턴(123)의 중첩 검사 마크로서 이용하고 있었다.
그러나, 상술한 종래의 반도체 장치에는 다음과 같은 문제가 있었다.
제1 문제로서, 도 43에 도시한 바와 같이, 컨택트홀(120)이 활성 영역을 벗어나서 개구된 경우, 컨택트홀(120)은 소자 분리 절연막(102)에 걸리게 된다. 여기서, 층간 절연막(109)과 소자 분리 절연막(102)은 모두 실리콘 산화막이다. 이 때문에, 층간 절연막(109)을 드라이 에칭하여 컨택트홀(120)을 개구할 때, 소자 분리 절연막(102)에 대한 에칭 선택비가 충분히 확보될 수 없었다. 따라서, 소자 분리 영역과 활성 영역의 경계, 즉 소자 분리 절연막(102)과 고농도 확산층(108)의 경계에서 해당 소자 분리 절연막(102)이 슬릿 형상으로 에칭되게 된다는 문제가 있었다(도 43 참조).
이 경우, 소자 분리 절연막(102)과 고농도 확산층(108)의 경계에, 드라이 에칭 시의 플라즈마 손상이 잔존하게 되어 누설 전류가 증대한다는 문제가 있었다. 또한, 소자 분리 절연막(102)이 고농도 확산층(108)보다도 깊게 슬릿 형상으로 에칭된 경우에는 누설 전류가 한층 증대한다고 하는 문제가 있었다.
또한, 상술된 바와 같이 형성된 컨택트홀(120) 내에 배리어 메탈(121a)을 스퍼터법에 의해 성막하여도 배리어 메탈(121a)을 균일하게 형성할 수 없었다. 또한, 배리어 메탈(121a) 상에 텅스텐 플러그(121b)를 좋은 커버리지로 형성할 수 없고, 소자 분리 절연막(102)과 고농도 확산층(108)의 경계에 시임 A(seam A)가 형성된다는 문제가 있었다. 이 경우, 컨택트 저항이 증대하고 또한 플러그의 신뢰성이 저하한다는 문제가 있었다.
또한, 제2 문제로서, 상기 중첩 검사 마크로서 이용되는 소자 분리 절연막(102)은 반투명의 실리콘 산화막이고, 충분한 콘트라스트가 얻어지지 않기 때문에, 중첩 검사 마크(소자 분리 절연막: 102)의 위치를 높은 정밀도로 측정할 수 없었다. 즉, 중첩 검사 마크의 위치를 오측정하게 된다는 문제가 있었다. 따라서, 중첩 검사를 높은 정밀도로 행할 수 없었다.
상술된 바와 같이, 소자 분리 절연막(102)의 위치를 오측정하게 되면 회로 요소를 높은 정밀도로 형성할 수 없다는 문제가 있었다. 예를 들면, 도 44에 도시한 경우에는 폴리실리콘막(104a) 내에 N형 도우펀트를 정확하게 주입할 수 없다는 문제가 있었다. 폴리실리콘막(104a) 내에 P형 도우펀트를 주입하는 경우도 마찬가지이다. 따라서, 폴리실리콘막(104a)의 소정 부분에 N형 도우펀트와 P형 도우펀트가 양방 주입되거나 혹은 어느 도우펀트도 주입되지 않게 되거나 하는 문제가 있었다. 이에 따라, 게이트 전극(104)의 저항이 증대하고 디바이스 불량이 발생할 가능성이 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로서, 신뢰성이 높은 컨택트를 형성하는 것을 목적으로 한다. 또한, 검사 마크를 높은 정밀도로 측정하는 것을 목적으로 한다.
도 1은 본 발명의 실시 형태 1에 의한 반도체 장치의 회로부를 설명하기 위한 단면도.
도 2는 본 발명의 실시 형태 1에 의한 반도체 장치의 마크부를 설명하기 위한 단면도.
도 3은 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 4는 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 5는 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 6은 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 7은 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 8은 본 발명의 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 9는 본 발명의 실시 형태 2에 의한 반도체 장치의 회로부를 설명하기 위한 단면도.
도 10은 본 발명의 실시 형태 2에 의한 반도체 장치의 마크부를 설명하기 위한 도.
도 11은 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 12는 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 13은 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 14는 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 15는 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 16은 본 발명의 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 17은 본 발명의 실시 형태 3에 의한 반도체 장치의 회로부를 설명하기 위한 단면도.
도 18은 본 발명의 실시 형태 3에 의한 반도체 장치의 마크부를 설명하기 위한 도.
도 19는 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 20은 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 21은 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 22는 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 23은 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 24는 본 발명의 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 25는 본 발명의 실시 형태 3에 의한 반도체 장치의 변형예를 설명하기 위한 단면도.
도 26은 본 발명의 실시 형태 4에 의한 반도체 장치의 회로부를 설명하기 위한 단면도.
도 27은 본 발명의 실시 형태 4에 의한 반도체 장치의 마크부를 설명하기 위한 도.
도 28은 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 29는 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 30은 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 31은 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 32는 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 33은 본 발명의 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 34는 본 발명의 실시 형태 5에 의한 반도체 장치의 회로부를 설명하기 위한 단면도.
도 35는 본 발명의 실시 형태 5에 의한 반도체 장치의 마크부를 설명하기 위한 도.
도 36은 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 37은 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 38은 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 39는 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 40은 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 41은 본 발명의 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도.
도 42는 본 발명의 실시 형태 5에 의한 반도체 장치의 변형예를 설명하기 위한 단면도.
도 43은 종래의 반도체 장치의 회로부를 설명하기 위한 단면도.
도 44는 종래의 반도체 장치의 마크부를 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판(반도체 기판)
101a : 소자 분리홈
102 : 소자 분리 절연막(HDP 산화막)
103 : 게이트 절연막(실리콘 산화막)
104 : 게이트 전극
104a : 폴리실리콘막
104b, 122b : 텅스텐막
105 : 절연막
106 : 저농도 확산층(n-저농도층)
107 : 측벽(실리콘 질화막)
108 : 고농도 확산층(n+고농도층)
109 : 층간 절연막(HDP 산화막)
110, 111, 112, 113, 114 : 에칭 스토퍼막(실리콘 질화막)
120 : 컨택트홀
121 : 컨택트(컨택트 플러그)
121a, 122a : 배리어 메탈
121b : 텅스텐 플러그
122 : 제2 배선층
123, 124 : 레지스트 패턴
125 : 실리사이드층
126, 132 : 실리콘 질화막
131 : 열 산화막
133, 134, 135, 137 : 레지스트 패턴
136 : 실리사이드 보호막
본 발명에 따른 반도체 장치의 제조 방법은, 활성 영역을 분리하는 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치의 제조 방법으로써,
상기 소자 분리 영역 및 상기 마크부에 소자 분리홈을 형성하는 공정과,
상기 소자 분리홈 내에 소자 분리 절연막을 형성하는 공정과,
상기 소자 분리 절연막 중 적어도 엣지 부분을 덮도록 에칭 스토퍼막을 형성하는 공정과,
상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하여 상기 회로부에 회로 요소를 형성하는 공정
을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 회로 요소를 형성하는 공정은,
상기 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 도전막을 형성하는 공정과,
상기 도전막 상에 제1 레지스트 패턴을 형성하는 공정과,
상기 제1 레지스트 패턴을 마스크로 하여 상기 도전막 내에 불순물을 주입하는 공정을 포함하고,
상기 제1 레지스트 패턴을 형성하는 공정에서 상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 회로 요소를 형성하는 공정은,
상기 기판 상에 실리사이드 보호막을 형성하는 공정과,
상기 실리사이드 보호막 상에 제2 레지스트 패턴을 형성하는 공정과,
상기 제2 레지스트 패턴을 마스크로 하여 상기 실리사이드 보호막을 패터닝하는 공정과,
패터닝된 상기 실리사이드 보호막을 마스크로 하여 상기 기판의 상층에 실리사이드층을 형성하는 공정을 포함하고,
상기 제2 레지스트 패턴을 형성하는 공정에서 상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 활성 영역을 분리하는 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치의 제조 방법으로써,
상기 소자 분리 영역 및 상기 마크부에 소자 분리홈을 형성하는 공정과,
상기 소자 분리홈 내에 소자 분리 절연막을 형성하는 공정과,
상기 활성 영역에 게이트 전극을 형성하는 공정과,
상기 게이트 전극에 인접하는 상기 기판 내에 불순물 확산층을 형성하는 공정과,
상기 불순물 확산층을 형성한 후, 상기 기판의 전면에 절연막을 형성하는 공정과,
상기 절연막을 에치백하여 상기 소자 분리 절연막의 엣지 부분을 덮는 에칭 스토퍼막을 형성하는 공정과,
상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하며 상기 회로부에 회로 요소를 형성하는 공정
을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 에칭 스토퍼막을 형성함과 함께, 상기 게이트 전극의 측면에 측벽을 형성하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 회로 요소를 형성하는 공정은,
상기 기판 상에 실리사이드 보호막을 형성하는 공정과,
상기 실리사이드 보호막 상에 제1 레지스트 패턴을 형성하는 공정과,
상기 제1 레지스트 패턴을 마스크로 하여 상기 실리사이드 보호막을 패터닝하는 공정과,
패터닝된 상기 실리사이드 보호막을 마스크로 하여 상기 기판의 상층에 실리사이드층을 형성하는 공정을 포함하고,
상기 제1 레지스트 패턴을 형성하는 공정에서 상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 에칭 스토퍼막이 자기 정합적으로 형성되는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 검사 마크는 위치 정렬 검사 마크 및 중첩 검사 마크인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 에칭 스토퍼막은 실리콘 질화막을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 에칭 스토퍼막은 상기 실리콘 질화막의 하층에 실리콘 산화막을 더 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 회로 요소를 덮도록 상기 기판 전면에 층간 절연막을 형성하는 공정과,
상기 층간 절연막의 표면으로부터 상기 기판의 표면까지 도달하는 컨택트홀을 형성하는 공정과,
상기 컨택트홀 내에 컨택트 플러그를 형성하는 공정
을 더 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 소자 분리 절연막은 그 표면이 상기 기판의 표면보다 낮아지도록 상기 소자 분리홈 내에 형성된 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서,
상기 소자 분리 절연막은 그 표면이 상기 기판의 표면보다 높아지도록 상기 소자 분리홈 내에 형성된 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치는,
본 발명에 기재된 제조 방법을 이용하여 제조되는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치는, 활성 영역을 분리하기 위한 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치로써,
상기 마크부에 형성된 소자 분리홈과,
상기 소자 분리홈 내에 형성된 소자 분리 절연막과,
상기 소자 분리 절연막의 표면 중 적어도 일부를 덮는 에칭 스토퍼막과,
상기 기판의 전면에 형성된 층간 절연막과,
상기 층간 절연막의 표면으로부터 상기 기판의 표면까지 도달하는 컨택트홀
을 구비한 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서,
상기 소자 분리홈, 상기 소자 분리 절연막 및 상기 에칭 스토퍼막이 상기 회로부의 상기 소자 분리 영역에 더 형성되고,
상기 컨택트홀이 상기 회로부의 상기 활성 영역에 더 형성된 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서,
상기 소자 분리 영역에 형성된 에칭 스토퍼막이 상기 소자 분리 절연막의 엣지 부분을 덮는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서,
상기 에칭 스토퍼막이 실리콘 질화막을 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서,
상기 소자 분리 절연막은 그 표면이 상기 기판의 표면보다 낮아지도록 상기 소자 분리홈 내에 형성된 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서,
상기 소자 분리 절연막은 그 표면이 상기 기판의 표면보다 높아지도록 상기 소자 분리홈 내에 형성된 것을 특징으로 하는 것이다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여서 그 설명을 간략화 내지 생략하는 경우도 있다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1에 의한 반도체 장치의 회로부를 설명하기 위한 단면도이다. 도 2는 본 실시 형태 1에 의한 반도체 장치의 마크부를 설명하기 위한 단면도이다.
도 1에 있어서, 참조 부호 101은 기판으로서, 예를 들면 비저항이 10Ω·㎝의 P형 실리콘 웨이퍼(반도체 기판)이다. 기판(101)은 활성 영역과 해당 활성 영역을 분리하기 위한 소자 분리 영역을 포함하는 회로부와, 후술하는 검사 마크가 형성되는 마크부를 구비하고 있다. 참조 부호 101a는 기판(101) 내에 형성된 소자 분리홈이다. 참조 부호 102는 소자 분리홈(101a) 내에 형성된 소자 분리 절연막으로서, 예를 들면 막 두께 300㎚의 플라즈마 실리콘 산화막이다. 플라즈마 실리콘 산화막으로서, 예를 들면 HDPCVD(High Density Plasma Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막(이하, 「HDP 산화막」이라고 칭함)을 들 수 있다. 참조 부호 103은 게이트 절연막으로서, 예를 들면 막 두께가 3㎚인 실리콘 산질화막(SiON) 또는 실리콘 산화막이다.
참조 부호 104는 제1 배선층으로서의 게이트 전극으로서, 예를 들면 폴리실리콘막(104a)과 텅스텐막(104b)이 적층된 것이다. 여기서, 폴리실리콘막(104a)은, 예를 들면 도핑되지 않은 폴리실리콘막 내에 N형 영역에서는 N형 도우펀트로서, 예를 들면 인(P+)이 10keV, 5E15㎝-2로 주입되고, P형 영역에서는 P형 도우펀트로서, 예를 들면 붕소(BF2 +)가 3keV, 5E15㎝-2로 주입된 것이다.
참조 부호 105는 하드 마스크로서의 절연막으로서, 예를 들면 막 두께가 100㎚인 실리콘 질화막이다. 참조 부호 106은 엑스텐션의 저농도 확산층(n-저농도층)으로서, 예를 들면 비소가 30keV, 1E14㎝-2, 45도로 기판(101) 내에 주입된 것이다. 참조 부호 107은 측벽으로서, 예를 들면 막 두께가 50㎚인 실리콘 질화막이다. 참조 부호 108은 고농도 확산층(n+고농도층)으로서, 예를 들면 비소가 50keV, 5E15㎝-2, 7도로 기판(101) 내에 주입된 것이다. 참조 부호 109는 층간 절연막으로서, 예를 들면 막 두께가 700㎚인 HDP 산화막이다.
참조 부호 110은 소자 분리 절연막(102)의 표면 중 적어도 일부를 덮도록 형성된 에칭 스토퍼막으로서, 예를 들면 막 두께가 30㎚인 실리콘 질화막이다. 또한, 에칭 스토퍼막(110)은 활성 영역의 고농도 확산층(108)과, 소자 분리 절연막(102)의 경계를 덮도록, 소자 분리 절연막(102) 상 뿐만아니라 고농도 확산층(108) 상에까지 오버 사이즈로 형성되고 있다.
참조 부호 120은, 예를 들면 바닥 직경이 0.1㎛인 컨택트홀이고, 참조 부호 121은 컨택트홀(120) 내에 형성된 컨택트(컨택트 플러그)이다. 컨택트(121)는 TiN/Ti=20㎚/20㎚로 이루어지는 배리어 메탈(121a)과, 텅스텐 플러그(121b)를 구비한다. 참조 부호 122는 제2 배선층이다. 제2 배선층(122)은 TiN/Ti=20/20㎚으로 이루어지는 배리어 메탈(122a)과, 막 두께가 100㎚의 텅스텐막(122b)이 적층된 것이다.
도 2에 있어서, 도 1과 동일한 부호는 같은 부분을 나타내고 있다. 또한, 참조 부호 123은 레지스트 패턴을 나타내고 있다. 도 2는 폴리실리콘막(104a) 내에 N형 도우펀트를 주입하기 위한 마스크인 레지스트 패턴(123)을 형성한 후의 반도체 장치의 마크부를 나타내고 있다. 여기서, 마크부란, 패턴을 노광하기 직전에 포토마스크의 위치 정렬을 행하기 위한 위치 정렬 검사 마크가 형성되는 영역, 또는 노광 패턴(레지스트 패턴)과 기초층과의 중첩을 검사하기 위한 중첩 검사 마크가 형성되는 영역을 말한다. 도 2에 도시한 마크부에 형성된 에칭 스토퍼막(110)은 레지스트 패턴(123)과 기초층과의 중첩을 검사하기 위한 중첩 검사 마크로서 이용되고 있다. 또한, 마크부에서, 외측 마크로서의 에칭 스토퍼막(110)은, 예를 들면 20 ∼ 30㎛ 각 및 0.2 ∼ 0.4㎛ 폭으로 형성된 것으로서, 내측 마크로서의 레지스트 패턴(123)은, 예를 들면 10 ∼ 15㎛ 각으로 형성된 것이다.
다음에, 본 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명한다. 도 3 ∼ 도 8은 본 실시 형태 1에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 3에 도시한 바와 같이, 기판(101)에 열 산화막(131)을, 예를 들면 막 두께 30㎚로 형성한다. 다음에, 열 산화막(131) 상에 실리콘 질화막(132)을, 예를 들면 막 두께 150㎚로 형성한다. 그리고, 활성 영역을 덮는 레지스트 패턴(도시 생략)을 실리콘 질화막(132) 상에 형성하고, 이 형성된 레지스트 패턴을 마스크로 하여, 실리콘 질화막(132) 및 열 산화막(131)을 드라이 에칭한다. 또한, 에칭된 실리콘 질화막(132) 및 열 산화막(131)을 마스크로 하여, 기판(101)을 드라이에칭한다. 이에 따라, 기판(101) 내에, 예를 들면 깊이 300㎚의 소자 분리홈(101a)이 형성된다.
다음에, 소자 분리홈(101a) 내에 소자 분리 절연막(102)으로서, 예를 들면 HDP 산화막을 막 두께 500㎚로 퇴적하고 CMP 연마를 행한다.
그리고, 트렌치 분리 단차를 저감하기 위해서, 소자 분리 절연막(102)을, 예를 들면 막 두께 150㎚만큼 웨트 에칭한다.
다음에, 도 4에 도시한 바와 같이, 실리콘 질화막(132) 및 실리콘 산화막(131)을 웨트 에칭한다. 이에 의해, 기판(101) 표면과 소자 분리 절연막(102) 표면이 동일한 높이가 된다. 다음에, 에칭 스토퍼막(110)으로서의 실리콘 질화막을 막 두께 30㎚로 기판 전면에 형성한다. 그리고, 에칭 스토퍼막(110) 상에 레지스트 패턴(133)을 형성한다. 여기서, 레지스트 패턴(133)은 적어도 소자 분리 절연막(102)의 엣지 부분을 덮도록 형성되어 있다.
다음에, 도 5에 도시한 바와 같이, 레지스트 패턴(133)을 마스크로 하여 에칭 스토퍼막(110)을 웨트 에칭한다. 또한, 이것과 동시에 마크부의 에칭 스토퍼막(110)도 패터닝한다(도 6 참조).
다음에, 레지스트 패턴(133)을 제거한다. 그리고, 게이트 절연막(103)으로서, 예를 들면 실리콘 산질화막(SiON)을 막 두께 3㎚로 형성한다. 또한, 게이트 절연막(103) 상에 도핑되지 않은 폴리실리콘막(104a)을 막 두께 100㎚로 형성한다.
다음에, 폴리실리콘막(104a) 상에 레지스트막을 형성하고, 이 레지스트막에 대하여 패턴 노광을 행한다. 이에 따라, 폴리실리콘막(104a) 상에폴리실리콘막(104a) 내에 N형 도우펀트를 주입하기 위한 마스크인 레지스트 패턴(123)이 형성된다.
또한, 도 6에 도시한 바와 같이, 레지스트 패턴(123)은 마크부에도 동시에 형성된다.
상기 레지스트 패턴(123)을 형성한 후, 마크부의 에칭 스토퍼막(110)을 중첩 검사 마크로서, 회로부의 레지스트 패턴(123)과 기초층의 중첩 검사를 행한다. 이 중첩 검사에 있어서, 검사 마크(에칭 스토퍼막: 110)의 위치를 높은 정밀도로 계측할 수 있다. 따라서, 레지스트 패턴(123)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 마크부의 레지스트 패턴(123)은 회로부에 형성된 레지스트 패턴(123)의 최소 룰에 가까운 치수로 패터닝한다. 이에 따라, 노광 장치(도시 생략)에서의 렌즈의 수차의 영향을 억제할 수 있어 중첩 검사의 정밀도를 향상시킬 수 있다.
다음에, 도시하지 않았지만, 레지스트 패턴(123)을 마스크로 하여, N형 영역의 폴리실리콘막(104a) 내에 N형 도우펀트로서, 예를 들면 인(P+)을 10keV, 5E15㎝-2로 주입한다.
이것과 마찬가지로, P형 영역의 폴리실리콘막(104a) 내에 P형 도우펀트로서, 예를 들면 붕소(BF2 +)를 3keV, 5E15㎝-2로 주입한다.
다음에, 도 7에 도시한 바와 같이, 폴리실리콘막(104a) 상에 텅스텐막(104b)을 막 두께 100㎚로 형성한다. 그리고, 텅스텐막(104b) 상에 절연막(105)을 막 두께 100㎚로 형성한다. 다음에, 절연막(105)을 패터닝하고, 패터닝된 절연막(105)을 마스크로 하여 텅스텐막(104b) 및 폴리실리콘막(104a)을 드라이 에칭한다. 이에 따라, 게이트 전극(104)이 형성된다.
계속해서, 저농도 확산층(n-저농도층: 106)을, 예를 들면 비소(As+)를 30keV, 1E14㎝-2, 45도로 기판(101) 내에 주입함으로써 형성한다. 그리고, 예를 들면 실리콘 질화막을 막 두께 50㎚로 기판 전면에 형성하고 에치백한다. 이에 따라, 게이트 전극(104)의 측면에 측벽(107)이 형성된다. 또한, 측벽(107)을 마스크로 하여, 예를 들면 비소를 50keV, 5E15㎝-2로 기판(101) 내에 주입함으로써, 저농도 확산층(106)보다도 불순물 농도가 높은 고농도 확산층(n+고농도층: 108)을 형성한다.
다음에, 층간 절연막(109)으로서, 예를 들면 HDP 산화막을 막 두께 1000㎚로 형성하고, 층간 절연막(109)을 300㎚ CMP 연마한다. 그리고, 층간 절연막(109) 상에 레지스트 패턴(134)을 형성한다.
계속해서, 레지스트 패턴(134)을 마스크로 하여, 에칭 스토퍼막(110)에 대하여 높은 선택비를 갖는 에칭(메인 에칭) 조건으로, 층간 절연막(109)을 드라이 에칭한다. 이에 따라, 층간 절연막(109)의 표면에서의 구경이 0.2㎛이고, 해당 표면으로부터 에칭 스토퍼막(110) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 에칭 스토퍼막(110)에 대하여 높은 선택비를 갖는 조건, 즉 실리콘 질화막에대하여 높은 선택비를 갖는 조건으로 에칭하기 때문에, 깊이가 다른 복수의 컨택트홀을 동시에 형성하는 경우라도 기판(101)의 활성 영역에 에칭 손상을 미치지 않는다.
또한, 에칭 스토퍼막(110)을 소자 분리 절연막(102) 및 기판(101)에 대하여 높은 선택비를 갖는 에칭(오버 에칭) 조건으로 에칭한다. 이에 따라, 층간 절연막(109) 표면으로부터 기판(101) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 막 두께가 비교적 얇고 또한 균일한 에칭 스토퍼막(110)은 단시간에 제거할 수 있기 때문에, 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 즉, 2단계로 컨택트홀(120)을 형성함으로써, 기판(101) 및 소자 분리 절연막(102)에 대한 에칭 손상을 저감할 수 있다. 또한, 고농도 확산층(108)과 소자 분리 절연막(102)의 경계부에 에칭 스토퍼막(110)을 형성함으로써, 소자 분리 절연막(102)의 엣지 부분이 에칭되는 것을 방지할 수 있다.
마지막으로, 도 8에 도시한 바와 같이, 컨택트홀(120) 내에, 예를 들면 TiN/Ti로 이루어지는 배리어 메탈(121a)을 막 두께 20㎚/20㎚로 각각 형성하고, 또한 텅스텐(121b)을 CVD(Chemical Vapor Deposition)법에 의해 막 두께 200㎚로 형성하고, CMP(Chemical Mechanical Polishing)법을 이용하여 불필요한 텅스텐을 제거한다. 이에 따라, 텅스텐 플러그(121b)가 형성된다. 즉, 컨택트홀(120) 내에 배리어 메탈(121a)과 텅스텐 플러그(121b)로 이루어지는 컨택트(121)가 형성된다. 또한, 컨택트(121) 상에 배리어 메탈(122a)로서, 예를 들면 TiN/Ti를 막 두께 20/20㎚로 형성하고 텅스텐막(122b)을 막 두께 100㎚로 형성한다. 그리고, 배리어메탈(122a) 및 텅스텐막(122b)을 패터닝한다. 이에 따라, 컨택트(121) 상에 제2 배선층(122)이 형성된다.
이상과 같이, 본 실시 형태 1에서는 활성 영역과 소자 분리 영역의 경계, 즉 고농도 확산층(108)과 소자 분리 절연막(102)의 경계에 에칭 스토퍼막(110)으로서의 실리콘 질화막을 형성하였다. 이에 따라, 컨택트홀(120)을 형성할 때(특히, 오버 에칭 시)에 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 따라서, 누설 전류가 적은 양호한 컨택트 접합을 형성할 수 있다.
또한, 컨택트홀(120)을 형성할 때에 상기 경계 부분의 소자 분리 절연막(102), 즉 소자 분리 절연막(102)의 엣지 부분을 슬릿 형상으로 에칭하지 않기 때문에, 컨택트홀(120)의 바닥부의 형상을 개선할 수 있다. 따라서, 컨택트홀(120) 내에 배리어 메탈(121a) 및 텅스텐(121b)을 좋은 커버리지로 성막할 수 있어, 신뢰성이 높은 양호한 컨택트(121)를 형성할 수 있다.
또한, 본 실시 형태 1에서는 회로부 뿐만아니라 마크부에도 에칭 스토퍼막(110)을 동시에 형성하였다. 그리고, 마크부에 형성된 에칭 스토퍼막(110)을 중첩 검사 마크로서 이용하였다. 에칭 스토퍼막(110)은 콘트라스트가 좋기 때문에, 에칭 스토퍼막(110) 즉 중첩 검사 마크의 위치를 용이하게 하고 또한 높은 정밀도로 측정할 수 있다. 따라서, 레지스트 패턴(예를 들면, 도 5에 도시한 레지스트 패턴(123))과, 기초층의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 본 실시 형태 1에서는 마크부의 에칭 스토퍼막(110)을 중첩 검사 마크로서 이용한 경우에 대해 설명하였지만, 위치 정렬 검사 마크로서도 이용할 수 있다. 즉, 에칭 스토퍼막(110)을 위치 정렬 검사 마크로서 포토마스크의 위치 정렬 검사(대략적 위치 정렬 검사, 정밀 위치 정렬 검사)를 행할 수 있다. 이 경우도 중첩 검사 마크와 마찬가지로, 위치 정렬 검사 마크의 위치를 높은 정밀도로 계측할 수 있다.
따라서, 포토마스크의 위치 정렬 검사를 높은 정밀도로 행할 수 있다. 이 때문에, 레지스트 패턴을 높은 정밀도로 형성할 수 있다(후술하는 실시 형태 2 ∼ 5에 대해서도 마찬가지임). 따라서, 예를 들면 레지스트 패턴(123)을 높은 정밀도로 형성할 수 있어, 폴리실리콘막(104a)에서의 N형 영역과 P형 영역의 중첩이나 주입 위치의 어긋남을 방지할 수 있다.
또한, 본 실시 형태 1에서는 N형 도우펀트를 주입하기 위한 레지스트 패턴(123)의 중첩 검사에 대하여 설명하였다. 그러나 이에 한하지 않고, 게이트 전극의 패터닝, 이중 게이트 산화막을 구별하여 형성할 때의 패터닝, 혹은 아날로그 회로부의 용량 형성을 위한 패터닝으로 형성되는 레지스트 패턴의 중첩 검사를 행할 때에도 적용할 수 있다.
또한, 본 실시 형태 1에서는 에칭 스토퍼막(110)이 활성 영역의 고농도 확산층(108) 상에까지 오버사이징한 경우에 대해 진술하였지만, 적어도 컨택트홀(120)의 바닥부에 에칭 스토퍼막(110)이 형성되어 있으면 된다. 즉, 컨택트홀(120)의 구경에 따라 에칭 스토퍼막(110)의 형성 영역을 적절하게 변경하면 된다.
또한, 본 실시 형태 1에서는 에칭 스토퍼막(110)을 실리콘 질화막 단층으로형성하였지만, 실리콘 질화막을 포함하는 다층막이어도 된다. 예를 들면, 실리콘 산화막(도핑되지 않은 실리콘 산화막)을 형성하고, 이 실리콘 산화막 상에 실리콘 질화막을 적층함으로써, 적층 절연막으로 이루어지는 에칭 스토퍼막(110)을 형성해도 된다. 이 경우, 소자 분리 절연막(102)의 엣지 부분의 응력을 완화할 수 있다(후술하는 실시 형태 2 ∼ 5에 대해서도 마찬가지임).
또한, 하드 마스크로서의 절연막(105)은 실리콘 질화막에 한정되지 않고, 실리콘 산화막이어도 되며, 실리콘 산화막과 실리콘 질화막의 적층막이어도 된다. 또한, 절연막(105)을 대신하여 통상의 레지스트 패턴을 이용해도 된다(후술하는 실시 형태 2 ∼ 5에 대해서도 마찬가지임).
또한, 고농도 확산층(108) 표면을 실리사이드화(코발트 실리사이드, 티탄 실리사이드 등)하여 저저항화해도 된다. 이 경우도, 에칭 스토퍼막(110)을 검사 마크로서 이용 가능하다.(후술하는 실시 형태 2, 4에 대해서도 마찬가지임).
(실시 형태 2)
상술한 실시 형태 1에서는 활성 영역의 기판의 표면과, 소자 분리 절연막의 표면이 동일한 높이가 되도록 소자 분리 절연막을 형성하고, 그 소자 분리 절연막 표면의 엣지 부분을 덮도록 에칭 스토퍼막을 형성하였다.
본 실시 형태 2에서는 회로부 및 마크부에서의 소자 분리 절연막의 표면을 활성 영역의 기판보다도 낮게 하여, 그 소자 분리 절연막 표면의 엣지 부분에 에칭 스토퍼막을 형성하였다.
도 9는 본 발명의 실시 형태 2에 의한 반도체 장치의 회로부를 설명하기 위한 단면도이다. 도 10은 본 발명의 실시 형태 2에 의한 반도체 장치의 마크부를 설명하기 위한 도면이다.
도 9 및 도 10에 있어서, 도 1 또는 도 2와 동일한 부호는 같은 부분을 나타내고 있기 때문에, 그 설명을 간략화 내지 생략한다.
도 9에 도시한 바와 같이, 소자 분리 절연막(102)을 소자 분리홈 내에 막 두께 250㎚로 매립함으로써, 소자 분리 절연막(102)을 그 표면이 기판(101) 표면보다도 낮아지도록 형성하였다. 또한, 에칭 스토퍼막(111)으로서의 실리콘 질화막을 소자 분리 절연막(102) 중 적어도 엣지 부분을 덮도록 형성하였다. 또한, 소자 분리 절연막(102) 상, 즉 소자 분리 절연막(102)이 매립되어 있지 않은 부분의 소자 분리홈(101a) 측벽은 에칭 스토퍼막(111)에 의해 덮여져 있다.
또한, 도 10에 도시한 바와 같이, 회로부와 마찬가지로, 마크부에서도 소자 분리 절연막(102)의 엣지 부분을 덮도록 에칭 스토퍼막(111)을 형성하였다. 마크부에 형성된 에칭 스토퍼막(111)은 회로부의 레지스트 패턴(123)과 기초층의 중첩을 검사하기 위한 중첩 검사 마크로서 이용된다(후술).
다음에, 본 실시 형태 2에 의한 반도체 장치의 제조 방법에 대하여 설명한다. 도 11 ∼ 도 16은 본 실시 형태 2에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 11에 도시한 바와 같이, 기판(101)에 열 산화막(131)을, 예를 들면 막 두께 30㎚로 형성한다. 다음에, 열 산화막(131) 상에 실리콘 질화막(132)을, 예를 들면 막 두께 150㎚로 형성한다. 그리고, 활성 영역을 덮는 레지스트 패턴(도시 생략)을 실리콘 질화막(132) 상에 형성하고, 이 형성된 레지스트 패턴을 마스크로 하여, 실리콘 질화막(132) 및 열 산화막(131)을 드라이 에칭한다. 또한, 에칭된 실리콘 질화막(132) 및 열 산화막(131)을 마스크로 하여, 기판(101)을 드라이 에칭한다. 이에 따라, 기판(101) 내에, 예를 들면 깊이 300㎚의 소자 분리홈(101a)이 형성된다.
다음에, 소자 분리홈(101a) 내에 소자 분리 절연막(102)으로서, 예를 들면 HDP 산화막을 막 두께 500㎚로 퇴적하고 CMP 연마를 행한다.
그리고, 소자 분리 절연막(102)을, 예를 들면 막 두께 200㎚만큼 웨트 에칭한다.
다음에, 도 12에 도시한 바와 같이, 실리콘 질화막(132) 및 실리콘 산화막(131)을 웨트 에칭한다. 이에 따라, 기판(101) 표면보다도 소자 분리 절연막(102) 표면이 낮아지도록, 소자 분리 절연막(102)이 형성된다. 다음에, 에칭 스토퍼(111)로서의 실리콘 질화막을 막 두께 30㎚로 기판 전면에 형성한다. 그리고, 에칭 스토퍼(111) 상에 레지스트 패턴(135)을 형성한다. 여기서, 레지스트 패턴(135)은 소자 분리 절연막(102)의 엣지 부분을 덮도록 형성되어 있다.
다음에, 도 13에 도시한 바와 같이, 레지스트 패턴(135)을 마스크로 하여 에칭 스토퍼(111)를 웨트 에칭한다. 또한 동시에, 마크부의 에칭 스토퍼(111)도 패터닝한다(도 14 참조).
다음에, 레지스트 패턴(135)을 제거한다. 그리고, 게이트 절연막(103)으로서, 예를 들면 실리콘 산질화막(SiON)을 막 두께 3㎚로 형성한다. 또한, 게이트절연막(103) 상에 도핑되지 않은 폴리실리콘막(104a)을 막 두께 100㎚로 형성한다.
다음에, 폴리실리콘막(104a) 상에 폴리실리콘막(104a) 내에 N형 도우펀트를 주입하기 위한 마스크인 레지스트 패턴(123)을 형성한다.
또한, 도 14에 도시한 바와 같이, 레지스트 패턴(123)은 마크부에도 동시에 형성된다.
상기 레지스트 패턴(123)을 형성한 후, 마크부의 에칭 스토퍼막(111)을 중첩 검사 마크로서 회로부의 레지스트 패턴(123)과 기초층의 중첩 검사를 행한다. 이 중첩 검사에 있어서, 검사 마크(에칭 스토퍼막: 111)의 위치를 높은 정밀도로 계측할 수 있다. 따라서, 레지스트 패턴(123)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 마크부의 레지스트 패턴(123)은 회로부에 형성된 레지스트 패턴(123)의 최소 룰에 가까운 치수로 패터닝한다. 이에 따라, 노광 장치에서의 렌즈의 수차의 영향을 억제할 수 있어 중첩 검사의 정밀도를 향상시킬 수 있다.
다음에, 실시 형태 1과 마찬가지의 방법으로, 폴리실리콘막(104a) 내에 N형 및 P형 도우펀트를 주입한다.
다음에, 도 15에 도시한 바와 같이, 폴리실리콘막(104a) 상에 텅스텐막(104b)을 막 두께 100㎚로 형성한다. 그리고, 텅스텐막(104b) 상에 절연막(105)을 막 두께 100㎚로 형성한다.
계속해서, 절연막(105)을 패터닝하고, 패터닝된 절연막(105)을 마스크로 하여, 텅스텐막(104b) 및 폴리실리콘막(104a)을 드라이 에칭한다. 이에 따라, 게이트 전극(104)이 형성된다.
계속해서, 저농도 확산층(n-저농도층: 106)을, 예를 들면 비소(As+)를 30keV , 1E14㎝-2, 45도로 기판(101) 내에 주입함으로써 형성한다. 그리고, 예를 들면 실리콘 질화막을 막 두께 50㎚로 기판 전면에 형성하고 에치백한다. 이에 따라, 게이트 전극(104)의 측면에 측벽(107)이 형성된다. 또한, 측벽(107)을 마스크로 하여, 예를 들면 비소를 50keV, 5E15㎝-2로 기판(101) 내에 주입함으로써, 저농도 확산층(106)보다도 불순물 농도가 높은 고농도 확산층(n+고농도층: 108)을 형성한다.
다음에, 층간 절연막(109)으로서, 예를 들면 HDP 산화막을 막 두께 1000㎚로 형성하고, 층간 절연막(109)을 300㎚ CMP 연마한다. 그리고, 층간 절연막(109) 상에 레지스트 패턴(134)을 형성한다.
계속해서, 레지스트 패턴(134)을 마스크로 하여, 에칭 스토퍼막(111)에 대하여 높은 선택비를 갖는 에칭(메인 에칭) 조건으로, 층간 절연막(109)을 드라이 에칭한다. 이에 따라, 층간 절연막(109)의 표면에서의 구경이 0.2㎛이고, 해당 표면으로부터 에칭 스토퍼(111) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 에칭 스토퍼(111)에 대하여 높은 선택비, 즉 실리콘 질화막에 대하여 높은 선택비를 갖는 조건으로 에칭함으로써, 깊이가 다른 복수의 컨택트홀을 동시에 형성하는 경우에도 기판(101)의 활성 영역에 에칭 손상을 미치지 않는다.
또한, 기판(101) 상의 에칭 스토퍼(111)를 소자 분리 절연막(102) 및 기판(101)(고농도 확산층; 108)에 대하여 높은 선택비를 갖는 에칭(오버 에칭) 조건으로 에칭한다. 이에 따라, 층간 절연막(109) 표면으로부터 기판(101) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 균일하고 막 두께가 비교적 얇은 에칭 스토퍼막(111)은 단시간에 제거할 수 있다. 즉, 2단계로 컨택트홀(120)을 형성함으로써, 기판(101) 및 소자 분리 절연막(102)에 대한 에칭 손상을 저감할 수 있다. 또한, 고농도 확산층(108)과 소자 분리 절연막(102)의 경계부에 에칭 스토퍼(111)를 형성함으로써, 소자 분리 절연막(102)의 엣지 부분이 에칭되는 것을 방지할 수 있다.
마지막으로, 도 16에 도시한 바와 같이, 컨택트홀(120) 내에, 예를 들면 TiN/Ti로 이루어지는 배리어 메탈(121a)을 막 두께 20㎚/20㎚로 각각 형성하고, 또한 텅스텐(121b)을 CVD법에 의해 막 두께 200㎚로 형성하고, CMP법을 이용하여 불필요한 텅스텐을 제거한다. 이에 따라, 텅스텐 플러그(121b)가 형성된다. 즉, 컨택트홀(120) 내에 배리어 메탈(121a)과 텅스텐 플러그(121b)로 이루어지는 컨택트(121)가 형성된다. 또한, 컨택트(121) 상에 배리어 메탈(122a)로서, 예를 들면 TiN/Ti를 막 두께 20/20㎚로 형성하고, 텅스텐막(122b)을 막 두께 100㎚로 형성한다. 그리고, 배리어 메탈(122a) 및 텅스텐막(122b)을 패터닝한다. 이에 따라, 컨택트(121) 상에 제2 배선층(122)이 형성된다.
이상과 같이, 본 실시 형태 2에서는 활성 영역과 소자 분리 영역의 경계, 즉 고농도 확산층(108)과 소자 분리 절연막(102)의 경계에 에칭 스토퍼막(111)을 형성하였다. 이에 따라, 컨택트홀(120)을 형성할 때(특히, 오버 에칭 시)에 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 또한, 누설 전류가 적은 양호한 컨택트 접합을 형성할 수 있다.
또한, 컨택트홀(120)을 형성할 때에, 상기 경계 부분의 소자 분리 절연막(102), 즉 소자 분리 절연막(102)의 엣지 부분을 슬릿 형상으로 에칭하지 않기 때문에, 컨택트홀(120)의 바닥부의 형상을 개선할 수 있다. 따라서, 컨택트홀(120) 내에 배리어 메탈(121a) 및 텅스텐(121b)을 좋은 커버리지로 성막할 수 있어 신뢰성이 높은 양호한 컨택트(121)를 형성할 수 있다.
또한, 본 실시 형태 2에서는 회로부뿐만 아니라 마크부에도 에칭 스토퍼막(111)을 동시에 형성하였다. 그리고, 마크부에 형성된 에칭 스토퍼막(111)을 중첩 검사 마크로서 이용하였다. 에칭 스토퍼막(111)은 콘트라스트가 좋기 때문에, 에칭 스토퍼막(111) 즉 중첩 검사 마크의 위치를 용이하게 하고 또한 높은 정밀도로 측정할 수 있다. 따라서, 중첩 검사를 높은 정밀도로 행할 수 있다.
또한, 본 실시 형태 2에서는 소자 분리 절연막(102)의 표면을 활성 영역의 표면보다도 낮게 하고 있다. 이에 따라, 소자 분리 절연막(102)과 활성 영역과의 경계 부분, 즉 소자 분리 절연막(102)의 엣지 부분에 형성된 에칭 스토퍼막(111)의 막 두께가 실효적으로 증가한다. 따라서, 컨택트홀(120) 형성 시에 기판(101)에 미치는 에칭 손상을 실시 형태 1보다도 더 저감시킬 수 있다. 또한, 소자 분리 절연막(102)의 표면을 낮게 함으로써, 트랜지스터의 전류 구동 능력을 향상시킬 수있고, 예를 들면 eDRAM(embeded DRAM)의 논리부에서의 고속화에 유효하다(후술하는 실시 형태 3에 대해서도 마찬가지임).
(실시 형태 3)
상술한 실시 형태 2에서는 회로부 및 마크부에서의 소자 분리 절연막의 표면을 활성 영역보다도 낮게 하고, 그 소자 분리 절연막 표면의 엣지 부분에 에칭 스토퍼막을 패터닝에 의해 형성하였다.
본 실시 형태 3에서는 회로부 및 마크부에서의 소자 분리 절연막의 표면을 활성 영역보다도 낮게 하고, 그 소자 분리 절연막 표면의 엣지 부분에만 에칭 스토퍼막을 자기 정합적으로 형성하였다. 또한, 본 실시 형태 3에서는 고농도 확산층 상층에 실리사이드층을 형성하였다.
도 17은 본 발명의 실시 형태 3에 의한 반도체 장치의 회로부를 설명하기 위한 단면도이다. 도 18은 본 발명의 실시 형태 3에 의한 반도체 장치의 마크부를 설명하기 위한 도면이다.
도 17 및 도 18에 있어서, 도 9 또는 도 10과 동일한 부호는 같은 부분을 나타내고 있기 때문에, 그 설명을 간략화 내지 생략한다.
도 17에 도시한 바와 같이, 소자 분리 절연막(102)을 소자 분리홈 내에 막 두께 250㎚로 매립함으로써, 소자 분리 절연막(102)을, 그 표면이 기판(101) 표면보다도 낮아지도록 형성하였다. 또한, 에칭 스토퍼막(112)으로서의 실리콘 질화막을, 소자 분리 절연막(102)의 엣지 부분에 자기 정합적으로 형성하였다. 또한, 소자 분리 절연막(102) 상에, 즉 소자 분리 절연막(102)이 매립되어 있지 않은 소자분리홈(101a) 측벽은 에칭 스토퍼막(112)으로 덮여져 있다. 또한, 고농도 확산층(108)의 상층에 실리사이드층을 형성하였다.
또한, 도 18에 도시한 바와 같이, 회로부와 마찬가지로, 마크부에서도 소자 분리 절연막(102)의 엣지 부분을 덮도록 에칭 스토퍼막(112)을 형성하였다. 마크부에 형성된 에칭 스토퍼막(112)은 레지스트 패턴(123)과 기초층의 중첩을 검사하기 위한 중첩 검사 마크로서 이용된다(후술).
이에 따라, 실시 형태 2와 마찬가지의 효과가 얻어진다.
다음에, 본 실시 형태 3에 의한 반도체 장치의 제조 방법에 대하여 설명한다. 도 19 ∼ 도 24는 본 실시 형태 3에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 19에 도시한 공정을 행한다. 도 19에 도시한 공정은 실시 형태 2에서의 도 11에 도시한 공정과 동일하기 때문에 설명을 생략한다.
다음에, 도 20에 도시한 바와 같이, 실리콘 질화막(132) 및 실리콘 산화막(131)을 웨트 에칭한다. 이에 따라, 기판(101) 표면보다도 소자 분리 절연막(102) 표면이 낮아지도록 소자 분리 절연막(102)이 형성된다.
그리고, 게이트 절연막(103)으로서, 예를 들면 실리콘 산질화막(SiON)을 막 두께 3㎚로 형성한다. 다음에, 게이트 절연막(103) 상에 도핑되지 않은 폴리실리콘막(104a)을 막 두께 100㎚로 형성한다.
그리고, 실시 형태 1과 마찬가지의 방법으로, 폴리실리콘막(104a) 내에 N형 및 P형 도우펀트를 주입한다.
다음에, 폴리실리콘막(104a) 상에 텅스텐막(104b)을 막 두께 100㎚로 형성한다. 또한, 텅스텐막(104b) 상에 절연막(실리콘 질화막: 105)을 막 두께 100㎚로 형성한다.
다음에, 절연막(105)을 패터닝하고, 패터닝된 절연막(105)을 마스크로 하여 텅스텐막(104b) 및 폴리실리콘막(104a)을 드라이 에칭한다. 계속해서, 예를 들면 비소(As+)를 30keV, 1E14㎝-2, 45도로 기판(101) 내에 주입함으로써 저농도 확산층(n-저농도층: 106)을 형성한다.
그리고, 예를 들면 실리콘 질화막을 막 두께 50㎚로 기판 전면에 형성하고, 에치백한다. 이에 따라, 게이트 전극(104)의 측면에 측벽(107)이 형성됨과 함께, 소자 분리 절연막(102)의 엣지 부분을 덮는 에칭 스토퍼막(112)이 자기 정합적으로 형성된다.
다음에, 도 21에 도시한 바와 같이, 측벽(107)을 마스크로 하여, 예를 들면 비소를 50keV, 5E15㎝-2로 기판(101) 내에 주입함으로써, 저농도 확산층(106)보다도 불순물 농도가 높은 고농도 확산층(n+고농도층: 108)을 형성한다.
그리고, 기판 전면에 실리콘 산화막으로 이루어지는 실리사이드 보호막(136)을 형성한다.
다음에, 실리사이드 보호막(136) 상에 해당 실리사이드 보호막(136)을 패터닝하기 위한 마스크인 레지스트 패턴(124)을 형성한다. 여기서, 레지스트패턴(124)은 실리사이드를 형성하는 부분이 개구된 것이다.
또한, 도 22에 도시한 바와 같이, 레지스트 패턴(124)은 마크부에도 동시에 형성된다.
상기 레지스트 패턴(124)을 형성한 후, 마크부의 에칭 스토퍼막(112)을 중첩 검사 마크로서, 레지스트 패턴(124)과 기초층의 중첩 검사를 행한다. 이 중첩 검사에 있어서, 검사 마크(에칭 스토퍼막: 112)의 위치를 높은 정밀도로 계측할 수 있다. 따라서, 레지스트 패턴(124)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 마크부의 레지스트 패턴(124)은 회로부에 형성된 레지스트 패턴(124)의 최소 룰에 가까운 치수, 예를 들면 최소 치수 ∼ 최소 치수의 2배 정도의 치수로 패터닝한다. 이에 따라, 렌즈의 수차, 즉 노광 장치 사이의 차이에 의한 수차의 영향을 억제할 수 있어 중첩 검사의 정밀도를 향상시킬 수 있다.
다음에, 도 23에 도시한 바와 같이, 기판 전면에 예를 들면 코발트 등의 금속막을 형성하고 열 처리(실리사이드화)를 행한다. 이에 따라, 실리사이드 보호막(136)으로 덮여져 있지 않은 부분, 즉 고농도 확산층(108)의 상층에 실리사이드층(125)이 형성된다. 그 후, 실리사이드 보호막(136)을 웨트 제거한다.
그리고, 층간 절연막(109)으로서, 예를 들면 HDP 산화막을 막 두께 1000㎚로 형성하고 층간 절연막(109)을 300㎚ CMP 연마한다. 그리고, 층간 절연막(109) 상에 레지스트 패턴(134)을 형성한다. 또한, 레지스트 패턴(134)을 마스크로 하여, 활성 영역(108) 및 에칭 스토퍼막(112)에 대하여 높은 선택비를 갖는 에칭 조건으로, 층간 절연막(109)을 드라이 에칭한다. 이에 따라, 층간 절연막(109)의 표면에서의 구경이 0.2㎛이고, 이 표면으로부터 기판(101) 표면까지 도달하는 컨택트홀(120)이 형성된다.
마지막으로, 도 24에 도시한 바와 같이, 컨택트홀(120) 내에, 예를 들면 TiN/Ti로 이루어지는 배리어 메탈(121a)을 막 두께 20㎚/20㎚로 각각 형성하고, 또한 텅스텐(121b)을 CVD법에 의해 막 두께 200㎚로 형성하고, CMP법을 이용하여 불필요한 텅스텐을 제거한다. 이에 따라, 텅스텐 플러그(121b)가 형성된다. 즉, 컨택트홀(120) 내에 배리어 메탈(121a)과 텅스텐 플러그(121b)로 이루어지는 컨택트(121)가 형성된다. 또한, 컨택트(121) 상에 배리어 메탈(122a)로서, 예를 들면 TiN/Ti를 막 두께 20/20㎚로 형성하고, 텅스텐막(122b)을 막 두께 100㎚로 형성한다. 그리고, 배리어 메탈(122a) 및 텅스텐막(122b)을 패터닝한다. 이에 따라, 컨택트(121) 상에 제2 배선층(122)이 형성된다.
이상과 같이, 본 실시 형태 3에서는 활성 영역과 소자 분리 영역의 경계, 즉 고농도 확산층(108)과 소자 분리 절연막(102)의 경계에 에칭 스토퍼막(112)을 자기 정합적으로 형성하였다. 이에 따라, 컨택트홀(120)을 형성할 때에 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 또한, 누설 전류가 적은 양호한 컨택트 접합을 형성할 수 있다.
또한, 컨택트홀(120)을 형성할 때에 상기 경계 부분의 소자 분리 절연막(102), 즉 소자 분리 절연막(102)의 엣지 부분을 슬릿 형상으로 에칭하지 않기 때문에, 컨택트홀(120)의 바닥부의 형상을 개선할 수 있다. 따라서, 컨택트홀(120) 내에 배리어 메탈(121a) 및 텅스텐(121b)을 좋은 커버리지로 성막할수 있어, 신뢰성이 높은 양호한 컨택트(121)를 형성할 수 있다.
또한, 본 실시 형태 3에서는 회로부뿐만 아니라 마크부에도 에칭 스토퍼막(112)을 동시에 형성하였다. 그리고, 마크부에 형성된 에칭 스토퍼막(112)을 중첩 검사 마크로서 이용하였다. 에칭 스토퍼막(112)은 콘트라스트가 좋기 때문에 에칭 스토퍼막(112), 즉 중첩 검사 마크의 위치를 용이하게 또한 높은 정밀도로 측정할 수 있다. 따라서, 중첩 검사를 높은 정밀도로 행할 수 있다.
또한, 본 실시 형태 3에서는 에칭 스토퍼막(112)을 자기 정합적으로 형성하기 때문에, 실시 형태 2보다도 공정수를 줄일 수 있다. 따라서, 반도체 장치의 제조 비용을 억제할 수 있다.
다음에, 본 실시 형태 3에 의한 반도체 장치의 변형예에 대하여 설명한다.
도 25는 실시 형태 3에 의한 반도체 장치의 변형예를 설명하기 위한 단면도이다.
본 실시 형태 3에 의한 반도체 장치와의 상위점은 실리사이드층(125)을 형성한 후에, 기판 전면에 실리콘 질화막(126)을, 예를 들면 막 두께 300㎚로 형성한 것이다.
본 변형예와 같이, 실리콘 질화막(126)을 형성함으로써 컨택트홀(120)의 중첩이 측벽 폭보다도 크게 어긋난 경우라도, 컨택트홀(120)의 형상이 슬릿 형상으로되지 않고 양호한 컨택트홀(120)을 형성할 수 있다.
(실시 형태 4)
상술의 실시 형태 1에서는 활성 영역의 기판의 표면과, 소자 분리 절연막의 표면이 동일한 높이가 되도록 소자 분리 절연막을 형성하고, 그 소자 분리 절연막 표면의 엣지 부분을 덮도록 에칭 스토퍼막을 형성하였다.
본 실시 형태 4에서는 회로부 및 마크부에서의 소자 분리 절연막의 표면이 활성 영역의 기판보다도 높아지도록 하고, 그 소자 분리 절연막 표면의 엣지 부분에 에칭 스토퍼막을 형성하였다.
도 26은 본 발명의 실시 형태 4에 의한 반도체 장치의 회로부를 설명하기 위한 단면도이다. 도 27은 본 발명의 실시 형태 4에 의한 반도체 장치의 마크부를 설명하기 위한 도면이다.
도 26 및 도 27에 있어서, 도 1 또는 도 2와 동일한 부호는 같은 부분을 나타내고 있기 때문에, 그 설명을 간략화 내지 생략한다.
도 26에 도시한 바와 같이, 소자 분리 절연막(102)을 그 표면이 기판(101) 표면보다도 높아지도록 형성하였다. 또한, 에칭 스토퍼막(113)으로서의 실리콘 질화막이 소자 분리 절연막(102)의 엣지 부분을 덮도록 형성하였다.
또한, 도 27에 도시한 바와 같이, 회로부와 마찬가지로, 마크부에서도 소자 분리 절연막(102)의 엣지 부분을 덮도록 에칭 스토퍼막(113)을 형성하였다. 마크부에 형성된 에칭 스토퍼막(113)은 레지스트 패턴(123)과 기초층의 중첩을 검사하기 위한 중첩 검사 마크로서 이용된다(후술).
다음에, 본 실시 형태 4에 의한 반도체 장치의 제조 방법에 대하여 설명한다. 도 28 ∼ 도 33은 본 실시 형태 4에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 28에 도시한 바와 같이, 기판(101)에 열 산화막(131)을, 예를 들면 막 두께 30㎚로 형성한다. 다음에, 열 산화막(131) 상에 실리콘 질화막(132)을 예를 들면 막 두께 150㎚로 형성한다. 그리고, 활성 영역을 덮는 레지스트 패턴(도시 생략)을 실리콘 질화막(132) 상에 형성하고, 이 형성된 레지스트 패턴을 마스크로 하여, 실리콘 질화막(132) 및 열 산화막(131)을 드라이 에칭한다. 또한, 에칭된 실리콘 질화막(132) 및 열 산화막(131)을 마스크로 하여, 기판(101)을 드라이 에칭한다. 이에 따라, 기판(101) 내에, 예를 들면 깊이 300㎚의 소자 분리홈(101a)이 형성된다. 다음에, 소자 분리홈(101a) 내에, 소자 분리 절연막(102)으로서, 예를 들면 HDP 산화막을 막 두께 500㎚로 퇴적하고 CMP 연마를 행한다.
그리고, 소자 분리 절연막(102)을, 예를 들면 막 두께 50㎚만큼 웨트 에칭한다.
다음에, 도 29에 도시한 바와 같이, 실리콘 질화막(132) 및 실리콘 산화막(131)을 웨트 에칭한다. 이에 따라, 기판(101) 표면보다도 소자 분리 절연막(102) 표면이 높아지도록, 소자 분리 절연막(102)이 형성된다. 다음에, 에칭 스토퍼(113)로서의 실리콘 질화막을 막 두께 30㎚로 기판 전면에 형성한다. 그리고, 에칭 스토퍼(113) 상에 레지스트 패턴(137)을 형성한다. 여기서, 레지스트 패턴(137)은 소자 분리 절연막(102)의 엣지 부분을 덮도록 형성되어 있다.
다음에, 도 30에 도시한 바와 같이, 레지스트 패턴(137)을 마스크로 하여,에칭 스토퍼(113)를 웨트 에칭한다. 또한 동시에, 마크부의 에칭 스토퍼(113)도 패터닝한다(도 31 참조).
다음에, 레지스트 패턴(137)을 제거한다. 그리고, 게이트 절연막(103)으로서, 예를 들면 실리콘 산질화막(SiON)을 막 두께 3㎚로 형성한다. 또한, 게이트 절연막(103) 상에, 도핑되지 않은 폴리실리콘막(104a)을 막 두께 100㎚로 형성한다.
다음에, 폴리실리콘막(104a) 상에 해당 폴리실리콘막(104a) 내에 N형 도우펀트를 주입하기 위한 마스크인 레지스트 패턴(123)을 형성한다.
또한, 도 31에 도시한 바와 같이, 레지스트 패턴(123)은 마크부에도 동시에 형성된다.
상기 레지스트 패턴(123)을 형성한 후, 마크부의 에칭 스토퍼막(113)을 중첩 검사 마크로서, 레지스트 패턴(123)과 기초층의 중첩 검사가 행해진다. 이 중첩 검사에 있어서, 검사 마크로서의 에칭 스토퍼막(113)의 위치를 높은 정밀도로 계측할 수 있다. 따라서, 레지스트 패턴(123)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 마크부의 레지스트 패턴(123)은 회로부에 형성된 레지스트 패턴(123)의 최소 룰에 가까운 치수로 패터닝한다. 이에 따라, 렌즈의 수차의 영향을 억제할 수 있어, 중첩 검사의 정밀도를 향상시킬 수 있다.
다음에, 실시 형태 1과 마찬가지로 하여 폴리실리콘막(104a) 내에 N형 및 P형 도우펀트를 주입한다.
다음에, 도 32에 도시한 바와 같이, 폴리실리콘막(104a) 상에 텅스텐막(104b)을 막 두께 100㎚로 형성한다. 그리고, 절연막(105)을 막 두께 100㎚로 형성한다. 다음에, 절연막(105)을 패터닝하고, 패터닝된 절연막(105)을 마스크로 하여, 텅스텐막(104b) 및 폴리실리콘막(104a)을 드라이 에칭한다. 이에 따라, 게이트 전극(104)이 형성된다.
계속해서, 저농도 확산층(n-저농도층: 106)을, 예를 들면 비소(As+)를 30keV , 1E14㎝-2, 45도로 기판(101) 내에 주입함으로써 형성한다. 그리고, 예를 들면 실리콘 질화막을 막 두께 50㎚로 기판 전면에 형성하고 에치백한다. 이에 따라, 게이트 전극(104)의 측면에 측벽(107)이 형성된다. 또한, 측벽(107)을 마스크로 하여, 예를 들면 비소를 50keV, 5E15㎝-2로 기판(101) 내에 주입함으로써, 저농도 확산층(106)보다도 불순물 농도가 높은 고농도 확산층(n+고농도층: 108)을 형성한다.
다음에, 층간 절연막(109)으로서, 예를 들면 HDP 산화막을 막 두께 1000㎚로 형성하고, 층간 절연막(109)을 막 두께 300㎚만큼 CMP 연마한다. 그리고, 층간 절연막(109) 상에 레지스트 패턴(134)을 형성한다.
계속해서, 레지스트 패턴(134)을 마스크로 하여 에칭 스토퍼막(113)에 대하여 높은 선택비를 갖는 에칭(메인 에칭) 조건으로, 층간 절연막(109)을 드라이 에칭한다. 이에 따라, 층간 절연막(109)의 표면에서의 구경이 0.2㎛이고, 이 표면으로부터 에칭 스토퍼(113) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 에칭 스토퍼(113)에 대하여 높은 선택비, 즉 실리콘 질화막에 대하여 높은 선택비를 갖는 조건으로 에칭함으로써, 깊이가 다른 복수의 컨택트홀을 동시에 형성하는 경우에도 기판(101)의 활성 영역에 에칭 손상을 미치지 않는다.
또한, 에칭 스토퍼(113)를 소자 분리 절연막(102) 및 기판(101)에 대하여 높은 선택비를 갖는 에칭(오버 에칭) 조건으로 에칭한다. 이에 따라, 층간 절연막(109) 표면으로부터 기판(101) 표면까지 도달하는 컨택트홀(120)이 형성된다. 여기서, 균일하며 막 두께가 비교적 얇은 에칭 스토퍼막(113)은 단시간에 제거할 수 있다. 즉, 2단계로 컨택트홀(120)을 형성함으로써, 기판(101) 및 소자 분리 절연막(102)에 대한 에칭 손상을 저감할 수 있다. 또한, 고농도 확산층(108)과 소자 분리 절연막(102)의 경계부에 에칭 스토퍼(113)를 형성함으로써, 소자 분리 절연막(102)의 엣지 부분이 에칭되는 것을 방지할 수 있다.
마지막으로, 도 33에 도시한 바와 같이, 컨택트홀(120) 내에, 예를 들면 TiN/Ti로 이루어지는 배리어 메탈(121a)을 막 두께 20㎚/20㎚로 각각 형성하고, 또한 텅스텐(121b)을 CVD법에 의해 막 두께 200㎚로 형성하고, CMP법을 이용하여 불필요한 텅스텐을 제거한다. 이에 따라, 텅스텐 플러그(121b)가 형성된다. 즉, 컨택트홀(120) 내에 배리어 메탈(121a)과 텅스텐 플러그(121b)로 이루어지는 컨택트(121)가 형성된다. 또한, 컨택트(121) 상에, 배리어 메탈(122a)로서, 예를 들면 TiN/Ti를 막 두께 20/20㎚로 형성하고, 텅스텐막(122b)을 막 두께 100㎚로 형성한다. 그리고, 배리어 메탈(122a) 및 텅스텐막(122b)을 패터닝한다. 이에 따라, 컨택트(121) 상에 제2 배선층(122)이 형성된다.
이상과 같이, 본 실시 형태 4에서는 활성 영역과 소자 분리 영역의 경계, 즉 고농도 확산층(108)과 소자 분리 절연막(102)의 경계에 에칭 스토퍼막(113)으로서의 실리콘 질화막을 형성하였다. 이에 따라, 컨택트홀(120)을 형성할 때(특히, 오버 에칭 시)에 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 따라서, 누설 전류가 적은 양호한 컨택트 접합을 형성할 수 있다.
또한, 컨택트홀(120)을 형성할 때에 상기 경계 부분의 소자 분리 절연막(102), 즉 소자 분리 절연막(102)의 엣지 부분을 슬릿 형상으로 에칭하지 않기 때문에, 컨택트홀(120)의 바닥부의 형상을 개선할 수 있다. 따라서, 컨택트홀(120) 내에 배리어 메탈(121a) 및 텅스텐(121b)을 좋은 커버리지로 성막할 수 있어, 신뢰성이 높은 양호한 컨택트(121)를 형성할 수 있다.
또한, 본 실시 형태 4에서는 회로부 뿐만아니라 마크부에도 에칭 스토퍼막(113)을 동시에 형성하였다. 그리고, 마크부에 형성된 에칭 스토퍼막(113)을 중첩 검사 마크로서 이용하였다. 에칭 스토퍼막(113)은 콘트라스트가 좋기 때문에, 에칭 스토퍼막(113) 즉 중첩 검사 마크의 위치를 용이하고 또한 높은 정밀도로 측정할 수 있다. 따라서, 레지스트 패턴(예를 들면, 도 30에 도시한 레지스트 패턴(123))과, 기초층(하층 패턴)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또한, 본 실시 형태 4에서는 소자 분리 절연막(102)의 표면이 활성 영역의 표면보다도 높아지도록, 소자 분리 절연막(102)을 형성하고 있다. 이러한 구조로하는 것에 의해서, eDRAM의 DRAM부에서 역 내로우(reversely-narrowed)를 억제할 수 있고, 누설 전류를 억제할 수 있다(후술하는 실시 형태 5에 대해서도 마찬가지임).
또, 본 실시 형태 4에서는 소자 분리 절연막(102)의 웨트 에칭량을 조정함으로써, 소자 분리 절연막(102) 표면을 기판(101) 표면보다도 높게 하였지만, 소자 분리 절연막(102)을 웨트 에칭하지 않아도 된다.
또한, 이 이외에 소자 분리 절연막(102) 근방에 CMP 더미 패턴을 밀하게 배치함으로써 소자 분리 절연막(102)을 돌출시킬 수 있다.
(실시 형태 5)
상술한 실시 형태 4에서는, 회로부 및 마크부에서의 소자 분리 절연막의 표면을 활성 영역의 기판보다도 높아지도록 형성하고, 그 소자 분리 절연막 표면의 엣지 부분에 패터닝에 의해 에칭 스토퍼막을 형성하였다.
본 실시 형태 5에서는 회로부 및 마크부에서의 소자 분리 절연막의 표면을 활성 영역의 기판보다도 높아지도록 형성하고, 그 소자 분리 절연막 표면의 엣지 부분에만 자기 정합적으로 에칭 스토퍼막을 형성하였다. 또한, 본 실시 형태 5에서는 고농도 확산층의 상층에 실리사이드층을 형성하였다.
도 34는 본 발명의 실시 형태 5에 의한 반도체 장치의 회로부를 설명하기 위한 단면도이다. 도 35는 본 발명의 실시 형태 5에 의한 반도체 장치의 마크부를 설명하기 위한 도면이다.
도 34 및 도 35에 있어서, 도 26 또는 도 27과 동일한 부호는 같은 부분을나타내고 있기 때문에, 그 설명을 간략화 내지 생략한다.
도 34에 도시한 바와 같이, 소자 분리 절연막(102)을 그 표면이 기판(101) 표면보다도 높아지도록 형성하였다. 또한, 에칭 스토퍼막(114)으로서의 실리콘 질화막을 소자 분리 절연막(102)의 엣지 부분을 덮도록 자기 정합적으로 형성하였다.
또한, 도 35에 도시한 바와 같이, 회로부와 마찬가지로, 마크부에서도 소자 분리 절연막(102)의 엣지 부분을 덮도록 에칭 스토퍼막(114)을 형성하였다. 마크부에 형성된 에칭 스토퍼막(114)은 레지스트 패턴(124)과 기초층의 중첩을 검사하기 위한 중첩 검사 마크로서 이용된다(후술).
다음에, 본 실시 형태 5에 의한 반도체 장치의 제조 방법에 대하여 설명한다. 도 36 ∼ 도 41은 본 실시 형태 5에 의한 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 36에 도시한 공정을 행한다. 도 36에 도시한 공정은 실시 형태 4에서의 도 28에 도시한 공정과 동일하기 때문에, 설명을 생략한다.
다음에, 도 37에 도시한 바와 같이, 실리콘 질화막(132) 및 실리콘 산화막(131)을 웨트 에칭한다. 이에 따라, 기판(101) 표면보다도 소자 분리 절연막(102) 표면이 높아지도록, 소자 분리 절연막(102)이 형성된다.
그리고, 게이트 절연막(103)으로서, 예를 들면 실리콘 산질화막(SiON)을 막 두께 3㎚로 형성한다. 다음에, 게이트 절연막(103) 상에, 도핑되지 않은 폴리실리콘막(104a)을 막 두께 100㎚로 형성한다. 그리고, 실시 형태 1과 마찬가지의 방법으로, 폴리실리콘막(104a) 내에 N형 및 P형 도우펀트를 주입한다. 다음에, 폴리실리콘막(104a) 상에 텅스텐막(104b)을 막 두께 100㎚로 형성한다. 또한, 텅스텐막(104b) 상에 절연막(실리콘 질화막: 105)을 막 두께 100㎚로 형성한다.
다음에, 절연막(105)을 패터닝하고, 패터닝된 절연막(105)을 마스크로 하여 텅스텐막(104b) 및 폴리실리콘막(104a)을 드라이 에칭한다. 계속해서, 예를 들면 비소(As+)를 30keV, 1E14㎝-2, 45도로 기판(101) 내에 주입함으로써, 저농도 확산층(n-저농도층: 106)을 형성한다.
그리고, 예를 들면 실리콘 질화막을 막 두께 50㎚로 기판 전면에 형성하고 에치백한다. 이에 따라, 게이트 전극(104)의 측면에 측벽(107)이 형성됨과 함께, 소자 분리 절연막(102)의 엣지 부분을 덮는 에칭 스토퍼막(114)이 자기 정합적으로 형성된다.
다음에, 도 38에 도시한 바와 같이 측벽(107)을 마스크로 하여, 예를 들면 비소를 50keV, 5E15㎝-2로 기판(101) 내에 주입함으로써, 저농도 확산층(106)보다도 불순물 농도가 높은 고농도 확산층(n+고농도층: 108)을 형성한다.
그리고, 기판(101) 전면에 실리콘 산화막으로 이루어지는 실리사이드 보호막(136)을 형성한다.
다음에, 실리사이드 보호막(136) 상에 실리사이드 보호막(136)을 패터닝하기 위한 마스크인 레지스트 패턴(124)을 형성한다. 여기서, 레지스트 패턴(124)은 실리사이드를 형성하는 부분이 개구된 것이다.
또한, 도 39에 도시한 바와 같이, 레지스트 패턴(124)은 마크부에도 동시에 형성된다.
상기 레지스트 패턴(124)을 형성한 후, 마크부의 에칭 스토퍼막(114)을 중첩 검사 마크로서, 레지스트 패턴(124)과 기초층의 중첩 검사를 행한다. 이 중첩 검사에 있어서, 검사 마크로서의 에칭 스토퍼막(112)의 위치를 높은 정밀도로 계측할 수 있다. 따라서, 레지스트 패턴(124)의 중첩 검사를 높은 정밀도로 행할 수 있다.
또, 마크부의 레지스트 패턴(124)은 회로부에 형성된 레지스트 패턴(124)의 최소 룰에 가까운 치수, 예를 들면 최소 치수 ∼ 최소 치수의 2배 정도의 치수로 패터닝한다. 이에 따라, 렌즈의 수차, 즉 노광 장치 사이의 차이에 의한 수차의 영향을 억제할 수 있어 중첩 검사의 정밀도를 향상시킬 수 있다.
다음에, 도 40에 도시한 바와 같이, 기판 전면에, 예를 들면 코발트 등의 금속막을 형성하고 열 처리(실리사이드화)를 행한다. 이에 따라, 실리사이드 보호막(136)으로 덮여져 있지 않은 부분, 즉 고농도 확산층(108)의 상층에 실리사이드층(125)이 형성된다. 그 후, 실리사이드 보호막(136)을 웨트 제거한다.
그리고, 층간 절연막(109)으로서, 예를 들면 HDP 산화막을 막 두께 1000㎚로 형성하고, 층간 절연막(109)을 300㎚ CMP 연마한다. 그리고, 층간 절연막(109) 상에 레지스트 패턴(134)을 형성한다. 또한, 레지스트 패턴(134)을 마스크로 하여, 활성 영역(108) 및 에칭 스토퍼막(114)에 대하여 높은 선택비를 갖는 에칭 조건으로, 층간 절연막(109)을 드라이 에칭한다. 이에 따라, 층간 절연막(109)의 표면에서의 구경이 0.2㎛이고, 이 표면으로부터 기판(101) 표면까지 도달하는 컨택트홀(120)이 형성된다.
마지막으로, 도 41에 도시한 바와 같이, 컨택트홀(120) 내에, 예를 들면 TiN/Ti로 이루어지는 배리어 메탈(121a)을 막 두께 20㎚/20㎚로 각각 형성하고, 또한 텅스텐(121b)을 CVD법에 의해 막 두께 200㎚로 형성하고, CMP법을 이용하여 불필요한 텅스텐을 제거한다. 이에 따라, 텅스텐 플러그(121b)가 형성된다. 즉, 컨택트홀(120) 내에 배리어 메탈(121a)과 텅스텐 플러그(121b)로 이루어지는 컨택트(121)가 형성된다. 또한, 컨택트(121) 상에 배리어 메탈(122a)로서, 예를 들면 TiN/Ti를 막 두께 20/20㎚로 형성하고, 텅스텐막(122b)을 막 두께 100㎚로 형성한다. 그리고, 배리어 메탈(122a) 및 텅스텐막(122b)을 패터닝한다. 이에 따라, 컨택트(121) 상에 제2 배선층(122)이 형성된다.
이상과 같이, 본 실시 형태 5에서는, 활성 영역과 소자 분리 영역의 경계, 즉 고농도 확산층(108)과 소자 분리 절연막(102)의 경계에 에칭 스토퍼막(114)을 자기 정합적으로 형성하였다. 이에 따라, 컨택트홀(120)을 형성할 때에 기판(101)에 미치는 에칭 손상을 저감할 수 있다. 또한, 누설 전류가 적은 양호한 컨택트 접합을 형성할 수 있다.
또한, 컨택트홀(120)을 형성할 때에 상기 경계 부분의 소자 분리 절연막(102), 즉 소자 분리 절연막(102)의 엣지 부분을 슬릿 형상으로 에칭하지 않기 때문에, 컨택트홀(120)의 바닥부의 형상을 개선할 수 있다. 따라서, 컨택트홀(120) 내에 배리어 메탈(121a) 및 텅스텐(121b)을 좋은 커버리지로 성막할수 있어 신뢰성이 높은 양호한 컨택트(121)를 형성할 수 있다.
또한, 본 실시 형태 5에서는 회로부뿐만 아니라 마크부에도 에칭 스토퍼막(114)을 동시에 형성하였다. 그리고, 마크부에 형성된 에칭 스토퍼막(114)을 중첩 검사 마크로서 이용하였다. 에칭 스토퍼막(114)은 콘트라스트가 좋기 때문에, 에칭 스토퍼막(114), 즉 중첩 검사 마크의 위치를 용이하게 또한 높은 정밀도로 측정할 수 있다. 따라서, 레지스트 패턴(124)과 기초층의 중첩 검사를 높은 정밀도로 행할 수 있다.
또한, 본 실시 형태 5에서는 에칭 스토퍼막(114)을 자기 정합적으로 형성하기 때문에, 실시 형태 4보다도 공정수를 줄일 수 있다. 따라서, 반도체 장치의 제조 비용을 억제할 수 있다.
다음에, 본 실시 형태 5에 의한 반도체 장치의 변형예에 대하여 설명한다.
도 42는 실시 형태 5에 의한 반도체 장치의 변형예를 설명하기 위한 단면도이다.
본 실시 형태 5에 의한 반도체 장치와의 상위점은 실리사이드층(125)을 형성한 후에, 기판 전면에 실리콘 질화막(126)을, 예를 들면 막 두께 300㎚로 형성한 것이다.
본 변형예와 같이, 실리콘 질화막(126)을 형성함으로써, 컨택트홀(120)의 중첩이 측벽 폭보다도 크게 어긋난 경우에도, 컨택트홀(120)의 형상이 슬릿 형상으로되지 않고, 양호한 컨택트홀(120)을 형성할 수 있다.
본 발명에 따르면, 소자 분리 절연막의 엣지 부분을 덮는 에칭 스토퍼막에 의해, 컨택트홀 형성 시에 소자 분리 절연막이 에칭되지 않는다. 이에 따라, 신뢰성이 높은 컨택트 플러그를 형성할 수 있다.
또한, 마크부의 소자 분리 절연막 상에 에칭 스토퍼막을 형성하고, 해당 에칭 스토퍼막을 검사 마크로서 이용하였다. 따라서, 검사 마크를 높은 정밀도로 형성할 수 있다.

Claims (3)

  1. 활성 영역을 분리하는 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치의 제조 방법에 있어서,
    상기 소자 분리 영역 및 상기 마크부에 소자 분리홈을 형성하는 공정과,
    상기 소자 분리홈 내에 소자 분리 절연막을 형성하는 공정과,
    상기 소자 분리 절연막 중 적어도 엣지 부분을 덮도록 에칭 스토퍼막을 형성하는 공정과,
    상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하여 상기 회로부에 회로 요소를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 활성 영역을 분리하는 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치의 제조 방법에 있어서,
    상기 소자 분리 영역 및 상기 마크부에 소자 분리홈을 형성하는 공정과,
    상기 소자 분리홈 내에 소자 분리 절연막을 형성하는 공정과,
    상기 활성 영역에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 인접하는 상기 기판 내에 불순물 확산층을 형성하는 공정과,
    상기 불순물 확산층을 형성한 후, 상기 기판 전면(全面)에 절연막을 형성하는 공정과,
    상기 절연막을 에치백하여 상기 소자 분리 절연막의 엣지 부분을 덮는 에칭 스토퍼막을 형성하는 공정과,
    상기 마크부에 형성된 상기 에칭 스토퍼막을 검사 마크로서 이용하여 상기 회로부에 회로 요소를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 활성 영역을 분리하기 위한 소자 분리 영역을 포함하는 회로부와, 마크부를 기판에 갖는 반도체 장치에 있어서,
    상기 마크부에 형성된 소자 분리홈과,
    상기 소자 분리홈 내에 형성된 소자 분리 절연막과,
    상기 소자 분리 절연막의 표면 중 적어도 일부를 덮는 에칭 스토퍼막과,
    상기 기판의 전면에 형성된 층간 절연막과,
    상기 층간 절연막의 표면으로부터 상기 기판의 표면까지 도달하는 컨택트홀
    을 포함하고,
    상기 에칭 스토퍼막은 검사 마크로서 사용되는 것을 특징으로 하는 반도체 장치.
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