KR100430185B1

KR100430185B1 - 메모리 회로, 파일럿 신호 내삽 동기 검파 회로, cdma 수신기 및 액세스 제어 방법

Info

Publication number: KR100430185B1
Application number: KR10-2001-7012466A
Authority: KR
Inventors: 아리무라다쿠야
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2000-02-03
Filing date: 2001-02-01
Publication date: 2004-05-03
Also published as: JP3419726B2; EP1172957A4; EP1172957A1; WO2001058071A1; KR20020003379A; US6985468B2; US20020159469A1; JP2001217750A

Abstract

본 발명의 메모리 회로는 파일럿 내삽 동기 검파를 행하기 위해서 멀티 채널 코드 통신이 가능한 CDMA 방식의 수신 신호에 포함되는 정보 심볼을 일시적으로 축적한다. 본 발명의 메모리 회로는 전기적으로 독립된 복수의 메모리 블록으로 구성된다. 각 메모리 블록은 하나의 코드 및 정보 심볼 하나의 슬롯에 대응한다. 하나의 메모리 블록에 판독과 기록 중 액세스가 동시에 발생하지 않는다는 조건하에 각 메모리에 대하여 주기적으로 기록 액세스 또는 판독 액세스를 발생시킨다. 액세스가 발생하지 않는 메모리 블록은 강제적으로 저소비 전력 모드로 되어 액세스에 수반하는 소비 전력을 삭감한다.

Description

메모리 회로, 파일럿 신호 내삽 동기 검파 회로, CDMA 수신기 및 액세스 제어 방법{MEMORY CIRCUIT, AND SYNCHRONOUS DETECTION CIRCUIT}

CDMA(Code Division Multiple Access) 방식의 이동체 통신에 있어서, 정보 심볼의 진폭이나 위상은 레일리 페이징(Rayleigh phasing)의 영향에 의해 변동한다.

수신 측에서 정보 심볼의 위상을 보상하여 동기 검파를 행하는 방법으로서, "파일럿 내삽(內揷) 동기 검파 방식"이 제안되어 있다.

파일럿 내삽 동기 검파 방식은 정보 신호 중에 주기적(예를 들면, 1.25 ms 마다)으로 삽입된 위상이 기지(旣知)의 파일럿 심볼(파일럿 비트)을 이용하여 정보 심볼의 위상 변동을 추정해서, 정보 심볼의 위상을 내삽 보간에 의해 보정함으로써 동기 검파를 행하는 방법이다.

보다 구체적으로 설명하면, 복조된 파일럿 심볼의 위상과 파일럿 심볼의 이상적인 위상(본래의 위상)을 비교하여, 위상 오차를 산출하는 동작을 복수의 슬롯에 대하여 실행하고, 그 위상 오차 산출 결과로부터 파일럿 심볼 사이에 위치한 정보 심볼의 위상을 내삽 보간에 의해 구하여 동기 검파를 행하는 것이다.

또, 파일럿 내삽 동기 검파 방식에 관해서는, 예컨대, 「광대역 CDMA 야외 전송 결과(RCS97-3)」에 기재되어 있다.

도 6은 수신 신호의 구성 예를 나타내고 있다.

도 6중의 복수의 파일럿 심볼(파일럿 비트) (140, 150, 160, 170)은 1슬롯마다 삽입된 기지 심볼이다.

검파 대상 슬롯(2001)은 검파 대상으로 되는 1슬롯 분의 정보 심볼이다. 이 1슬롯 분의 정보 심볼의 위상을 보상하기 위해서, 그 전후 수 슬롯에 걸친 파일럿 심볼을 이용하여 위상 변동량을 추정한다.

예컨대, 도 6에 도시하는 구성의 신호를 연속적으로 수신하고 있는 것으로 한다. 복수의 파일럿 심볼(140∼170)을 이용하여 파일럿 내삽 동기 검파를 행하는 경우를 상정한다. 이 경우, 동기 검파의 대상으로 되는 정보 심볼은 현재 수신 슬롯(2003)의 2슬롯 전의 정보 심볼(2001)(즉, 검파 대상 슬롯)이다.

이에 따라, 복수 슬롯에 관한 파일럿 신호(파일럿 심볼)를 이용한 위상 변동의 추정이 종료될 때까지 먼저 수신한 정보 심볼(2슬롯 전까지의 정보 심볼)을 일시적으로 축적해 둘 필요가 있다.

즉, 동기 검파 회로에서는 적어도 3슬롯 분의 심볼을 축적할 수 있는 메모리가 필요하게 된다.

한편, CDMA 통신 방식에서는 대용량의 화상 데이터 등의 통신을 고속으로 행하기 위해서 멀티 코드 전송이 허용되어 있다.

멀티 코드 전송은 데이터량의 대소에 따라 다중화하는 코드의 수를 변화시켜 코드 자원을 효과적으로 사용하는 데이터 전송 방식이다.

예컨대, 음성 데이터나 소용량의 패킷을 전송하는 경우에는 하나의 물리 채널에 하나의 확산 코드를 할당하여 데이터를 전송한다.

한편, 동화상 등의 대용량의 데이터를 전송하는 경우에는 동화상 데이터를 복수의 물리 채널로 분할하고 각 물리 채널에 각각 하나씩 확산 코드를 할당하여, 분할된 물리 채널을 다중화하여 데이터 전송을 한다.

멀티 코드 전송은 항상 모든 코드를 사용하는 것이 아니라, 상황에 따라 동적으로 사용되는 코드가 결정된다. 그러나, 모든 채널이 사용된 경우를 상정하여 상술의 파일럿 내삽 동기 검파를 행하기 위해서 필요한 메모리 영역을 확보해 둘 필요가 있다.

메모리의 구성 방법은 여러 가지 있지만, 복수의 메모리를 마련하여 각각을 개별적으로 관리하는 것보다도 공통의 메모리를 마련하여 일원적으로 관리하는 방법이 점유 면적, 소비 전력, 관리의 용이함 중 어느 점에서도 유리한 것은 당연한 일이다.

그러나, 멀티 코드 수의 동적 변화에 대응할 수 있게 하기 위해 다중 수가 최대로 된 경우에 있어서 수신 데이터를 전부 축적하기에 충분하고, 전기적으로 연속되어 있는 메모리 영역을 마련하면 이하와 같은 문제가 발생된다.

즉, 다중 코드 수에 관계 없이 액세스하는 메모리 영역이 동일하기 때문에,1코드로 데이터 전송을 하고 있는 경우라도, 또는 복수 코드가 다중화되고 있는 경우라도 메모리 영역 전체가 액세스 대상으로 된다. 이에 따라 결과적으로 메모리 회로의 소비 전력은 항상 같아진다.

또한, 복수 슬롯에 걸친 복수의 파일럿 심볼을 이용하는 파일럿 내삽 동기 검파에 있어서 메모리 액세스가 발생하는 것은 현재 수신 슬롯의 정보 심볼을 기록할 때와 검파 대상 슬롯의 정보 심볼을 판독할 때이다. 즉, 그 이외의 슬롯에 관해서는 메모리 액세스를 발생시킬 필요가 없다.

그러나, 종래의 동기 검파 회로에 있어서, 심볼 축적 메모리의 구성에서는 메모리 영역이 전기적으로 연속되어 있기 때문에, 액세스하지 않아도 좋은 메모리 영역에도 액세스가 발생하여 그 만큼 쓸데 없는 전력을 소비해 버린다는 문제가 있다.

본 발명은 이러한 고찰에 근거하여 이루어졌다. 그 목적은 메모리 회로 및 동기 검파 회로의 저소비 전력화를 달성하는 것에 있다.

본 발명은 메모리 회로 및 동기 검파 회로에 관한 것이다.

도 1은 본 발명의 동기 검파 회로의 실시예의 전체 구성을 나타내는 블록도,

도 2는 본 발명의 동기 검파 회로를 사용한 수신기의 구성을 나타내는 블록도,

도 3a는 본 발명의 메모리 회로(심볼 축적 메모리) 구성의 특징을 나타내는 도면,

도 3b는 본 발명의 메모리 회로(심볼 축적 메모리)의 기록 액세스 및 판독 액세스의 순서를 나타내는 도면,

도 4a는 본 발명의 메모리 회로(심볼 축적 메모리)의 구성예를 나타내는 블록도,

도 4b는 하나의 반도체 칩에 집적된 본 발명의 메모리 회로(심볼 축적 메모리)의 구성예를 나타내는 회로도,

도 5는 본 발명의 메모리 회로의 특징적인 동작을 나타내는 흐름도,

도 6은 파일럿 내삽 동기 검파를 실행할 때에 이용되며, 수신 신호의 포맷 예를 나타내는 도면이다.

발명의 개시

본 발명의 메모리 회로에서는 정보 심볼 축적용의 메모리 영역을 멀티 코드 수의 정보 및 슬롯 정보 중 적어도 하나에 근거하여 전기적으로 분리된 복수의 메모리 블록으로 분할한다.

그리고 복수의 메모리 블록 각각에 대하여 주기적으로 데이터의 기록 및 데이터의 판독을 행한다.

그리고 데이터의 기록 또는 데이터의 판독의 어느 쪽의 대상으로도 되지 않는 블록은 저소비 전력 모드로 한다.

이러한 구성에 의해 우선 필요한 메모리 블록만이 액세스 대상으로 되기때문에, 드라이버의 부하가 감소하여 소비 전력이 삭감된다. 또한, 액세스가 불필요한 메모리 블록을 강제적으로 저소비 전력 모드로 하는(예를 들면, 동작 클럭의 공급을 정지하고 비동작 상태로 한다) 것에 의해 소비 전력 삭감의 효과는 더 높아진다.

본 발명의 메모리 회로의 일 실시예에서는 정보 심볼 축적 메모리의 메모리 영역을 멀티 코드 통신의 코드 번호마다 전기적으로 나누어 복수의 메모리 블록으로 분할한다. 그리고 기록이나 판독이 필요없는 정보 심볼을 축적하고 있는 메모리 블록으로의 클럭 공급을 정지하는 등의 대책을 마련함으로써 소비 전력을 삭감한다.

또한, 본 발명의 메모리 회로의 일 실시예에서는 메모리 영역을 수신 슬롯마다 전기적으로 나누어 복수의 메모리 블록으로 분할한다. 그리고 검파 대상의 슬롯에 대응하는 메모리 블록 및 현재 수신 슬롯에 대응하는 메모리 블록에 대하여 개별적으로 기록 액세스 또는 판독 액세스를 발생시킨다.

또한, 본 발명의 동기 검파 회로는 본 발명의 메모리 회로와 정보 심볼의 위상을 내삽 보간에 의해 보정하는 내삽 보간부와 동기 검파부를 갖는다. 메모리의 소비 전력이 적기 때문에 동기 검파 회로의 소비 전력도 삭감된다.

본 발명의 동기 검파 회로의 일 실시예에서는 파일럿 내삽 동기 검파부에 내장되는 심볼 축적 메모리의 메모리 영역을 다중화된 코드마다 전기적으로 구분하여 복수의 메모리 블록으로 분할한다. 그리고 다이나믹하게 가변하는 코드 수에 대하여 대응하는 메모리 블록만을 동작시킨다. 사용하는 코드 수가 적은 경우에는 사용하지 않는 메모리 블록에 관해서 동작 클럭 공급의 정지 등을 하여 강제적으로 저소비 전력 모드로 한다. 이것에 의해 회로의 저소비 전력화가 달성된다.

이하, 본 발명의 실시예에 대하여 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 동기 검파 회로의 블록도이며, 도 2는 본 발명의 동기 검파 회로를 이용한 CDMA 수신기(레이크 수신기)의 구성을 도시하는 블록도이다.

우선, CDMA 수신기의 전체 구성에 대하여 설명한다.

도 2에 도시하는 바와 같이, CDMA 수신기는 수신 안테나(7)와, 고주파 신호 처리부(8)와, 아날로그 신호를 디지탈 신호로 변환시키는 A/D 변환부(9)와, 수신 신호를 소정의 타이밍으로 역확산하여 데이터를 복조하는 역확산부(10)와, 역확산 후 데이터의 동기를 검파하는 동기 검파부(11)와, 역확산되어 동기 검파된 복수의 버스 각각에 대응하는 신호를 레이크 합성하는 레이크 합성부(12)와, 채널 디코딩을 행하는 채널 CODEC부(13)와, 멀티 코드 수 정보 추출부(14)와, 역확산 부호 생성부(15)를 갖는다.

역확산부(10)는 복수의 수신 핑거(16a∼16n) 및 검색기(17)를 구비한다.

멀티 코드 수 정보 추출부(14)는 수신 신호에 삽입되어 있고, 사용되고 있는코드 수를 나타내는 정보를 추출해서 동기 검파부(11)에 부여한다.

또한, 역확산 부호 생성부(15)는, 예를 들면, 3개의 역확산용 코드 C0 내지 C2를 생성하여 역확산 부호 생성부(15)에 공급한다.

수신 신호는 고주파 신호 처리부(8)에서 베이스 밴드 신호로 복조되고 A/D 변환되어 디지털 데이터로 변환된 후 역확산부(10)로 입력된다.

역확산부(10)에서는 복수의 역확산기에 의해 역확산 처리되어 데이터가 복조된다. 역확산기는 멀티 패스의 수나 다중 코드의 수 등을 고려하고 결정된다.

동기 검파부(11) 및 레이크 합성부(12)에서는 이들 복수의 데이터에 대하여 코드마다 멀티 패스의 위상을 보상하여 레이크 합성을 한다.

다음에, 동기 검파부(11)의 구성과 동작에 대하여 도 1, 도 3a, 도 3b, 도 4a, 도 4b, 도 5, 도 6을 참조하여 설명한다. .

도 1에 도시된 내삽 동기 검파부(11)는 도 2의 수신 핑거(16a∼16n)로부터 출력되는 역확산 후의 데이터를 일시적으로 축적하여 위상 보상을 행해서 동기 검파를 행한다.

도 1에 도시된 바와 같이 내삽 동기 검파부(11)는 서로 물리적(전기적)으로 분리되어 있는 복수의 메모리 블록(2a∼2i)과, 메모리 인터페이스부(17)(메모리 인터페이스 회로(1a∼1c)를 가짐)와, 메모리 동작 제어부(3)와 셀렉터(4)와 위상 추정부(5)와 내삽 보간부(6)와 동기 검파 회로(16)를 갖는다.

또, 도면 중 BUS 1 내지 BUS 3은 기록 버스이며 BUS 4 내지 BUS 6은 판독 버스이다.

메모리 블록(2a∼2i)의 각각은 정보 심볼의 1슬롯 분의 데이터를 일시적으로 축적한다. 메모리 블록(2a∼2i)의 각각은 "하나의 코드" 및 "하나의 슬롯"에 대응한다. 즉, 정보 심볼을 축적하기 위한 메모리 영역이 코드 정보 및 슬롯 정보에 근거하여 복수의 블록으로 분할되어 있다.

도 1에서는 "코드 단위의 분할"은 메모리 영역을 3개의 가로 방향의 열로 분할하는 것을 의미한다. 또한, "심볼 단위의 분할"은 메모리 영역을 3개의 세로 방향의 열로 분할하는 것을 의미한다. 이에 따라, 메모리 영역은 9개의 전기적으로 독립된 메모리 블록(2a∼2i)으로 분할된다.

여기서, 전기적으로 독립되어 있다는 것은 구체적으로는 워드선과 비트선이 분리되어 있는 것을 의미한다.

메모리 영역을 복수의 블록으로 분할함으로써 필요한 블록에만 액세스할 수 있게 된다.

즉, 워드선과 비트선이 분할됨으로써 메모리 액세스에 필요한 드라이버(워드선 드라이버 및 비트선 드라이버)의 부하가 감소하여 충방전(充放電)의 전류량이 감소하기 때문에 저소비 전력화를 도모할 수 있다.

또한, 사용하지 않는 메모리 블록에 대해서는 강제적으로 동작 클럭 공급의 정지 등을 고안함으로써 그 블록의 주요 회로를 저소비 전력 모드로 한다. 이에 따라, 회로의 동작 전류도 삭감할 수 있어, 또한, 저소비 전력화를 할 수 있다.

메모리 인터페이스부(17)는 일종의 어드레스 디코더이며, 어떤 메모리 블록의 몇 번지에 액세스하는지를 결정한다.

메모리 동작 제어부(3)는 활성화되는 메모리 블록과 저소비 전력 모드로 되는 메모리 블록을 적절히 선택하여 제어 신호를 출력해서 메모리 블록의 동작 모드를 제어한다.

메모리 동작 제어부(3)에는 도 2의 멀티 코드 수 정보 추출부(14)로부터 출력되는 다중 코드 수의 정보(MCN)가 입력된다.

메모리 동작 제어부(3)는 실제로 사용되고 있는 코드(다중 코드)에 대응하는 메모리 블록 열(가로 열)만을 선택하고 그 이외의 메모리 블록 열은 선택하지 않는다.

선택된 메모리 블록 열은 소정의 순서로, 주기적으로 액세스된다. 그 구체적인 동작의 순서에 대해서는 후술한다.

또한, 위상 추정부(5)는 각 수신 신호로부터 1슬롯마다 삽입되어 있는 파일럿 신호를 취출해서 위상 평면 상에서의 파일럿 신호의 위상을 추정한다(회선 추정).

내삽 보간부(6)는 2개의 파일럿 신호 사이에 위치된 정보 심볼의 위상을 내삽 보간에 의해 구한다.

그리고, 동기 검파 회로(16)는 내삽 보간에 의해 보정된 위상에 대응하는 타이밍으로 메모리 블록으로부터 판독된 정보 심볼에 대하여 동기를 검파한다.

동기 검파된 신호는 레이크 합성부(12)에 인가된다.

이하, 도 1의 동기 검파 회로의 전체 동작을 보다 구체적으로 설명한다.

도 2의 역확산부(10)로부터 출력되는 역확산 후의 정보 심볼 f0∼fn-1,fn∼f2n-1, f2n∼f3n-1은 각각 코드 1, 코드 2, 코드 3에 대응하는 정보이다.

각 코드에 대응하는 데이터는 버스(0)∼버스(n-1)까지 n개의 신호를 포함한다. 각 버스의 신호는 정보의 내용은 동일하지만 지연량이 다르다. 지연 차는 수 칩 정도이다.

역확산 후의 각 정보 심볼 f0∼fn-1, fn∼f2n-1, f2n∼f3n-1의 각각에는 독자적인 어드레스 번호 및 슬롯 번호가 부여된다.

이 때, 정보 심볼 f0∼fn-1, fn∼f2n-1, f2n∼f3n-1의 어드레스 개수는 수신한 채널의 1슬롯 내에 맵핑된 심볼 수와 동일하다.

f0∼fn-1, fn∼f2n-1, f2n∼f3n-1의 각 정보에 대해서 각 어드레스에는 중복을 피하기 위해서 오프셋이 인가되어 있다. 즉, 각 데이터는 동일한 메모리 공간에 기입하지 않도록 고안되어 있다.

도 1의 메모리 인터페이스(1a∼1c)의 각각에는 동일 코드의 역확산 후의 정보 심볼 f0∼fn-1, fn∼f2n-1, f2n∼f3n-1이 각각 입력된다. 즉 레이크 합성을 행하는 버스마다 역확산 후의 정보 심볼이 각각 입력된다.

각 메모리 인터페이스(1a∼1c)는 병렬로 입력된 n버스 분(n은 2이상의 자연수)의 정보 심볼 및 어드레스를 직렬로 기록 버스(BUS1∼BUS3)로 송출한다. 그 결과 정보 심볼의 데이터는 대응하는 메모리 블록(2a∼2i)에 일시적으로 축적된다.

한편, 2슬롯에 상당하는 기간에 축적되어 있던 정보 심볼의 데이터가 셀렉터(4)에 의해 선택되어 동기 검파 회로(16)로 보내진다.

동기 검파 회로에서는 내삽 보간부(6)에서 보상된 위상에 대응하는 타이밍으로 동기 검파가 행해진다. 동기 검파된 신호는 레이크 합성부(12)로 보내지고 레이크 합성된다.

다음에, 도 3a, 도 3b 및 도 4, 도 4b를 참조하여 도 1에 도시된 심볼 축적 메모리(메모리 블록 (2a∼2i))의 구성 및 동작을 구체적으로 설명한다.

도 3a에 도시하는 바와 같이 정보 심볼을 축적하기 위한 메모리 영역은 코드다중수가 "3"인 경우에 대응할 수 있도록 각 코드에 대응하여 3개의 메모리 블록열(L1∼L3)로 분할되어 있다.

또한, 검파 대상으로 되는 슬롯의 전후 2슬롯에 걸친 파일럿 심볼(총 4개의 파일럿 심볼)로부터 위상을 추정하고 있는 동안, 3슬롯 분의 정보 심볼을 일시적으로 축적할 수 있도록 각 슬롯에 대응하여, 3개의 메모리 블록열(R1∼R3)로 분할되어 있다. 또, 메모리 셀은 리프레시(refresh)가 불필요한 SRAM으로 구성된다.

이러한 메모리 영역의 분할 결과, 전기적으로 독립된 9개의 메모리 블록(2a∼2i)이 형성된다.

즉, 메모리 영역은 다중 코드 수와 슬롯 수(number)를 변수로 하여 분할된다. 또, 하나의 메모리 블록에 대하여 판독과 기록을 동시에 행할 수는 없다. 그러나 하나의 메모리 블록에 데이터를 기록하고 있을 때, 동시에 다른 메모리 블록으로부터 데이터를 판독하는 것은 가능하다.

다음에, 도 3b를 이용하여 각 메모리 블록으로의 액세스 순서를 설명한다. 이하의 설명에서는 설명의 편의상 다중 코드 수가 "1"이라고 가정한다. 코드 수가 "1"인 경우에는 역확산된 최초 슬롯의 정보 심볼에 대해서의 지연량이 다른 복수의데이터(f0∼fn-1)에 슬롯 수 "1"이 부여되고, 각각의 데이터는 메모리 블록(2a)에 기록된다. 이 상태가 상태 1이다.

또, 도 3b에서 기록 액세스를 "W"로 나타내고 판독 액세스를 "R"로 기재하고 있다.

다음에, 마찬가지로 제 2슬롯의 정보 심볼에 대해서 지연량이 다른 복수의 데이터(f0∼fn-1)에 슬롯 수 "2"가 부여되고, 그 데이터는 메모리 블록(2b)에 기록된다. 이 상태가 상태 2이다.

또한 제 3슬롯의 정보 심볼에 관한 정보에 대해서는 슬롯 수 "3"이 부여되고, 그 데이터는 메모리 블록(2c)에 기록된다. 이 때, 동시에 메모리 블록(2a)으로부터 2슬롯 전에 축적된 정보 심볼에 대한 데이터가 판독된다. 이 상태가 상태 3이다.

상태 3에서 판독된 정보 심볼의 데이터는 도 1의 동기 검파 회로(16)로 보내진다.

제 4슬롯 데이터에는 다시 슬롯 수 "1"이 부여되고, 그 데이터는 판독이 종료된 메모리 블록(2a)에 덮어쓰기된다. 이 때, 동시에 2 슬롯 전에 축적된 정보 심볼의 데이터가 메모리 블록(2b)으로부터 판독되어 도 1의 동기 검파 회로(16)로 보내진다. 이 상태가 상태 4이다.

마찬가지로 해서, 상태 5를 거쳐 상태 6으로 이행된다. 상태 6은 상태 3과 동일하기 때문에 상태 6 이후는 상태 4로 이행되고, 그 이후, 상태 4, 상태 5 및 상태 6이 반복하여 나타난다.

이와 같이, 각 슬롯마다 메모리 블록(2a, 2b, 2c)의 순서대로 데이터가 기록된다. 그리고 메모리 블록(2c)으로의 기입이 종료된 후는 메모리 블록(2a)으로 되돌아가 다시 순서대로 기입이 행해지는 동작이 반복된다.

한편, 현재 데이터의 기록이 행하여지고 있는 메모리 블록을 기준으로, 2슬롯 전에 기입이 종료된 메모리 블록으로부터 정보 심볼의 데이터 판독이 행해진다.

도 3b로부터 분명히 알 수 있듯이, 상태 1∼6의 각각에 있어서 하나의 코드에 대응하는 메모리 블록열에서 최대로도, 3개의 메모리 블록 중 2개밖에 동작하지 않기 때문에 반드시 동작이 필요하지 않은 메모리 블록이 존재한다.

즉, 메모리 블록으로의 액세스가 발생하는 것은 "검파 대상 슬롯"의 정보를 판독해 내는 경우와, "현재 수신하고 있는 슬롯"의 정보를 기록하는 경우만 해당된다.

따라서, 동작이 필요하지 않은 메모리 블록을 저소비 전력 모드로 하면 전력소비를 삭감할 수 있다. 메모리 블록의 저소비 전력 모드는, 예를 들면, 워드선이나 비트선을 구동하기 위한 클럭 공급을 정지함으로써 실현된다.

본 발명의 구성에 의하면 이하의 ①∼④의 동작을 실현할 수 있다.

① 동일한 메모리 블록에 대하여, 기록 액세스와 판독 액세스가 동시에 발생하지 않도록 제어할 수 있다.

② 메모리 블록에 대한 기록 액세스와 판독 액세스를 주기적으로 실행할 수 있다.

③ 액세스가 발생하지 않는 메모리 블록에 관해서는 회로 동작을 정지시키거나, 일부 회로의 동작을 정지시키거나 하여 저소비 전력 모드(비동작 모드)로 할 수 있다.

즉, SRAM을 구성하는 메모리 셀에 대하여 액세스를 발생시키지 않도록 할 수 있다. 이와 같이하면, 적어도, 소비 전력을 종래의 3분의 2로 감소시킬 수 있다.

④ 또한, 상술한 예에서는 코드 1에 대응하는 메모리 블록 열(도 3a의 L1)만이 동작하고, 코드 2, 코드 3에 대응하는 메모리 블록 열 L2, L3은 전혀 동작하지 않는다. 이에 따라, 메모리 블록 열 L2, L3에 속하는 메모리 블록 2d∼2i의 동작을 완전히 정지시킬 수 있다.

이 경우, 도 3a로부터도 분명히 알 수 있듯이, 동작하고 있는 것은 9개의 물리적(전기적)으로 구분된 메모리 블록 중 2개뿐이며, 그 밖의 메모리 블록은 동작하지 않는다.

따라서, 코드 수가 1인 경우 단순히 동작 비율만으로 소비 전력을 비교하면, 본 발명에 의하면, 종래 구성에 비교하여 9분의 2로 소비 전력을 감소시킬 수 있다.

이와 같이, 본 발명에 의하면 정보 심볼을 축적하기 위한 메모리 회로의 소비 전력을 효과적으로 삭감할 수 있다.

다음에, 다중 코드 수가 "2"로 된 경우의 동작을 설명한다.

이 경우, 코드 1및 코드 2의 각각에 대응하여 메모리 블록 열 Ll, L2가 동작하고 메모리 블록 열 L3은 동작하지 않는다. 이에 따라, 메모리 블록 열 L3의 동작을 정지시킬 수 있다.

따라서 9개의 물리적(전기적)으로 구분된 메모리 블록 중 동시에 동작하고 있는 것은 4개로 되어, 단순히 동작 비율만으로 소비 전력을 비교하면, 본 발명은 종래 구성에 비해 9분의 4로 소비 전력을 감소시킬 수 있다.

마찬가지로 다중 코드 수가 "3"인 경우, 모든 메모리 블록 열 L1∼L3에서 기록 또는 판독 동작이 발생한다. 이에 따라, 9개의 물리적(전기적)으로 구분된 축적 메모리 중 동작하고 있는 것은 6개로 되어, 단순히 동작 비율만으로 소비 전력을 비교하면, 본 발명은 종래 구성에 비해 9분의 6으로 소비 전력을 감소시킬 수 있다.

도 4a, 도 4b에 메모리 블록(예컨대, 2a∼2c)의 구체적인 구성예를 나타낸다. 복수의 메모리 블록의 동작/비동작을 전환하는 제어는 도 4a에 도시하는 바와 같이 각 메모리 블록의 어드레스 디코더 18a, 18b, 18c에서 비트선이나 워드선을 구동하기 위해서 필요한 클럭의 공급을 게이트 회로 등을 이용하여 정지시킴으로써 실현할 수 있다.

도 4b에는 보다 구체적인 회로 구성이 도시된다.

도 4b에서는 메모리 블록(2a∼2c)은 하나의 칩에 집적되어 있다. 각 메모리 블록의 워드선(w1∼wn, w1'∼wn', w1"∼wn")은 각각 전기적으로 분리되어 있다. 마찬가지로, 비트선도 독립적으로 구동된다. 각각의 메모리 블록에서의 워드선 및 비트선의 구동은 구동 회로(30a, 30b, 30c)에 의해 제어된다.

이하, 메모리 블록 (2a)에 대하여 구성과 동작을 설명한다.

도 4b에서 a1∼a2n은 워드선(W1∼Wn)의 드라이버이며 b1∼bm은 비트선(BT1∼BTm)의 드라이버이다.

그리고, 각 메모리마다 드라이버(a1∼a2n, b1∼bm)는 구동 회로(30a∼30c)에 의해서 제어된다. 따라서, 각 구동 회로에서의 클럭의 공급을 제어함으로써 각 메모리의 액티브/논-액티브(non-active)를 개별적으로 제어할 수 있다.

이상, 본 실시예에 의하면 정보 심볼 축적용의 메모리 영역을 다중 코드 수 및 슬롯 수에 근거하여 물리적(전기적)으로 구분함으로써, 종래의 동기 검파 회로의 메모리 회로에 비해 소비 전력을 9분의 2 내지 9분의 6으로 할 수 있다.

이상의 설명에서는 다중 코드 수를 "3"으로 했지만 이것으로 한정되는 것은 아니다. 다중 코드 수가 증가하면 증가할수록 본 발명에 의한 소비 전력 삭감의 효과는 높아진다.

또한, 이상의 설명에서는 축적하는 정보 심볼의 슬롯 수를 3슬롯으로 했지만 이것으로 한정되는 것은 아니다.

도 2에 도시된 CDMA 수신기에서는 동기 검파부(11)가 저소비 전력화되어 있기 때문에 LSI화에 적합하다. 또한, 휴대 전화 전지의 수명을 증가시키는 것도 달성된다.

이상 설명한, 본 발명의 메모리 회로에서의 특징적인 동작을 정리하면 도 5와 같이 된다.

미리, 정보 심볼 축적용의 메모리를 멀티 코드 수의 정보 및 슬롯 정보 중 적어도 하나에 근거하여 전기적으로 분리되어 있는(전기적으로 독립되어 있는) 복수의 블록으로 분할해 둔다(단계 50).

그리고, 복수의 블록 각각에 대하여 기록 액세스와 판독 액세스가 동시에 행해지지 않도록 액세스 타이밍을 제어하면서, 주기적으로 데이터의 기록 및 데이터의 판독을 행한다. 데이터의 기록 또는 데이터의 판독 중 어느 쪽의 대상으로도 되지 않는 블록은 강제적으로 저소비 전력 모드로 된다(단계 51).

이와 같이, 본 발명에서는 메모리 영역을 복수의 블록으로 분할하여 각 블록의 동작을 개별적으로 제어함으로써 메모리 액세스에 따르는 소비 전력을 최대한 삭감할 수 있다. 이에 따라, 동화상 등의 대용량의 데이터 통신을 행하여도 휴대 전화의 전지 수명을 오래 유지할 수 있다.

이 출원은 2000년 2월 3일에 제출된 일본 특허 출원 2000-026306호에 근거하고 있으며 그 모든 내용은 본 명세서에 명확히 기재되어 있다.

본 발명은 CDMA 수신기에 탑재되는 메모리 회로나 동기 검파 회로에 이용할 수 있다.

Claims

멀티 코드 통신이 가능한 CDMA 방식의 신호를 수신하여 복수의 파일럿 심볼을 이용해서 내삽 동기 검파를 행하기 위해서 상기 복수의 파일럿 심볼간의 정보 심볼을 일시적으로 축적하기 위한 메모리 회로로,

전기적으로 독립된 복수의 메모리 블록으로서 각각의 메모리 블록이 상기 멀티 코드 통신에서의 각 코드에 대응해서 분할되어 얻어진 복수의 메모리 블록과,

상기 각각의 메모리 블록에 대하여 기록 액세스와 판독 액세스가 동시에 행하여지지 않도록 액세스 타이밍을 제어하면서, 상기 복수의 메모리 블록 각각에 대하여 주기적으로 상기 정보 심볼의 기록 및 판독을 행하는 메모리 인터페이스부

를 갖는 메모리 회로.
멀티 코드 통신이 가능한 CDMA 방식의 신호를 수신하여 복수의 파일럿 심볼을 이용해서 내삽 동기 검파를 행하기 위해서 상기 복수의 파일럿 심볼간의 정보 심볼을 일시적으로 축적하기 위한 메모리 회로로,

전기적으로 독립된 복수의 메모리 블록으로서, 각각의 메모리 블록이 상기 멀티 코드 통신에서의 하나의 코드 및 1 조의 파일럿 심볼과 정보 심볼을 포함하는 하나의 슬롯에 대응해서 분할되어 얻어진 복수의 메모리 블록과,

상기 각각의 메모리 블록에 대하여 기록 액세스와 판독 액세스가 동시에 행하여지지 않도록 액세스 타이밍을 제어하면서, 상기 복수의 메모리 블록의 각각에 대하여 주기적으로 상기 정보 심볼의 기록 및 판독을 행하는 메모리 인터페이스부

를 갖는 메모리 회로.
제 2 항에 있어서,

상기 메모리 인터페이스부는

동기 검파 대상의 슬롯에 대응하는 메모리 블록과 현재 수신하고 있는 슬롯에 대응하는 메모리 블록에 대하여 선택적으로 액세스하는 메모리 회로.
멀티 코드 통신이 가능한 CDMA 방식의 신호를 수신하여, 복수의 파일럿 심볼을 이용해서 내삽 동기 검파를 행하기 위해서, 상기 복수의 파일럿 심볼간의 정보 심볼을 일시적으로 축적하기 위한 메모리 회로로,

전기적으로 독립된 복수의 메모리 블록으로서, 각각의 메모리 블록이 상기 멀티 코드 통신에서의 하나의 코드 및 1조의 파일럿 심볼과 정보 심볼을 포함하는 하나의 슬롯에 대응해서 분할되어 얻어진 복수의 메모리 블록과,

상기 각각의 메모리 블록에 대하여 기록 액세스와 판독 액세스가 동시에 행하여지지 않도록 액세스 타이밍을 제어하면서 상기 복수의 메모리 블록 각각에 대하여 주기적으로 상기 정보 심볼의 기록 및 판독을 행하는 메모리 인터페이스부와,

상기 복수의 메모리 블록 중, 상기 메모리 인터페이스부에 의한 액세스가 발생하지 않는 메모리 블록을 저소비 전력 모드로 하는 메모리 동작 제어부

를 갖는 메모리 회로.
제 4 항에 있어서,

상기 메모리 블록의 저소비 전력 모드는 동작 클럭의 공급을 정지시킴으로써 실현되는 메모리 회로.
정보 심볼에 일정 주기로 삽입된 기지의 파일럿 심볼을 이용하여 위상 변동을 추정하고, 정보 심볼의 위상을 보상하여 동기 검파를 행하는 파일럿 내삽 동기 검파 회로로,

전기적으로 독립된 복수의 메모리 블록으로서, 각각의 메모리 블록이 상기 멀티 코드 통신에서의 하나의 코드 및 1조의 파일럿 심볼과 정보 심볼을 포함하는 하나의 슬롯에 대응해서 분할되어 얻어진 복수의 메모리 블록을 갖는 정보 심볼 축적용 메모리 회로와,

검파 대상으로 되는 슬롯의 근방에 위치하는 복수의 파일럿 심볼을 이용하여 파일럿 심볼의 위상 추정을 하는 위상 추정부와,

상기 위상 추정부에 의한 추정 결과에 근거하여 정보 심볼의 위상을 내삽 보간에 의해 구하는 내삽 보간부와,

상기 내삽 보간부에 의해 보정된 상기 정보 심볼의 위상에 합치된 타이밍으로 동기 검파를 행하는 동기 검파부와,

멀티 코드의 정보 및 슬롯의 정보에 근거하여 상기 정보 심볼 축적 메모리의 상기 복수의 메모리 블록 각각의 동작 모드를 제어해서, 액세스가 발생하지 않는 메모리 블록을 저소비 전력 모드로 하는 메모리 동작 제어부

를 갖는 파일럿 내삽 동기 검파 회로.
제 6 항에 있어서,

상기 메모리 블록의 저소비 전력 모드는 동작 클럭의 공급을 정지시킴으로써 실현되는 파일럿 내삽 동기 검파 회로.
제 6 항에 있어서,

상기 정보 심볼 축적용 메모리 회로로의 정보 심볼의 기록을 제어하는 메모리 인터페이스부를 더 갖고,

상기 메모리 인터페이스부는 복수의 레이크 핑거(RAKE finger)로부터 출력되는, 각 코드에 대응한 복수의 지연파의, 역확산 후의 데이터를 받아, 상기 정보 심볼 축적용 메모리 회로에 시분할로 상기 정보 심볼을 기록하는

파일럿 내삽 동기 검파 회로.
CDMA 수신기에 있어서,

수신 안테나와,

소정의 주파수로 필터링하여 베이스 밴드 신호로 복조하는 고주파 신호 처리부와,

아날로그 신호를 디지탈 신호로 변환시키는 A/D 변환부와,

수신 신호를 소정의 타이밍으로 역확산하여 데이터를 복조하는 역확산부와,

역확산 후 데이터의 동기 검파를 행하는 청구항 6에 기재된 파일럿 내삽 동기 검파 회로와,

역확산되어 동기 검파된 멀티 패스를 레이크 합성하는 레이크 합성부와,

채널 디코딩을 행하는 채널 코덱부

를 갖는 CDMA 수신기.
정보 심볼 축적용 메모리의 액세스 제어 방법에 있어서,

메모리 영역이 멀티 코드 수의 정보 및 슬롯 정보의 적어도 하나에 근거하여, 전기적으로 독립되어 있는 복수의 블록으로 분할되어 있는 정보 심볼 축적용의 메모리를 준비하는 단계와,

상기 복수의 블록의 각각에 대하여 기록 액세스와 판독 액세스가 동시에 행하여지지 않도록 액세스 타이밍을 제어하면서, 주기적으로 상기 정보 심볼의 기록 및 판독을 행하는 단계

를 포함하는 정보 심볼 축적용 메모리의 액세스 제어 방법.
정보 심볼 축적용 메모리의 액세스 제어 방법으로서,

메모리 영역이 멀티 코드 수의 정보 및 슬롯 정보의 적어도 하나에 근거하여, 전기적으로 독립되어 있는 복수의 블록으로 분할되어 있는 정보 심볼 축적용의 메모리를 준비하는 단계와,

상기 복수의 블록 각각에 대하여 기록 액세스와 판독 액세스가 동시에 행하여지지 않도록 액세스 타이밍을 제어하면서, 주기적으로 상기 정보 심볼의 기록 및 판독을 행하는 단계와,

상기 복수의 메모리 블록 중, 상기 정보 심볼의 기록 또는 판독 중 어느 쪽의 대상으로도 되지 않는 상기 블록을 저소비 전력 모드로 하는 단계

를 포함하는 정보 심볼 축적용 메모리의 액세스 제어 방법.
제 11 항에 있어서,

상기 블록의 저소비 전력 모드는 동작 클럭의 공급을 정지시킴으로써 실현되는 정보 심볼 축적용 메모리의 액세스 제어 방법.