KR100371293B1 - 무선 통신 장치 및 ｃｄｍａ 통신 시스템에서의 프레임레이트 예측 방법 - Google Patents

무선 통신 장치 및 ｃｄｍａ 통신 시스템에서의 프레임레이트 예측 방법 Download PDF

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Abstract

프레임 시퀀스로 분할될 수 있는 베이스밴드 수신 데이터 신호들의 시퀀스를 공급받는 무선 통신 장치에서 사용되는 탐색기를 제어하는 방법에 있어서, 현행 프레임 및 선행 프레임들이 제1 관계를 만족시키도록 선택된다. 현행 및 선행 프레임 레이트를 통계적으로 처리하여 현행 및 선행 프레임 레이트의 조합들의 빈도를 얻으며, 이 빈도를 저장시킨다. 제1 관계는 상관부 등의 처리 시간과 지연 유닛의 지연 시간 사이의 차이에 의해 결정된다. 후속 프레임 레이트 판단부는 현행 및 선행 프레임 레이트의 조합들의 빈도들을 통계적으로 처리하여 제1 관계에 따라 후속 프레임 레이트를 계산한다. 후속 프레임 레이트는 제1 관계와 유사한 제2 관계를 고려하여 후속 프레임 레이트 후보를 사용함으로써 예측된다.

Description

무선 통신 장치 및 ＣＤＭＡ 통신 시스템에서의 프레임 레이트 예측 방법{WIRELESS COMMUNICATION DEVICE AND METHOD OF PREDICTING A FRAME RATE IN A CDMA COMMUNICATION SYSTEM}
본 발명은 무선 통신 장치 및 코드 분할 다중 접속(CDMA) 시스템에 있어서의 탐색기를 제어하는 방법에 대한 것이다.
최근, 서비스 영역 또는 셀내에서 무선 신호에 의해 기지국과 복수의 이동 단말 사이의 통신을 수행하는 무선 통신 시스템으로서 CDMA 시스템이 각광을 받고 있다. 이는 동일한 셀내에서 기지국과 복수의 이동 단말간의 통신이 동일한 주파수에 의해 수행될 수 있어, CDMA 시스템의 경우 주파수 자원이 효율적으로 사용될 수 있기 때문이다.
이러한 CDMA 시스템에 있어서, 각 이동 단말에 전용되는 특수 확산 대역 코드에 의해 정보 신호를 확산 신호로 직접 변조하는 직접 순차(DS) CDMA 시스템이 공지되어 있다. DS-CDMA 시스템은 정보 신호를 매우 넓은 대역으로 확산시키는 것이 가능하다. 특히, 기지국으로부터 각 이동 단말로의 통신은 순방향 링크에 의해 수행되며, 각 이동 단말로부터 기지국으로의 통신은 역방향 링크에 의해 수행된다.
일반적으로, 순방향 링크는 파일럿 채널 및 트래픽 채널을 포함하며, 역방향 링크는, 파일럿 채널 없이, 트래픽 채널을 포함한다. 어떤 경우든, 기지국 및 이동 단말의 수신부는 통신중인 상대측을 검출하기 위해 서로 각 채널을 식별해야한다.
또한, CDMA 시스템에서는, 수신 신호들이 기지국 및 이동 단말 각각의 수신부에 다중 경로라고 일반적으로 불릴 수 있는 다른 전파 경로들을 통해 주어진다. 따라서, 수신 신호들은 다른 전파 경로들을 통과하면서 불가결하게 간섭을 일으킨다. 어떤 경우라도, 수신부는 다중 경로를 통해 수신되는 수신 신호들 중에서 그 자신의 채널을 안정적으로 검출해야 한다. 이를 고려하면, CDMA 시스템의 수신부는 수신부에 대해 미리 결정된 시간대내에 배열된 그 자신의 채널을 탐색하기 위한 탐색기 또는 탐색기들을 구비해야 한다.
상기 DS-CDMA 시스템은 ANSI에 의해 규정된 IS 95 표준에 따라 구현된 DS-CDMA 이동 통신 시스템을 포함한다. 이동 통신 시스템에서, 각 이동 단말로부터 기지국으로의 통신은 각 이동 단말로부터의 일련의 버스트(burst)형 프레임들을 사용함으로써 역방향 링크를 통해 수행된다. 이러한 이동 통신 시스템은 각 이동 단말기에서의 전력 소모를 줄이는데 도움이 된다.
특히, 각 프레임은 음성 데이터 신호 또는 디지털 신호의 형태로 주어지는 임의의 다른 데이터 신호를 배열하기 위한 16개의 슬롯으로 분할된다. 이 때, 디지털 신호는 일반적으로 음성 신호를 코덱(codec)에 의해 디지털 샘플들로 인코딩하고, 이동 단말에 포함된 보코더(vocoder)에 의해 디지털 샘플들에 대한 소정의 코드 변환을 수행함으로써 얻어진다. 여기서, 디지털 샘플들의 양이 각 프레임마다 다르기 때문에, 디지털 샘플들은 보코더에 의해 다른 레이트(rate)의 디지털 신호들로 변환된다.
다른 레이트의 디지털 신호들은 각 프레임의 데이터 송신 슬롯 수에 의해 결정되는 다른 프레임 레이트로 각 프레임에 배열된다. 일반적으로, 프레임 레이트들은 4개의 레이트, 즉 풀 레이트(full rate), 하프 레이트, 4반분 레이트, 및 8반분 레이트로 분류된다. 풀 레이트에서 디지털 신호들은 각 프레임내의 모든 슬롯에 배열되며, 하프 레이트에서 디지털 신호들은 16개의 슬롯중 반의 슬롯에 배열된다. 마찬가지로, 4반분 및 8반분 레이트에서 각 프레임에 포함된 4개 및 2개 슬롯에 디지털 신호들이 각각 배열된다.
파도바니 등에 허여된 미국 특허 번호 제5,535,239호에는, 선행 프레임의 소정의 비트들을 모니터링함으로써 소정의 알고리즘에 따라 전력 제어 그룹을 결정하는 기능을 하며 송신 시스템에 사용되는 데이터 버스트 랜더마이저가 개시된다. 그러나, 파도바니 등은 다양한 프레임 레이트의 디지털 신호들을 수신할 때 발생할 수 있는 어떤 문제에 대해서도 언급하지 않았다.
다양한 프레임 레이트의 디지털 신호들이 종래 수신부에 의해 수신되는 경우, 종래 수신부의 탐색기는 수신 신호의 프레임 레이트에 관계없이 활성 상태가 된다. 즉, 탐색기는 항상 풀 레이트에 동조되어 동작한다. 따라서, 풀 레이트이외의 레이트로 송신이 이루어지는 경우, 수신부의 탐색기는 쓸데없이 동작되며, 정지 기간, 즉 비통화 기간에도 탐색기와 관련된 임의의 다른 주변 회로들이 쓸데없이 동작하게 된다. 이것은 종래 탐색기에서 비사용 슬롯을 탐색할 가능성이 전체 시간에 대한 통화 시간의 비율에 의해 결정된다는 것을 나타낸다.
탐색기에서의 이러한 쓸데없는 탐색 동작은 비통화 기간 또는 슬롯에서 발생되는 간섭 및 노이즈로 인해 통화 품질의 열화를 가져온다. 또한, 원하는 슬롯을 검출하지 못함으로 인한 심각한 데이터 손실이 발생할 수도 있다.
본 발명에서는, 현재 기지국으로부터 새로운 기지국으로의 소프트 핸드오프 과정동안 이동 단말에서 행해지는 동작에 대해 고려한다. 이 경우, 역방향 링크에는 어떤 액세스 채널도 없기 때문에, 새로운 기지국은 트래픽 채널에 배열된 데이터 신호의 복조 전에 이동 단말의 위치를 검출할 수 없다. 핸드오프 과정 또는 동작에서, 통신 품질을 유지하고 통화 단절을 피하기 위해, 원하는 슬롯을 정확히 포착하고 원하는 슬롯의 트래픽 채널에 배열된 데이터 신호를 검출하는 것이 매우 중요하다.
상기한 바와 같이, 탐색기의 탐색 동작이 아무런 데이터를 포함하지 않은 슬롯과 관련하여 수행되는 경우, 불필요한 간섭이 소프트 핸드오프 과정에서는 물론 통상의 통신 동안에도 발생하며, 이는 통화 품질을 열화시킨다.
상기 문제를 해결하기 위해, 일본 미심사 특허 공보 제 2000-165351호(대응 미국 특허 출원 번호 제09/449,548)에서 탐색기 제어 방법 및 장치가 이미 제안되었다. 제안된 방법 및 장치에서, 버스트 후보 슬롯 정보는 현재의 송신 데이터 신호로부터 계산되며 탐색기 또는 탐색기들을 제어하는데 사용된다. 이 경우, 버스트 후보 슬롯 정보는 데이터 버스트 랜더마이저(DBR2)에 의해 결정된다.
그러나, 상기 방법 및 장치는 데이터 버스트를 가진 슬롯이 탐색되지 않을 수 있으며, 통신 환경에서 강한 페이딩 등이 발생하는 경우 탐색기 또는 탐색기가 경로를 포착하는데 필요한 시간이 길어진다.
어떻든, 탐색기 또는 탐색기들 전에 도입되는 지연 시간의 영향에 대한 고려가 이루어지지 않는다. 특히, 프레임 레이트 신호는 각 프레임 레이트를 특정하기 위해 장치의 수신기에 의해 검출되며 탐색기 또는 탐색기들을 제어하기 위해 DBR에 송신될 수 있다. 프레임 레이트 신호를 검출하는데 여러 프레임이 필요하기 때문에, 탐색기(들)의 탐색 동작은 최근 수신 프레임으로부터 지연될 수 밖에 없다. 결과적으로, 상기 출원에 개시된 장치 및 방법은 경로의 신속한 포착 또는 프레임 레이트의 정확한 예측을 실현할 수 없다.
본 발명의 목적은 DS/CDMA 시스템에서 사용되며 어떤 간섭 없이도 최근 수신 프레임 레이트를 신속하게 결정할 수 있는 무선 통신 장치를 제공하는 것이다.
본 발명의 다른 목적은 최근 수신 프레임 레이트를 정확하게 예측할 수 있는 상기한 종류의 무선 통신 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 기지국에서 뿐만 아니라 이동 단말에서도 사용되는 상기한 종류의 이동 통신 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 선행 프레임 레이트들로부터 최근 수신 프레임 레이트를 정확하고 신속하게 예측하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 통신 환경의 변화에 신속하게 대처할 수 있는 상기한 종류의 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 프레임 레이트를 검출하는데 필요한 지연 시간을 고려하여 최근 수신 프레임 레이트를 정확하게 예측할 수 있는 상기한 종류의 방법을 제공하는 것이다.
무선 통신 장치는 DS/CDMA 이동 통신 시스템에 사용되기 위한 것이다. 무선 통신 장치는 복수의 프레임으로 분할될 수 있는 수신 신호들의 시퀀스에 응답하여 동작하는데, 각 프레임은 프레임 레이트를 가지며 복수의 슬롯으로 더 분할될 수 있다. 본 발명의 일 태양에 의하면, 먼저 받은 프레임들에 있어서의 선행 프레임 레이트들을 통계적으로 처리하여 통계 처리 결과를 생성시키는 처리 수단, 상기 통계 처리 결과에 기초하여 후속 프레임의 프레임 레이트를 예측함으로써 상기 후속 프레임의 상기 예측 프레임 레이트를 생성시키는 예측 수단, 및 상기 예측 프레임 레이트에 대해 결정된 후보 슬롯들 내에서 소정의 동작을 실행하는 실행 수단을 포함하는 이동 통신 장치가 제공된다.
실행 수단은 확산 코드를 생성시키기 위한 확산 코드 생성부 및 상기 예측 프레임 레이트 및 확산 코드로부터 후보 슬롯들을 계산하기 위한 계산 유닛을 포함할 수 있다. 또한, 상기 실행 수단은 상기 후보 슬롯들을 참조하여 상기 수신 신호를 복조 신호로 복조하는 복조 유닛을 더 포함할 수 있다.
본 발명의 다른 태양에 의하면, 회로는 이동 통신 시스템의 무선 통신 장치에서 수신 신호들의 시퀀스로부터 얻어진 프레임 레이트 신호들의 시퀀스에 응답하여 동작한다. 수신 신호 시퀀스는 기준 프레임, 상기 기준 프레임에 선행하는 선행 프레임 시퀀스 및 상기 기준 프레임에 후속하는 후속 프레임을 포함하며, 상기 회로는 상기 후속 프레임의 프레임 레이트를 계산하기 위해 사용된다. 회로는 상기 기준 프레임에서 추출된 기준 프레임 레이트 및 상기 선행 프레임 시퀀스로부터 추출된 선행 프레임 레이트를 통계적 처리하여, 상기 통계 처리의 결과로서의 상기 후속 프레임의 프레임 레이트 후보를 연속적으로 저장시키는 처리 수단; 및 상기 후속 프레임 레이트로서 상기 프레임 레이트 후보를 생성하기 위해 상기 프레임 레이트 후보를 선택하는 선택수단을 포함한다.
무선 통신 장치는 상기 수신 신호 시퀀스를 수신 신호들의 시퀀스로 복호화하는 처리 시간을 가진다. 이 경우, 상기 처리 수단은 각 프레임에서의 상기 수신 신호 시퀀스로부터 추출된 각 프레임 레이트로 연속적으로 채워지는 복수의 스테이지를 가지는 입력 레지스터; 상기 기준 및 선행 프레임 레이트로 이루어진 프레임 레이트 조합을 연속적으로 저장하기 위해, 상기 처리 시간에 의존하는 상기 입력 레지스터의 복수의 상기 스테이지에 접속되는 빈도 저장부; 상기 각 조합의 빈도를 통계적으로 검출함으로써 상기 후속 프레임의 상기 프레임 레이트 후보를 계산하는 후보 계산부; 및 상기 후속 프레임의 상기 프레임 레이트 후보를 연속적으로 저장하기 위한 후보 레지스터를 포함한다.
또한, 상기 선택 수단은 상기 입력 레지스터의 상기 스테이지들로부터 얻어진 상기 프레임 레이트들의 조합에 의해 상기 프레임 레이트 후보를 선택하기 위해, 상기 처리 시간에 의존하는 상기 입력 레지스터의 상기 스테이지들에 접속된 후속 프레임 선택부를 포함한다.
본 발명의 또 다른 태양에 의하면, 기준 프레임 레이트를 가진 기준 프레임에 후속하는 선택된 프레임에 있어서의 프레임 레이트를 예측하는 방법이 제공된다. 상기 방법은 상기 선택된 프레임의 프레임 레이트 후보를 계산하기 위해, 상기 기준 프레임 및 상기 기준 프레임에 선행하는 선행 프레임의 프레임 레이트를 통계 처리하는 단계; 및 예측 프레임 레이트로서 상기 프레임 레이트 후보를 생성하는 단계를 포함한다.
상기 통계 처리 단계는 상기 선행 및 상기 기준 프레임 레이트를 연속적으로 저장하는 단계; 상기 선행 및 상기 기준 프레임 레이트의 각 조합을 축적하고 상기 각 조합의 빈도를 통계적으로 검출하는 단계; 및 상기 각 조합의 상기 빈도를 사용하여 상기 프레임 레이트 후보를 얻는 단계를 포함한다.
본 발명의 또 다른 태양에 의하면, 선행 프레임 레이트로부터 최근 수신 프레임의 프레임 레이트를 예측하는 방법이 제공된다. 상기 방법은 수신 신호들의 시퀀스로부터 프레임 레이트 신호들의 시퀀스를 추출하는 단계; 및 상기 프레임 레이트 신호 시퀀스를 추출하기 위한 지연 시간을 고려하여 상기 최근 수신 신호에 선행하는 선행 프레임 레이트 신호들을 처리함으로써 상기 최근 수신 프레임의 프레임 레이트를 예측하는 단계를 포함한다.
도 1은 본 발명의 실시예에 의한 무선 통신 장치의 블록도.
도 2는 도 1에 예시된 무선 통신 장치에 사용되는 복조 제어부의 블록도.
도 3은 도 1에 예시된 후속 프레임 탐색 레이트 판단부의 블록도.
도 4는 도3에 예시된 빈도 레지스터 지정부의 동작을 설명하는데 사용되는 흐름도.
도 5는 도 3에 예시된 후속 프레임 레이트 후보 계산부의 동작 일부를 설명하기 위해 사용되는 흐름도.
도 6은 도 3에 예시된 후속 프레임 레이트 후보 게산부의 동작은 다른 부분을 설명하기 위해 사용되는 흐름도.
도 7은 도 3에 예시된 후속 프레임 탐색 레이트 판단부의 원리를 설명하기 위해 사용되는 타임도.
< 도면의 주요 부분에 대한 부호의 설명>
100 : 역확산 복조부
101 : 지연 유닛
111, …, 11n : 상관부
121, …, 12m : 탐색기
130 : 레이크 합성부
140 : 디인터리버
150 : 디코더
160 : 후속 프레임 탐색 레이트 판단부
170 : 데이터 버스트 랜더마이저
180 : 확산 코드 생성부
190 : 복조 제어부
195 : 제어 유닛
도 1에서, 본 발명의 실시예에 의한 무선 통신 장치는 기지국 및 기지국과 통화할 수 있는 복수의 이동 단말을 가지는 DS-CDMA 시스템에 적용할 수 있다. 예시된 무선 통신 장치는 도면에는 도시되지 않은 송신부를 가지는 무선 통신 장치에 의해서만 특정된다. 이하에서는 기지국에서 무선 통신 장치가 사용된다는 가정하에서 주로 설명되지만 무선 통신 장치는 기지국 또는 각 이동 단말에 적용될 수 있다. 여기서, 각 기지국에 포함된 무선 통신 장치는, 종래 기술에서 공지된 바와 같이, 기지국 제어기(185)에 접속되어 그 제어하에서 동작한다.
도 1에 도시된 바와 같이, 무선 통신 장치는 역확산 복조부(100), 디인터리버(deinterleaver)(140), 및 디코더(150)를 가지는데, 이들은 단순히 수신기라고 칭해질 수 있다. 또한, 예시된 무선 통신 장치는 복조 제어부(190), DBR(170), 확산 코드 생성부(180), 후속 프레임 탐색 레이트 판단부(160), 및 제어 유닛(195)을 가진다.
제어 유닛(195)은 기지국 제어기(185)의 제어하에서 복조 제어부(190)로 버스트 탐색 인에이블 신호를 전달하기 위해 기지국 제어기(185)에 접속된다.
복조 제어부(190)는 이하에서 설명되는 방식으로 수신기의 역확산 복조부(100)를 제어하도록 동작한다. 이를 위해, 예시된 복조 제어부(190)는 제어 유닛(195) 및 DBR(170)에 접속되며, 제어 유닛(195) 및 DBR(170)로부터 각각 버스트 탐색 인에이블 신호 및 버스트 후보 슬롯 정보를 공급받는다. 버스트 탐색 인에이블 신호는 도 2를 참조하여 이하에서 설명된다. 버스트 탐색 인에이블 신호는 "1"의 논리값 또는 "0"의 논리값을 가진다. 반면, 버스트 후보 슬롯 정보는 이하에 설명되는 방식으로 DBR(170)로부터 전달되며 후속 프레임 또는 역확산 복조부(100)에서 수신된 최근 수신 프레임에 있어서의 슬롯 후보를 지시한다.
도시된 예에서, 역확산 복조부(100)에, 입력 신호로서, DS-CDMA에 의해 고주파수 대역의 무선 신호로부터 복조된 베이스밴드 수신 신호가 주어지며, 수신기는 무선 통신 장치의 베이스밴드 복조부로서 동작한다고 가정한다.
베이스밴드 수신 신호는 이동 단말(도시되지 않음)로부터 송신되며 이동 단말로부터 전송된 일련의 베이스 밴드 수신 신호를 나타낸다. 베이스밴드 수신 신호 시퀀스는 복수의 프레임들로 분할될 수 있으며 이들 각각은 복수의 슬롯들로 더 분할된다.
역확산 복조부(100)는 제1 내지 제n 상관부(111, 112, …,11n), 제1 내지 제n 상관부(111, 112, …,11n)로부터의 출력 신호들을 조절하여 합산하는 레이크(rake) 합성부 또는 가산부, 및 베이스 밴드 수신 데이터 신호를 지연시키는 지연 유닛(101)을 가지는데, 여기서 n은 정수이다. 또한, 역확산 복조부(100)는 지연된 베이스밴드 수신 데이터 신호로부터 충분한 경로를 탐색하기 위한 제1 내지 제m 탐색기(121 내지 12m)를 더 포함한다. 예시된 복조부(100)는 복조 제어부(190)에 의해 제어된다. 예시된 예에서, 복조 제어부(190)는 제1 내지 제m 탐색기(121 내지 12m) 각각의 탐색 동작을 제어하는 기능을 한다.
후속 프레임 탐색 레이트 판단부(160)는 디코더(150)에 의해 현재 복호화될수 있는 후속 프레임의 프레임 레이트를 나타내는 프레임 레이트 신호를 디코더(150)로부터 공급받는다. 또한, 후속 프레임 탐색 레이트 판단부(160)는, 코덱 정보에 기초하여, 각 탐색기(12i)에서 탐색 동작의 개시시에 설정된 프레임 레이트를 계산한다. 후속 프레임 탐색 레이트 판단부(160)에 의해 설정된 프레임 레이트는 확산 코드 생성부(180)에 의해 생성된 확산 코드와 함께 DBR(170)에 공급된다. 이 경우, 기준 프레임의 프레임 레이트는 현행 또는 기준 프레임 레이트로 불릴 수 있으며 역확산 복조부(100)에 도달한 최근 수신 프레임에 선행한다. 즉, 최근 수신 프레임은, 이하 설명에서 명백해지듯이, 최근 수신 프레임과 관련하여 지연된다.
프레임 레이트 및 확산 코드를 공급받아, DBR(170)은 버스트 후보 슬롯 정보를 계산하고 이를 복조 제어부(190)에 공급한다.
버스트 탐색 인에이블 신호 및 버스트 후보 슬롯 정보에 응답하여, 복조 제어부(190)는 후술하는 소정의 알고리즘에 따라 제1 내지 제m 탐색기(121 내지 12m)의 개시 시간을 제어한다. 따라서, 복조 제어부(190)는 역확산 복조부(100)에 포함된 각 탐색기(12i)를 제어하는 제어부로 칭해질 수 있다.
여기서, 확산 코드 생성부(180)는 DBR(170)뿐 아니라 역확산 복조부(100)의 제1 내지 제n 상관부(111 내지 11n) 및 제1 내지 제m 탐색기(121 내지 12m)에 확산 코드를 전달한다. 확산 코드는, 도 1에는 도시되지 않지만, 베이스밴드 수신 신호와 확산 코드 사이의 상관 관계를 검출하기 위해 제1 내지 제n 상관부(111 내지 11n) 및 제1 내지 제m 탐색기(121 내지 12m)에서 사용된다.
예시된 예에서, DBR(170) 및 탐색기(121 내지 12m)에 전달된 확산 코드는 타이밍을 조절하기 위해 지연 유닛(101)의 지연 시간과 동일한 지연 시간만큼 지연된다. 반면, 제1 내지 제n 상관부는 지연없이 확산 코드를 공급받는다.
제1 내지 제n 상관부(111 내지 11n) 및 제1 내지 제m 탐색기(121 내지 12m)는 복조 제어부(190)의 제어하에 동작한다.
도 1에 예시된 복조 제어부(190)는 역확산 복조부(100)의 탐색기(121 내지 12m)에 개시 시간 및 탐색기(121 내지 12m)를 제어하기 위해 탐색하는 탐색 시간 폭을 공급한다. 탐색기(121)가 탐색 동작을 종료하면, 에너지 피크가 베이스밴드 수신 신호에 나타나는 피크 시간이 각 탐색기(121)로부터 복조 제어부(190)를 통해 역확산 복조부(100)로 전달된다. 역확산 복조부에서, 제1 내지 제n 상관부(111 내지 11n)는 에너지 대 간섭(Eb/No)비가 레이크 합성부(130)에서 최대가 되도록 복조 제어부(190)에 의해 제어된다. 따라서, 제1 내지 제n 상관부(111 내지 11n)는 탐색기(12i)에 의해 얻어지는 결과에 따라 동작한다. 어떤 경우든, 각 탐색기(12i)의 동작 시간 또는 지속은 DBR(170)로부터 주어지는 버스트 후보 슬롯 정보에 의존한다.
도 2에서, 복조 제어부(190)는 각 탐색기(도 1에 예시된 제1 내지 제m 탐색기(121 내지 12m)의 대표로서 도시되는 i번째 탐색기(12i)에 의해 특정됨)를 제어하는 타이밍 제어부를 가진다. 복조 제어부(190)의 예시된 타이밍 제어부는 DBR(170)로부터 후속 프레임의 슬롯 후보를 나타내며 16비트로 구성된 버스트 후보 슬롯 정보를 공급받는다. 예시된 실시예에서, 16비트의 버스트 후보 슬롯 정보가,도 2에 도시된 바와 같이, 시프트 레지스터(200)에 병렬로 주어진다.
도 2에 도시된 바와 같이, 예시된 타이밍 제어부는 프레임 클록(Fclk) 및 슬롯 클록(Sclk)을 생성시키는 클록 생성부(210) 및 제i 탐색기(12i)에 탐색 요구를 발생시키는 채널 제어부(220)를 포함한다. 클록 생성부(210) 및 채널 제어부(220)는 도 1에 예시된 제어 유닛의 제어하에 동작할 수 있다.
프레임 클록(Fclk) 및 슬롯 클록(Sclk)은 프레임 클록(Fclk)에 동기하여 버스트 후보 슬롯 정보를 저장하고 슬롯 클록(Sclk)에 동기하여 비트마다 버스트 후보 슬롯 정보를 판독하는 시프트 레지스터(200)에 전달된다. 그 결과, 버스트 후보 슬롯 정보는 시프트 레지스트(200)에 의해 직렬 비트 시퀀스로서 OR 게이트(203)에 전달되는 일련의 16 비트로 변환된다. 즉, 병렬에서 직렬 변환이 시프트 레지스터(200)에 의해 수행된다.
여기에서, 직렬 비트 시퀀스의 각 비트의 "1" 논리값은 각 비트에 해당하는 사용가능한 슬롯을 나타내고, "0" 논리값은 탐색에 사용되지 않는 비사용 슬롯을 나타낸다. 특히, 사용 가능한 슬롯은 임의의 데이터를 포함하는 버스트 후보 슬롯이고, 비사용 슬롯은 아무런 데이터를 포함하지 않은 버스트 후보 슬롯이다.
도 2에 예시된 OR 게이트(203)에는 제어 유닛(195)으로부터 한편으로는 반전된 버스트 탐색 인에이블 신호가 다른 한편으로는 상기 직렬 비트 시퀀스가 공급된다. 결과적인 OR 게이트(203)는 반전된 버스트 탐색 인에이블 신호와 직렬 비트 시퀀스 사이에서 OR 논리 동작을 수행한다. 이것은, 버스트 탐색 인에이블 신호가 논리값 "1"을 가지면, 직렬 비트 시퀀스가 OR게이트(203)를 통해 OR 게이트 출력신호로서, 직렬 비트 시퀀스가 변하지 않은 상태로, 전달된다는 것을 의미한다. 반면, 버스트 탐색 인에이블 신호가 논리값 "0"을 가지면, 직렬 비트 시퀀스에 상관없이, 논리값 "1"이 항상 OR 게이트(203)로부터 OR 게이트 출력 신호로서 생성된다.
OR 게이트 출력 신호는 버퍼(202)로부터 판독된 탐색 요구가 공급되는 AND 게이트(201)에 전달된다. 그 결과, AND 게이트(201)는 OR 게이트 출력 신호 및 탐색 요구가 논리값 "1"을 각각 가질 때 AND 게이트 출력 신호로서 논리값 "1" 신호를 생성한다. 논리값 "1"의 AND 게이트 출력 신호는 탐색 동작 개시 신호로서 제i 탐색기(12i)에 전달된다. 이는 제i 탐색기가 AND 게이트 출력 신호가 논리값 "1"을 가질 때만 그 탐색 동작을 개시함을 의미한다.
AND 게이트 출력 신호는, 버퍼내에 저장된 탐색 요구가 논리값 "1"을 가질 때 이를 클리어하기 위해, 버퍼(202)에 피드백 된다. 즉, 버퍼(202)에 저장된 탐색 요구는, 제i 탐색기(12i)가 AND 게이트(201)로부터 전달된 탐색 동작 개시 신호에 응답하여 탐색 동작을 개시할 때, 논리값 "1"의 AND 게이트 출력 신호에 의해 제거된다.
따라서, 제i 탐색기(12i)는 복조 제어부(190)의 예시된 타이밍 제어부에 의해 지시되는 슬롯 내에서 탐색 동작을 수행한다. 즉, 예시된 타이밍 제어부는 제i 탐색기(12i)의 탐색 동작에 적절한 슬롯을 찾을 수 있다.
특히, 버스트 탐색 인에이블 신호가 논리값 "0"을 가지고 디스인에이블 상태를 나타낸다고 하자. 이 경우, 탐색 요구가 제어 유닛(195)의 제어 하에서 채널제어기(220)로부터 발생되면, 탐색 동작은 탐색 요구 직후의 다음 슬롯에서 i번째 탐색기(12i)에서 수행된다.
반면, 버스트 탐색 인에이블 신호가 논리값 "1"을 가지어 인에이블 상태를 나타낸다고 하자. 이 경우, i번째 탐색기(12i)는 DBR(170)으로부터 전달된 버스트 후보 슬롯 정보에 의해 나타내지는 슬롯에서 탐색 동작을 수행한다.
예시된 무선 통신 장치가 기지국에서 사용되기 때문에, 복수의 확산 코드가 확산 코드 생성부(180)로부터 생성되어 제1 내지 제n 상관부(111 내지 11n)에 전달된다.
반면, 무선 통신 장치가 이동 단말에 사용되는 경우, 이동 단말에 할당된 하나의 확산 코드가 확산 코드 생성부(180)에 의해 생성되어 상관부(111 내지 11n)에 전달된다.
예시된 무선 통신 장치가 기지국에 포함되기 때문에, 무선 통신 장치는 각 이동 단말에서부터 기지국으로 향하는 역방향 링크내의 트래픽 채널 또는 통신 채널을 모니터링한다. 반면, 본 발명에 의한 무선 통신 장치가 각 이동 단말에 사용될 수 있는 경우, 기지국으로부터 각 이동 단말로의 순방향 링크내의 순방향 트래픽 채널은 무선 통신 장치에 의해 모니터링된다.
도 3, 4, 5, 및 6과 도 1을 참조하여, 도 1에 도시된 후속 프레임 탐색 레이트 판단부(160)의 동작에 대해 주로 설명한다.
우선, 베이스밴드 수신 신호가 베이스밴드 수신 데이터 신호의 형태로 역확산 복조부(100)의 입력 단자에 주어진다. 공지된 바와 같이, 베이스밴드 수신 신호는 공급된 무선 신호를 안테나, 고주파수 증폭기, 믹서, 국부 오실레이터, 중간 주파수 증폭기 및 복조 회로(도시되지 않음)를 통해 복조됨으로써 얻어진다.
여기서, DS-CDMA 시스템에서 결정된 방식으로 송신기측에서 변조된 송신 신호는 복수의 경로를 통해 수신 신호 시퀀스로서 수신된다. 이는 베이스밴드 수신 신호가 복수의 다른 경로들을 통과하는 복수의 베이스밴드 데이터 신호들을 합산함으로써 재생성된다는 것을 의미한다.
특히, 베이스밴드 수신 신호는 입력 단자를 통해, 상기 복조 제어부(190)에 의해 제어되는 역확산 복조부(100)로 주어진다.
도 1에 도시된 무선 통신 장치의 역확산 복조부(100)는 상관부(111 내지 11n) 및 탐색기(121 내지 12m)과 함께 레이크 합성부(130)을 가지며, 인터리브된 베이스밴드 신호로서 합산 및 인터리브된 출력 신호를 생성한다. 인터리브된 베이스밴드 신호는 디인터리버(140)에 의해, 디코더(150)에 제공되는 디인터리브된 베이스밴드 신호로 디인터리브된다. 디코더(150)는 디인터리브된 베이스밴드 신호를 매 프레임마다 수신 데이터로 디코딩한다. 즉, 베이스밴드 수신 신호는 역확산 복조부(100), 디인터리버(14), 및 디코더(150)를 통해 매 프레임마다 수신 데이터 신호로 복조된다.
도 1에 도시된 바와 같이, 후속 프레임 탐색 레이트 판단부(160)에는 디코더(150)로부터 프레임 레이트 신호가 공급되며, 역확산 복조부(100)에 의해 수신된 프레임 레이트를 할당하기 위해 탐색 레이트 또는 프레임 레이트를 계산한다. 후속 프레임 탐색 레이트 판단부(160)에 의해 계산된 프레임 레이트는 최근 수신프레임에 선행하는 기준 또는 현행 프레임과 관련하여 계산되므로, 계산된 프레임 레이트는 최근 수신 프레임의 예측 프레임 레이트를 나타낸다.
도시된 예에서, 각 프레임이 상기한 바와 같이 16 슬롯으로 분할되고 프레임 레이트의 수가 일반적으로 Rnum으로 표현된다고 하자. 프레임 레이트 수(Rnum)는 도시된 예에서 4일 수 있다. 도시된 예에서, 4개의 레이트는 1 레이트, ½ 레이트, ¼ 레이트, 및 ⅛ 레이트로 구성되는 것으로 가정되며, 이들 중 하나가 각 프레임에서 선택되며, 프레임 레이트는 1 레이트에서 ⅛ 레이트로 감소된다.
디코더(150)에 의해 검출된 프레임은 역확산 복조부(100)에 주어지는 베이스 밴드 수신 신호의 각 프레임에 대해 지연된다. 따라서, 후속 프레임 탐색 레이트 판단부(160)는 베이스밴드 수신 신호와 프레임 레이트 신호 사이의 지연 시간을 고려하여 베이스밴드 수신 신호의 최근 또는 후속 프레임 레이트를 예측 및 결정해야 한다. 여기서, 지연 시간은 역확산 복조부(100), 디인터리버(140), 및 디코더(150)에서의 처리 시간과 지연 유닛(101)에 주어지는 추가 지연 시간 양자에 의해 결정된다. 처리 시간은 각 프레임의 입력 단자에 도달하는 순간과 프레임 레이트가 디코더(140)로부터 생성되는 시간 사이의 시간 간격을 나타낸다. 설명의 편이상, 처리 시간 및 추가 지연 시간은 p(프레임) 및 d(프레임)으로 표현되는 것으로 한다. 예를 들어, 처리 시간은 8프레임이고 추가 지연 시간이 3 프레임이다.
도 1에 도시된 바와 같이, 제1 내지 제n 상관부(111 내지 11n)는 지연 없이 베이스밴드 수신 신호에 응답하여 동작할 수 있다. 반면, 제1 내지 제m 탐색기(121 내지 12m)는 d 프레임만큼 지연된 베이스밴드 수신 신호를 지연유닛(101)을 통해 공급받는다. 또한, 디코더(150)는 베이스 밴드 수신 신호에 대해 p 프레임만큼 지연된 현행 또는 기준 프레임 레이트 신호를 생성한다.
후속 프레임 탐색 레이트 판단부(160)는 현행 프레임으로부터 p프레임 후에 역확산 복조부(100)의 입력 단자에 도달된 최근 수신 프레임의 최근 프레임 레이트를 예측하도록 동작한다. 또한, 도 1에서 지연 유닛(101)에 의해 d 프레임만큼 지연된 베이스밴드 수신 신호가 공급되지만, 제1 내지 제m 탐색기(121 내지 12m)는 제1 내지 제n 상관부(111 내지 11n)와 동일한 프레임에서 동작해야 한다.
이것을 고려하면, 최근 수신 프레임의 최근 프레임 레이트는 현행 프레임(1)의 프레임 레이트 신호 및 지연 유닛(101)의 지연 시간(d) 양자와 관련하여 후속 프레임 레이트로서 얻어지는 것이 바람직하다. 제1 내지 제m 탐색기(121 내지 12m) 및 제1 내지 제n 상관부(111 내지 11n)를 동일한 프레임내에서 동작하도록, 예시된 후속 프레임 탐색 레이트 판단부(160)는 프레임 레이트 신호 및 지연 시간(d)로부터 후속 프레임 레이트를 후술하는 방식으로 예측한다.
도 3에서, p(프레임)과 d(프레임)사이의 차이가 x(프레임)으로 표현되고 프레임 레이트 수(Rnum)가 4개라는 가정하에서 후속 프레임 탐색 레이트 판단부(160)에서 예측이 수행된다. 따라서, 차이(x)는 p-d가 되며, p 및 d가 각각 8 및 3일 경우, x는 5가 된다. 일반적으로, 지연 유닛(101)의 추가 지연 시간은 수신기의 처리 시간(p)보다 짧다.
이 경우, 현행 프레임으로부터 얻어진 프레임 레이트 신호를 모니터링하는 것만으로는 도착 프레임의 정확한 후속 탐색 레이트를 제공할 수 없으며 통신 환경의 급속한 변화에 대처하기 어렵다. 이것은 상기한 바와 같이 최근 수신 프레임과 현행 프레임 사이의 시간차 때문이다.
정확한 후속 프레임 레이트를 얻을 가능성을 증가시키고 탐색 레이트를 신속하고 정확하게 결정하기 위해, 최근 수신 프레임에 선행하는 복수의 선행 프레임들에서 복수의 선행 프레임 레이트들을 통계적으로 처리하여 최근 수신 프레임의 최근 수신 프레임 레이트 또는 탐색 레이트를 검출하는 방법을 제안한다. 복수의 선행 프레임들은 현행 프레임 및 현행 프레임에 선행하는 프레임들을 포함한다.
도 3에서, 현행 프레임(1)의 현행 프레임 레이트 및 선행하는 2개의 프레임에서의 2개의 프레임 레이트를 사용하여 후속 프레임 탐색 레이트 판단부(160)는 역확산 복조부(100)(도 1참조)의 입력 단자에 수신되는 최근 수신 프레임의 후속 프레임 레이트를 결정한다. 따라서, 예시된 예에서, 3개의 프레임 레이트가 차기 또는 최근 프레임 레이트를 결정하는 통계적 처리를 수행하는데 사용된다. 그러나, 후속 프레임 레이트를 결정하는데 3개 이상의 프레임 레이트가 사용될 수도 있다. 이를 고려하여, 후속 프레임 레이트를 결정하는데 사용되는 프레임의 수를 이하에서 Fnum으로 나타낸다. 이로부터, 도시된 예에서의 프레임 수(Fnum)는 3임을 알 수 있다.
특히, 예시된 후속 프레임 탐색 레이트 판단부(160)는 현행 프레임(1)으로부터 (x+2) 및 (x+1) 프레임만큼 각각 떨어진 (x+3) 및 (x+2)로 표시되는 2개의 선행 프레임과 현행 프레임의 현행 프레임 레이트를 사용한다. 따라서, 현행 프레임을 제외한 나머지 2개의 선행 프레임들은 상기한 처리 시간(p)과 지연 시간(d)사이의시간 차이(x)와 관련하여 선택된다.
이제, 후속 프레임 탐색 레이트 판단부(160)의 동작에 대해 상세히 설명한다. 도 3에 도시된 바와 같이, 후속 프레임 레이트 판단부(160)는 프레임 레이트 입력 레지스터(300), 프레임 레이트 빈도 레지스터부(310), 및 빈도 레지스터 지정부(320)를 가진다. 또한, 후속 프레임 레이트 후보 계산부(330), 후속 프레임 레이트 선택부(340), 후속 프레임 레이트 후보 레지스터부(350), 및 클록 생성부(360)가 후속 프레임 탐색 레이트 판단부(160)에 포함된다.
수신 신호 시퀀스로부터 추출된 프레임 레이트 신호는 디코더(150)(도 1참조)로부터 도 3에서 (1)부터 (x+3)까지 번호가 붙은 제1 내지 제(x+3) 스테이지를 가지는 프레임 레이트 입력 레지스터(300)로 연속적으로 전달된다. 프레임 레이트 신호는 우선 프레임 레이트 입력 레지스터(300)의 제1 스테이지(1)에 저장되며 클록 생성부(360)에 의해 생성된 프레임 클록(Fclk)의 시퀀스에 응답하여 (x+3) 스테이지로 연속적으로 이동된다. 프레임 레이트 신호는, 상기한 바와 같이 예시된 예에서, 1 레이트, 1/2 레이트, 1/4 레이트, 1/8 레이트로 이루어지는 4개의 프레임 레이트(Rnum=4) 중의 어느 하나를 나타낸다.
도 3에 도시된 바와 같이, 프레임 레이트 입력 레지스터(300)의 제1, 제(x+2) 및 제(x+3) 스테이지들은 상기 3개의 스테이지의 상태를 모니터하고 검출하는 기능을 하는 빈도 레지스터 지정부(320)에 접속된다. 제1, 제(x+2), 및 제(x+3) 스테이지가 4개의 레이트 중 어느 하나를 나타내고 2비트로 구성된 프레임 레이트 신호로 채워지기 때문에, 도시된 빈도 레지스터 지정부(320)는 3개 스테이지의 64개 상태(4×4×4) 각각을 모니터하고 검출한다. 이는 빈도 레지스터 지정부(320)에 의해 검출된 상태의 개수가 4의 3승(43)과 같으며, 따라서 RnumFnum으로 일반화될 수 있음을 의미한다.
즉, 빈도 레지스터 지정부(320)는 프레임 레이트 입력 레지스터(300)내의 64개 상태 각각을 검출하여 64개의 상태를 식별하기 위한 인덱스(idx)를 나타내는 인덱스 신호를 생성한다. 빈도 레지스터 지정부(320)는 도 4에 도시된 방식으로 인덱스(idx)를 계산한다.
설명의 편의상, 프레임 레이트 입력 레지스터(300)의 제1, 제(x+2), 및 제(x+3) 스테이지의 내용을 각각 [1], [x+2], 및 [x+3]으로 표시한다.
도 4에서, 빈도 레지스터 지정부(320)는 프레임 레이트 입력 레지스터(300)로부터 [1], [x+2], 및 [x+3]의 내용을 공급받아, 클록 생성부(360)로부터 전달된 프레임 클록에 응답하여 동작을 개시한다. 단계(S401)에서, 빈도 레지스터 지정부(320)가 이하와 같은 수학식 1에 따라 인덱스 계산을 수행한다.
수학식 1으로부터, 인덱스(idx)는, 각 내용 [x+3], [x+2] 및 [1]이 0, 1, 2, 3중 어느 하나의 값을 가질 때 1 내지 64의 값을 가진다는 것을 알 수 있다.
도 3에 예시된 차기 레이트 탐색 레이트 판단부(160)에서, 인덱스 신호는 311 내지 3164의 번호를 가진 64개의 빈도 레지스터에 의해 구조화된 프레임 레이트 빈도 레지스터부(310)로 전달된다. 실제로, 인덱스(idx)에 대응하는 빈도 레지스터 (311 내지 3164) 중 어느 하나가 인덱스 신호에 의해 선택된 레지스터(SR)로 선택되며, 도 4의 단계 S402에 도시된 바와 같이 1만큼 증가된다. 그 결과, 선택된 빈도 레지스터(SR)는 그 대응 상태가 빈도 레지스터 지정부(320)에 의해 검출될 때마다 카운트가 증가한다. 이것은 발생 빈도 또는 정도가 빈도 레지스터 지정부(320)의 제어하에 선택된 빈도 레지스터(SR)에 의해 연속적으로 카운트됨을 의미한다.
표 1에서, 프레임 레이트 입력 레지스터(300)의 내용 [x+3], [x+2] 및 [1]은 빈도 레지스터(311 내지 3164)의 번호와 관련된다. 예를 들어, 프레임 레이트 입력 레지스터의 제1, 제(x+2) 및 제(x+3) 스테이지가 각각 0, 0, 0의 값을 가지면, 선택 레지스터(SR)로서 빈도 레지스터(311)가 선택되고, 내용 [x+3], [x+2] 및 [1]이 각각 3, 3 및 3을 가지면 빈도 레지스터(3164)가 선택된다. 마찬가지로, 프레임 레이트 입력 레지스터(300)의 제(x+3), 제(x+2) 및 제1 스테이지가 0, 1 및 0의 값을 가지는 경우 빈도 레지스터(315)에 대응한다. 빈도 레지스터 지정부(320)는 수학식 1에 따라 계산을 수행하며 계산의 결과에 기초하여 빈도 레지스터(311 내지 3164)중 하나를 선택한다.
각 빈도 레지스터(311 내지 3164)는 각각이 최대값(z)까지 카운트되는 제1 내지 제y 메모리 셀(도 3에서 "1" 내지 "y"로 표현)에 의해 형성된다. 메모리 셀(1 내지 (y-1))의 각 값은 z프레임 클록(zclk)이 클록 생성부(360)로부터 프레임 레이트 빈도 레지스터부(310)에 주어질 때마다 도 3의 우측으로 이동된다. 따라서, 빈도 레지스터(311 내지 3164) 각각은 프레임 레이트 입력 레지스터(300)의 대응 상태의 빈도 또는 발생을 나타내는 빈도 데이터를 저장하는 기능을 한다. 예시된 예에서, 각 빈도 레지스터(311 내지 3164)는 yz의 양만큼의 빈도 데이터 신호로 채워진다. yz의 빈도 데이터 신호는 이하에서 설명되는 바와 같은 방식으로 후속 프레임 레이트 후보를 계산하는데 사용된다. 후속 프레임 레이트 후보는 실질적으로 최근 수신 프레임 레이트의 후보를 나타내며 따라서 최근 프레임 레이트 후보로 부를 수 있다. 이 사실로부터, 빈도 데이터 신호의 양(yz)은 예시된 예에서 후속 프레임 레이트 후보를 통계적으로 결정하는데 사용된다. 이 구조에 있어서, 양(yz)이 상수라는 조건하에서 값(z)이 커지면 각 빈도 레지스터(311 내지 3164)의 길이는 짧아질 수 있다.
도 3에서, 각 빈도 레지스터(311 내지 3164)의 메모리 셀(1 내지 z)은 후속 프레임 레이트 후보 계산부(330)에 접속된다. 따라서, 각 빈도 레지스터(311 내지 3164)의 메모리 셀(1 내지 z)의 내용들은 후속 프레임 레이트 후보 계산부(330)에 보내진다.
후속 프레임 레이트 후보 계산부(330)는 연속적으로 각 빈도 레지스터(311 내지 3164)의 내용을 추출하여 도 5 및 6을 참조하여 설명되는 방식으로 추출된 내용으로부터 후속 프레임 레이트 후보를 계산한다.
그 후에, 후속 프레임 레이트 후보는 연속적으로 후속 프레임 레이트 후보 계산부(330)로부터 후속 프레임 레이트 후보 레지스터부(350)로 전달된다. 이 때, 후속 프레임 레이트 후보 레지스터부(350)는 제1 내지 제16 후보 레지스터(351 내지 3516)에 의해 형성된다. 제1 내지 제16 후보 레지스터(351 내지 3516)는 이하에 설명되는 방식으로 후속 프레임 레이트 후보 값을 연속적으로 저장 또는 갱신하도록 동작한다.
따라서, 프레임 레이트 입력 레지스터(300), 빈도 레지스터 지정부(320), 프레임 레이트 빈도 레지스터부(310), 및 후속 프레임 레이트 후보 계산부(330)는 선행 프레임 레이트들을 통계적으로 처리하는 동작을 하여 후속 프레임 레이트 후보로서 통계적 처리 결과를 생성시키며 따라서 처리 유닛이라고 부를 수 있다.
후속 프레임 레이트 후보값들은 제1 내지 제16 후보 레지스터(351 내지 3516)로부터 후속 프레임 레이트 선택부(340)로 전달된다. 예시된 후속 프레임 레이트 선택부(340)는 프레임 레이트 입력 레지스터(300)의 제1 및 제2 스테이지에 접속되며, 제1 및 제2 스테이지(1 및 2)의 내용 [1] 및 [2]를 사용하여 후속 프레임 레이트 후보값들 중 어느 하나를 선택한다. 선택된 후속 프레임 레이트 후보값은 후속 프레임 선택부(340)로부터 DBR(170)에 공급된다. 따라서, 후속 프레임 레이트 레지스터(350) 및 후속 프레임 레이트 선택부(340)는 최근 프레임 레이트를 예측하도록 동작하여 예측 회로로 칭할 수 있다.
결국, 프레임 레이트 입력 레지스터(300), 빈도 레지스터 지정부(320), 프레임 레이트 빈도 레지스터부(310), 후속 프레임 레이트 후보 계산부(330), 후속 프레임 레이트 후보 레지스터부(350), 및 후속 프레임 레이트 선택부(340)가 디코더(150)(도 1 참조)에 의해 검출된 선행 프레임 레이트를 통계적으로 처리함으로써 역확산 복조부(100)의 입력 단자에 도달하는 후속 프레임의 후속 프레임 레이트를 예측하는 기능을 한다.
도 7을 참조하여, 본 발명에 의한 프레임 레이트 예측 동작의 원리에 대해 설명한다. 도 7에서는, 편의상 프레임 레이트 입력 레지스터(300), 빈도 레지스터 지정부(320), 및 후속 프레임 레이트 선택부(340)만이 도시된다.
프레임 레이트 입력 레지스터(300)는 도 3에 있어서와 같이 제1 내지 제(x+3) 스테이지를 가진다. 프레임 레이트 신호는 현행 프레임에서 디코더(150)에 의해 검출되며 프레임 레이트 입력 레지스터(300)의 제1 스테이지(1)에 저장되고, 프레임 클록(Fclk)에 응답하여 도 7의 우측으로 연속적으로 이동된다.
현행 프레임의 프레임 레이트 신호가 프레임 레이트 입력 레지스터(300)의 제1 스테이지(1)내에 내용으로서 저장된 경우, 제(x+2) 스테이지 및 제 (x+3) 스테이지는 각각 현행 프레임에 (x+1) 및 (x+2) 프레임만큼 선행하는 선행 프레임들의 프레임 레이트 신호들로 채워진다.
이 경우, 제1 내지 제n 상관부(111 내지 11n)는 현행 프레임 이후로 x프레임 만큼 이격된 따라서 도 7에서 (-x)로 표시된 후속 프레임의 베이스밴드 수신 신호를 공급받는다. 여기서, 지연 시간(-x)은 처리 시간(p)과 지연 유닛(101)의 지연 시간(d) 사이의 차이와 동일함에 유의해야 한다.
후속 프레임 탐색 레이트 판단부(160)의 예측 동작은 선행 프레임들((x+3) 및 (x+2))의 프레임 레이트 및 현행 프레임 레이트를 참조하여 후속 프레임 즉 최근 수신 프레임(-x)의 최근 프레임 레이트를 예측한다.
프레임 레이트 입력 레지스터(300)는, 도 7에 도시된 바와 같이, (x+3) 프레임의 길이를 가지기 때문에, 제1 프레임(1), 제 (x+2) 프레임, 및 제 (x+3) 프레임사이에서 지연 시간들(프레임들)의 제1 관계는 후속 프레임(-x), 제1 프레임(1), 및 제2 프레임(2) 사이에서의 지연 시간들의 제2 관계와 동일하다. 이를 고려하면, 제1 관계를 통계적으로 처리함으로써 후속 프레임(-x)의 후속 프레임 레이트를 예측할 수 있다.
예컨데, 프레임 레이트 입력 레지스터(300)의 제(x+3) 및 제(x+2) 스테이지가 ra 및 rb로 각각 표현된 프레임 레이트를 가진다고 하자. 여기서, 제(x+2) 프레임으로부터 x 프레임 만큼 이격된 현행 프레임(1)은 최대 빈도에서 프레임 레이트(rc로 표현됨)를 가진다고 가정하자. 또한, 프레임 레이트(ra, rb 및 rc)들 사이의 제1 관계가 사전에 검출되어 후속 프레임 탐색 레이트 판단부(160)에 저장된다고 가정한다.
프레임 레이트(ra 및 rb)들이 검출되어 프레임 레이트 입력 레지스터(300)의 제2 및 제1 스테이지에 각각 저장되었다고 하자. 이 경우, 후속 프레임(-x)의 후속 프레임 레이트는 제1 관계를 사용함으로써 최대 확률에서 rc로서 예측될 수 있다. 따라서, 예시된 예에서 제2 관계는 미리 검출된 제1 관계를 사용하여 합리적으로 예측될 수 있다.
상기한 바와 같이, ra, rb, 및 rc와 같은 각 프레임 레이트는 디코더(150)로부터 프레임 레이트 입력 레지스터(300)로 전달된 1 레이트, 1/2 레이트, 1/4 레이트 및 1/8 레이트 중 어느 하나의 값을 가진다. 도시된 예에서, 1, 1/2, 1/4, 및 1/8 레이트는 표 2에 도시된 바와 같이 각각 0, 1, 2, 및 3으로 나타내지며 2비트로 표현될 수 있다.
상기한 바로부터 쉽게 알 수 있듯이, 프레임 레이트 입력 레지스터(300)의 길이 또는 스테이지 개수는 상관부(111 내지11n), 레이크 합성부(130), 디인터리버(140), 및 디코더(150)에 의해 사용된 처리 시간 및 지연 유닛(101)의 추가 지연 시간에 의해 결정된다. 따라서, 프레임 레이트 입력 레지스터(300)의 스테이지 개수 또는 길이는 베이스밴드 수신 신호를 처리하는 처리 시간(d)을 감산한 차이(x프레임)를 계산하고, x프레임에 프레임 수(Fnum)와 동일한 3이라는 수를 더함으로써 얻어진다. 처리 시간(p) 및 지연 시간(d) 각각은 프레임 유닛에서 각 처리 및 지연 시간을 자리올림함으로써 특정된다.
여기서, x값이 증가함에 따라 예측 정확도가 열화되므로, x프레임은 3프레임 보다 크지 않은 것이 바람직하다.
반면, 지연 유닛(101)에서의 지연 시간(d)을 길게 함으로써 x값을 0으로 할 수 있다. 이 경우, 각 탐색기(11i)의 특성은 x값이 0이 되면 열화된다는 것을 유의해야 한다. 이것은 상관부(111 내지 11n)에 의해 수신되는 프레임이 탐색기 (121 내지 12m)에 의해 수신되는 프레임으로부터 크게 떨어져 있게 되어, 페이딩, 간섭과 같은 통신 환경이 지연 유닛(101)의 지연 시간(d) 동안 크게 변화할 수 있기 때문이다.
도 4 및 표 1과 관련하여 상기한 바와 같이, 도 1에 도시된 빈도 레지스터 지정부(320)는 어드레스 디코더와 유사한 방식으로 동작할 수 있다. 특히, 빈도 레지스터 지정부(320)는 프레임 레이트 입력 레지스터(300)의 제1, 제(x+2), 및 제(x+3) 스테이지들의 내용과 관련하여 빈도 레지스터(311 내지 3164)중 하나를 선택한다. 그 후에, 빈도 레지스터 지정부(320)는 선택된 프레임 레이트 저장 레지스터에 증분 신호를 공급한다. 결과적인 선택된 프레임 레이트 저장 레지스터는 제1, 제(x+2), 및 제(x+3) 스테이지들의 내용에 의해 특정되는 상태의 빈도를 저장하도록 증가된다. 빈도 레지스터(311 내지 3164)의 각각은 각 z프레임 시간에 시프트된다.
후속 프레임 레이트 후보 계산부(330)는 각 빈도 레지스터(311 내지 3164)의 메모리 셀에 접속되어 있어, 도 5 및 6에 도시된 알고리즘에 따라 후속 프레임 레이트 후보를 계산하도록 동작된다. 계산의 결과는 상기한 바와 같은 방식으로 후속 프레임 레이트 후보 레지스터부(350)에 저장된다.
도 5 및 도 6과 관련하여, 프레임 수(Fnum) 및 프레임 레이트 수(Rnum)가 각각 3 및 4라는 가정하에 후속 프레임 레이트 후보 계산부(330)의 동작에 관하여 설명할 것이다. 도 3에 도시된 바와 같이, 후속 프레임 후보 계산부(330)는 클록 생성부(360)에 의해 각 z프레임에 생성되는 z클록(zclk)에 반응하여 동작을 개시한다. 빈도 레지스터(311 내지 3164) 각각을 지정하기 위해, 변수(i)는 단계(S501)에서 주어지며 후속 프레임 레이트 후보 계산부(330)에 의해 변수(i)가 16보다 작은 지에 대해서 판단된다. 만일 변수(i)가 16보다 작으면, 단계(S501)는 단계(S502)로 진행한다.
단계(S502)에서, 변수(i)에 대응하는 빈도 레지스터(311 내지 3164)는, 각 단계에서, 빈도 레지스터(311 내지 3164)에 저장된 빈도를 계산하도록 지정된다. 예시된 예에서, 1, 1/2, 1/4, 및 1/8 레이트 각각의 빈도는 각 빈도 레지스터(311내지 3164)의 제1 메모리 셀에서부터 제z 메모리 셀까지 합산한다. 예를 들면, 변수(i)가 0이면, 제1, 2, 3, 및 4 빈도 레지스터(311 내지 314)가, 도 5에 표현된 식(2)로부터 쉽게 알 수 있는 바와 같이, 후속 프레임 레이트 후보 계산부에 의해 지정된다. 여기에서, 제1, 2, 3 및 4 빈도 레지스터(311 내지 314)는 각각 1, 1/2, 1/4 및 1/8 레이트의 빈도를 계산하는 기능을 한다.
표 1 및 2에 도시된 바와 같이, 1, 1/2, 1/4 및 1/8 레이트의 각각은 변수(i)가 0을 가지는 한 프레임 레이트 입력 레지스터(300)에 의해 결정된다.
후속 프레임 레이트 후보 계산부(330)는, 단계(S502)에서, 제1 내지 제4 빈도 레지스터(311 내지 314)의 제1 내지 제z 메모리 셀에 저장된 제1 내지 제4 빈도의 합을 계산한다.
합을 계산한 다음에, 도 6에 도시된 바와 같이 단계(S503)가 단계(S502)에 이어진다. 단계(S503)에서, 제1 내지 제4의 합 모두가 0과 같은지 여부가 판단된다.
제1 내지 제4의 합 모두가 0이면, 도 5에 도시된 바와 같이 과정은 단계(S501)로 되돌아 간다. 그렇지 않은 경우에는, 단계(S503) 다음에는 제1 내지 제4의 합 중에서 최대값 또는 최대값들을 검출하기 위해 단계(S504)로 진행된다.그 후에는, 단계(S504)에서 복수의 최대 합들이 서로 동일한지에 대하여 판단이 행해진다. 복수의 최대 합이 존재하지 않으면, 단계(S504)는 단계(S505)로 진행한다. 그렇지 않은 경우에는, 단계(S506)가 단계(S504)에 이어진다.
단계(S505)에서는, 단계(S504)에서 검출된 최대 합을 나타내는 프레임 레이트가 후보 프레임 레이트로 결정된다. 한편, 단계(S506)에서 최대 합 (빈도)을 가지는 프레임 레이트들 중에서 최고의 레이트가 선택되며 후보 프레임 레이트로 결정된다.
단계(S505 또는 S506)에서 후보 프레임 레이트가 결정된 다음에는, 표 2에 따라서 후보 프레임 레이트를 레이트 데이터 신호로 변환하기 위하여 후속 프레임 레이트 후보 계산부(330)에 의해 단계(S507)가 수행된다. 즉, 표 2에 나타난 바와 같이, 1, 1/2, 1/4 및 1/8 레이트는 각각 "0", "1", "2" 및 "3"으로 변환된다. 그 다음에는, 레이트 데이터 신호는 (i+1)번째, 즉 단계(S507)에서 제1 후보 레지스터에 기입된다. 그 결과, 변수(i)를 0으로부터 1로 바꾸기 위하여 단계(S501)가 단계(S507)에 이어진다.
변수(i)가 1로 바뀌면, i=0인 경우를 참조하여 상기한 방법으로 제5 내지 제8 빈도 레지스터(315 내지 318)의 빈도가 후속 프레임 레이트 후보 계산부(330)에 의해 합산된다.
변수(i)가 1이면, 레이트 데이터 신호는 후속 프레임 레이트 후보 레지스터부(350)의 제2 후보 레지스터에 기입된다. 같은 방법으로, 제3 내지 제16 후보 레지스터(353 내지 3516)에, 표 2에 나타난 바와 같이, 한 프레임이 지속되는 동안에레이트 데이터 신호가 연속적으로 채워진다.
변수(i)가 16이 되면, 도 5의 단계(S501) 다음에는 후속 프레임 레이트 후보 계산부(330)의 제어하에 제1 내지 제64 빈도 레지스터(311 내지 3164)가 우측으로 시프트하는 단계(S510)가 이어진다. 그 다음에는, 제1 내지 제64 빈도 레지스터(311 내지 3164)의 최좌측 메모리 셀이 클리어 되거나 0으로 채워진다. 그리하여, 후속 프레임 레이트 후보 계산부의 동작은 종료된다.
후속 프레임 레이트 후보 레지스터부(350)의 제1 내지 제16 후보 레지스터(351 내지 3516)는 표 2에 나타나 있는 프레임 레이트 값들을 나타내는 레이트 데이터 신호를 연속적으로 저장한다. 이것은 현행 프레임(1), (x+2)번째, 및 (x+3)번째 프레임들간의 제1 관계가 제1 내지 제16 후보 레지스터(351 내지 3516)에 통계적으로 저장된다는 것을 보여준다. 다시 말하면, 현행 프레임에서 최대의 가능성을 가진 프레임 레이트 값은 (x+2)번째 및 (x+3)번째 프레임에서 선행 프레임으로부터 예측되며 도 3에 예시된 바와 같이 제1 내지 제16 후보 레지스터(351 내지 3516)에 저장된다.
제1 관계는, 도 7을 참조하여 언급된 바와 같이, 프레임(2), 현행 프레임(1), 및 후속 프레임(-x)사이의 제2 관계와 유사하다. 후속 프레임(-x)의 프레임 레이트는, 도 7에 도시된 바와 같이, 프레임(2) 및 현행 프레임(1)의 프레임 레이트 값과 관련하여 제1 내지 제16 후보 레지스터(351 내지 3516)에 저장된 프레임 레이트 값들 중의 하나를 선택함으로써 정확하게 예상할 수 있음을 쉽게 알 수 있다.
도 3에서, 후속 프레임 레이트 선택부(340)에는 프레임 레이트 입력 레지스터(300)의 스테이지(2 및 1)로부터의 프레임 레이트 값 또는 프레임 데이터 신호가 공급된다. 각 프레임 레이트 값이 4개의 레이트(1, 1/2, 1/4 및 1/8 레이트)의 하나를 가지면, 스테이지(2 및 1)로부터의 프레임 레이트 값의 조합은 16단계로 특정될 수 있다. 이를 고려하면, 제1 내지 제16 후보 레지스터(351 내지 3516)의 하나가 프레임 레이트 입력 레지스터(300)의 스테이지(2 및 1)로부터 보내진 프레임 레이트 값에 반응하여 후속 프레임 레이트 선택부(340)에 의해 선택된다.
구체적으로, 후속 프레임 레이트 선택부(340)는 표 3에 따라서 제1 내지 제16 후보 레지스터(351 내지 3516)의 하나를 선택한다.
스테이지(2 및 1)에서 프레임 레이트 값([2] 및 [1])이 0 및 0이면, 후속 프레임 레이트 선택부(340)에 의해 제1 후보 레지스터(351)가 선택되어져서 제1 후보 레지스터(351)로부터 프레임 레이트 값을 판독하여 그 값을 후속 프레임(-x)에서예측된 후속 프레임 레이트 값으로서 DBR(170)에 보낸다. 같은 방법으로, 스테이지(2 및 1)에서 프레임 레이트 값([2] 및 [1])이 (0,1)이면, 후속 프레임 레이트 선택부(340)에 의해 제2 후보 레지스터가 선택된다. 또한, 프레임 레이트 값([2] 및 [1])이 (3,3)이면 후속 프레임 레이트(340)에 의해 제16 후보 레지스터(3516)가 선택된다.
그리하여, 선택된 프레임 레이트 값은 예측된 후속 프레임 레이트 값으로서 DBR(170)에 공급된다.
이 구조에 있어서, 오랫동안 프레임 레이트 값을 측정함으로써 얻어진 프레임 레이트 값으로서 제1 내지 제16 후보 레지스터(351 내지 3516)를 초기화하는 것이 필요하다.
도 1에서, DBR(데이터 버스트 랜덤마이저)(170)에는 예측된 후속 프레임 레이트 값 및 확산 코드가 각각 후속 프레임 탐색 레이트 판단부(160) 및 확산 코드 생성부(180)로부터 공급된다. 확산 코드 생성부(180)로부터 공급된 확산 코드는 지연부(101)의 추가적인 지연 시간과 동일한 지연 시간만큼 지연되며 그후에 DBR(170) 및 제1 내지 제m 탐색기(121 내지 12m)에 전달된다. 반대로, 제1 내지 제n 상관부(111 내지 11n)에는 어떠한 지연 시간없이 확산 코드가 주어진다.
도 1에 예시된 DBR(170)에는 예측된 후속 프레임 레이트 값 및 상기 방법으로 지연된 확산 코드가 주어진다. DBR(170)은, 소정의 알고리즘에 따라서, 데이터 신호를 운반하고 사용가능 슬롯으로 불릴 수 있는 버스트 후보 슬롯을 계산한다.
소정의 알고리즘에 따르면, 낮은 레이트의 버스트 후보 슬롯은 항상 상기 낮은 레이트 보다 높은 레이트의 버스트 후보 슬롯에 포함되는 것으로 규정된다.
예를 들면, 각 프레임이 16개의 슬롯으로 구성되어 있으면, 16비트의 버스트 후보 슬롯 정보가 각 버스트 후보 슬롯을 지정하기 위하여 사용된다.
이 경우에, "1" 논리값이 사용가능 슬롯을 나타내는 것으로 가정한다. 이런 상황하에서, 1/4레이트가 설정되면 16비트 중에서 단지 4비트가 "1" 논리값을 가짐에 반하여 1/2레이트가 프레임 레이트로서 설정되면 16비트 중에서 8비트가 "1" 논리값을 가진다. 같은 방법으로 1/8레이트가 설정되면 단지 2비트만 "1" 논리값을 가진다.
DBR(170)은, 도 1에 도시된 바와 같이, 역확산 복조부(100)를 제어하기 위하여 복조 제어부(190)에 접속된다. 이를 위하여, 복조 제어부(190)는 역확산 복조부(100)의 제1 내지 제m 탐색기(121 내지 12m)에 개시 시간 및 탐색 동작을 위한 시간폭을 공급한다. 제1 내지 제m 탐색기(121 내지 12m)(일반적으로는 12i로 표시)의 각각은 탐색 동작을 종료하자마자 소정의 시간폭 내에 피크가 나타나는 시간을 역확산 복조부(100)에 통지한다. 그리하여, DBR(170), 복조 제어부(190), 및 탐색기(121 내지 12m)의 조합은 소정의 프레임 레이트 또는 후보 레이트 값을 사용함으로써 소정의 동작을 실행하는 실행 회로로 불려 질 수 있다.
역확산 복조부(100)에서, 각 탐색기(12i)는 탐색 동작의 결과를 제1 내지 제n 상관부(111 내지 11n)에 공급하며 그리하여 레이크 합성부(130)는 최대 에너지 대 소음(Eb/No)비를 보여준다. 상기한 버스트 후보 슬롯 정보는 각 탐색기(12i)의 개시 시간을 결정하는 역할을 한다. 역확산 복조부(100)는 도 2를 참조하여 상기한 방법으로 복조 제어부(190)에 의해 제어된다.
비록 지금까지 본 발명은 몇 가지 실시예를 참조하여 서술되었지만, 본 기술과 관련된 당업자가 본 발명을 여러 가지 다른 방법으로 실시하는 것도 쉽게 가능할 것이다. 예를 들면, 제1 관계에 따라 통계적인 과정을 수행하기 위하여 프레임 레이트 입력 레지스터(300)의 세 개 이상의 내용이 빈도 지정부(320)에 주어지는 경우에, 프레임 레이트는 4개의 레이트로 한정되지 않을 수 있다. 이 경우에, 후속 프레임 레이트 선택부(340)에는 제1 관계를 고려하여 프레임 레이트 입력 레지스터(300)의 내용이 주어진다. 게다가, 본 발명은 DS-CDMA의 통계적 과정에 한정되지 않을 수 있다. 비록 기지국에서 사용되는 무선 통신 장치에 관하여 설명되었지만, 본 발명에 따른 무선 통신 장치는 기지국과 통신할 수 있는 이동 라디오 단말에서도 사용될 수 있다.
본 발명에 의하면, 후속 프레임 레이트를 높은 확률로 예측하여 지정된 슬롯만을 탐색함으로써 탐색기가 고에너지 경로를 보다 확실히 획득하도록 할 수 있다. 또한, 데이터를 포함하지 않은 슬롯을 쓸데 없이 탐색하는 것에 의해 간섭이 높은 경로를 획득하게 되는 경우를 피할 수 있다. 따라서, 핸드오프중의 호출 중단이 감소하고 통신 품질이 향상된다는 효과가 있다.

Claims (22)

  1. DS/CDMA 이동 통신 시스템에서 사용되며, 복수의 프레임-상기 복수의 프레임 각각은 프레임 레이트를 가지며 복수의 슬롯으로 더욱 분할됨-으로 분할될 수 있는 수신 신호들의 시퀀스에 응답하여 동작하는 무선 통신 장치에 있어서,
    이전에 수신한 선행 프레임의 프레임 레이트를 통계적으로 처리하여 통계 처리 결과를 생성하는 처리 수단;
    상기 통계 처리 결과에 기초하여 후속 프레임의 프레임 레이트를 예측함으로써 상기 후속 프레임의 예측 프레임 레이트를 생성하는 예측 수단; 및
    상기 예측 프레임 레이트로 결정된 후보 슬롯들 내에서 소정의 동작을 실행하는 실행 수단
    을 포함하는 것을 특징으로 하는 무선 통신 장치.
  2. 제1항에 있어서, 상기 통계 처리 결과가 환경 변화에 대응하도록 연속적으로 갱신되는 것을 특징으로 하는 무선 통신 장치.
  3. 제1항에 있어서, 상기 실행 수단은
    확산 코드를 생성시키기 위한 확산 코드 생성부; 및
    상기 예측 프레임 레이트 및 상기 확산 코드로부터 상기 후보 슬롯을 계산하기 위한 계산 유닛
    을 포함하는 것을 특징으로 하는 무선 통신 장치.
  4. 제3항에 있어서, 상기 실행 수단은 상기 후보 슬롯을 참조하여 상기 수신 신호를 복조 신호로 복조하는 복조 유닛을 더 포함하는 것을 특징으로 하는 무선 통신 장치.
  5. 기준 프레임 레이트를 갖는 기준 프레임에 후속하는 선택된 프레임의 프레임 레이트를 예측하는 방법에 있어서,
    상기 기준 프레임 레이트와 상기 기준 프레임에 선행하는 선행 프레임의 프레임 레이트를 통계 처리하여, 상기 선택된 프레임의 프레임 레이트 후보를 계산하는 단계; 및
    상기 프레임 레이트 후보를 예측 프레임 레이트로서 생성하는 단계
    를 포함하는 것을 특징으로 하는 예측 방법.
  6. 제5항에 있어서, 상기 통계 처리 단계가
    상기 선행 프레임 레이트 및 상기 기준 프레임 레이트를 연속적으로 저장하는 단계;
    상기 선행 프레임 레이트 및 상기 기준 프레임 레이트의 각 조합을 축적하여 상기 각 조합의 빈도를 통계적으로 검출하는 단계; 및
    상기 각 조합의 빈도를 사용하여 상기 프레임 레이트 후보를 얻는 단계
    를 포함하는 것을 특징으로 하는 예측 방법.
  7. 이동 통신 시스템의 무선 통신 장치에서 수신 신호 시퀀스 -상기 수신 신호 시퀀스는 기준 프레임, 상기 기준 프레임에 선행하는 선행 프레임 시퀀스 및 상기 기준 프레임에 후속하는 후속 프레임을 포함함-로부터 얻어진 프레임 레이트 신호들의 시퀀스에 응답하여 동작하며, 상기 후속 프레임의 프레임 레이트를 계산하기 위해 사용되는 회로에 있어서,
    상기 기준 프레임으로부터 추출된 기준 프레임 레이트와 상기 선행 프레임 시퀀스로부터 추출된 선행 프레임 레이트를 통계적으로 처리하여, 상기 통계 처리의 결과를 후속 프레임의 프레임 레이트 후보로서 연속적으로 저장시키는 처리 수단; 및
    상기 프레임 레이트 후보를 선택하여, 상기 프레임 레이트 후보를 상기 후속 프레임 레이트로서 생성하는 선택 수단
    을 포함하는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 무선 통신 장치가 상기 수신 신호 시퀀스를 수신 신호들의 시퀀스로 복호화하기 위한 처리 시간을 가지며,
    상기 처리 수단이,
    상기 수신 신호 시퀀스의 각 프레임에서 추출된 각 프레임 레이트로 연속적으로 로드(load)되는 복수의 스테이지를 갖는 입력 레지스터;
    상기 처리 시간에 의존하는 상기 입력 레지스터의 복수의 상기 스테이지에 접속되며, 상기 기준 및 선행 프레임 레이트로 이루어진 프레임 레이트 조합을 연속적으로 저장하는 빈도 저장부;
    상기 각 조합의 빈도를 통계적으로 검출함으로써 상기 후속 프레임의 상기 프레임 레이트 후보를 계산하는 후보 계산부; 및
    상기 후속 프레임의 상기 프레임 레이트 후보를 연속적으로 저장하는 후보 레지스터
    를 포함하는 것을 특징으로 하는 회로.
  9. 제7항에 있어서, 상기 선택 수단은
    상기 처리 시간에 의존하는 상기 입력 레지스터의 스테이지들에 접속되며, 상기 입력 레지스터의 상기 스테이지들로부터 얻어진 상기 프레임 레이트들의 조합에 의해 상기 프레임 레이트 후보를 선택하는 후속 프레임 선택부를 포함하는 것을 특징으로 하는 회로.
  10. 제7항에 있어서, 상기 무선 통신 장치는 상기 수신 신호 시퀀스에 대해 지연시간 만큼 지연된 지연 신호에 응답하여 동작하며,
    상기 빈도 저장부는, 상기 처리 시간과 상기 지연 시간 간의 차이에 의해 결정되는 상기 입력 레지스터의 상기 복수의 스테이지들에 접속되는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 상기 후속 프레임 선택부는 상기 처리 시간과 상기 지연 시간 간의 상기 차이에 의해 결정되는 상기 입력 레지스터의 상기 복수의 스테이지에 접속된 것을 특징으로 하는 회로.
  12. 제10항에 있어서, 상기 빈도 저장부가 접속된 상기 입력 레지스터의 상기 복수의 스테이지들은 상기 처리 시간과 상기 지연 시간 간의 상기 차이를 고려한 제1 관계로서 정의되고, 상기 후보 레지스터에 저장된 상기 프레임 레이트 후보와, 상기 후속 프레임 선택부가 접속된 상기 입력 레지스터의 상기 스테이지들 간의 관계가 상기 제1 관계와 유사한 제2 관계에 의해 특정되는 것을 특징으로 하는 회로.
  13. 제10항에 있어서, 상기 처리 시간과 상기 지연 시간 간의 상기 차이가 3개의 프레임의 지속 시간 이하인 것을 특징으로 하는 회로.
  14. 제13항에 있어서, 현행, 선행 및 후속 프레임 레이트 각각이 4개의 서로 다른 프레임 레이트들로부터 선택되는 것을 특징으로 하는 회로.
  15. 제14항에 있어서, 상기 빈도 저장부는 복수의 빈도 레지스터를 포함하며, 상기 복수의 빈도 레지스터의 개수는 상기 4개의 프레임 레이트 및 상기 빈도 저장부가 접속되는 스테이지의 개수에 의해 결정되는 것을 특징으로 하는 회로.
  16. 제15항에 있어서, 상기 빈도 레지스터의 개수는, 상기 스테이지의 상기 개수가 3인 경우, 64인 것을 특징으로 하는 회로.
  17. 제15항에 있어서, 상기 빈도 레지스터 각각은 제1 내지 제y번째 메모리 셀을 가지며, 상기 y는 정수인 것을 특징으로 하는 회로.
  18. 선행 프레임 레이트로부터 최후속 수신된 프레임의 최후속 프레임 레이트를 예측하는 방법에 있어서,
    수신 신호들의 시퀀스로부터 프레임 레이트 신호들의 시퀀스를 추출하는 단계; 및
    상기 프레임 레이트 신호 시퀀스를 추출하기 위한 지연 시간을 고려하여 상기 최후속 수신 프레임에 선행하는 선행 프레임 레이트 신호들을 처리함으로써 상기 최후속 수신 프레임의 프레임 레이트를 예측하는 단계
    를 포함하는 것을 특징으로 하는 예측 방법.
  19. 제18항에 있어서, CDMA 통신 시스템의 무선 통신 장치에 포함되어 있는 탐색기를 제어하기 위해 사용되며,
    데이터 버스트 랜더마이저(data burst randomizer)를 통해 상기 예측된 최후속 프레임 레이트를 상기 탐색기에 공급하는 단계를 더 포함하는 것을 특징으로 하는 예측 방법.
  20. 제19항에 있어서, 상기 지연 시간은 상기 무선 통신 장치에 있어서의 처리 시간과 상기 수신 신호 시퀀스를 지연시키는 지연 유닛에 주어지는 추가 지연 시간 간의 차이에 의해 결정되는 것을 특징으로 하는 예측 방법.
  21. 제20항에 있어서, 상기 예측 단계는
    상기 프레임 레이트 신호들을 입력 레지스터에 연속적으로 저장(regist)하는 단계;
    상기 지연 시간을 고려하여 상기 입력 레지스터의 스테이지들을 선택함으로써 상기 저장된 프레임 레이트 신호들로부터 상기 프레임 레이트 신호들의 조합을 검출하여 상기 프레임 레이트 신호들의 각 조합의 빈도를 저장하는 단계;
    상기 조합들의 상기 빈도로부터 후속 프레임 레이트 후보를 계산하는 단계; 및
    상기 지연 시간을 고려하여 상기 후속 프레임 레이트 후보로부터 상기 후속 프레임 레이트를 선택하는 단계
    를 포함하는 것을 특징으로 하는 예측 방법.
  22. 제20항에 있어서, 상기 검출 단계에서 선택된 상기 입력 레지스터의 상기 스테이지들이 제1 관계를 제공하며, 상기 후속 프레임 레이트는 상기 제1 관계와 유사한 제2 관계를 사용하여 선택되는 것을 특징으로 하는 예측 방법.
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