JP4301570B2 - デジタル放送の受信装置 - Google Patents

Description

本発明は、デジタル放送の受信装置に関し、詳しくは、受信装置内における記憶手段の接続構成に関する。

２００３年に３大都市圏で開始された地上波デジタル放送は、順次、放送エリアを拡大している。さらに、２００６年春には、地上波デジタル放送の携帯端末向けサービス（１セグ放送）が開始された。

日本の地上波デジタル放送は、ＩＳＤＢ−Ｔという規格が用いられている。この規格では、変調方式としてＯＦＤＭ（Orthogonal Frequency Division Multiplexing；直交周波数分割多重）が採用されている。ＯＦＤＭ方式は、送信信号を複数の搬送波に分割して送信するマルチキャリア伝送方式の１つであり、マルチパス伝送路の周波数選択性フェ−ジングに強い、各サブチャネルのスペクトルが密に配置でき、周波数利用効率が高い、などの利点がある。

図２は、従来のデジタル放送受信装置１００のブロック図である。このデジタル放送受信装置１００は、携帯端末用の受信装置である。つまり、１セグ受信用の受信装置である。

デジタル放送受信装置１００は、図に示すように、アンテナ１０１、ＲＦチューナ１０２、ＯＦＤＭ復調処理部１０３、デコード部１０６、ＳＤＲＡＭ１０７、モニタ１０８、スピーカ１０９を備えている。

ＯＦＤＭ復調処理部１０３は、ＯＦＤＭデモジュレータ１０４やメモリ１０５などを含むＬＳＩチップである。ＯＦＤＭデモジュレータ１０４は、ＦＦＴ演算回路や等化回路などを含む回路ブロックであり、メモリ１０５をワークエリアとして利用し、ＯＦＤＭ信号の復調処理を実行する。

デコード部１０６は、映像／音声のデコード機能を備えたＬＳＩチップである。デコード部１０６は、ＯＦＤＭ復調処理部１０３より出力されたＴＳ（Transport Stream）信号を入力し、映像／音声のＥＳ（Elementary Stream）信号を分離する。さらに、映像／音声のＥＳ信号をデコードし、映像信号／音声信号に変換する。映像信号は、ＭＰＥＧあるいはＨ．２６４／ＡＶＣなどの規格で符号化されている。デコード部１０６は、ＳＤＲＡＭ１０７をワークエリアとして利用しながら、映像信号のデコード処理を行う。そして、デコード部１０６においてデコードされた映像信号は、モニタ１０８に出力され、音声信号は、スピーカ１０９に出力される。

このように、ＬＳＩチップとして構成されるＯＦＤＭ復調処理部１０３、デコード部１０６が、プリント基板１１０に載置される。さらに、プリント基板１１０にＲＦチューナ１０２やＳＤＲＡＭ１０７が搭載されている。

"ＳＩＰ（System in Package）"、２００４年６月、株式会社東芝セミコンダクター社、[平成18年6月30日検索]、インターネット＜ＵＲＬ：http://www.semicon.toshiba.co.jp/prd/common/document/pdf/scj0010a.pdf＞

上述したように、従来のデジタル放送受信装置１は、デコード部１０６がワークエリアとして使用するＳＤＲＡＭ１０７を備えている。そして、これとは別に、ＯＦＤＭ復調処理部１０３は、ＯＦＤＭデモジュレータ１０４がワークエリアとして使用するメモリ１０５を備えている。そして、ＯＦＤＭ復調処理部１０３は、上記のようにＬＳＩとして構成されているが、このＬＳＩの中でメモリ１０５の占める面積の割合が非常に大きかった。たとえば、ＬＳＩの面積の４０％程度をメモリ１０５が占めていた。

このデジタル放送受信装置１は、上述したように、携帯端末に搭載される受信装置であり、小型化の要請が大きい。そして、ＦＦＴ演算回路などの回路群の小型化には、限界があるため、ＯＦＤＭ復調処理部１０３のチップ面積を小さくするためには、そのチップ面積の多くを占める記憶装置の面積を縮小させたいという要望がある。また、このような、要請は、携帯端末用の受信装置に限られるものではない。固定受信装置においても、ＯＦＤＭ復調処理部１０３のチップ面積を小さくできれば、装置構成の縮小化を図ることができ、メリットが大きい。

そこで、本発明は前記問題点に鑑み、デジタル放送受信装置におけるＯＦＤＭ復調処理部の構成を小型化させる技術を提供することを目的とする。

上記課題を解決するため、請求項１記載の発明は、ＯＦＤＭ信号の復調手段を含む第１処理ブロックと、前記復調手段から出力された信号を入力して映像あるいは音声信号をデコードするデコード手段を含む第２処理ブロックと、前記第２処理ブロックに接続される記憶手段と、を備え、前記記憶手段は、前記復調手段および前記デコード手段が処理を実行するときにワークエリアとして使用され、前記第１処理ブロックは、前記復調手段と前記記憶手段との間で転送されるデータを入出力する第１インタフェース、を備え、前記第２処理ブロックは、前記第１インタフェースと接続される第２インタフェースと、前記デコード処理手段および前記第２インタフェースと接続される調停手段と、を備え、前記調停手段は、さらに前記記憶手段に接続され、前記デコード手段と前記記憶手段との間のデータ転送と、前記復調手段と前記記憶手段との間のデータ転送とを調停することを特徴とする。

請求項２記載の発明は、請求項１に記載のデジタル放送の受信装置において、前記第２処理ブロックは、さらに、前記第２インタフェースと前記調停手段との間に接続されるバッファ手段、を備え、前記バッファ手段は、前記デコード手段が前記記憶手段にアクセスしている間、前記復調手段からの出力データをバッファリングすることを特徴とする。

請求項３記載の発明は、請求項１または請求項２に記載のデジタル放送の受信装置において、前記調停手段は、前記デコード手段によるデコード処理の空き時間に、前記復調手段に対して前記記憶手段に対するアクセス権を付与することを特徴とする。

請求項４記載の発明は、請求項１ないし請求項３のいずれかに記載のデジタル放送の受信装置において、前記調停手段は、ＯＦＤＭ信号の復調処理のリアルタイム性が維持できるように、前記復調手段に対して前記記憶手段に対するアクセス権を付与することを特徴とする。

請求項５記載の発明は、請求項１ないし請求項４のいずれかに記載のデジタル放送の受信装置において、前記第１処理部および前記第２処理部は、それぞれＬＳＩチップであり、この２つのＬＳＩチップが１つのパッケージに納められていることを特徴とする。

本発明のデジタル放送の受信装置は、復調手段およびデコード手段が、調停手段により調停されつつ、同一の記憶手段をワークエリアとして使用する。これにより、従来、復調手段およびデコード手段がそれぞれ備えていた記憶手段を１つに減らすことができ、デジタル放送受信装置の装置構成を小さくすることができる。また、記憶手段を有効に利用することができる。

また、調停手段は、デコード処理の空き時間に、復調手段に対して記憶手段に対するアクセス権を付与する。デコード処理の空き時間を利用することで、効率的に、記憶手段を共有させることができる。

また、調停手段は、ＯＦＤＭ信号の復調処理のリアルタイム性が維持できるように、復調手段に対して記憶手段に対するアクセス権を付与する。ＯＦＤＭの復調処理を遅延させることなく、記憶手段を共有させることができる。

また、復調手段を含む第１処理部とデコード手段を含む第２処理部は、それぞれＬＳＩチップであり、この２つのＬＳＩチップが１つのパッケージに納められている。これにより、既存のＬＳＩ構成を利用しながら、低コストで記憶手段を共用させるシステムを構築することができる。

以下、図面を参照しつつ本発明の実施の形態について説明する。図１は、本発明の実施の形態に係るデジタル放送受信装置１０の機能ブロック図である。本実施の形態においては、このデジタル放送受信装置１０は、携帯電話機、ゲーム機などの携帯機器に組み込まれて使用される受信装置である。つまり、このデジタル放送受信装置１０は、１セグ放送信号を受信する装置である。

デジタル放送受信装置１０は、図に示すように、受信アンテナ１、ＲＦチューナ２、第１処理部３、第２処理部４、ＳＤＲＡＭ５、モニタ６、スピーカ７を備えている。

第１処理部３は、ＯＦＤＭデモジュレータ３１および入出力インタフェース３２を備えるＬＳＩチップである。ＯＦＤＭデモジュレータ３１は、ＦＦＴ演算回路、等化回路などを備える回路群であり、ＲＦチューナ２からＯＦＤＭ受信信号を入力し、ＴＳ（Transport Stream）信号を出力する。ＯＦＤＭデモジュレータ３１と第２処理部４が備えるデコード部４１とはバス９１で接続されており、ＯＦＤＭデモジュレータ３１は、このバス９１を介して、ＴＳ信号をデコード部４１に出力する。入出力インタフェース３２は、ＯＦＤＭデモジュレータ３１が、ＳＤＲＡＭ５にアクセスするときのインタフェースである。

第２処理部４は、デコード部４１、入出力インタフェース４２、バッファ４３、アービタ４４、ＳＤＲＡＭインタフェース４５を備えるＬＳＩチップである。デコード部４１は、ＯＦＤＭデモジュレータ３１から入力したＴＳ信号から、映像および音声のＥＳ（Elementary Stream）信号を分離し、さらに、映像および音声のＥＳ信号をデコードして、映像信号および音声信号を出力する。

入出力インタフェース４２は、第１処理部３の入出力インタフェース３１と複数のシリアル線９２で接続されている。入出力インタフェース４２は、ＯＦＤＭデモジュレータ３１がＳＤＲＡＭ５にアクセスするときのインタフェースである。なお、入出力インタフェース４２と入出力インタフェース３２とがパラレルのバスで接続される構成であってもよい。

バッファ４３は、入出力インタフェース４２とアービタ４４との間に接続されている。アービタ４４は、ＯＦＤＭデモジュレータ３１のＳＤＲＡＭ５に対するアクセスと、デコード部４１のＳＤＲＡＭ５に対するアクセスを調停する回路である。ＯＦＤＭデモジュレータ３１は、入出力インタフェース３２、４２、バッファ４３、ＳＤＲＡＭインタフェース４５を介してＳＤＲＡＭ５にアクセスする。また、デコード部４１は、ＳＤＲＡＭインタフェース４５を介してＳＤＲＡＭ５にアクセスする。そして、ＯＦＤＭデモジュレータ３１におけるＯＦＤＭ信号の復調処理と、デコード部４１における映像および音声のデコード処理は並行して処理が実行されるため、ＳＤＲＡＭ５に対して同じタイミングでアクセスが発生する場合がある。そこで、ＳＤＲＡＭインタフェース４５の前にアービタ４４を介在させ、アービタ４４によりＳＤＲＡＭ５に対するアクセスを調停するようにしているのである。本実施の形態においては、ＳＤＲＡＭ５は、１２８Ｍｂｉｔの記憶容量を持っている。

このような構成の第１処理部３および第２処理部４は、上述したように、それぞれＬＳＩチップとして構成されているが、これらＬＳＩチップが、１つのパッケージ１２となってプリント基板１１に搭載される構成となっている。つまり、第１処理部３と第２処理部４とは、ＳＩＰ（System In Package）モジュールとして構成されているのである。そして、デジタル放送受信装置１０は、このＳＩＰモジュールであるパッケージ１２と、ＲＦチューナ２とＳＤＲＡＭ５とがプリント基板１１に搭載されて構成されている。

また、第１処理部３と第２処理部４との間のバス９１およびシリアル線９２は、パッケージ１２内の基板上に配線されている。したがって、第１処理部３と第２処理部４との間の配線がプリント基板１１上に不要であり、第１処理部３と第２処理部４との間のデータ転送を高速化させることができる。

以上の構成のデジタル放送受信装置１０におけるデジタル放送の受信、再生処理の流れについて説明する。

デジタル放送の放送局（図示せず）から送信されたＲＦ（Radio Frequency）信号は、伝送路を通って、受信アンテナ１によって受信される。

受信されたＲＦ信号は、ＲＦチューナ２において、ＩＦ（Intermediate Frequency）信号に周波数変換される。そのＩＦ信号は、図示せぬ、ＢＰＦ（バンドパスフィルタ）、ミキサー、ＬＰＦ（ローパスフィルタ）、Ａ／Ｄ変換回路等を介して第１処理部３に出力される。

第１処理部３に入力される信号は、Ａ／Ｄ変換回路において所定のサンプリング周波数で変換されたデジタル信号（シンボル信号）である。この第１処理部３が入力するシンボル信号は、時間領域におけるＯＦＤＭ受信信号である。

ＯＦＤＭデモジュレータ３１は、上記のようにＦＦＴ演算回路などを含むＬＳＩである。ＦＦＴ演算回路は、入力する時間領域の信号を周波数領域の信号にフーリエ変換する。ＦＦＴ演算回路より出力された信号は、周波数領域において受信信号の等化処理が実行される。等化処理後の信号は、チャンネル復号化処理、ビタビ復号化処理、リードソロモン復号化処理などが施され、ＴＳ信号としてバス９１を介して第２処理部４のデコード部４１に対して出力される。

第２処理部４では、デコード部４１がＴＳ信号を入力する。デコード部４１は、圧縮されている番組情報のデータであるＴＳ信号から、映像データ列あるいは音声データ列であるＥＳ信号を分離する。さらに、デコード部４１は、映像あるいは音声のＥＳ信号をデコードして映像信号および音声信号を出力する。

デコード部４１より出力された映像信号は、モニタ６に出力され、音声信号は、スピーカ７に出力される。このようにして、地上波デジタル放送の再生が行われるのである。

そして、ＯＦＤＭデモジュレータ３１は、ＴＳ信号を生成する過程において、ＳＤＲＡＭ５をワークエリアとして利用する。たとえば、受信ＯＦＤＭ信号は、フレーム間インタリーブが行われているため、データの順序が入れ替わっている。ＯＦＤＭデモジュレータ３１は、受信データを一旦ＳＤＲＡＭ５に書き込み、データの順序を元に戻しながらＳＤＲＡＭ５に格納されたデータを再度読み出すのである。ＯＦＤＭデモジュレータ３１からＳＤＲＡＭ５に対して出力されたパラレルのデータは、入出力インタフェース３２においてシリアルデータに変換され、シリアル線９２を介して入出力インタフェース４２に転送される。

入出力インタフェース４２は、入出力インタフェース３２から転送されたシリアルのデータをパラレルのデータに変換して、バッファ４３に出力する。そして、バッファ４３は、アービタ４４により、ＳＤＲＡＭ５に対するアクセスを許可されると、バッファしているデータをＳＤＲＡＭインタフェース４５に対して出力するのである。このようにして、ＳＤＲＡＭ５に対するアクセスが行われる。

ＯＦＤＭデモジュレータ３１からＳＤＲＡＭ５に対するデータの書き込み処理は、以上のようにして、アービタ４４によるアクセスの許可を受けて実行される。つまり、書き込みコマンドや書き込みアドレスデータ、書き込みデータが、入出力インタフェース３２、４２を介してバッファ４３に転送され、アービタ４４によりアクセスの許可を受けることで、バッファ４３にバッファされていた書き込みコマンドや書き込みデータがＳＤＲＡＭ５に転送されるのである。そして、ＳＤＲＡＭ５に対するデータの書き込み処理が実行される。

また、ＯＦＤＭデモジュレータ３１からＳＤＲＡＭ５に対するデータの読み出し処理も基本的には同様である。つまり、読み出しコマンドや読み出しアドレスデータが、入出力インタフェース３２、４２を介してバッファ４３に転送され、アービタ４４によりアクセスの許可を受けることで、読み出しコマンドがＳＤＲＡＭ５に転送されるのである。そして、ＳＤＲＡＭ５からの読み出し処理が実行される。ＳＤＲＡＭ５より読み出されたデータは、バッファ４３、入出力インタフェース４２、３２を介してＯＦＤＭデモジュレータ３１に転送されるのである。このとき、バッファ４３は、シリアルインタフェースの速度に応じてバッファ４３にバッファしているデータを入出力インタフェース４２に対して出力する。

一方、デコード部４１も、映像信号や音声信号をデコードする過程において、ＳＤＲＡＭ５をワークエリアとして使用する。たとえば、ＭＰＥＧ圧縮されている映像をデコードするときにＳＤＲＡＭ５をワークエリアとして使用する。あるいは、Ｈ．２６４／ＡＶＣで圧縮されている映像をデコードするときにＳＤＲＡＭ５をワークエリアとして使用する。また、デコード部４１は、ＭＰＥＧ−２ ＡＡＣ符号化されている音声をデコードするときにＳＤＲＡＭ５をワークエリアとして使用する。

このように、デコード部４１がＳＤＲＡＭ５をワークエリアとして使用するとき、デコード部４１から出力された書き込みコマンドや読み出しコマンドは、アービタ４４により許可を受けた場合のみＳＤＲＡＭ５に転送され、書き込み処理や読み出し処理が実行されるのである。つまり、アービタ４４によりアクセスの許可を受けることで、書き込みコマンドや書き込みアドレスデータ、書き込みデータが、デコード部４１より出力され、書き込みコマンド等がＳＤＲＡＭ５に転送されるのである。そして、ＳＤＲＡＭ５に対するデータの書き込み処理が実行される。また、アービタ４４によりアクセスの許可を受けることで、読み出しコマンドや読み出しアドレスデータが、デコード部４１より出力され、読み出しコマンドがＳＤＲＡＭ５に転送されるのである。そして、ＳＤＲＡＭ５からの読み出し処理が実行される。ＳＤＲＡＭ５より読み出されたデータは、デコード部４１に転送されるのである。

このように、アービタ４４は、ＯＦＤＭデモジュレータ３１によるＳＤＲＡＭ５に対するアクセス処理と、デコード部４１によるＳＤＲＡＭ５に対するアクセス処理を調停する役割を担うのである。このような構成とすることで、第１処理部３と第２処理部４とが共通のＳＤＲＡＭ５を使用することになり、デジタル放送受信装置１０の装置を小型化させることが可能である。特に、第１処理部３において、大きな面積を占めていたメモリが取り除かれるので、ＯＦＤＭ処理モジュールである第１処理部３のチップ面積を非常に小さくすることが可能である。

また、第１処理部３は、ＯＦＤＭデモジュレータ３１のメモリインタフェースを、入出力インタフェース３２により変換するようにしている。つまり、ＯＦＤＭデモジュレータ３１が備えるパラレルのメモリインタフェースを、入出力インタフェース３２でシリアルのインタフェースに変換するようにしている。これにより、ＯＦＤＭデモジュレータ３１は、図２で示したように、チップ内にメモリを有していた場合と同じインタフェースでメモリアクセスすることができる。これにより、ＯＦＤＭデモジュレータ３１に対する設計変更が極力少なくなるようにできるのである。

ＯＦＤＭ復調処理と映像／音声のデコード処理について、ＳＤＲＡＭ５を共用する方法としては、ＯＦＤＭ復調処理用のＬＳＩチップと、デコード処理用のＬＳＩチップを１チップ化し、共通のＳＤＲＡＭにアクセスするという方法も考えられる。しかし、この方法をとるためには、従来のＯＦＤＭデモジュレータやデコード処理回路に設計変更を加え、新たなＬＳＩを設計する必要がある。このような設計変更は、製品のコストを高くするとともに、異なる種類の処理チップを１チップ化させるため、汎用性、拡張性の点でもデメリットが大きい。その点、本実施の形態のデジタル放送受信装置１０は、第１処理部３と第２処理部４とをＳＩＰモジュールとして構成することで、既存のＬＳＩ構成を利用しながら、ＳＤＲＡＭ５を共用させるようにしているので、低コストで装置構成の小型化を実現しているのである。

また、従来のように、デコードＬＳＩ専用のＳＤＲＡＭを設ける構成では、ＳＤＲＡＭの空きエリアが非常に大きいという無駄があった。つまり、非常に大きなワークエリアを必要とする処理のために、ＳＤＲＡＭは１２８Ｍｂｉｔなど記憶容量の大きいものが用いられるが、受信データによっては、その記憶容量の半分を使用しない場合があり、無駄が多かった。本実施の形態のデジタル放送受信装置１０では、ＯＦＤＭ復調処理と映像／音声のデコード処理において、ＳＤＲＡＭ５が共用されるので、記憶容量の有効利用にもなる。

アービタ４４による調停処理のロジックは、特に限定されるものではなく、ユーザが希望する仕様に応じて決定すればよい。基本的には、ＭＰＥＧあるいはＨ．２６４／ＡＶＣなどの映像デコード処理によるメモリアクセス量が多いため、この映像デコード処理の空き時間を利用して、ＯＦＤＭデモジュレータ３１にメモリアクセス権を付与するようにすればよい。あるいは、基本的には、映像デコード処理の空き時間を利用してＯＦＤＭデモジュレータ３１にメモリアクセス権を付与するが、ＯＦＤＭデモジュレータ３１による復調処理のリアルタイム性を維持することを最優先としてもよい。つまり、ＯＦＤＭデモジュレータ３１による復調処理のリアルタイム性を維持させるためには、映像デコード処理の空き時間を待たずして、ＯＦＤＭデモジュレータ３１にアクセス権を移すようにしてもよい。

以上、本実施の形態のデジタル放送受信装置１０について説明したが、本発明は、１セグ放送の受信装置のみならず、一般の固定受信装置にも適用可能である。つまり、１３セグメントのＯＦＤＭ信号を受信、復調し、映像および音声をデコードしてデジタル放送を再生する受信装置においても、適用可能である。

本実施の形態に係るデジタル放送受信装置のブロック図である。 従来の形態に係るデジタル放送受信装置のブロック図である。

符号の説明

３ 第１処理部（ＬＳＩチップ）
４ 第２処理部（ＬＳＩチップ）
５ ＳＤＲＡＭ
１１ プリント基板
１２ パッケージ（ＳＩＰモジュール）
３１ ＯＦＤＭデモジュレータ
３２ 入出力インタフェース
４１ デコード部
４２ 入出力インタフェース
４３ バッファ
４４ アービタ
４５ ＳＤＲＡＭインタフェース

Claims (5)

1. ＯＦＤＭ信号の復調手段を含む第１処理ブロックと、
   前記復調手段から出力された信号を入力して映像あるいは音声信号をデコードするデコード手段を含む第２処理ブロックと、
   前記第２処理ブロックに接続される記憶手段と、
   を備え、
   前記記憶手段は、前記復調手段および前記デコード手段が処理を実行するときにワークエリアとして使用され、
   前記第１処理ブロックは、
   前記復調手段と前記記憶手段との間で転送されるデータを入出力する第１インタフェース、
   を備え、
   前記第２処理ブロックは、
   前記第１インタフェースと接続される第２インタフェースと、
   前記デコード処理手段および前記第２インタフェースと接続される調停手段と、
   を備え、
   前記調停手段は、さらに前記記憶手段に接続され、前記デコード手段と前記記憶手段との間のデータ転送と、前記復調手段と前記記憶手段との間のデータ転送とを調停することを特徴とするデジタル放送の受信装置。
2. 請求項１に記載のデジタル放送の受信装置において、
   前記第２処理ブロックは、さらに、
   前記第２インタフェースと前記調停手段との間に接続されるバッファ手段、
   を備え、
   前記バッファ手段は、前記デコード手段が前記記憶手段にアクセスしている間、前記復調手段からの出力データをバッファリングすることを特徴とするデジタル放送の受信装置。
3. 請求項１または請求項２に記載のデジタル放送の受信装置において、
   前記調停手段は、前記デコード手段によるデコード処理の空き時間に、前記復調手段に対して前記記憶手段に対するアクセス権を付与することを特徴とするデジタル放送の受信装置。
4. 請求項１ないし請求項３のいずれかに記載のデジタル放送の受信装置において、
   前記調停手段は、ＯＦＤＭ信号の復調処理のリアルタイム性が維持できるように、前記復調手段に対して前記記憶手段に対するアクセス権を付与することを特徴とするデジタル放送の受信装置。
5. 請求項１ないし請求項４のいずれかに記載のデジタル放送の受信装置において、
   前記第１処理部および前記第２処理部は、それぞれＬＳＩチップであり、この２つのＬＳＩチップが１つのパッケージに納められていることを特徴とするデジタル放送の受信装置。
   

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