JP2007304832A - メモリアクセス制御装置、メモリアクセスシステム、情報再生装置及び電子機器 - Google Patents

Abstract

【課題】 メモリを介して、簡素な構成で高速に通信データのやり取りを実現するメモリアクセス制御装置、メモリアクセスシステム、情報再生装置及び電子機器を提供する。
【解決手段】 メモリアクセス制御装置１２は、メモリ２０と、メモリ２０へのアクセスを監視するアクセス監視部３０とを含む。アクセス監視部３０は、ライト処理回路４０のライトアドレスをラッチするライトアドレスラッチ３２と、リード処理回路５０のリードアドレスをラッチするリードアドレスラッチ３４とを有する。メモリ２０には、リードアドレスラッチ３４のリードアドレスに追い越されないようにライト処理回路４０が生成したライトアドレスに基づいてデータが書き込まれる。またメモリ２０から、ライトアドレスラッチ３２のライトアドレスを追い越さないようにリード処理回路５０が生成したリードアドレスに基づいてデータが読み出される。
【選択図】 図１

Description

本発明は、メモリアクセス制御装置、メモリアクセスシステム、情報再生装置及び電子機器に関する。

地上アナログ放送に替わって登場する地上デジタル放送では、画像及び音声の高品質化に加えて種々の新サービスの提供に期待が寄せられている。地上デジタル放送の導入によって新たに提供されるサービスの１つに、携帯端末向けサービスとして、いわゆる「１セグメント放送」がある。「１セグメント放送」では、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式で変調されたデジタル変調波をＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調方式で多重化することで、携帯端末の移動時でも安定した放送受信が可能となる。

このような携帯端末の一例として、携帯電話機がある。携帯電話機に「１セグメント放送」の受信機能を付加する場合、圧縮処理後の映像データ及び音声データが多重化されたトランスポートストリームの分離処理や分離処理後のデータのデコード処理を行う。このとき、映像データのデコード処理を行う処理部と音声データのデコード処理を行う処理部との間で通信を行って、デコード処理後の映像データ及び音声データを、同期をとりながら再生する。或いは、ホストＣＰＵ（Central Processing Unit:中央演算処理装置）と上記のいずれかの処理部との間で通信を行って、デコード処理後の映像データ及び音声データを、同期をとりながら再生する。

このような２つの処理部間の通信を行うシステムとして、例えば処理部間でシリアル転送を行う構成が考えられる。この構成では、処理部間にメモリ（バッファ）を設ける必要がなくなる。

これに対して、例えば特許文献１及び特許文献２には、２つの処理部間にメモリを設けて通信を行うシステムが開示されている。

特許文献１には、２つのＣＰＵから共通にアクセスできる共有メモリ内に、各ＣＰＵに対して割り込みを発生するエリアが設けられるシステムが開示されている。このエリアにＣＰＵがアクセスすると、デコード手段によって各ＣＰＵに個別に割り込みが通知されるようになっている。このため、ＣＰＵは、伝送先のＣＰＵに対応するエリアにアクセスすることで、伝送先のＣＰＵに割り込みを通知することができ、この割り込みを受けた伝送先のＣＰＵが、共有メモリ内の伝送データを読み込むことで、リアルタイムなデータ伝送を実現させている。

また特許文献２には、第１及び第２の機能デバイスから共通にアクセスできる共有メモリのアドレス空間を複数のブロックに分割し、各機能デバイスがアクセスするブロックを判定するようにしたシステムが開示されている。こうすることで、各機能デバイスがアクセスするブロックが異なると判定した場合には、同時アクセスを許可できる。
特開平８−１６５３５号公報 特開２００２−３５８２３２号公報

しかしながら、処理部間にメモリを設けることなくシリアル転送を行う場合、両処理部にシリアルインタフェース回路を設ける必要がある。また、処理部間に、専用のシリアル信号線を接続する必要が生じ、構成が複雑化し、コスト高を招いてしまう。

また特許文献１に開示されているシステムでは、割り込み信号により、他方の処理部に通知されるため、割り込み処理を実行する際のオーバーヘッド等により処理時間がかかってしまうという問題がある。

更に特許文献２に開示されているシステムでは、両機能デバイス間で、通信データのやり取りを行う場合には、１つのブロックを共有するしかないため、両機能デバイス間で通信データのやり取りに要する時間が従来と変わらないという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、メモリを介して、簡素な構成で高速に通信データのやり取りを実現するメモリアクセス制御装置、メモリアクセスシステム、情報再生装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
互いに独立して制御されるライト処理回路及びリード処理回路によりアクセスされるメモリと、
前記メモリへのアクセスを監視するアクセス監視部とを含み、
前記アクセス監視部が、
前記ライト処理回路が前記メモリにデータを書き込む際に出力したライトアドレスをラッチするライトアドレスラッチと、
前記リード処理回路が前記メモリからデータを読み出す際に出力したリードアドレスをラッチするリードアドレスラッチとを有し、
前記メモリは、
前記リードアドレスラッチから読み出された前記リードアドレスに追い越されないように前記ライト処理回路により生成された前記メモリのライトアドレスに基づいて、データが書き込まれると共に、
前記ライトアドレスラッチから読み出された前記ライトアドレスを追い越さないように前記リード処理回路により生成された前記メモリのリードアドレスに基づいて、データが読み出されるメモリアクセス制御装置に関係する。

また本発明に係るメモリアクセス制御装置では、
前記ライトアドレスラッチは、
前記ライト処理回路による前記メモリへのデータ書き込み処理終了時のライトアドレスをラッチすることができる。

また本発明に係るメモリアクセス制御装置では、
前記リードアドレスラッチは、
前記リード処理回路による前記メモリからのデータ読み出し処理終了時のリードアドレスをラッチすることができる。

また本発明に係るメモリアクセス制御装置では、
前記ライト処理回路からのライト要求に対応して、前記ライト処理回路に対してライト承認が出力される場合に、
前記ライトアドレスラッチは、前記ライト承認が出力された時点のライトアドレスをラッチすることができる。

また本発明に係るメモリアクセス制御装置では、
前記リード処理回路からのリード要求に対応して、前記リード処理回路に対してリード承認が出力される場合に、
前記リードアドレスラッチは、前記リード承認が出力された時点のリードアドレスをラッチすることができる。

上記のいずれかの発明においては、ライト処理回路又はリード処理回路によるメモリへのアクセスが、アクセス監視部によって監視される。そして、アクセス監視部は、ライト処理回路によるライトアドレス又はリード処理回路によるリードアドレスを取り込む。その上、アクセス監視部が取り込んだライトアドレスはリード処理回路により読み出し可能に構成されると共に、アクセス監視部が取り込んだリードアドレスはライト処理回路により読み出し可能に構成される。

従って、ライト処理回路は、自分の都合のよいタイミングでリードアドレスを読み出し、自身のライトアドレスと比較することで、ライト処理が可能か否かを判断することができる。しかも、アクセス監視部からリードアドレスを１度だけ読み出せばよいので、ポーリング動作も不要にでき、割り込み通知によるオーバーヘッド時間を削減できるだけでなく、ライト処理回路の処理負荷を大幅に軽減することができる。

また、リード処理回路は、自分の都合のよいタイミングでライトアドレスを読み出し、自身のリードアドレスと比較することで、リード処理が可能か否かを判断することができる。しかも、アクセス監視部からライトアドレスを１度だけ読み出せばよいので、ポーリング動作も不要にでき、割り込み通知によるオーバーヘッド時間を削減できるだけでなく、リード処理回路の処理負荷を大幅に軽減することができる。

また本発明に係るメモリアクセス制御装置では、
前記メモリが、リングバッファ構造を有していてもよい。

本発明によれば、ライト処理回路がメモリに書き込む連続したデータを、新たな処理を付加することなく、リード処理回路が読み出すことができるようになる。

また本発明は、
メモリと、
前記メモリに対してデータを書き込む処理を行うライト処理回路と、
前記メモリからデータを読み出す処理を行うリード処理回路と、
前記メモリへのアクセスを監視するアクセス監視部とを含み、
前記アクセス監視部が、
前記ライト処理回路が前記メモリにデータを書き込む際に出力したライトアドレスをラッチするライトアドレスラッチと、
前記リード処理回路が前記メモリからデータを読み出す際に出力したリードアドレスをラッチするリードアドレスラッチとを有し、
前記ライト処理回路は、
前記リードアドレスラッチから読み出された前記リードアドレスに追い越されないように前記メモリのライトアドレスを生成し、該アドレスに基づいて前記メモリにデータを書き込む処理を行い、
前記リード処理回路は、
前記ライトアドレスラッチから読み出された前記ライトアドレスを追い越さないように前記メモリのリードアドレスを生成し、該アドレスに基づいて前記メモリからデータを読み出す処理を行うメモリアクセスシステムに関係する。

また本発明に係るメモリアクセスシステムでは、
前記ライト処理回路は、
前記メモリの書き込み可能領域が、前記メモリに書き込むデータサイズ以下であると判断したときに、データのライト処理を停止し、
前記リード処理回路は、
前記メモリに読み出し可能なデータがないことを条件に、データのリード処理を停止することができる。

上記のいずれかの発明によれば、簡素な制御で、高速にデータのやり取りが可能なメモリアクセスシステムを提供できる。

また本発明は、
映像データ及び音声データの少なくとも１つを再生するための情報再生装置であって、
上記のいずれか記載のメモリアクセス制御装置と、
映像データを生成するための第１のＴＳ（Transport Stream）パケット、音声データを生成するための第２のＴＳパケット、前記第１及び第２のＴＳパケット以外の第３のＴＳパケットを、トランスポートストリームから抽出する分離処理部と、
前記第１の記憶領域から読み出された前記第１のＴＳパケットに基づいて前記映像データを生成する映像デコード処理を行う映像デコーダと、
前記第２の記憶領域から読み出された前記第２のＴＳパケットに基づいて前記音声データを生成する音声デコード処理を行う音声デコーダとを含み、
前記メモリアクセス制御装置のメモリが、
前記第１のＴＳパケットが格納される第１の記憶領域と、
前記第２のＴＳパケットが格納される第２の記憶領域と、
前記第３のＴＳパケットが格納される第３の記憶領域と、
前記第１のＴＳパケットを用いて生成される第１のＰＥＳ（Packetized Elementary Stream）パケットからＰＥＳヘッダを削除した映像用ＥＳ（Elementary Stream）データが格納される第４の記憶領域とを有し、
前記映像デコーダが、
前記第１のＴＳパケットから前記第１のＰＥＳパケットを生成し、該第１のＰＥＳパケットから前記ＰＥＳヘッダを削除する処理を行った後、前記映像用ＥＳデータを前記第４の記憶領域に格納し、その後、該第４の記憶領域から読み出した映像用ＥＳデータに基づいて前記映像デコード処理を行い、
前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストによって、映像用ＥＳデータが前記第４の記憶領域に格納される場合に、
前記ホストが前記ライト処理回路であり、前記映像デコーダが前記リード処理回路である情報再生装置に関係する。

また本発明に係る情報再生装置では、
前記メモリが、
前記第２のＴＳパケットを用いて生成される第２のＰＥＳパケットからＰＥＳヘッダを削除した音声用ＥＳデータが格納される第５の記憶領域とを有し、
前記音声デコーダが、
前記第２のＴＳパケットから前記第２のＰＥＳパケットを生成し、該第２のＰＥＳパケットから前記ＰＥＳヘッダを削除する処理を行った後、前記音声用ＥＳデータを前記第５の記憶領域に格納し、その後、該第５の記憶領域から読み出した音声用ＥＳデータに基づいて前記音声デコード処理を行い、
前記ホストによって、音声用ＥＳデータが前記第５の記憶領域に格納される場合に、
前記ホストが前記ライト処理回路であり、前記音声デコーダが前記リード処理回路であってもよい。

また本発明に係る情報再生装置では、
前記映像デコーダが、前記第１の記憶領域から前記第１のＴＳパケットを、前記音声デコーダとは独立して読み出し、該第１のＴＳパケットに基づいて前記映像デコード処理を行うと共に、
前記音声デコーダが、前記第２の記憶領域から前記第２のＴＳパケットを、前記映像デコーダとは独立して読み出し、該第２のＴＳパケットに基づいて前記音声デコード処理を行うことができる。

上記のいずれかの発明によれば、上記の効果に加えて、処理能力の低い処理回路を用いて低消費電力で、処理負荷の重いデコード処理を実現する情報再生装置を提供できる。

また本発明に係る情報再生装置では、
前記映像データ及び音声データのうち前記映像データのみを再生するときは、前記音声デコーダの動作を停止させ、
前記映像データ及び音声データのうち前記音声データのみを再生するときは、前記映像デコーダの動作を停止させることができる。

本発明によれば、情報再生装置のより一層の低消費電力化を実現できる。

また本発明は、
上記のいずれか記載の情報再生装置と、
前記情報再生装置に対し、前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストとを含む電子機器に関係する。

また本発明は、
チューナと、
前記チューナからのトランスポートストリームが供給される上記のいずれか記載の情報再生装置と、
前記情報再生装置に対し、前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストとを含む電子機器に関係する。

上記のいずれかの発明によれば、上記の効果に加えて、処理負荷の重い１セグメント放送の再生処理を低消費電力で実現できる電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． メモリアクセスシステム
図１に、本実施形態におけるメモリアクセス制御装置を含むメモリアクセスシステムの構成例のブロック図を示す。

メモリアクセスシステム１０は、メモリ２０と、メモリ２０へのアクセスを監視するアクセス監視部３０とを含む。更に、メモリアクセスシステム１０は、メモリ２０内の同一のメモリ領域（記憶領域、メモリ空間）をアクセスするライト処理回路４０及びリード処理回路５０を含む。

ライト処理回路４０は、例えばＣＰＵを含み、図示しないメモリに格納されたプログラムを読み込んで該プログラムを実行することで、メモリ２０へのデータのライト処理を実現する。このようなライト処理回路４０の機能は、ＣＰＵにより実現されるものに限定されるものではなく、ロジック回路等のハードウェアのみで実現されてもよい。

ライト処理回路４０は、ライト処理を開始する際に、ライトリクエストＷＲＥＱ、ライトアドレスＷＡＤ、ライトデータＷＤをメモリ２０に対して出力する。そして、ライトリクエストＷＲＥＱに対応して、メモリ２０からライト承認ＷＡＣＫが返ると、ライト処理回路４０は、メモリ２０へのライト処理が完了したことを認識する。

リード処理回路５０は、例えばＣＰＵを含み、図示しないメモリに格納されたプログラムを読み込んで該プログラムを実行することで、メモリ２０からのデータのリード処理を実現する。このようなリード処理回路５０の機能は、ＣＰＵにより実現されるものに限定されるものではなく、ロジック回路等のハードウェアのみで実現されてもよい。

リード処理回路５０は、リード処理を開始する際に、リードリクエストＲＲＥＱ、リードアドレスＲＡＤをメモリ２０に対して出力する。そして、リードリクエストＲＲＥＱに対応して、メモリ２０からリード承認ＲＡＣＫが返ると、リード処理回路５０は、メモリ２０からのリードデータＲＤを取り込み、リード処理を完了させる。

このようなライト処理回路４０及びリード処理回路５０は、互いに独立して制御される。即ち、ライト処理回路４０によるメモリ２０へのライト処理は、リード処理回路５０によるメモリ２０へのリード処理とは非同期で行われる。

アクセス監視部３０は、ライトアドレスラッチ３２と、リードアドレスラッチ３４とを含む。

ライトアドレスラッチ３２には、ライト処理回路４０がメモリ２０にデータを書き込む際に出力したライトアドレスＷＡＤがラッチされる。より具体的には、ライトアドレスラッチ３２は、ライト処理回路４０によるメモリ２０へのデータ書き込み処理終了時のライトアドレスＷＡＤをラッチする。そのため、ライトアドレスラッチ３２は、ライト承認ＷＡＣＫが出力された時点のライトアドレスＷＡＤをラッチすることが望ましい。

リードアドレスラッチ３４には、リード処理回路５０がメモリ２０からデータを読み出す際に出力したリードアドレスＲＡＤがラッチされる。より具体的には、リードアドレスラッチ３４は、リード処理回路５０によるメモリ２０からのデータ読み出し処理終了時のリードアドレスＲＡＤをラッチする。そのため、リードアドレスラッチ３４は、リード承認ＲＡＣＫが出力された時点のリードアドレスＲＡＤをラッチすることが望ましい。

図２に、図１のアクセス監視部３０の動作例のタイミング図を示す。

ライト処理を開始する際に、ライト処理回路４０が、メモリ２０に対してライトリクエストＷＲＥＱと、ライトアドレスＷＡＤ（図２では、０ｘ０００１（１６進数））とを出力する。そして、データの書き込み準備が完了したメモリ２０は、ライトリクエストＷＲＥＱに対応してライト承認ＷＡＣＫを出力し、ライト処理が完了したことを通知する。

ライト承認ＷＡＣＫを受け付けたライト処理回路４０は、ライトリクエストＷＲＥＱを非アクティブにする。そして、アクセス監視部３０のライトアドレスラッチ３２は、ライト承認ＷＡＣＫ（アクティブＨｉｇｈ）に同期して、ライトアドレスＷＡＤを取り込む。

図２では、ライト側について示したが、リード側も同様である。即ち、リード処理の完了と同時にリード承認ＲＡＣＫがアクティブなると、アクセス監視部３０のリードアドレスラッチ３４は、該リード承認ＲＡＣＫ（アクティブＨｉｇｈ）に同期して、リードアドレスＲＡＤを取り込む。

そして、図１において、ライト処理回路４０は、リードアドレスラッチ３４からリードアドレスＲＡＤを読み出す。そして、ライト処理回路４０は、該リードアドレスＲＡＤに追い越されないようにメモリ２０のライトアドレスＷＡＤを生成し、該アドレスに基づいてメモリ２０にデータを書き込む処理を行う。また、リード処理回路５０は、ライトアドレスラッチ３２からライトアドレスＷＡＤを読み出す。そして、リード処理回路５０は、該ライトアドレスＷＡＤを追い越さないようにメモリ２０のリードアドレスＲＡＤを生成し、該アドレスに基づいてメモリ２０からデータを読み出す処理を行う。

即ち、メモリ２０は、リードアドレスラッチ３４から読み出されたリードアドレスに追い越されないようにライト処理回路４０により生成されたメモリ２０のライトアドレスＷＡＤに基づいて、データが書き込まれる。また、メモリ２０は、ライトアドレスラッチ３２から読み出されたライトアドレスＷＡＤを追い越さないようにリード処理回路５０により生成されたメモリ２０のリードアドレスＲＡＤに基づいて、データが読み出される。

図１において、メモリ２０及びアクセス監視部３０をメモリアクセス制御装置１２ということができる。

上記のような構成によれば、ライト処理回路４０又はリード処理回路５０によるメモリ２０へのアクセスが、アクセス監視部３０によって監視される。そして、アクセス監視部３０は、ライト処理回路４０によるライトアドレス又はリード処理回路５０によるリードアドレスを取り込む。その上、アクセス監視部３０が取り込んだライトアドレスはリード処理回路５０により読み出し可能に構成されると共に、アクセス監視部３０が取り込んだリードアドレスはライト処理回路４０により読み出し可能に構成される。

従って、ライト処理回路４０は、自分の都合のよいタイミングでリードアドレスを読み出し、自身のライトアドレスと比較することで、ライト処理が可能か否かを判断することができる。しかも、アクセス監視部３０からリードアドレスを１度だけ読み出せばよいので、ポーリング動作も不要にでき、割り込み通知によるオーバーヘッド時間を削減できるだけでなく、ライト処理回路４０の処理負荷を大幅に軽減することができる。

また、リード処理回路５０は、自分の都合のよいタイミングでライトアドレスを読み出し、自身のリードアドレスと比較することで、リード処理が可能か否かを判断することができる。しかも、アクセス監視部３０からライトアドレスを１度だけ読み出せばよいので、ポーリング動作も不要にでき、割り込み通知によるオーバーヘッド時間を削減できるだけでなく、リード処理回路５０の処理負荷を大幅に軽減することができる。

次に、本実施形態におけるメモリアクセスシステムの各部についてより具体的に説明する。なお、以下では、メモリ２０に対して、パケット（データ）のライト処理及びリード処理が行われるものとして説明する。

１．１ メモリ
図３に、図１のメモリ２０の説明図を示す。

メモリ２０の記憶領域は、スタートアドレスＳＡとエンドアドレスＥＡとにより特定される領域であり、ライト処理回路４０及びリード処理回路５０は、この領域内をアクセスする。

ライト処理回路４０は、ライト処理回路４０内で管理されるライトポインタＷＰに基づいて、スタートアドレスＳＡとエンドアドレスＥＡとにより特定される領域内のライトアドレスＷＡＤを生成する。リード処理回路５０は、リード処理回路５０内で管理されるリードポインタＲＰに基づいて、スタートアドレスＳＡとエンドアドレスＥＡとにより特定される領域内のリードアドレスＲＡＤを生成する。

このようなメモリ２０は、いわゆるリングバッファ構造を有している。

図４に、メモリ２０のリングバッファ構造の説明図を示す。

ライト処理回路４０は、パケットの１パケット長単位で更新される、メモリ２０のライトポインタを管理する。従って、ライト処理回路４０は、例えばライトポインタＷＰ１を用いてパケットの書き込み制御が行われると、ライトポインタＷＰ１に、１パケット長を加算したアドレス値を有するライトポインタＷＰ２を生成し、管理する。こうして、ライト処理回路４０は、書き込み制御が行われるたびに、ライトポインタＷＰ１、ＷＰ２、ＷＰ３、・・・とライトポインタを更新していく。そして、更新後のライトポインタにより特定されるアドレス値がメモリ２０の記憶領域を超えた場合、再びライトポインタＷＰ１に戻る。

ライト処理回路４０は、このように管理されるライトポインタに基づいて、ライトアドレスを生成する。例えば、ライト処理回路４０は、ライトポインタＷＰ１に基づいて、ライトアドレスWad1-1を生成し、順次、ライトアドレスWad2-1、Wad3-1、・・・を生成していく。また、ライトポインタが更新されると、ライト処理回路４０は、ライトポインタＷＰ２に基づいて、ライトアドレスWad1-2を生成し、順次、ライトアドレスWad2-2、Wad3-2、・・・を生成していく。

リード処理回路５０は、メモリ２０から読み出されるデータ長単位で更新される、メモリ２０のリードポインタを管理する。従って、リード処理回路５０は、例えばリードポインタＲＰ１を用いてパケットの読み出し制御が行われると、リードポインタＲＰ１に、読み出しデータ長を加算したアドレス値を有するリードポインタＲＰ２を生成し、管理する。こうして、リード処理回路５０は、読み出し制御が行われるたびに、リードポインタＲＰ１、ＲＰ２、ＲＰ３、・・・とリードポインタを更新していく。そして、更新後のリードポインタにより特定されるアドレス値がメモリ２０の記憶領域を超えた場合、再びリードポインタＲＰ１に戻る。

このようなリングバッファ構造を有することで、ライト処理回路４０がメモリ２０に書き込む連続したデータを、新たな処理を付加することなく、リード処理回路５０が読み出すことができるようになる。

ところで、メモリ２０の記憶領域を仮想的に２倍に増やすために、ライト処理回路４０及びリード処理回路５０の各処理回路は、ｓｉｇｎフラグを管理している。

図５（Ａ）、図５（Ｂ）、図５（Ｃ）に、ｓｉｇｎフラグの説明図を示す。

まず、ｓｉｇｎフラグが「０」の状態で、ライト処理回路４０がライトポインタＷＰに対応したメモリ２０の書き込み位置にデータを書き込んだ後、該ライトポインタＷＰが更新される。このとき、更新後のライトポインタＷＰに対応したメモリ２０の書き込み位置がメモリ２０のエンドアドレスＥＡを超えていないものとすると、次のデータ書き込み時には、ｓｉｇｎフラグを「０」に保持したまま、該書き込み位置にデータを書き込み、ライトポインタＷＰを更新する。

ここで、更新後のライトポインタＷＰに対応したメモリ２０の書き込み位置がメモリ２０のエンドアドレスＥＡを超えている場合、メモリ２０が図４に示すようにリングバッファ構造を有しているため、再びスタートアドレスＳＡを基準にライトアドレスを求める。そして、次のデータ書き込み時には、上記のように求めたライトアドレスにより特定される書き込み位置にデータを書き込む。このとき、ｓｉｇｎフラグをトグルさせて「１」に設定した状態とする。

この後、ライトポインタＷＰに対応した書き込み位置が再びエンドアドレスＥＡを超えない間は、ｓｉｇｎフラグが「１」の状態で、データの書き込みが行われる。

そして、再び、ライトポインタＷＰに対応した書き込み位置が再びエンドアドレスＥＡを超えると、ｓｉｇｎフラグがトグルされて「０」の状態で、データの書き込みが行われる。

こうすることで、ライト処理回路４０及びリード処理回路５０は、物理的には同じメモリ２０の記憶領域にアクセスすることになるが、両者が管理するｓｉｇｎフラグが一致するか否かを判別することによって、仮想的に異なる記憶領域にアクセスしているか否かを判断できる。

なお、図５（Ａ）〜図５（Ｃ）ではライト処理回路４０のｓｉｇｎフラグの説明図を示すが、リード処理回路５０も同様にｓｉｇｎフラグを管理することができる。

１．２ ライト処理回路
図６に、図１のライト処理回路４０の動作例のフロー図を示す。

ライト処理回路４０は、図示しないＣＰＵ及び図示しないメモリを有し、該メモリにプログラムを読み出したＣＰＵがプログラムに対応した処理を実行することで図６に示す処理を行うことができるようになっている。

まず、ライト処理回路４０は、アクセス監視部３０のリードアドレスラッチ３４に取り込まれているリードアドレスＲＡＤを読み出して取得する（ステップＳ１０）。続いて、ライト処理回路４０は、ライト処理回路４０内で管理されるライトポインタＷＰを取得し（ステップＳ１１）、次のライトポインタＮＷＰを求める（ステップＳ１２）。

ここで、１パケット長のデータサイズを１９２バイトとすると、次のライトポインタＮＷＰは、（ＷＰ＋１９２）となる。

続いて、ライト処理回路４０は、次のライトポインタＮＷＰがエンドアドレスＥＡを超えるか否かを判別する（ステップＳ１３）。

次のライトポインタＮＷＰがエンドアドレスＥＡを超えると判別されたとき（ステップＳ１３：Ｙ）、次のライトポインタＮＷＰを、次式のように更新する（ステップＳ１４）。なお、次式では、１アドレス当たり４バイトであるものとする。

ＮＷＰ＝ＳＡ＋ＮＷＰ−（ＥＡ＋４） ・・・（１）
ステップＳ１４の次に、或いはステップＳ１３において次のライトポインタＮＷＰがエンドアドレスＥＡを超えないと判別されたとき（ステップＳ１３：Ｎ）、ライト処理回路４０は、次のライトポインタＮＷＰとリードアドレスＲＡＤとの差が１パケットのデータサイズ長以下であるか否かを判別する（ステップＳ１５）。

ステップＳ１５において、次のライトポインタＮＷＰとリードアドレスＲＡＤとの差が１パケットのデータサイズ長以下であると判別されたとき（ステップＳ１５：Ｙ）、メモリ２０がフル状態であると判断して、ライト処理回路４０は、ライト処理を停止し（ステップＳ１６）、一連の処理を終了する（エンド）。

ステップＳ１５において、次のライトポインタＮＷＰとリードアドレスＲＡＤとの差が１パケットのデータサイズ長より大きいと判別されたとき（ステップＳ１５：Ｎ）、ライト処理回路４０は、ライト処理を行う（ステップＳ１７）。ステップＳ１７では、ライト処理回路４０が、次のライトポインタＮＷＰをライトアドレスＷＡＤとして、或いは次のライトポインタＮＷＰに基づいてライトアドレスＷＡＤを生成し、上述のようにライトリクエストＷＲＥＱ、ライトアドレスＷＡＤ、ライトデータＷＤを出力する。このライト処理は、メモリ２０からのライト承認ＷＡＣＫで完了する。

その後、ライト処理回路４０は、ライトポインタＷＰを次のライトポインタＮＷＰで更新する（ステップＳ１８）。更に、ライト処理回路４０は、ｓｉｇｎフラグを更新し（ステップＳ１９）、一連の処理を終了する（エンド）。

ここで、ｓｉｇｎフラグを更新する場合、ステップＳ１３において、次のライトポインタＮＷＰがエンドアドレスを超えていると判別されたときにはｓｉｇｎフラグをトグルし、ステップＳ１３において次のライトポインタＮＷＰがエンドアドレスを超えていないと判別されたときにはｓｉｇｎフラグの値をそのまま保持する。

以上のように、ライト処理回路４０は、リードアドレスラッチ３４にラッチされたリードアドレスＲＡＤを読み出し、次のライトポインタＮＷＰとリードアドレスＲＡＤとの差が１パケットのデータ長サイズ以下の場合にライト処理を停止させるようにしている。これにより、ライト処理回路４０は、リードアドレスＲＡＤに追い越されないようにライトアドレスＷＡＤを生成することができる。

また、ライト処理回路４０は、メモリ２０の書き込み可能領域が、メモリ２０に書き込むデータサイズ以下であると判断したときに、データのライト処理を停止するということができる。

１．３ リード処理回路
図７に、図１のリード処理回路５０の動作例のフロー図を示す。

リード処理回路５０は、図示しないＣＰＵ及び図示しないメモリを有し、該メモリにプログラムを読み出したＣＰＵがプログラムに対応した処理を実行することで図７に示す処理を行うことができるようになっている。

まず、リード処理回路５０は、リード処理回路５０内で管理されるリードポインタＲＰを取得する（ステップＳ３０）。

続いて、リード処理回路５０は、アクセス監視部３０のライトアドレスラッチ３２に取り込まれているライトアドレスＷＡＤを読み出して取得すると共に、リード処理回路５０内で管理されるｓｉｇｎフラグを取得する（ステップＳ３１）。

次に、リード処理回路５０は、ステップＳ３１で取得したライトアドレスＷＡＤを用いて、次のライトポインタＮＷＰを求める（ステップＳ３２）。

ここで、１パケット長のデータサイズを１９２バイトとすると、次のライトポインタＮＷＰは、（ＷＰ＋１９２）となる。

続いて、リード処理回路５０は、次のライトポインタＮＷＰがエンドアドレスＥＡを超えるか否かを判別する（ステップＳ３３）。

次のライトポインタＮＷＰがエンドアドレスＥＡを超えると判別されたとき（ステップＳ３３：Ｙ）、次のライトポインタＮＷＰを、次式のように更新する（ステップＳ３４）。次式において、１アドレス当たり４バイトであるものとする。

ＮＷＰ＝ＳＡ＋ＮＷＰ−（ＥＡ＋４） ・・・（２）
続いて、リード処理回路５０は、第１のフル判定を行う（ステップＳ３５）。即ち、リード処理回路５０は、ステップＳ３４で求めた次のライトポインタＮＷＰがリードポインタＲＰ以上であるか、又はリードポインタＲＰがライトアドレスＷＡＤより大きいか否かを判別する。

図８（Ａ）及び図８（Ｂ）に、第１のフル判定の説明図を示す。

図８（Ａ）及び図８（Ｂ）は、メモリ２０の記憶領域を模式的に示しており、斜線部分にデータが書き込まれているものとする。図８（Ａ）では、次のライトポインタＮＷＰがリードポインタＲＰ以上である。従って、第１のフル判定では、図８（Ａ）の場合であるか否かを判定することができる。図８（Ｂ）では、リードポインタＲＰがライトアドレスＷＡＤより大きい。従って、第１のフル判定では、図８（Ｂ）の場合であるか否かを判定することができる。

図８（Ａ）、図８（Ｂ）の場合、図７に示すステップＳ３５において、ステップＳ３４で求めた次のライトポインタＮＷＰがリードポインタＲＰ以上、或いはリードポインタＲＰがライトアドレスＷＡＤより大きいため（ステップＳ３５：Ｙ）、リード処理回路５０が、リード処理を行う（ステップＳ３６）。ステップＳ３６では、リード処理回路５０が、リードポインタＲＰをリードアドレスＲＡＤとして、或いはリードポインタＲＰに基づいてリードアドレスＲＡＤを生成し、上述のようにリードリクエストＲＲＥＱ、リードアドレスＲＡＤを出力する。このリード処理は、メモリ２０からのリード承認ＲＡＣＫで完了する。

その後、リード処理回路５０は、リードポインタＲＰを更新する（ステップＳ３７）。更に、リード処理回路５０は、ｓｉｇｎフラグを更新し（ステップＳ３８）、ステップＳ３１に戻る。

ここで、ｓｉｇｎフラグを更新する場合、ステップＳ３３において、次のライトポインタＮＷＰがエンドアドレスを超えていると判別されたときにはｓｉｇｎフラグをトグルし、ステップＳ３３において次のライトポインタＮＷＰがエンドアドレスを超えていないと判別されたときにはｓｉｇｎフラグの値をそのまま保持する。

一方、ステップＳ３３において、次のライトポインタＮＷＰがエンドアドレスＥＡより大きくないと判別されたとき（ステップＳ３３：Ｎ）、リード処理回路５０は、第２のフル判定を行う（ステップＳ３９）。即ち、リード処理回路５０は、次のライトポインタＮＷＰがリードポインタＲＰ以上で、且つリードポインタＲＰがライトアドレスＷＡＤより大きいか否かを判別する。

図８（Ｃ）に、第２のフル判定の説明図を示す。

図８（Ｃ）は、図８（Ａ）、図８（Ｂ）と同様に、メモリ２０の記憶領域を模式的に示しており、斜線部分にデータが書き込まれているものとする。図８（Ｃ）では、次のライトポインタＮＷＰがリードポインタＲＰ以上で、且つリードポインタＲＰがライトアドレスＷＡＤより大きい。従って、第２のフル判定では、図８（Ｃ）の場合であるか否かを判定することができる。

図８（Ｃ）の場合、図７に示すステップＳ３９において、次のライトポインタＮＷＰがリードポインタＲＰ以上で、且つリードポインタＲＰがライトアドレスＷＡＤより大きいため（ステップＳ３９：Ｙ）、リード処理回路５０は、ステップＳ３６に進み、リード処理を行う（ステップＳ３６）。

ステップＳ３９において、次のライトポインタＮＷＰがリードポインタＲＰ以上で、且つリードポインタＲＰがライトアドレスＷＡＤより大きいと判別されなかったとき（ステップＳ３９：Ｎ）、リード処理回路５０は、エンプティ判定を行う（ステップＳ４０）。即ち、リード処理回路５０は、リードポインタＲＰがライトアドレスＷＡＤと等しく、且つリード処理回路５０が管理するｓｉｇｎフラグとライト処理回路４０が管理するｓｉｇｎフラグが一致するか否かを判別する（ステップＳ４０）。ここで、リード処理回路５０は、ライト処理回路４０内のｓｉｇｎフラグが格納されるｓｉｇｎフラグレジスタの値を読み出すことができるものとする。

図９に、エンプティ判定の説明図を示す。

図９は、図８（Ａ）〜図８（Ｃ）と同様に、メモリ２０の記憶領域を模式的に示している。図９では、リードポインタＲＰとライトアドレスＷＡＤとが等しい。従って、リード処理回路５０が管理するｓｉｇｎフラグとライト処理回路４０が管理するｓｉｇｎフラグが一致する場合、エンプティ判定では、図９の場合であるか否かを判定することができる。

図９の場合、図７に示すステップＳ４０において、リードポインタＲＰがライトアドレスＷＡＤと等しく、且つリード処理回路５０が管理するｓｉｇｎフラグとライト処理回路４０が管理するｓｉｇｎフラグが一致するため（ステップＳ４０：Ｙ）、リード処理回路５０は、リード処理を停止し（ステップＳ４１）、一連の処理を終了する（エンド）。

一方、ステップＳ４０において、リードポインタＲＰがライトアドレスＷＡＤと等しく、且つリード処理回路５０が管理するｓｉｇｎフラグとライト処理回路４０が管理するｓｉｇｎフラグが一致すると判別されなかったとき（ステップＳ４０：Ｎ）、ステップＳ３６に進み、リード処理を行う（ステップＳ３６）。

以上のように、リード処理回路５０は、ライトアドレスラッチ３２にラッチされたライトアドレスＷＡＤを読み出し、該ライトアドレスＷＡＤとリードポインタＲＰとに基づく上述のエンプティ判定の結果、メモリ２０がエンプティ状態であると判断された場合に、リード処理を停止させるようにしている。これにより、リード処理回路５０は、ライトアドレスを追い越さないようにリードアドレスＲＡＤを生成することができる。

また、リード処理回路５０は、メモリ２０に読み出し可能なデータがないことを条件に、データのリード処理を停止するということができる。

１．４ 構成例
図１０に、本実施形態におけるメモリアクセスシステム１０を半導体装置に形成した例を示す。

図１０において、図１と同一部分には同一符号を付し、適宜説明を省略する。図１０では、ライト処理回路４０としてＣＰＵを含むライト側ＣＰＵであるＷＣＰＵ８２、リード処理回路５０としてＣＰＵを含むリード側ＣＰＵであるＲＣＰＵ８４が、共通バス８６を介して接続される。この共通バス８６には、メモリ２０及びアクセス監視部３０が接続される。

本実施形態におけるメモリアクセスシステム１０を半導体装置に形成する場合、図１０に示す形態に限定されるものではない。

図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）に、本実施形態におけるメモリアクセスシステム１０を半導体装置に形成した他の例を示す。

図１１（Ａ）〜図１１（Ｃ）において、図１０と同一部分には同一符号を付し、適宜説明を省略する。

図１１（Ａ）では、半導体装置９０の共通バス８６に、インタフェース（Ｉ／Ｆ）回路９６が接続され、半導体装置９０の外部にＲＣＰＵ８４が設けられる。従って、ＲＣＰＵ８４は、Ｉ／Ｆ回路９６を介して、メモリ２０にアクセスする。その他の点は、図１０と同様であるため、詳細な説明は省略する。

図１１（Ｂ）では、半導体装置９２の共通バス８６にＩ／Ｆ回路９６が接続され、半導体装置９２の外部にメモリ２０が設けられる。従って、ＷＣＰＵ８２及びＲＣＰＵ８４は、Ｉ／Ｆ回路９６を介して、メモリ２０にアクセスする。その他の点は、図１０と同様であるため、詳細な説明は省略する。

図１１（Ｃ）では、半導体装置９４の共通バス８６にＩ／Ｆ回路９６、９８が接続され、半導体装置９４の外部にＷＣＰＵ８２、ＲＣＰＵ８４が設けられる。従って、ＷＣＰＵ８２は、Ｉ／Ｆ回路９６を介してメモリ２０にアクセスする。また、ＲＣＰＵ８４は、Ｉ／Ｆ回路９８を介してメモリ２０にアクセスする。その他の点は、図１０と同様であるため、詳細な説明は省略する。

２． 情報再生装置
次に、本実施形態におけるメモリアクセスシステム（メモリアクセス制御装置）が適用された情報再生装置について説明する。本実施形態における情報再生装置では、トランスポートストリームから分離されたＴＳパケットを保存し、該ＴＳパケットに基づいて地上デジタル放送の再生を行う。

２．１ １セグメント放送の概要
地上アナログ放送に代わって登場する地上デジタル放送では、画像及び音声の高品質化に加えて種々の新サービスの提供に期待が寄せられている。

図１２に、地上デジタル放送のセグメントの概念の説明図を示す。

地上デジタル放送では、予め割り当てられた周波数帯域を１４個のセグメントに分割し、そのうちの１３個のセグメントＳＥＧ１〜ＳＥＧ１３を使って放送が行われる。残り１個のセグメントは、ガードバンドとして用いられる。そして、放送を行うための１３個のセグメントのうちの１個のセグメントＳＥＧｍが、携帯端末向けの放送の周波数帯域に割り当てられる。

１セグメント放送では、それぞれが符号化（圧縮処理）された映像データ、音声データ、その他のデータ（制御データ）が多重化されたトランスポートストリーム（Transport Stream：ＴＳ）が伝送される。より具体的には、ＴＳの各パケットにリードソロモン符号の誤り訂正用符号が付加された後、階層分割され、各階層において畳み込み符号化やキャリア変調が施される。そして、階層合成後に、周波数インターリーブ、時間インターリーブが行われ、受信側に必要なパイロット信号を付加してＯＦＤＭセグメントフレームが形成される。このＯＦＤＭセグメントフレームに対し、逆フーリエ変換演算が施されてＯＦＤＭ信号として伝送される。

図１３に、ＴＳの説明図を示す。

ＴＳは、図１３に示すように複数のＴＳパケット列で構成されている。各ＴＳパケットの長さは、１８８バイトに固定されている。各ＴＳパケットは、４バイトのＴＳヘッダ（TS Header：ＴＳＨ）と呼ばれるヘッダ情報が付加されており、ＴＳパケットの識別子となるＰＩＤ（Packet Identifier）を含む。１セグメント放送の番組は、ＰＩＤにより特定される。

ＴＳパケットは、アダプテーションフィールドを含み、映像データ、音声データ等の同期再生の基準となる時刻情報であるＰＣＲ（Program Clock Reference）やダミーデータが埋め込まれる。ペイロードは、ＰＥＳ（Packetized Elementary Stream）パケットやセクションを生成するためのデータを含む。

図１４に、ＰＥＳパケット及びセクションの説明図を示す。

ＰＥＳパケット及びセクションのそれぞれは、１又は複数のＴＳパケットの各ＴＳパケットのペイロードにより構成される。ＰＥＳパケットは、ＰＥＳヘッダとペイロードとを含み、該ペイロードには、映像データ、音声データ又は字幕データがＥＳ（Elementary Stream）データとして設定される。セクションには、ＰＥＳパケットに設定される映像データ等の番組情報等が設定される。

従って、ＴＳを受信すると、まずセクションに含まれる番組情報を解析し、放送される番組に対応するＰＩＤを特定する必要がある。そして、該ＰＩＤに対応する映像データ、音声データをＴＳから抽出し、抽出後の映像データ、音声データを再生することになる。

２．２ 携帯端末
１セグメント放送の受信機能を有する携帯端末では、上記のようなパケットの解析等の処理が必要となる。即ち、このような携帯端末では、高い処理能力が要求される。そのため、携帯端末（広義には電子機器）としての従来の携帯電話機に、１セグメント放送の受信機能を付加する場合には、高い処理能力を有するプロセッサ等を更に追加する必要がある。

図１５に、本実施形態の比較例におけるマルチメディア処理ＣＰＵを含む携帯電話機の構成例のブロック図を示す。

この携帯電話機９００では、アンテナ９１０を介して受信された受信信号を復調して電話用ＣＰＵ９２０が着呼処理を行い、電話用ＣＰＵ９２０が発呼処理を行った信号が変調されてアンテナ９１０を介して送信される。電話用ＣＰＵ９２０は、メモリ９２２に格納されたプログラムを読み込んで着呼処理及び発呼処理を行うことができる。

またアンテナ９３０を介して受信された受信信号から、チューナ９４０を介して希望信号が取り出されると、該希望信号をＯＦＤＭ信号として上記と逆の手順でＴＳが生成される。マルチメディア処理ＣＰＵ９５０は、生成されたＴＳからＴＳパケットを解析してＰＥＳパケット及びセクションを判別し、所望の番組のＴＳパケットから映像データ、音声データのデコード処理を行う。マルチメディア処理ＣＰＵ９５０は、メモリ９５２に格納されたプログラムを読み込んで上記のパケットの解析処理やデコード処理を行うことができる。表示パネル９６０は、デコード処理後の映像データに基づいて表示出力を行い、スピーカ９７０は、デコード処理後の音声データに基づいて音声出力を行う。

このようにマルチメディア処理ＣＰＵ９５０として、非常に高い処理能力が必要となる。高い処理能力を有するプロセッサは、一般的に、動作周波数が高くなったり、回路規模が大きくなってしまう。

ところで、１セグメント放送のビットレートを考慮すると、その帯域のほとんどが映像データや音声データの帯域となり、データ放送自体の帯域が狭くなると考えられる。従って、マルチメディア処理ＣＰＵで実現できる処理のうち、映像データや音声データの再生処理のみで済む場合もあるにもかかわらず、マルチメディア処理ＣＰＵを常に動作させる必要があり、消費電力の増大を招く。

そこで、本実施形態では、映像データのデコード処理を行う映像デコーダと音声データのデコード処理を行う音声デコーダとを独立して設け、それぞれ独立にデコード処理を行わせることで、それぞれの処理能力として低いものを採用できる。更に、映像デコーダ及び音声データの一方の動作を適宜停止させて柔軟に低消費電力化を図ることができる。

更には、映像デコーダ及び音声デコーダを並列動作させることができるため、各デコーダの処理能力を低くて済み、より低消費電力化及び低コスト化を実現できる。

図１６に、本実施形態における情報再生装置を含む携帯電話機の構成例のブロック図を示す。なお図１６において、図１５と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機１００は、ホストＣＰＵ（広義にはホスト）１１０、ＲＡＭ（Random Access Memory）１２０、ＲＯＭ（Read Only Memory）１３０、表示ドライバ１４０、ＤＡＣ（Digital-to-Analog Converter）１５０、画像処理ＩＣ（Integrated Circuit)（広義には情報再生装置）２００を含むことができる。更に携帯電話機１００は、アンテナ９１０、９３０、チューナ９４０、表示パネル９６０、スピーカ９７０を含む。

ホストＣＰＵ１１０は、図１５の電話用ＣＰＵ９２０の機能を有すると共に、画像処理ＩＣ２００を制御する機能を有する。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、図１５の電話用ＣＰＵ９２０の処理、画像処理ＩＣ２００を制御する処理を行う。この際、ホストＣＰＵ１１０は、ＲＡＭ１２０をワークエリアとして用いることができる。

画像処理ＩＣ２００は、チューナ９４０からのＴＳから、映像データを生成するための映像用ＴＳパケット（第１のＴＳパケット）、音声データを生成するための音声用ＴＳパケット（第２のＴＳパケット）を抽出し、図示しない共有メモリにバッファリングする。そして画像処理ＩＣ２００は、互いに独立して動作停止制御が可能な映像デコーダ及び音声デコーダ（図示せず）を含み、映像デコーダ及び音声デコーダが、それぞれ映像用ＴＳパケット及び音声用ＴＳパケットをデコードして映像データ及び音声データを生成する。映像データ及び音声データは、同期しながら、それぞれ表示ドライバ１４０及びＤＡＣ１５０に供給される。ホストＣＰＵ１１０は、このような画像処理ＩＣ２００に対し、映像デコード処理及び音声デコード処理の処理開始を指示することができる。なおホストＣＰＵ１１０は、画像処理ＩＣ２００に対し、映像デコード処理及び音声デコード処理の少なくとも１つの処理開始を指示するようにしてもよい。

表示ドライバ（広義には駆動回路）１４０は、映像データに基づいて表示パネル（広義には電気光学装置）９６０を駆動する。より具体的には、表示パネル９６０は、複数の走査線、複数のデータ線、各画素が各走査線及び各データ線により特定される複数の画素を有し、表示パネル９６０として液晶表示（Liquid Crystal Display）パネルを採用できる。表示ドライバ１４０は、複数の走査線を走査する走査ドライバの機能と、該映像データに基づいて複数のデータ線を駆動するデータドライバの機能とを有する。

ＤＡＣ１５０は、デジタル信号である音声データをアナログ信号に変換し、スピーカ９７０に供給する。スピーカ９７０は、ＤＡＣ１５０からのアナログ信号に対応した音声出力を行う。

２．３ 情報再生装置
図１７に、本実施形態の情報再生装置としての図１６の画像処理ＩＣ２００の構成例のブロック図を示す。

画像処理ＩＣ２００は、ＴＳ分離部（分離処理部）２１０と、メモリ（共有メモリ）２２０と、映像デコーダ２３０と、音声デコーダ２４０とを含む。また画像処理ＩＣ２００は、更に、表示制御部２５０と、チューナＩ／Ｆ（Interface）２６０と、ホストＩ／Ｆ２７０と、ドライバＩ／Ｆ２８０と、オーディオＩ／Ｆ２９０とを含む。

ＴＳ分離部２１０は、映像データを生成するための映像用ＴＳパケット（第１のＴＳパケット）、音声データを生成するための音声用ＴＳパケット（第２のＴＳパケット）、映像用ＴＳパケット及び音声用ＴＳパケット以外のパケット（第３のＴＳパケット）を、ＴＳから抽出する。ＴＳ分離部２１０は、ＴＳから一旦抽出された第３のＴＳパケットを解析するホストＣＰＵ１１０の解析結果に基づいて、第１及び第２のＴＳパケットを抽出することができる。

映像デコーダ２３０は、メモリ２２０の記憶領域のうち映像用ＴＳパケット専用に設けられた記憶領域から映像用ＴＳパケットを読み出し、該映像用ＴＳパケットに基づいて映像データを生成する映像デコード処理を行う。

音声デコーダ２４０は、メモリ２２０の記憶領域のうち音声用ＴＳパケット専用に設けられた記憶領域から音声用ＴＳパケットを読み出し、該音声用ＴＳパケットに基づいて音声データを生成する音声デコード処理を行う。

表示制御部２５０は、メモリ２２０から読み出された映像データにより表される画像の向きを回転させる回転処理や該画像のサイズを縮小又は拡大させるリサイズ処理を行う。回転処理後のデータやリサイズ処理後のデータは、ドライバＩ／Ｆ２８０に供給される。

チューナＩ／Ｆ２６０は、チューナ９４０とのインタフェース処理を行う。より具体的には、チューナＩ／Ｆ２６０は、チューナ９４０からのＴＳを受信する制御を行う。チューナＩ／Ｆ２６０は、ＴＳ分離部２１０に接続される。

ホストＩ／Ｆ２７０は、ホストＣＰＵ１１０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ２７０は、ホストＣＰＵ１１０との間のデータの送受信の制御を行う。ホストＩ／Ｆ２７０は、ＴＳ分離部２１０、メモリ２２０、表示制御部２５０、オーディオＩ／Ｆ２９０に接続される。

ドライバＩ／Ｆ２８０は、表示制御部２５０を介してメモリ２２０から所定の周期で映像データを読み出し、該映像データを表示ドライバ１４０に対して供給する。ドライバＩ／Ｆ２８０は、表示ドライバ１４０に対して映像データを送信するためのインタフェース処理を行う。

オーディオＩ／Ｆ２９０は、メモリ２２０から所定の周期で音声データを読み出し、該音声データをＤＡＣ１５０に対して供給する。オーディオＩ／Ｆ２９０は、ＤＡＣ１５０に対して音声データを送信するためのインタフェース処理を行う。

このような画像処理ＩＣ２００では、ＴＳ分離部２１０により、チューナ９４０からのＴＳからＴＳパケットが抽出される。ＴＳパケットは、共有メモリとしてのメモリ２２０の予め割り当てられた記憶領域に格納される。そして、映像デコーダ２３０及び音声デコーダ２４０が、それぞれメモリ２２０に割り当てられた専用の記憶領域からＴＳパケットを読み出して、映像データ及び音声データを生成し、互いに同期した映像データ及び音声データを表示ドライバ１４０及びＤＡＣ１５０に対して供給することができる。

図１７において、ホストＣＰＵ１１０が図１のライト処理回路４０の機能を実現し、映像デコーダ２３０又は音声デコーダ２４０が図１のリード処理回路５０の機能を実現し、メモリ２２０が図１のメモリ２０の機能を実現する。ＴＳ分離部２１０は、図１のアクセス監視部３０の機能を実現することができる。

即ち、メモリ２２０が、少なくとも映像用記憶領域及び音声用記憶領域を有する。そして、ＴＳ分離部２１０が、ＰＩＤに基づいて映像データを生成するためのＴＳパケットを映像用記憶領域に供給すると共に、ＰＩＤに基づいて音声データを生成するためのＴＳパケットを前記音声用記憶領域に供給する。そして、デコーダとして、映像用記憶領域からＴＳパケットを読み出して映像データのデコード処理を行う映像デコーダ２３０と、音声用記憶領域からＴＳパケットを読み出して音声データのデコード処理を行う音声デコーダ２４０とが設けられる。

図１８に、図１７の画像処理ＩＣ２００の動作説明図を示す。

図１８において、図１７と同一部分には同一符号を付し、適宜説明を省略する。

メモリ２２０は、第１〜第８の記憶領域ＡＲ１〜ＡＲ８を有し、各記憶領域が予め割り当てられている。

第１の記憶領域ＡＲ１には、映像用ＴＳパケット専用の記憶領域として、ＴＳ分離部２１０によって抽出された映像用ＴＳパケット（第１のＴＳパケット）が格納される。第２の記憶領域ＡＲ２には、音声用ＴＳパケット専用の記憶領域として、ＴＳ分離部２１０によって抽出された音声用ＴＳパケット（第２のＴＳパケット）が格納される。第３の記憶領域ＡＲ３には、ＴＳ分離部２１０によって抽出されたＴＳパケットのうち映像用ＴＳパケット及び音声用ＴＳパケットを除くＴＳパケット（第３のＴＳパケット）が格納される。

第４の記憶領域ＡＲ４には、映像用ＥＳデータ専用の記憶領域として、映像デコーダ２３０によって生成された映像用ＥＳデータが格納される。第５の記憶領域ＡＲ５には、音声用ＥＳデータ専用の記憶領域として、音声デコーダ２４０によって生成された音声用ＥＳデータが格納される。

第６の記憶領域ＡＲ６には、ホストＣＰＵ１１０によって生成されるＴＳが、ＴＳＲＡＷデータとして格納される。ＴＳＲＡＷデータは、チューナ９４０からのＴＳに替わってホストＣＰＵ１１０により設定される。そして、ＴＳ分離部２１０は、ＴＳＲＡＷデータとして設定されたＴＳから、映像用ＴＳパケット、音声用ＴＳパケット、その他のＴＳパケットが抽出されるようになっている。

第７の記憶領域ＡＲ７には、映像デコーダ２３０によるデコード処理後の映像データが格納される。第７の記憶領域ＡＲ７に格納された映像データは、表示制御部２５０によって読み出され、表示パネル９６０による映像出力に供される。第８の記憶領域ＡＲ８には、音声デコーダ２４０によるデコード処理後の音声データが格納される。第８の記憶領域ＡＲ８に格納された音声データは、スピーカ９７０による音声出力に供される。

映像デコーダ２３０は、ヘッダ解析部２３２と、映像デコード処理部２３４とを含む。ヘッダ解析部２３２は、第１の記憶領域ＡＲ１から映像用ＴＳパケットを読み出し、該映像用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケット（第１のＰＥＳパケット）を生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を映像用ＥＳデータとしてメモリ２２０の第４の記憶領域ＡＲ４に格納する。

そして、ヘッダ解析部２３２は、表示時刻テーブルを生成し、ヘッダ解析部２３２を含む映像デコーダ２３０が、該表示時刻テーブルに従って表示制御部２５０に対して画像データの転送指示を行う。

映像デコード処理部２３４は、第４の記憶領域ＡＲ４から映像用ＥＳデータを読み出し、Ｈ．２６４／ＡＶＣ（Advanced Video Coding）の規格に従ったデコード処理（広義には映像デコード処理）を行って生成される映像データを第７の記憶領域ＡＲ７（出力画像データ記憶領域）に書き込む。

音声デコーダ２４０は、ヘッダ削除処理部２４２と、音声デコード処理部２４４とを含む。ヘッダ削除処理部２４２は、第２の記憶領域ＡＲ２から音声用ＴＳパケットを読み出し、該音声用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケット（第２のＰＥＳパケット）を生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を音声用ＥＳデータとしてメモリ２２０の第５の記憶領域ＡＲ５に格納する。音声デコード処理部２４４は、第５の記憶領域ＡＲ５から音声用ＥＳデータを読み出し、ＭＰＥＧ−２ＡＡＣ（Advanced Audio Coding）の規格に従ったデコード処理（広義には音声デコード処理）を行って生成される音声データを第８の記憶領域ＡＲ８に書き込む。

そして、映像デコーダ２３０が、第１の記憶領域ＡＲ１から映像用ＴＳパケット（第１のＴＳパケット）を、音声デコーダ２４０とは独立して読み出し、該映像用ＴＳパケットに基づいて上記の映像デコード処理を行う。また音声デコーダ２４０が、第２の記憶領域ＡＲ２から音声用ＴＳパケット（第２のＴＳパケット）を、映像デコーダ２３０とは独立して読み出し、該音声用ＴＳパケットに基づいて上記の音声デコード処理を行う。こうすることで、映像と音声とを同期させて出力させる場合には映像デコーダ２３０及び音声デコーダ２４０を動作させることができる一方、映像のみを出力させる場合には映像デコーダ２３０のみを動作させて音声デコーダ２４０の動作を停止させることができる。また音声のみを出力させる場合には音声デコーダ２４０のみを動作させて映像デコーダ２３０の動作を停止させることができる。

ホストＣＰＵ１１０は、第３の記憶領域ＡＲ３に格納されたその他のＴＳパケット（第３のＴＳパケット）を読み出し、該ＴＳパケットからセクションを生成する。そして該セクションに含まれる各種テーブル情報を解析する。ホストＣＰＵ１１０は、その解析結果をメモリ２２０の所定の記憶領域に設定すると共にＴＳ分離部２１０に対し制御情報として指定する。それ以降、ＴＳ分離部２１０は、チューナ９４０からのＴＳを該制御情報に従ってＴＳパケットを抽出する。一方、ホストＣＰＵ１１０は、映像デコーダ２３０及び音声デコーダ２４０に対して、それぞれ別個に起動コマンドを発行することができる。映像デコーダ２３０及び音声デコーダ２４０は、それぞれ独立してメモリ２２０にアクセスしてホストＣＰＵ１１０の解析結果を読み出し、該解析結果に対応したデコード処理を行う。

以上のように、本実施形態における携帯電話機は、本実施形態における情報再生装置と、
該情報再生装置に対し、映像デコード処理及び音声デコード処理の少なくとも１つの処理開始を指示するホストとを含むことができる。

更には、本実施形態における携帯電話機は、チューナと、該チューナからのトランスポートストリームが供給される本実施形態における情報再生装置と、該情報再生装置に対し、映像デコード処理及び音声デコード処理の少なくとも１つの処理開始を指示するホストとを含むことができる。

２．３．１ 再生動作
次に、本実施形態における情報再生装置としての画像処理ＩＣ２００において、ＴＳに多重化された映像データ又は音声データを再生する場合の動作について説明する。

図１９に、ホストＣＰＵ１１０による再生処理の動作例のフロー図を示す。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図１９に示す処理を行うことができるようになっている。

まずホストＣＰＵ１１０は、放送受信開始処理を行う（ステップＳ１００）。これによって、ＴＳとして受信された複数の番組のうち所望の番組の映像データ又は音声データをＴＳから抽出することができる。そして、ホストＣＰＵ１１０は、画像処理ＩＣ２００の映像デコーダ２３０及び音声デコーダ２４０の少なくとも１つを起動させる。

その後、ホストＣＰＵ１１０は、映像及び音声の再生を行う場合には映像デコーダ２３０及び音声デコーダ２４０によりデコード処理を行わせる。或いはホストＣＰＵ１１０は、映像のみの再生を行う場合には音声デコーダ２４０の動作を停止させて映像デコーダ２３０によりデコード処理を行わせる。或いはまた、ホストＣＰＵ１１０は、音声のみの再生を行う場合には映像デコーダ２３０の動作を停止させて音声デコーダ２４０によりデコード処理を行わせる（ステップＳ１０１）。

次に、ホストＣＰＵ１１０は、放送受信終了処理を行い（ステップＳ１０２）、一連の処理を終了する（エンド）。これによって、ホストＣＰＵ１１０は、画像処理ＩＣ２００の各部の動作を停止させる。

２．３．１．１ 放送受信開始処理
続いて、図１９に示す放送受信開始処理の処理例について説明する。ここでは、映像及び音声の再生を行う場合について説明する。

図２０に、図１９の放送受信開始処理の動作例のフロー図を示す。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２０に示す処理を行うことができるようになっている。

まずホストＣＰＵ１１０は、画像処理ＩＣ２００の映像デコーダ２３０、音声デコーダ２４０を起動する（ステップＳ１１０）。その後、ホストＣＰＵ１１０は、チューナ９４０を初期化すると共に所与の動作情報を設定する（ステップＳ１１１）。そしてホストＣＰＵ１１０は、ＤＡＣ１５０に対しても初期化を行って所与の動作情報を設定する（ステップＳ１１２）。

その後ホストＣＰＵ１１０は、ＴＳの受信を監視する（ステップＳ１１３：Ｎ）。ＴＳの受信が開始されると、画像処理ＩＣ２００では、ＴＳ分離部２１０が、上述のようにＴＳから映像用ＴＳパケット、音声用ＴＳパケット及びそれ以外のＴＳパケットに分離し、分離されたＴＳパケットは、専用に設けられたメモリ２２０の記憶領域に格納される。例えば画像処理ＩＣ２００のメモリ２２０における第３の記憶領域ＡＲ３にＴＳパケットが格納されたことを条件に発生する割り込み信号により、ホストＣＰＵ１１０はＴＳの受信を検出できる。或いはホストＣＰＵ１１０が、周期的にメモリ２２０の第３の記憶領域ＡＲ３をアクセスすることで、ＴＳパケットの書き込みが行われた否かを判断して、ＴＳの受信を判別できる。

このようにしてＴＳの受信が検出されたとき（ステップＳ１１３：Ｙ）、ホストＣＰＵ１１０は、第３の記憶領域ＡＲ３に記憶されたＴＳパケットを読み出してセクションを生成する。そして、セクションに含まれるＰＳＩ（Program Specific Information：番組特定情報）／ＳＩ（Service Information：番組配列情報）を解析する（ステップＳ１１４）。このＰＳＩ／ＳＩは、ＭＰＥＧ−２システム（ISO/IEC 13818-1）にて規定されている。

ＰＳＩ／ＳＩは、ＮＩＴ（Network Information Table：ネットワーク情報テーブル）やＰＭＴ（Program Map Table：番組対応テーブル）を含む。ＮＩＴは、例えばどの放送局からのＴＳかを特定するためのネットワーク識別子、ＰＭＴを特定するためのサービス識別子、放送の種類を示すサービスタイプ識別子等を含む。ＰＭＴには、例えばＴＳにおいて多重化される映像用ＴＳパケットのＰＩＤと音声用ＴＳパケットのＰＩＤが設定される。

従って、ホストＣＰＵ１１０は、ＰＳＩ／ＳＩからＰＭＴを特定するためのサービス識別子を抽出し、該サービス識別子に基づき、受信したＴＳの映像用ＴＳパケット及び音声用ＴＳパケットのＰＩＤを特定できる（ステップＳ１１５）。そして、携帯端末のユーザに選択させた番組に対応するＰＩＤ、若しくは予め決められた番組に対応するＰＩＤを、ホストＣＰＵ１１０が、映像デコーダ２３０及び音声デコーダ２４０に参照できるようにメモリ２２０の所定の記憶領域（例えば第３の記憶領域ＡＲ３）に設定し（ステップＳ１１６）、一連の処理を終了する（エンド）。

こうすることで、映像デコーダ２３０及び音声デコーダ２４０は、メモリ２２０に設定されたＰＩＤを参照しながら、映像用ＴＳパケット及び音声用ＴＳパケットに対してデコード処理を行うことができる。

なおホストＣＰＵ１１０は、例えばＰＭＴを特定するためのサービス識別子に対応する情報を、画像処理ＩＣ２００のＴＳ分離部２１０に設定する。こうすることで、ＴＳ分離部２１０は、所定の時間間隔を置いて周期的に受信されるセクションを判別し、上記のサービス識別子に対応したＰＭＴを解析し、該ＰＭＴにより特定される映像用ＴＳパケット及び音声用ＴＳパケットとそれ以外のＴＳパケットを抽出してメモリ２２０に格納していく。

図２１に、図１７及び図１８の画像処理ＩＣ２００の放送受信開始処理における動作説明図を示す。図２１において、図１７又は図１８と同一部分には同一符号を付し、適宜説明を省略する。

なお図２１において、第７の記憶領域ＡＲ７を第４の記憶領域ＡＲ４と共用化し、第８の記憶領域ＡＲ８を第５の記憶領域ＡＲ５と共用化している。また、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴは、第３の記憶領域ＡＲ３内の所定の記憶領域に格納されるものとする。

まずチューナ９４０からＴＳが入力される（ＳＱ１）とＴＳ分離部２１０は、ＰＳＩ／ＳＩが含まれるＴＳパケットをメモリ２２０に格納する（ＳＱ２）。このとき、ＴＳ分離部２１０は、該ＴＳパケットのＰＳＩ／ＳＩ自体を抽出してメモリ２２０に格納することができる。更にＴＳ分離部２１０は、ＰＳＩ／ＳＩからＮＩＴを抽出してメモリ２２０に格納することができる。

ホストＣＰＵ１１０は、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴを読み出して（ＳＱ３）、これらを解析し、デコード処理対象の番組に対応するＰＩＤを特定する。そしてホストＣＰＵ１１０は、サービス識別子に対応する情報又はデコード処理対象の番組に対応するＰＩＤを、ＴＳ分離部２１０に設定する（ＳＱ４）。なおホストＣＰＵ１１０は、ＰＩＤを、メモリ２２０の所定の記憶領域にも設定し、映像デコーダ２３０及び音声デコーダ２４０のデコード処理の際に参照させる。

ＴＳ分離部２１０は、設定されたＰＩＤに基づいてＴＳから映像用ＴＳパケット及び音声用ＴＳパケットを抽出し、それぞれ第１及び第２の記憶領域ＡＲ１、ＡＲ２に書き込む（ＳＱ５）。

その後、ホストＣＰＵ１１０によって起動された映像デコーダ２３０及び音声デコーダ２４０は、第１及び第２の記憶領域ＡＲ１、ＡＲ２から映像用ＴＳパケット及び音声用ＴＳパケットを順次読み出して（ＳＱ６）、映像デコード処理及び音声デコード処理を行う。

２．３．１．２ 放送受信終了処理
次に、図１９に示す放送受信終了処理の動作例について説明する。ここでは、映像及び音声の再生を行う場合について説明する。

図２２に、図１９の放送受信終了処理の処理例のフロー図を示す。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２２に示す処理を行うことができるようになっている。

まずホストＣＰＵ１１０は、画像処理ＩＣ２００の映像デコーダ２３０、音声デコーダ２４０を停止させる（ステップＳ１２０）。これは、例えばホストＣＰＵ１１０から画像処理ＩＣ２００に対し制御コマンドを発行し、画像処理ＩＣ２００が該制御コマンドのデコード結果を用いて映像デコーダ２３０、音声デコーダ２４０を停止させることができる。

その後、ホストＣＰＵ１１０は、同様にＴＳ分離部２１０を停止させる（ステップＳ１２１）。そして、ホストＣＰＵ１１０は、チューナ９４０を停止させる（ステップＳ１２２）。

図２３に、図１７及び図１８の画像処理ＩＣ２００の放送受信終了処理における動作説明図を示す。図２３において、図２１と同一部分には同一符号を付し、適宜説明を省略する。

まずホストＣＰＵ１１０が、表示制御部２５０の動作を停止させる制御を行い、表示ドライバ１４０への映像データの供給を停止させる（ＳＱ１０）。次に、ホストＣＰＵ１１０が、映像デコーダ２３０及び音声デコーダ２４０の動作を停止させ（ＳＱ１１）、その後ＴＳ分離部２１０、チューナ９４０の順に動作を停止させていく（ＳＱ１２、ＳＱ１３）。

２．３．１．３ 再生処理
次に、映像データの再生処理を行う映像デコーダ２３０の動作例について説明する。

図２４に、映像デコーダ２３０のメモリ２２０へのアクセス動作例のフロー図を示す。

映像デコーダ２３０は、ホストＣＰＵ１１０によって起動されると、例えばメモリ２２０の所定の記憶領域に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２４に示す処理を行うことができるようになっている。即ち、映像デコーダ２３０はＣＰＵ（中央演算処理装置）を含み、画像処理ＩＣ２００（情報再生装置）の初期化処理後に、画像処理ＩＣ２００の外部から、ＣＰＵに映像デコード処理を実現するためのプログラムが読み込まれ、該ＣＰＵが映像デコード処理を実現することができる。なお、映像デコーダ２３０の処理の少なくとも一部が、組み合わせ回路や論理回路等のハードウェアによって行われてもよい。

なお、映像デコーダ２３０及び音声デコーダ２４０のうち少なくとも１つが、ＣＰＵを含み、画像処理ＩＣ２００の初期化処理後に、画像処理ＩＣ２００の外部から、ＣＰＵに各デコード処理を実現するためのプログラムが読み込まれるようにしてもよい。

まず、映像デコーダ２３０は、映像用ＴＳバッファとして設けられた第１の記憶領域ＡＲ１がエンプティ状態か否かを判別する（ステップＳ１３０）。第１の記憶領域ＡＲ１から読み出されるべき映像用ＴＳパケットがない場合、エンプティ状態となる。

ステップＳ１３０において映像用ＴＳバッファである第１の記憶領域ＡＲ１がエンプティ状態でないと判別されたとき（ステップＳ１３０：Ｎ）、映像デコーダ２３０は、更に映像用ＥＳバッファとして設けられた第４の記憶領域ＡＲ４がフル状態か否かを判別する（ステップＳ１３１）。これ以上映像用ＥＳデータを第４の記憶領域ＡＲ４に格納できない場合、フル状態となる。

ステップＳ１３１において映像用ＥＳバッファである第４の記憶領域ＡＲ４がフル状態でないと判別されたとき（ステップＳ１３１：Ｎ）、映像デコーダ２３０は、第１の記憶領域ＡＲ１から映像用ＴＳパケットを読み出し、図２０のステップＳ１１６においてホストＣＰＵ１１０により特定されたＰＩＤ（指定ＰＩＤ）か否かを検出する（ステップＳ１３２）。

ステップＳ１３２において、映像用ＴＳパケットのＰＩＤが指定ＰＩＤであると検出されたとき（ステップＳ１３２：Ｙ）、映像デコーダ２３０は、ＴＳヘッダ、ＰＥＳヘッダの解析を行い（ステップＳ１３３）、映像用ＥＳデータを映像用ＥＳバッファとして設けられた第４の記憶領域ＡＲ４に格納する（ステップＳ１３４）。

その後、映像デコーダ２３０は、映像用ＴＳバッファである第１の記憶領域ＡＲ１の読み出しアドレスを特定するための読み出しポインタを更新し（ステップＳ１３５）、ステップＳ１３０に戻る（リターン）。

なお、ステップＳ１３２において映像用ＴＳパケットのＰＩＤが指定ＰＩＤではないと検出されたとき（ステップＳ１３２：Ｎ）、ステップＳ１３５に進む。また、ステップＳ１３０において映像用ＴＳバッファである第１の記憶領域ＡＲ１がエンプティ状態であると判別されたとき（ステップＳ１３０：Ｙ）、又はステップＳ１３１において映像用ＥＳバッファである第４の記憶領域ＡＲ４がフル状態であると判別されたとき（ステップＳ１３１：Ｙ）、ステップＳ１３０に戻る（リターン）。

こうして第４の記憶領域ＡＲ４に格納された映像用ＥＳデータは、映像デコーダ２３０により、Ｈ．２６４／ＡＶＣの規格に従ったデコード処理が行われて、映像データとして第７の記憶領域ＡＲ７（図１８参照）に書き込まれる。

図２５に、図１７及び図１８の画像処理ＩＣ２００の映像デコーダの動作説明図を示す。図２５において、図２１と同一部分には同一符号を付し、適宜説明を省略する。

なお図２５において、第７の記憶領域ＡＲ７を第４の記憶領域ＡＲ４と共用化し、第８の記憶領域ＡＲ８を第５の記憶領域ＡＲ５と共用化している。また、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴは、第３の記憶領域ＡＲ３内の所定の記憶領域に格納されるものとする。

まず図２０に示すようにホストＣＰＵ１１０によりデコード処理対象の番組に対応するＰＩＤがＴＳ分離部２１０に設定される（ＳＱ２０）。チューナ９４０からＴＳが入力されたとき（ＳＱ２１）、ＴＳ分離部２１０は、チューナ９４０からのＴＳから映像用ＴＳパケット、音声用ＴＳパケット及びそれ以外のＴＳパケットをそれぞれ分離する（ＳＱ２２）。ＴＳ分離部２１０によって分離された映像用ＴＳパケットは、第１の記憶領域ＡＲ１に格納される。ＴＳ分離部２１０によって分離された音声用ＴＳパケットは、第２の記憶領域ＡＲ２に格納される。ＴＳ分離部２１０によって分離された映像用ＴＳパケット及び音声用ＴＳパケット以外のＴＳパケットは、ＰＳＩ／ＳＩとして第３の記憶領域ＡＲ３に格納される。この際、ＴＳ分離部２１０は、ＰＳＩ／ＳＩの中のＮＩＴ、ＰＭＴを抽出して第３の記憶領域ＡＲ３に格納する。

次にホストＣＰＵ１１０によって起動された映像デコーダ２３０は、第１の記憶領域ＡＲ１から映像用ＴＳパケットを読み出し（ＳＱ２３）、映像用ＥＳデータを生成し、該映像用ＥＳデータを第４の記憶領域ＡＲ４に格納する（ＳＱ２４）。

その後、映像デコーダ２３０は、第４の記憶領域ＡＲ４から映像用ＥＳデータを読み出して（ＳＱ２５）、Ｈ．２６４／ＡＶＣの規格に従ったデコード処理を行う。図２５では、デコード処理後の映像データが表示制御部２５０に直接供給されている（ＳＱ２６）が、例えばデコード処理後の映像データを、一旦、メモリ２２０の所定の記憶領域に書き戻し、その後、音声データの出力タイミングと同期を取りながら表示制御部２５０に供給することが望ましい。

こうして表示制御部２５０に供給された映像データに基づいて、表示ドライバ１４０が表示パネルを駆動する（ＳＱ２７）。

続いて、音声データの再生処理を行う音声デコーダ２４０の動作例について説明する。

図２６に、音声デコーダ２４０のメモリ２２０へのアクセス動作例のフロー図を示す。

音声デコーダ２４０は、ホストＣＰＵ１１０によって起動されると、例えばメモリ２２０の所定の記憶領域に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２６に示す処理を行うことができるようになっている。即ち、音声デコーダ２４０はＣＰＵ（中央演算処理装置）を含み、画像処理ＩＣ２００（情報再生装置）の初期化処理後に、画像処理ＩＣ２００の外部から、ＣＰＵに音声デコード処理を実現するためのプログラムが読み込まれ、該ＣＰＵが音声デコード処理を実現することができる。なお、音声デコーダ２４０の処理の少なくとも一部が、組み合わせ回路や論理回路等のハードウェアによって行われてもよい。

まず、音声デコーダ２４０は、音声用ＴＳバッファとして設けられた第２の記憶領域ＡＲ２がエンプティ状態か否かを判別する（ステップＳ１４０）。第２の記憶領域ＡＲ２から読み出されるべき音声用ＴＳパケットがない場合、エンプティ状態となる。

ステップＳ１４０において音声用ＴＳバッファである第２の記憶領域ＡＲ２がエンプティ状態でないと判別されたとき（ステップＳ１４０：Ｎ）、音声デコーダ２４０は、更に音声用ＥＳバッファとして設けられた第５の記憶領域ＡＲ５がフル状態か否かを判別する（ステップＳ１４１）。これ以上音声用ＥＳデータを第５の記憶領域ＡＲ５に格納できない場合、フル状態となる。

ステップＳ１４１において音声用ＥＳバッファである第５の記憶領域ＡＲ５がフル状態でないと判別されたとき（ステップＳ１４１：Ｎ）、音声デコーダ２４０は、第２の記憶領域ＡＲ２から音声用ＴＳパケットを読み出し、図２０のステップＳ１１６においてホストＣＰＵ１１０により特定されたＰＩＤ（指定ＰＩＤ）か否かを検出する（ステップＳ１４２）。

ステップＳ１４２において、音声用ＴＳパケットのＰＩＤが指定ＰＩＤであると検出されたとき（ステップＳ１４２：Ｙ）、音声デコーダ２４０は、ＴＳヘッダ、ＰＥＳヘッダの解析を行い（ステップＳ１４３）、音声用ＥＳデータを音声用ＥＳバッファとして設けられた第５の記憶領域ＡＲ５に格納する（ステップＳ１４４）。

その後、音声デコーダ２４０は、音声用ＴＳバッファである第２の記憶領域ＡＲ２の読み出しアドレスを特定するための読み出しポインタを更新し（ステップＳ１４５）、ステップＳ１４０に戻る（リターン）。

なお、ステップＳ１４２において、音声用ＴＳパケットのＰＩＤが指定ＰＩＤではないと検出されたとき（ステップＳ１４２：Ｎ）、ステップＳ１４５に進む。また、ステップＳ１４０において音声用ＴＳバッファである第２の記憶領域ＡＲ２がエンプティ状態であると判別されたとき（ステップＳ１４０：Ｙ）、又はステップＳ１４１において音声用ＥＳバッファである第５の記憶領域ＡＲ５がフル状態であると判別されたとき（ステップＳ１４１：Ｙ）、ステップＳ１４０に戻る（リターン）。

こうして第５の記憶領域ＡＲ５に格納された音声用ＥＳデータは、音声デコーダ２４０により、ＭＰＥＧ−２ＡＡＣの規格に従ったデコード処理が行われて、音声データとして第８の記憶領域ＡＲ８（図１８参照）に書き込まれる。

図２７に、図１７及び図１８の画像処理ＩＣ２００の音声デコーダの動作説明図を示す。図２７において、図２１と同一部分には同一符号を付し、適宜説明を省略する。

なお図２７において、第７の記憶領域ＡＲ７を第４の記憶領域ＡＲ４と共用化し、第８の記憶領域ＡＲ８を第５の記憶領域ＡＲ５と共用化している。また、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴは、第３の記憶領域ＡＲ３内の所定の記憶領域に格納されるものとする。

まず図２０に示すようにホストＣＰＵ１１０によりデコード処理対象の番組に対応するＰＩＤがＴＳ分離部２１０に設定される（ＳＱ３０）。チューナ９４０からＴＳが入力されたとき（ＳＱ３１）、ＴＳ分離部２１０は、チューナ９４０からのＴＳから映像用ＴＳパケット、音声用ＴＳパケット及びそれ以外のＴＳパケットをそれぞれ分離する（ＳＱ３２）。ＴＳ分離部２１０によって分離された映像用ＴＳパケットは、第１の記憶領域ＡＲ１に格納される。ＴＳ分離部２１０によって分離された音声用ＴＳパケットは、第２の記憶領域ＡＲ２に格納される。ＴＳ分離部２１０によって分離された映像用ＴＳパケット及び音声用ＴＳパケット以外のＴＳパケットは、ＰＳＩ／ＳＩとして第３の記憶領域ＡＲ３に格納される。更にＴＳ分離部２１０は、ＰＳＩ／ＳＩの中のＮＩＴ、ＰＭＴを抽出して第３の記憶領域ＡＲ３の所定の記憶領域に書き込むことができる。

次にホストＣＰＵ１１０によって起動された音声デコーダ２４０は、第２の記憶領域ＡＲ２から音声用ＴＳパケットを読み出し（ＳＱ３３）、音声用ＥＳデータを生成し、該音声用ＥＳデータを第５の記憶領域ＡＲ５に格納する（ＳＱ３４）。

その後、音声デコーダ２４０は、第５の記憶領域ＡＲ５から音声用ＥＳデータを読み出して（ＳＱ３５）、ＭＰＥＧ−２ＡＡＣの規格に従ったデコード処理を行う。図２７では、デコード処理後の音声データがＤＡＣ１５０に直接供給されている（ＳＱ３６）が、例えばデコード処理後の音声データを、一旦、メモリ２２０の所定の記憶領域に書き戻し、その後、映像データの出力タイミングと同期を取りながらＤＡＣ１５０に供給することが望ましい。

以上のような音声デコーダ２４０の動作は、映像デコーダ２３０の動作とは独立して行われる。

２．３．２ ＥＳ再生
本実施形態では、更に、Ｈ．２６４／ＡＶＣ（Advanced Video Coding）データとＭＰＥＧ−２ＡＡＣ（Advanced Audio Coding）データとが多重化されたＡＶＣデータから、映像用ＥＳデータ及び音声用ＥＳデータを生成してもよい。そして、画像処理ＩＣ２００が、この映像用ＥＳデータ及び音声用ＥＳデータに基づいて映像データや音声データの再生を行うことができる。この映像用ＥＳデータ及び音声用ＥＳデータは、ホストＣＰＵ１１０により生成される。

図２８に、本実施形態におけるＡＶＣデータの再生処理を行う場合のホストＣＰＵ１１０の処理例のフロー図を示す。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２８に示す処理を行うことができるようになっている。

まず、ホストＣＰＵ１１０は、画像処理ＩＣ２００に対し、所与の第１の再生モードを設定する（ステップＳ１５０）。画像処理ＩＣ２００は、図示しないモード設定レジスタを含み、該モード設定レジスタの設定内容に対応した制御信号を画像処理ＩＣ２００に供給し、該設定内容に応じた再生処理を行うことができるようになっている。

その後、ホストＣＰＵ１１０は、ＡＶＣデータから映像用ＥＳデータ、音声用ＥＳデータを生成する（ステップＳ１５１）。このＡＶＣデータは、ホストＣＰＵ１１０によって生成されたり、ホストＣＰＵ１１０の外部から供給される。ホストＣＰＵ１１０は、このようなＡＶＣデータから、映像デコーダ２３０や音声デコーダ２４０が行ったＴＳヘッダやＰＥＳヘッダを解析して映像用ＥＳデータ及び音声用ＥＳデータを生成する。

こうして生成した映像用ＥＳデータ及び音声用ＥＳデータは、ホストＣＰＵ１１０が、直接メモリ２２０の映像用ＥＳバッファ（第４の記憶領域ＡＲ４）及び音声用ＥＳバッファ（第５の記憶領域ＡＲ５）に格納し（ステップＳ１５２）、一連の処理を終了する（エンド）。

その後、画像処理ＩＣ２００では、映像デコーダ２３０及び音声デコーダ２４０が、映像用ＥＳデータ及び音声用ＥＳデータに基づいて映像デコード処理及び音声デコード処理を行う。

図２９に、図１７及び図１８の画像処理ＩＣ２００の動作説明図を示す。図２９において、図２１と同一部分には同一符号を付し、適宜説明を省略する。

なお図２９において、第７の記憶領域ＡＲ７を第４の記憶領域ＡＲ４と共用化し、第８の記憶領域ＡＲ８を第５の記憶領域ＡＲ５と共用化している。また、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴは、第３の記憶領域ＡＲ３内の所定の記憶領域に格納されるものとする。

まずホストＣＰＵ１１０は、ＡＶＣデータから生成した映像用ＥＳデータを、画像処理ＩＣ２００のメモリ２２０の第４の記憶領域ＡＲ４に格納すると共に、ＡＶＣデータから生成した音声用ＥＳデータを、画像処理ＩＣ２００のメモリ２２０の第５の記憶領域ＡＲ５に格納する（ＳＱ６０）。

その後、画像処理ＩＣ２００では、ホストＣＰＵ１１０によって起動された映像デコーダ２３０が、第４の記憶領域ＡＲ４から映像用ＥＳデータを読み出し（ＳＱ６１）、Ｈ．２６４／ＡＶＣの規格に従ったデコード処理を行う。図２９では、デコード処理後の映像データが表示制御部２５０に直接供給されている（ＳＱ６２）が、例えばデコード処理後の映像データを、一旦、メモリ２２０の所定の記憶領域に書き戻し、その後、音声データの出力タイミングと同期を取りながら表示制御部２５０に供給することが望ましい。

こうして表示制御部２５０に供給された映像データに基づいて、表示ドライバ１４０が表示パネルを駆動する（ＳＱ６３）。

また、映像デコーダ２３０の動作とは独立して、メモリ２２０へのアクセスを行う音声デコーダ２４０は、ホストＣＰＵ１１０によって起動されると、第５の記憶領域ＡＲ５から音声用ＥＳデータを読み出して（ＳＱ６４）、ＭＰＥＧ−２ＡＡＣの規格に従ったデコード処理を行う。図２９では、デコード処理後の音声データがＤＡＣ１５０に直接供給されている（ＳＱ６５）が、例えばデコード処理後の音声データを、一旦、メモリ２２０の所定の記憶領域に書き戻し、その後、映像データの出力タイミングと同期を取りながらＤＡＣ１５０に供給することが望ましい。

即ち、情報再生装置は、本実施形態のメモリアクセス制御装置と、ＴＳ分離部２１０と、映像デコーダ２３０と、音声デコーダ２４０とを含むことができる。そして、メモリ２２０が、第１のＴＳパケットが格納される第１の記憶領域と、第２のＴＳパケットが格納される第２の記憶領域と、第３のＴＳパケットが格納される第３の記憶領域と、第１のＴＳパケットを用いて生成される第１のＰＥＳパケットからＰＥＳヘッダを削除した映像用ＥＳデータが格納される第４の記憶領域とを有する。このとき、映像デコーダ２３０は、第１のＴＳパケットから第１のＰＥＳパケットを生成し、該第１のＰＥＳパケットからＰＥＳヘッダを削除する処理を行った後、映像用ＥＳデータを第４の記憶領域に格納し、その後、該第４の記憶領域から読み出した映像用ＥＳデータに基づいて映像デコード処理を行うことができる。

ここで、映像デコード処理及び音声デコード処理の少なくとも１つの処理開始を指示するホストＣＰＵ１１０によって、映像用ＥＳデータが第４の記憶領域に格納されるということができる。従って、ホストＣＰＵ１１０がライト処理回路４０の機能を実現し、映像デコーダ２３０がリード処理回路５０の機能を実現することができる。

本実施形態によれば、低消費電力でＡＶＣデータを再生できる情報再生装置を提供できる。

また、本実施形態では、画像処理ＩＣ２００は、ＭＰＥＧ−２ＡＡＣ（Advanced Audio Coding）データであるＡＡＣデータからホストＣＰＵ１１０によって生成された音声用ＴＳデータに基づいて音声データの再生を行うことができる。

図３０に、本実施形態におけるＡＡＣデータの再生処理を行う場合のホストＣＰＵ１１０の処理例のフロー図を示す。ホストＣＰＵ１１０は、ＲＡＭ１２０又はＲＯＭ１３０に格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図３０に示す処理を行うことができるようになっている。

まず、ホストＣＰＵ１１０は、画像処理ＩＣ２００に対し、所与の第２の再生モードを設定する（ステップＳ１６０）。画像処理ＩＣ２００は、図示しないモード設定レジスタを含み、該モード設定レジスタの設定内容に対応した制御信号を画像処理ＩＣ２００に供給し、該設定内容に応じた再生処理を行うことができるようになっている。

その後、ホストＣＰＵ１１０は、ＡＡＣデータから音声用ＥＳデータを生成する（ステップＳ１６１）。このＡＡＣデータは、ホストＣＰＵ１１０によって生成されたり、ホストＣＰＵ１１０の外部から供給される。ホストＣＰＵ１１０は、このようなＡＡＣデータから、音声デコーダ２４０が行ったＴＳヘッダやＰＥＳヘッダを解析して音声用ＥＳデータを生成する。

こうして生成した音声用ＥＳデータは、ホストＣＰＵ１１０が、直接メモリ２２０の音声用ＥＳバッファに格納し（ステップＳ１６２）、一連の処理を終了する（エンド）。

その後、画像処理ＩＣ２００では、音声デコーダ２４０が、音声用ＥＳデータに基づいて音声デコード処理を行う。

図３１に、図１７及び図１８の画像処理ＩＣ２００の動作説明図を示す。図３１において、図２１と同一部分には同一符号を付し、適宜説明を省略する。

なお図３１において、第７の記憶領域ＡＲ７を第４の記憶領域ＡＲ４と共用化し、第８の記憶領域ＡＲ８を第５の記憶領域ＡＲ５と共用化している。また、ＰＳＩ／ＳＩ、ＮＩＴ、ＰＭＴは、第３の記憶領域ＡＲ３内の所定の記憶領域に格納されるものとする。

まずホストＣＰＵ１１０は、ＡＶＣデータから生成した音声用ＥＳデータを、画像処理ＩＣ２００のメモリ２２０の第５の記憶領域ＡＲ５に格納する（ＳＱ７０）。

その後、画像処理ＩＣ２００では、ホストＣＰＵ１１０によって起動された音声デコーダ２４０は、第５の記憶領域ＡＲ５から音声用ＥＳデータを読み出して（ＳＱ７１）、ＭＰＥＧ−２ＡＡＣの規格に従ったデコード処理を行う。図３１では、デコード処理後の音声データがＤＡＣ１５０に直接供給されている（ＳＱ７２）が、これに限定されるものではなく、例えばデコード処理後の音声データを、一旦、メモリ２２０の所定の記憶領域に書き戻してもよい。

この第２の再生モードが設定されている場合には、映像デコーダの動作を停止させることが望ましい。

即ち、情報再生装置は、本実施形態のメモリアクセス制御装置と、ＴＳ分離部２１０と、映像デコーダ２３０と、音声デコーダ２４０とを含むことができる。そして、メモリ２２０が、第１のＴＳパケットが格納される第１の記憶領域と、第２のＴＳパケットが格納される第２の記憶領域と、第３のＴＳパケットが格納される第３の記憶領域と、第１のＴＳパケットを用いて生成される第１のＰＥＳパケットからＰＥＳヘッダを削除した映像用ＥＳデータが格納される第４の記憶領域とを有する。このとき、音声デコーダ２４０は、第２のＴＳパケットから第２のＰＥＳパケットを生成し、該第２のＰＥＳパケットからＰＥＳヘッダを削除する処理を行った後、音声用ＥＳデータを第５の記憶領域に格納し、その後、該第５の記憶領域から読み出した音声用ＥＳデータに基づいて音声デコード処理を行うことができる。

ここで、映像デコード処理及び音声デコード処理の少なくとも１つの処理開始を指示するホストＣＰＵ１１０によって、音声用ＥＳデータが第５の記憶領域に格納されるということができる。従って、ホストＣＰＵ１１０がライト処理回路４０の機能を実現し、音声デコーダ２４０がリード処理回路５０の機能を実現することができる。

本実施形態によれば、低消費電力でＡＡＣデータを再生できる情報再生装置を提供できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。なお上記の実施形態又はその変形例では、地上デジタル放送に適用可能な例について説明したが、本発明は地上デジタル放送に適用可能なものに限定されるものではない。

なお、本実施形態では、主にＨ．２６４／ＡＶＣに準拠したデコード処理に適用した場合について説明したが、これに限定されるものではなく、他の規格や、Ｈ．２６４／ＡＶＣ規格を発展させた規格に準拠したデコード処理に適用できることは言うまでもない。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるメモリアクセス制御装置を含むメモリアクセスシステムの構成例のブロック図。 図１のアクセス監視部の動作例のタイミング図。 図１のメモリの説明図。 メモリのリングバッファ構造の説明図。 図５（Ａ）、図５（Ｂ）、図５（Ｃ）はｓｉｇｎフラグの説明図。 図１のライト処理回路の動作例のフロー図。 図１のリード処理回路の動作例のフロー図。 図８（Ａ）、図８（Ｂ）は第１のフル判定の説明図。図８（Ｃ）は第２のフル判定の説明図。 エンプティ判定の説明図。 本実施形態におけるメモリアクセスシステムを半導体装置に形成した例を示す図。 図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）は、本実施形態におけるメモリアクセスシステムを半導体装置に形成した他の例を示す図。 地上デジタル放送のセグメントの概念の説明図。 ＴＳの説明図。 ＰＥＳパケット及びセクションの説明図。 本実施形態の比較例におけるマルチメディア処理ＣＰＵを含む携帯電話機の構成例のブロック図。 本実施形態における情報再生装置を含む携帯電話機の構成例のブロック図。 本実施形態の画像処理ＩＣの構成例のブロック図。 図１７の画像処理ＩＣの動作説明図。 ホストＣＰＵによる再生処理の動作例のフロー図。 図１９の放送受信開始処理の動作例のフロー図。 画像処理ＩＣの放送受信開始処理における動作説明図。 図１９の放送受信終了処理の処理例のフロー図。 画像処理ＩＣの放送受信終了処理における動作説明図。 映像デコーダの動作例のフロー図。 画像処理ＩＣの映像デコーダの動作説明図。 音声デコーダの動作例のフロー図。 画像処理ＩＣの音声デコーダの動作説明図。 本実施形態におけるＡＶＣデータの再生処理を行う場合のホストＣＰＵの処理例のフロー図。 ＡＶＣデータを再生する画像処理ＩＣの動作説明図。 本実施形態におけるＡＶＣデータの再生処理を行う場合のホストＣＰＵの処理例のフロー図。 ＡＡＣデータを再生する画像処理ＩＣの動作説明図

符号の説明

１０ メモリアクセスシステム、 １２ メモリアクセス制御装置、
２０、２２０ メモリ、 ３０ アクセス監視部、 ３２ ライトアドレスラッチ、
３４ リードアドレスラッチ、 ４０ ライト処理回路、 ５０ リード処理回路、
８０、９０、９２、９４ 半導体装置、 ８２ ＷＣＰＵ、 ８４ ＲＣＰＵ、
８６ 共通バス、 ９６、９８ Ｉ／Ｆ回路、 １００ 携帯電話機、
１１０ ホストＣＰＵ、 １２０ ＲＡＭ、 １３０ ＲＯＭ、
１４０ 表示ドライバ、 １５０ ＤＡＣ、 ２００ 画像処理ＩＣ、
２１０ ＴＳ分離部、 ２３０ 映像デコーダ、 ２４０ 音声デコーダ、
２５０ 表示制御部、 ２６０ チューナＩ／Ｆ、 ２７０ ホストＩ／Ｆ、
２８０ ドライバＩ／Ｆ、 ２９０ オーディオＩ／Ｆ、 ９１０、９３０ アンテナ、
９４０ チューナ、 ９６０ 表示パネル、 ９７０ スピーカ、
ＲＡＣＫ リード承認、 ＲＡＤ リードアドレス、 ＲＤ リードデータ、
ＲＲＥＱ リードリクエスト、 ＷＡＣＫ ライト承認、 ＷＡＤ ライトアドレス、
ＷＤ ライトデータ、 ＷＲＥＱ ライトリクエスト

Claims (14)

1. 互いに独立して制御されるライト処理回路及びリード処理回路によりアクセスされるメモリと、
   前記メモリへのアクセスを監視するアクセス監視部とを含み、
   前記アクセス監視部が、
   前記ライト処理回路が前記メモリにデータを書き込む際に出力したライトアドレスをラッチするライトアドレスラッチと、
   前記リード処理回路が前記メモリからデータを読み出す際に出力したリードアドレスをラッチするリードアドレスラッチとを有し、
   前記メモリは、
   前記リードアドレスラッチから読み出された前記リードアドレスに追い越されないように前記ライト処理回路により生成された前記メモリのライトアドレスに基づいて、データが書き込まれると共に、
   前記ライトアドレスラッチから読み出された前記ライトアドレスを追い越さないように前記リード処理回路により生成された前記メモリのリードアドレスに基づいて、データが読み出されることを特徴とするメモリアクセス制御装置。
2. 請求項１において、
   前記ライトアドレスラッチは、
   前記ライト処理回路による前記メモリへのデータ書き込み処理終了時のライトアドレスをラッチすることを特徴とするメモリアクセス制御装置。
3. 請求項１又は２において、
   前記リードアドレスラッチは、
   前記リード処理回路による前記メモリからのデータ読み出し処理終了時のリードアドレスをラッチすることを特徴とするメモリアクセス制御装置。
4. 請求項２又は３において、
   前記ライト処理回路からのライト要求に対応して、前記ライト処理回路に対してライト承認が出力される場合に、
   前記ライトアドレスラッチは、前記ライト承認が出力された時点のライトアドレスをラッチすることを特徴とするメモリアクセス制御装置。
5. 請求項２乃至４のいずれかにおいて、
   前記リード処理回路からのリード要求に対応して、前記リード処理回路に対してリード承認が出力される場合に、
   前記リードアドレスラッチは、前記リード承認が出力された時点のリードアドレスをラッチすることを特徴とするメモリアクセス制御装置。
6. 請求項１乃至５のいずれかにおいて、
   前記メモリが、リングバッファ構造を有していることを特徴とするメモリアクセス制御装置。
7. メモリと、
   前記メモリに対してデータを書き込む処理を行うライト処理回路と、
   前記メモリからデータを読み出す処理を行うリード処理回路と、
   前記メモリへのアクセスを監視するアクセス監視部とを含み、
   前記アクセス監視部が、
   前記ライト処理回路が前記メモリにデータを書き込む際に出力したライトアドレスをラッチするライトアドレスラッチと、
   前記リード処理回路が前記メモリからデータを読み出す際に出力したリードアドレスをラッチするリードアドレスラッチとを有し、
   前記ライト処理回路は、
   前記リードアドレスラッチから読み出された前記リードアドレスに追い越されないように前記メモリのライトアドレスを生成し、該アドレスに基づいて前記メモリにデータを書き込む処理を行い、
   前記リード処理回路は、
   前記ライトアドレスラッチから読み出された前記ライトアドレスを追い越さないように前記メモリのリードアドレスを生成し、該アドレスに基づいて前記メモリからデータを読み出す処理を行うことを特徴とするメモリアクセスシステム。
8. 請求項７において、
   前記ライト処理回路は、
   前記メモリの書き込み可能領域が、前記メモリに書き込むデータサイズ以下であると判断したときに、データのライト処理を停止し、
   前記リード処理回路は、
   前記メモリに読み出し可能なデータがないことを条件に、データのリード処理を停止することを特徴とするメモリアクセスシステム。
9. 映像データ及び音声データの少なくとも１つを再生するための情報再生装置であって、
   請求項１乃至６のいずれか記載のメモリアクセス制御装置と、
   映像データを生成するための第１のＴＳ（Transport Stream）パケット、音声データを生成するための第２のＴＳパケット、前記第１及び第２のＴＳパケット以外の第３のＴＳパケットを、トランスポートストリームから抽出する分離処理部と、
   前記第１の記憶領域から読み出された前記第１のＴＳパケットに基づいて前記映像データを生成する映像デコード処理を行う映像デコーダと、
   前記第２の記憶領域から読み出された前記第２のＴＳパケットに基づいて前記音声データを生成する音声デコード処理を行う音声デコーダとを含み、
   前記メモリアクセス制御装置のメモリが、
   前記第１のＴＳパケットが格納される第１の記憶領域と、
   前記第２のＴＳパケットが格納される第２の記憶領域と、
   前記第３のＴＳパケットが格納される第３の記憶領域と、
   前記第１のＴＳパケットを用いて生成される第１のＰＥＳ（Packetized Elementary Stream）パケットからＰＥＳヘッダを削除した映像用ＥＳ（Elementary Stream）データが格納される第４の記憶領域とを有し、
   前記映像デコーダが、
   前記第１のＴＳパケットから前記第１のＰＥＳパケットを生成し、該第１のＰＥＳパケットから前記ＰＥＳヘッダを削除する処理を行った後、前記映像用ＥＳデータを前記第４の記憶領域に格納し、その後、該第４の記憶領域から読み出した映像用ＥＳデータに基づいて前記映像デコード処理を行い、
   前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストによって、映像用ＥＳデータが前記第４の記憶領域に格納される場合に、
   前記ホストが前記ライト処理回路であり、前記映像デコーダが前記リード処理回路であることを特徴とする情報再生装置。
10. 請求項９において、
    前記メモリが、
    前記第２のＴＳパケットを用いて生成される第２のＰＥＳパケットからＰＥＳヘッダを削除した音声用ＥＳデータが格納される第５の記憶領域とを有し、
    前記音声デコーダが、
    前記第２のＴＳパケットから前記第２のＰＥＳパケットを生成し、該第２のＰＥＳパケットから前記ＰＥＳヘッダを削除する処理を行った後、前記音声用ＥＳデータを前記第５の記憶領域に格納し、その後、該第５の記憶領域から読み出した音声用ＥＳデータに基づいて前記音声デコード処理を行い、
    前記ホストによって、音声用ＥＳデータが前記第５の記憶領域に格納される場合に、
    前記ホストが前記ライト処理回路であり、前記音声デコーダが前記リード処理回路であることを特徴とする情報再生装置。
11. 請求項９又は１０において、
    前記映像デコーダが、前記第１の記憶領域から前記第１のＴＳパケットを、前記音声デコーダとは独立して読み出し、該第１のＴＳパケットに基づいて前記映像デコード処理を行うと共に、
    前記音声デコーダが、前記第２の記憶領域から前記第２のＴＳパケットを、前記映像デコーダとは独立して読み出し、該第２のＴＳパケットに基づいて前記音声デコード処理を行うことを特徴とする情報再生装置。
12. 請求項９乃至１１のいずれかにおいて、
    前記映像データ及び音声データのうち前記映像データのみを再生するときは、前記音声デコーダの動作を停止させ、
    前記映像データ及び音声データのうち前記音声データのみを再生するときは、前記映像デコーダの動作を停止させることを特徴とする情報再生装置。
13. 請求項９乃至１２のいずれか記載の情報再生装置と、
    前記情報再生装置に対し、前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストとを含むことを特徴とする電子機器。
14. チューナと、
    前記チューナからのトランスポートストリームが供給される請求項９乃至１２のいずれか記載の情報再生装置と、
    前記情報再生装置に対し、前記映像デコード処理及び前記音声デコード処理の少なくとも１つの処理開始を指示するホストとを含むことを特徴とする電子機器。

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