JP5496548B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP5496548B2
JP5496548B2 JP2009130939A JP2009130939A JP5496548B2 JP 5496548 B2 JP5496548 B2 JP 5496548B2 JP 2009130939 A JP2009130939 A JP 2009130939A JP 2009130939 A JP2009130939 A JP 2009130939A JP 5496548 B2 JP5496548 B2 JP 5496548B2
Authority
JP
Japan
Prior art keywords
processing unit
processing
packets
data
occurrence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009130939A
Other languages
English (en)
Other versions
JP2010277434A (ja
JP2010277434A5 (ja
Inventor
博茂 阿部
勇 望月
美加 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009130939A priority Critical patent/JP5496548B2/ja
Priority to US12/783,320 priority patent/US8238440B2/en
Publication of JP2010277434A publication Critical patent/JP2010277434A/ja
Publication of JP2010277434A5 publication Critical patent/JP2010277434A5/ja
Application granted granted Critical
Publication of JP5496548B2 publication Critical patent/JP5496548B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H04N21/42607—Internal components of the client ; Characteristics thereof for processing the incoming bitstream
    • H04N21/42615—Internal components of the client ; Characteristics thereof for processing the incoming bitstream involving specific demultiplexing arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving encoded video stream packets from an IP network
    • H04N21/4385—Multiplex stream processing, e.g. multiplex stream decrypting

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Bus Control (AREA)
  • Circuits Of Receivers In General (AREA)

Description

本発明は、半導体集積回路に関し、特に複数の割り込み要因に対する処理での重複処理の矛盾を解消する際の負担を軽減するのに有効な技術に関するものである。
２００６年４月１日、日本国内で移動端末等を主たる対象とした地上デジタルテレビ放送の１セグメント部分受信サービス「ワンセグ」が開始された。ワンセグでは、地上デジタルテレビ放送の１３チャンネル〜６２チャンネルまでの物理チャンネルの１チャンネル当たりの周波数帯域６ＭＨｚを１３セグメントに分割した１つのセグメントを使用して放送することで、情報量を必要最小限に制限している。従って、移動端末等の情報処理能力が比較的小さな端末でも、適切な受信が可能とされる。特徴としては、映像、音声以外にデータ放送を同時に受信可能なものである。
ＩＳＤＢ−Ｔｍｍと呼ばれる次世代ワンセグ放送は、ワンセグよりも、高画質・高音質のストリーム放送だけではなく、映像コンテンツのダウンロード・サービス等の新しいサービスの実現を目指している。尚、ＩＳＤＢ−Ｔｍｍは、Integrated Service Digital Broadcasting-Terrestrial for mobile multimediaの略である。
移動端末向けの地上ディジタル・テレビ放送では、動画像符号化の国際規格ＭＰＥＧ−２に準拠したトランスポートストリームＴＳ(Transport Steam)が使用されて、このＭＰＥＧ−２に準拠したトランスポートストリームＴＳの１つのパケットは１８８バイトのビットストリームデータによって構成される。
一方、下記特許文献１には、携帯電話機に搭載されて、ディジタル・テレビ放送を受信するディジタル・テレビチューナーから出力されるＭＰＥＧ２−トランスポートストリーム(以下、ＭＰＥＧ２−ＴＳと言う)を処理するアプリケーションＣＰＵが記載されている。アプリケーションＣＰＵ外部には記憶部が接続可能とされ、アプリケーションＣＰＵ内部にＣＰＵコアに代わって外部の記憶部と内部の制御部との間のデータ転送を実行するＤＭＡＣが含まれている。尚、ＤＭＡＣは、ダイレクトメモリアクセスコントローラ(Direct Memory Access Controller)の略である。ＤＭＡＣは設定されたデータ量のデータ転送が完了するとＤＭＡＣ転送完了割り込みをＣＰＵコアに供給して、このＤＭＡＣ転送完了割り込みに応答してＣＰＵコアは内部の制御部の処理を開始するものである。
特開２００７−２０１９８３号 公報
本発明者等は、本発明に先立って、上述したＩＳＤＢ−Ｔｍｍと呼ばれる次世代ワンセグ放送を受信可能な携帯電話機端末に搭載されるアプリケーションプロセッサと呼ばれる半導体集積回路の開発に従事した。
このＩＳＤＢ−Ｔｍｍと呼ばれる次世代ワンセグ放送では、映像コンテンツのダウンロード・サービスに対応することが必要なことから、標準ワンセグ放送と比較して、次世代ワンセグ放送のＭＰＥＧ２−ＴＳのビットレートが非常に高くなることが予想された。
一方、本発明に先立った開発において本発明者等によって検討されたアプリケーションプロセッサでも、上記特許文献１に記載のように、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)の内蔵が検討された。この内蔵ＤＭＡＣは、外部デジタルテレビチューナーと外部メモリとの間のデータ転送を内蔵ＣＰＵの低い負荷状態で実行するものである。ＭＰＥＧ２−ＴＳの１つのパケットの外部デジタルテレビチューナーから外部メモリへのデータ転送が完了した時点で、ＤＭＡＣ転送完了割り込みをダイレクトメモリアクセスコントローラ(ＤＭＡＣ)が内蔵ＣＰＵに供給するものである。
一方、標準ワンセグ放送と比較して次世代ワンセグ放送のＭＰＥＧ２−ＴＳのビットレートが非常に高くなることによって、次世代ワンセグ放送の受信時でのアプリケーションプロセッサの内蔵ＤＭＡＣから内蔵ＣＰＵへのＤＭＡＣ転送完了割り込み間隔が短くなり、内蔵ＣＰＵの負荷が増加すると言う問題が本発明者等による検討によって明らかとされた。
標準ワンセグ放送のＭＰＥＧ２−ＴＳの最大ビットレートが６２４ｋｂｐｓの場合にＭＰＥＧ２−ＴＳの１つのパケットのデータ転送の完了の時点でＤＭＡＣ転送完了割り込みを発生すると想定すると、ＤＭＡＣ転送完了割り込み間隔は、２．４ｍｓｅｃとなる。それに対して、ＩＳＤＢ−Ｔｍｍの次世代ワンセグ放送の最大ビットレートが７Ｍｂｐｓの場合にＭＰＥＧ２−ＴＳの１つのパケットのデータ転送の完了の時点でＤＭＡＣ転送完了割り込みを発生すると想定すると、ＤＭＡＣ転送完了割り込み間隔は、２１４μｓｅｃと短くなるものである。
図１は、本発明に先立って本発明者等によって検討されたアプリケーションプロセッサの構成を示す図である。
図１に示したアプリケーションプロセッサ１は、トランスポートストリームインターフェース(以下、ＴＳＩＦと言う)１１、ダイレクトメモリアクセスコントローラ(以下、ＤＭＡＣと言う)１２、中央処理ユニット(以下、ＣＰＵと言う)１３、液晶表示(以下、ＬＣＤと言う)制御部１４、データバス１５を含んでいる。更に、アプリケーションプロセッサ１は、タイマ１６、メモリインターフェース１７、ＭＰＥＧデコーダ１８、音声出力制御部１９を含んでいる。
携帯電話端末に搭載されるデジタルテレビアンテナ２によってＩＳＤＢ−Ｔｍｍの次世代ワンセグ放送が受信され、外部デジタルテレビチューナー３の出力端子からアプリケーションプロセッサ１のＴＳＩＦ１１の入力端子にＭＰＥＧ２−ＴＳのパケットデータが供給される。外部のシステムクロック発生器４からＴＳＩＦ１１に、基準クロックとしてのシステムクロック信号が供給される。
ＴＳＩＦ１１に供給されたＭＰＥＧ２−ＴＳのパケットデータは、内蔵ＤＭＡＣ１２によって実行されるＤＭＡ転送によってデータバス１５とメモリインターフェース１７とを介して外部のメモリ７に転送される。外部メモリ７としては、高速・大容量の同期ＤＲＡＭが使用可能である。
内蔵ＣＰＵ１３は、アプリケーションプロセッサ１の内部動作の制御を実行する。内蔵ＣＰＵ１３によるデマルチプレックス(ＤＥＭＵＸ)処理の制御によって、外部メモリ７に蓄積されたＭＰＥＧ２−ＴＳのパケットデータは、映像エレメンタリー・ストリームと音声エレメンタリー・ストリームとに分離される。分離された映像エレメンタリー・ストリームと音声エレメンタリー・ストリームとは、ＭＰＥＧデコーダ１８によって映像再生信号と音声再生信号とに復号化される。映像再生信号の出力同期がＬＣＤ制御部１４で実行され、音声再生信号の出力同期が音声出力制御部１９で実行され、外部の液晶表示装置(以下、ＬＣＤと言う)５と外部のスピーカ６とによって映像表示と音声出力とが可能となる。
図２は、図１に示したアプリケーションプロセッサ１に含まれるトランスポートストリームインターフェース(ＴＳＩＦ)１１の構成を示す図である。
図２に示すＴＳＩＦ１１は、タイムスタンプ付加部１１０と、ＴＳ(トランスポートストリーム)バッファ１１１と、ＤＭＡＣ制御部１１２によって構成されている。
タイムスタンプ付加部１１０は、外部デジタルテレビチューナー３の出力端子から供給されるＭＰＥＧ２−ＴＳのパケットデータに外部のシステムクロック発生器４から供給される基準クロックとしてのシステムクロック信号から生成したタイムスタンプを付加するものである。タイムスタンプ付加部１１０の出力から生成されるタイムスタンプが付加されたＭＰＥＧ２−ＴＳはＴＳバッファ１１１に一時的に蓄積された後にＤＭＡＣ制御部１１２に供給されて、ＤＭＡＣ制御部１１２はＴＳバッファ１１１でのＭＰＥＧ２−ＴＳのデータ蓄積量によってＤＭＡＣ１２にＤＭＡＣ転送要求を出力するように構成されている。尚、デジタルテレビ放送のデータフォーマットとして使用されているＭＰＥＧ２−ＴＳは、１パケットが１８８バイトで構成されている。タイムスタンプ付加部１１０は１８８バイトで構成された１パケットのＭＰＥＧ２−ＴＳを受信すると、4バイトのタイムスタンプ情報を１パケットのＭＰＥＧ２−ＴＳに付加して１９２バイトのタイムスタンプトランスポートストリーム(ＴＴＳ：Timestamp Transport Stream)を生成する。
ＴＳバッファ１１１は、タイムスタンプ付加部１１０で生成されたタイムスタンプトランスポートストリーム(ＴＴＳ)を蓄積するために小容量メモリで構成される。例えば、ＴＳバッファ１１１は、１９２バイトの２面の内蔵ＲＡＭ、もしくは１９２バイトの4面の内蔵ＲＡＭによって構成されることが可能である。
ＤＭＡＣ制御部１１２は、ＴＳバッファ１１１におけるＭＰＥＧ２−ＴＳのデータ蓄積量によりＤＭＡＣ１２にＤＭＡＣ転送要求を出力するように構成されている。例えば、１９２バイトで構成された１パケットのタイムスタンプトランスポートストリーム(ＴＴＳ)がＴＳバッファ１１１に蓄積されると、ＤＭＡＣ制御部１１２はＤＭＡＣ１２にＤＭＡＣ転送要求を出力する。
ところで、携帯電話機端末によってＩＳＤＢ−Ｔｍｍ等の次世代ワンセグ放送を受信する場合には、電波状態が変化するので、電波の受信可能な状態(強電界)と電波の受信不可能な状態(弱電界)が生じることがある。携帯電話機端末が次世代ワンセグ放送のＭＰＥＧ２−ＴＳを逐次的に受信していれば、ＴＳバッファ１１１が空になることはないが、弱電界になるとＭＰＥＧ２−ＴＳを受信できずにＴＳバッファ１１１が空となる可能性が高い。
図３は、図１に示したアプリケーションプロセッサ１の内部でのＭＰＥＧ２−トランスポートストリーム(ＭＰＥＧ２−ＴＳ)の流れを説明する図である。
外部デジタルテレビチューナー３にて受信されたＭＰＥＧ２−ＴＳはフロー(１)によってＴＳＩＦ１１に供給されて、フロー(２)によってＴＳＩＦ１１からＤＭＡＣ１２にＤＭＡ転送されて、フロー(３)によってＤＭＡＣ１２から外部メモリ７にＤＭＡ転送されるものである。
図４は、図３に示したＭＰＥＧ２−ＴＳの流れを図１に示したアプリケーションプロセッサ１の外部デジタルテレビチューナー３、ＴＳＩＦ１１、ＤＭＡＣ１２、外部メモリ７の各点で観測した図である。
外部デジタルテレビチューナー３で受信されたＭＰＥＧ２−ＴＳは１パケット１８８バイトの構成であり、フロー(１)によりチューナー３からＴＳＩＦ１１に供給される。
ＴＳＩＦ１１では１パケット１８８バイトの構成のＭＰＥＧ２−ＴＳに4バイトのタイムスタンプ情報が付加されて、１９２バイトのタイムスタンプトランスポートストリーム(ＴＴＳ)が生成されて、フロー(２)によってＴＳＩＦ１１からＤＭＡＣ１２にＤＭＡ転送される。
ＤＭＡＣ１２に供給されたタイムスタンプトランスポートストリーム(ＴＴＳ)は、フロー(３)によって外部メモリ７にＤＭＡ転送される。
図４に示したＭＰＥＧ２−ＴＳの流れを形成するフロー(１)とフロー(２)とフロー(３)とは、パイプラインデータ転送処理フローとなっている。すなわち、外部デジタルテレビチューナー３、ＴＳＩＦ１１、ＤＭＡＣ１２、外部メモリ７の各処理部は、１パケットのデータ受信処理の後に次の処理部へ１パケットのデータ送信処理を実行する。従って、弱電界等の理由によりＴＳＩＦ１１がＭＰＥＧ２−ＴＳを受信できなければ、ＴＳＩＦ１１からＤＭＡＣ１２にＤＭＡ転送によってデータが転送されることはない。
図５は、図１に示したアプリケーションプロセッサ１の内部のＭＰＥＧ２−ＴＳの流れの制御を説明する図である。
最初の(１)ＤＭＡ設定では、ＤＭＡＣ１２がＴＳＩＦ１１から外部メモリ７にＤＭＡ転送されるデータのバイト数をＣＰＵ１３のＤＭＡ制御処理部１３１がＤＭＡＣ１２に設定するものである。
次に(２)ＤＭＡ転送要求では、ＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送をＴＳＩＦ１１がＤＭＡＣ１２に要求するための信号が生成される。
最後の(３)ＤＭＡ転送完了割り込みでは、上述の(１)ＤＭＡ設定にて設定されたバイト数分のＤＭＡ転送が完了すると、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１にＤＭＡ転送完了を通知して、ＣＰＵ１３への割り込みが開始される。
図６は、強電界の場合でのＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１のＴＳＩＦ１１、ＤＭＡＣ１２、ＣＰＵ１３、外部メモリ７の各点で詳細に観測した図である。
最初にＣＰＵ１３のＤＭＡ制御処理部１３１は、ＤＭＡＣ１２に上述の(１)ＤＭＡ設定を実行する。すると、ＤＭＡＣ１２は、ＴＳＩＦ１１からのＤＭＡＣ転送要求を待っている状態となる。
次に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの最初のパケットＰ１の受信が完了すると、ＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求を出力する。
次に、ＤＭＡＣ１２は上述の(２)ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された最初のパケットＰ１を読み出して、外部メモリ７へのＤＭＡ転送を実行する。
次に、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に上述の(３)ＤＭＡ転送完了割り込みを通知して、このＤＭＡ転送完了割り込みの通知に応答してＣＰＵ１３のＴＳ解析データ処理部１３２はトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。
このようにして２番目のパケットＰ２から５番目のパケットＰ５までのＭＰＥＧ２−ＴＳに関して、ＴＳＩＦ１１のＴＳバッファ１１１へのパケット受信とパケット読み出しとＤＭＡＣ１２による外部メモリ７へのＤＭＡ転送とによって上述の(１)ＤＭＡ設定で設定されたサイズのバイト数のＤＭＡ転送データの転送が完了する。更に２番目のパケットＰ２から５番目のパケットＰ５までのＭＰＥＧ２−ＴＳに関して、ＣＰＵ１３によるデコード処理も完了する。また更にＭＰＥＧ２−ＴＳの後続のパケットＰ６〜Ｐ１０に関しても、上述と同様な処理が繰り返される。
図７は、弱電界の場合でのＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１のＴＳＩＦ１１、ＤＭＡＣ１２、ＣＰＵ１３、外部メモリ７の各点で詳細に観測した図である。
図７では、弱電界の前の強電界の間に図６と同様に１番目のパケットＰ１から３番目のパケットＰ３までのＭＰＥＧ２−ＴＳに関して、ＴＳＩＦ１１のＴＳバッファ１１１へのパケット受信とパケット読み出しとＤＭＡＣ１２による外部メモリ７へのＤＭＡ転送が完了する。
すなわち、図７でも図６と同様に、最初にＣＰＵ１３のＤＭＡ制御処理部１３１は、ＤＭＡＣ１２に上述の(１)ＤＭＡ設定を実行する。するとＤＭＡＣ１２は、ＴＳＩＦ１１からのＤＭＡＣ転送要求を待っている状態となる。次に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの最初のパケットＰ１の受信が完了すると、ＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求を出力する。
次に図７でも、ＤＭＡＣ１２は上述の(２)ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された最初のパケットＰ１を読み出して、外部メモリ７へのＤＭＡ転送を実行する。次に、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に上述の(３)ＤＭＡ転送完了割り込みを通知するので、この割り込の通知に応答してＣＰＵ１３のＴＳ解析データ処理部１３２はトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。
このようにして２番目のパケットＰ２から３番目のパケットＰ３までのＭＰＥＧ２−ＴＳに関して、ＴＳＩＦ１１のＴＳバッファ１１１へのパケット受信とパケット読み出しとＤＭＡＣ１２による外部メモリ７へのＤＭＡ転送によって上述の(１)ＤＭＡ設定で設定されたサイズのバイト数のＤＭＡ転送データの転送が完了する。更に２番目のパケットＰ２から３番目のパケットＰ３までのＭＰＥＧ２−ＴＳに関して、ＣＰＵ１３によるデコード処理も完了する。
しかし、図７の弱電界では、４番目のパケットＰ４から８番目のパケットＰ８までのＭＰＥＧ２−ＴＳは受信されない。従って、この弱電界の期間では、ＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求を出力することができない。
その後、弱電界から強電界に復帰して、９番目のパケットＰ９以降のＭＰＥＧ２−ＴＳのパケットの受信を開始すると、ＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求の出力を再開する。その結果、(２)ＤＭＡ転送要求にＤＭＡＣ１２は応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された９番目のパケットＰ１を読み出して、外部メモリ７へのＤＭＡ転送を実行する。
すると、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に(３)ＤＭＡ転送完了割り込みを通知するので、この割り込の通知に応答してＣＰＵ１３のＴＳ解析データ処理部１３２はトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。
このようにして、９番目のパケットＰ９から１０番目のパケットＰ１０までのＭＰＥＧ２−ＴＳに関して、ＴＳＩＦ１１のＴＳバッファ１１１へのパケット受信とパケット読み出しとＤＭＡＣ１２による外部メモリ７へのＤＭＡ転送とＣＰＵ１３によるデコード処理が実行される。それによって、上述の(１)ＤＭＡ設定で設定された合計５パケット分のサイズのバイト数のＤＭＡ転送データの転送とデコード処理が完了する。
しかし、図６および図７のパケット処理フローによって標準ワンセグ放送と比較してビットレートが非常に高い次世代ワンセグ放送のＭＰＥＧ２−ＴＳを受信して処理する場合には、上述の(２)ＤＭＡＣ転送完了割り込み間隔が短くなると言う問題が本発明者等の検討によって明らかとされた。
この問題を解決するために、本発明に先立って本発明者等は複数のパケットのＤＭＡ転送が完了したタイミングで１回の(３)ＤＭＡ転送完了割り込みを通知すると言う複数パケット単位の割り込み通知方式を着想したものである。
図８は、次世代ワンセグ放送の受信に際して割り込み間隔が短くなると言う問題を解決するため複数パケット単位の割り込み通知方式を採用して強電界の場合のＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。
図８でも図６と同様に、最初にＣＰＵ１３のＤＭＡ制御処理部１３１は、ＤＭＡＣ１２に(１)ＤＭＡ設定を実行する。この(１)ＤＭＡ設定では、例えば、５パケット(１９２バイト×５)のＤＭＡ転送データサイズが指定される。すると、ＤＭＡＣ１２は、ＴＳＩＦ１１からのＤＭＡＣ転送要求を待っている状態となる。
次に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの最初のパケットＰ１の受信が完了すると、ＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求を出力する。更に、ＤＭＡＣ１２は上述の(２)ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された最初のパケットＰ１を読み出して、外部メモリ７へのＤＭＡ転送を実行する。同様に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの２番目のパケットＰ２、３番目のパケットＰ３、４番目のパケットＰ４、５番目のパケットＰ５の受信がそれぞれ完了すると、各受信完了時点でＴＳＩＦ１１はＤＭＡＣ１２に(２)ＤＭＡ転送要求をそれぞれ出力する。更にＤＭＡＣ１２は(２)各ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された２番目のパケットＰ２から５番目のパケットＰ５までのデータを読み出し、外部メモリ７へのＤＭＡ転送を実行する。
このようにして最初のパケットＰ１から５番目のパケットＰ５までのデータ８０ａのＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送が完了すると、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に(３)５パケット単位のデータ８０ａのＤＭＡ転送完了割り込みを通知する。するとＣＰＵ１３のＴＳ解析データ処理部１３２は、５パケット単位のＤＭＡ転送完了割り込みに応答して、５パケット単位のデータ８０ａのトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。また更に、ＭＰＥＧ２−ＴＳの後続の５パケット単位のパケットＰ６〜Ｐ１０、Ｐ１１〜Ｐ１５のデータ８０ｂ、８０ｃに関しても、上述と同様な５パケット単位のデータのＤＭＡ転送完了割り込みおよび５パケット単位のデータのＴＳ解析とデータ処理とによる(４)デコード処理が繰り返されるものである。
図９は、図８に示した複数パケット単位の割り込み通知方式を採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。
図９でも、図８と同様に、最初の５パケット単位のパケットＰ１〜Ｐ５までのデータ９０ａに関して、ＴＳＩＦ１１への受信と、ＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送と、ＣＰＵ１３によるＴＳ解析とデータ処理とによるデコード処理とが実行される。すなわち、図９でも最初の５パケット単位のパケットＰ１〜Ｐ５の各パケットがＴＳＩＦ１１に受信されると、各パケットに関してＴＳＩＦ１１からＤＭＡＣ１２へ(２)ＤＭＡ転送要求が出力され、各パケットはＤＭＡＣ１２によってＴＳＩＦ１１から外部メモリ７へＤＭＡ転送されることができる。その後に、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に(３)５パケット単位のデータ９０ａのＤＭＡ転送完了割り込みを通知するので、５パケット単位のデータのＣＰＵ１３によるＴＳ解析とデータ処理とによる(４)デコード処理が実行される。
また図９では、２番目の５パケット単位のデータ９０ｂの３個のパケットＰ６〜Ｐ８までに関して、ＴＳＩＦ１１への受信と、ＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送とが実行される。それは、ＴＳＩＦ１１が各パケット単位の受信によってＤＭＡＣ１２へ(２)ＤＭＡ転送要求を出力するためである。
その後に、ＴＳＩＦ１１への受信の間に強電界から弱電界に変化するので、データ９０ｂに含まれるパケットＰ９〜Ｐ１６のＭＰＥＧ２−ＴＳは、ＴＳＩＦ１１によって受信されることができない。従って、この間にはＴＳＩＦ１１がＤＭＡＣ１２へ(２)ＤＭＡ転送要求を出力できないので、ＤＭＡＣ１２は待機状態となる。
弱電界から強電界へ復帰すると、データ９０ｂの後続の２個のパケットＰ１７、Ｐ１８が、ＴＳＩＦ１１によって受信されるようになる。従って、受信された２個のパケットＰ１７、Ｐ１８の各パケットに関してＴＳＩＦ１１からＤＭＡＣ１２へ(２)ＤＭＡ転送要求が出力され、各パケットはＤＭＡＣ１２によってＴＳＩＦ１１から外部メモリ７へＤＭＡ転送されることができる。
すると、やっとＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に(３)５パケット単位のデータ９０ｂのＤＭＡ転送完了割り込みを通知して、弱電界前の３個のパケットＰ６、Ｐ７、Ｐ８と弱電界後の２個のパケットＰ１７、Ｐ１８の合計５パケットの単位のデータのＣＰＵ１３によるＴＳ解析とデータ処理による(４)デコード処理が開始される。しかし、このデコード処理では、弱電界によって受信が中断された５パケット単位のデータ９０ｂの古い３個のパケットＰ６〜Ｐ９のデータは破棄される必要がある。それは、下記のような理由によるものである。
すなわち、ディジタルＴＶ放送受信機では、同期用の番組時刻基準値情報と音声および映像の再生用出力時刻情報とを比較して、受信機の再生動作と放送局の同期が取られるものである。尚、番組時刻基準値情報は、プログラム・クロック・リファレンス(ＰＣＲ：Program Clock Reference)と呼ばれている。また、音声や映像の再生用出力時刻情報は、プレゼンテーションタイムスタンプ(ＰＴＳ：Presentation Time Stamp)と呼ばれている。
従って、弱電界前の古い３個のパケットＰ６〜Ｐ９に番組時刻基準値情報ＰＣＲが含まれていた場合には、この古い時刻情報の無視が実行されなければならない。そうでないと、弱電界後の新しい２個のパケットＰ１７、Ｐ１８に含まれる現在の番組時刻基準値情報ＰＣＲに古い時刻情報が反映されて、誤動作の原因となる。例えば、新しい２個のパケットＰ１７、Ｐ１８に含まれる新しい音声および映像の情報が、弱電界前の古い３個のパケットＰ６〜Ｐ９の古い時刻情報の影響によって出力(プレゼンテーション)されない場合も想定される。
このように、次世代ワンセグ放送の受信で複数パケット単位の割り込み通知方式を採用した場合に弱電界になった際には、弱電界による受信中断前に受信されたパケットの早期のＴＳ解析とデータ処理によるデコード処理を開始する必要があることが本発明者等によって明らかとされた。
本発明者等は、本発明に先立って受信中断時の受信パケットの早期のＴＳ解析とデータ処理とによるデコード処理の開始を可能とするために、複数パケット単位のＤＭＡ転送完了割り込みにタイマ割り込みを追加すると言う着想に至ったものである。
図１０は、複数パケット単位のＤＭＡ転送完了割り込みとタイマ割り込みを採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。
図１０(Ａ)は(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みの時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の処理を説明する図であり、図１０(Ｂ)は(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みの時間差が比較的小さな場合の処理を説明する図である。
図１に示したアプリケーションプロセッサ１に含まれたタイマ１６は、このタイマ割り込みに使用可能とされている。しかし、このタイマ１６は、他の計時動作に兼用可能で有ることは言うまでもない。この図１に示されたアプリケーションプロセッサ１に含まれたタイマ１６は、タイマ割り込みに関して下記のように制御されるものである。
すなわち、図１０(Ａ)、(Ｂ)に示すように、外部デジタルテレビチューナー３からＭＰＥＧ２−ＴＳの最初のパケットＰ１がアプリケーションプロセッサ１のＴＳＩＦ１１にて受信されることによって生成される(２)ＤＭＡ転送要求に応答して、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３はタイマ１６に(５)タイマ設定に基づく計数動作(タイマ動作)を開始する。例えば、タイマ１６はカウンターにより構成されているので、タイマ１６はＣＰＵ１３のＤＭＡＣタイマ制御部１３３によってタイマ設定されることによって計数動作(タイマ動作)を実行する。この計数動作による所定のカウント時間の間にＭＰＥＧ２−ＴＳの所定数の複数パケットのＤＭＡＣ１２によるＤＭＡＣ転送が完了されない場合には、タイマ１６はＣＰＵ１３のＤＭＡＣタイマ制御部１３３に(７)タイマ割り込みを実行する。この(７)タイマ割り込みに応答して、ＣＰＵ１３は外部メモリ７にＤＭＡＣ転送済みのパケットの早期のトランスポートストリーム(ＴＳ)解析とデータ処理による(４)デコード処理を開始するものである。このタイマ１６への(５)タイマ設定に先立って、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３はＤＭＡＣ１２に(１)ＤＭＡ設定を実行する。この(１)ＤＭＡ設定によって、ＤＭＡＣ１２による所定の複数パケットのＤＭＡＣ転送数は割り込み通知の単位である複数パケット、例えば５個のパケット数に設定される。
図１０(Ａ)、(Ｂ)でも、図９と同様に最初の５パケット単位のパケットＰ１〜Ｐ５のデータ１００ａに関して、ＴＳＩＦ１１への受信、ＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送、ＣＰＵ１３によるＴＳ解析とデータ処理による(４)デコード処理が実行される。図１０(Ａ)、(Ｂ)のこの動作は、図９と全く同様であるので、詳細な説明を省略する。
また図１０(Ａ)、(Ｂ)でも、図９と同様に、２番目の５パケット単位のデータ１００ｂの３個のパケットＰ６〜Ｐ８に関して、ＴＳＩＦ１１への受信とＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送とが実行された後、強電界から弱電界に変化して、データ１００ｂに含まれるパケットＰ９〜Ｐ１６のＭＰＥＧ２−ＴＳがＴＳＩＦ１１によって受信不可能の受信中断状態となる。
図９の処理では、この受信中断状態の間には、ＴＳＩＦ１１がＤＭＡＣ１２へ(２)ＤＭＡ転送要求を出力できないので、ＤＭＡＣ１２は待機状態となり、強電界へ復帰した後の受信再開にて誤った再生時刻情報が出力され、誤動作の原因となっていた。
それに対して図１０(Ａ)、(Ｂ)の処理では、弱電界による受信中断状態の前に受信された２番目の５パケット単位のデータ１００ｂの１番目のパケットＰ６の受信で生成される(２)ＤＭＡ転送要求に応答した(５)タイマ設定に基づく計数動作(タイマ動作)により、受信中断状態の間にタイマ１６による(７)タイマ割り込みが発生する。すなわち、２番目の受信パケットデータ１００ｂと３番目の受信パケットデータ１００ｃとの間の弱電界による受信中断状態の間に、タイマ１６の計数動作による所定のカウント時間の間にＤＭＡＣ１２による所定の転送数のＤＭＡＣ転送が完了されないものである。従って、受信中断状態の間のタイマ１６による(７)タイマ割り込みに応答して、ＣＰＵ１３は外部メモリ７にＤＭＡＣ転送済みの２番目の受信パケットデータ１００ｂ中に含まれた３個のパケットＰ６、Ｐ７、Ｐ８の早期のＴＳ解析とデータ処理による(４)デコード処理を開始するものである。尚、この(４)デコード処理の開始に先立って、ＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得を行って、外部メモリ７にＤＭＡＣ転送済みの２番目の受信パケットデータ１００ｂ中に含まれたパケットＰ６、Ｐ７、Ｐ８の個数を認識する。
図１０(Ａ)、(Ｂ)でも、図９と同様に弱電界から強電界へ復帰すると、３番目の受信パケットデータ１００ｃの２個のパケットＰ１７、Ｐ１８がＴＳＩＦ１１によって受信されるようになる。従って、受信された２個のパケットＰ１７、Ｐ１８の各パケットに関して、ＴＳＩＦ１１からＤＭＡＣ１２へ(２)ＤＭＡ転送要求が出力されて、各パケットはＤＭＡＣ１２によってＴＳＩＦ１１から外部メモリ７へＤＭＡ転送されることができる。このようにして、２個のパケットＰ１７、Ｐ１８のＤＭＡＣ１２による外部メモリ７へのＤＭＡ転送が完了すると、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡ制御処理部１３１に(３)ＤＭＡ転送完了割り込みを通知する。この時の(３)ＤＭＡ転送完了割り込みは、弱電界による受信中断状態前と受信再開後の合計５個のパケットのＤＭＡ転送の完了を示している。すなわち、ＤＭＡ転送が完了した合計５個のパケットは、弱電界による受信中断状態前の２番目の受信パケットデータ１００ｂの３個のパケットＰ６、Ｐ７、Ｐ８と受信再開後の３番目の受信パケットデータ１００ｃの２個のパケットＰ１７、Ｐ１８である。すると、ＣＰＵ１３のＴＳ解析データ処理部１３２は、合計５個のパケットのうち未処理分の３番目の受信パケットデータ１００ｃの２個のパケットＰ１７、Ｐ１８に関してトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。
図１０(Ａ)、(Ｂ)で説明したように、複数パケット単位のＤＭＡ転送完了割り込みとタイマ割り込みとの複数の割り込み方式を採用する場合には、複数の割り込みが略同時に発生した際の処理の競合を回避するために、複数の割り込みに優先順位を持たせることが一般的に採用されるものである。しかし、複数の割り込みが略同時に発生しても、実際は時間差が発生する。優先度の高い割り込みが先に発生した場合には処理の矛盾が発生しないが、優先度の低い割り込みが先に発生した場合には処理の矛盾が発生することが本発明者等の検討によって明らかとなった。
図１１は、図１０の処理でタイマ割り込みよりもＤＭＡ転送完了割り込みの優先度を高く設定した場合に、優先度の高いＤＭＡ転送完了割り込みがタイマ割り込みよりも先に発生した場合の処理を説明する図である。
図１１に示すように、複数の割り込み要因として、タイマ割り込み要因１１ＡとＤＭＡ転送完了割り込み要因１１Ｂが存在しているが、優先度が低いタイマ割り込み発生１１Ｅよりも先に優先度が高いＤＭＡ転送完了割り込み発生１１Ｃが生じている。
優先度が高いＤＭＡ転送完了割り込み発生１１Ｃに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得１１Ｄを行って、外部メモリ７にＤＭＡＣ転送済みの受信パケットデータに含まれたパケットの個数を認識する。例として、２番目の受信パケットデータ１００ｂの合計９６０バイトである５個のパケットＰ６〜Ｐ１０が外部メモリ７にＤＭＡＣ転送済みであるとする。従って、この転送パケット数取得１１Ｄによって、転送パケット数としてパケットの５個が取得される。この際に、前回の転送パケットインデックスと今回取得した転送パケットインデックスの差分から、転送パケット数が取得される。今回は、５個のパケットＰ６〜Ｐ１０が受信されているため、９６０バイトの転送パケット数が取得される。
転送パケット数取得１１Ｄの後、優先度の低いタイマ割り込み発生１１Ｅが生じるが、優先度が高いＤＭＡ転送完了割り込み発生１１Ｃの処理が終了するまで、タイマ割り込み処理は待機状態となる。次のステップ１１Ｆで、次回の割り込みで使用するため、転送パケットインデックスを更新する。
更に次のステップ１１ＧでＣＰＵ１３のＴＳ解析データ処理部１３２は、５個のパケットＰ６〜Ｐ１０のトランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動してデコード処理を実行する。またその次のステップ１１Ｈでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。
以上のように優先度が高いＤＭＡ転送完了割り込み発生１１Ｃの処理が終了すると、次のステップ１１Ｉで優先度の低いタイマ割り込みの処理が開始される。このステップ１１Ｉで、ＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得を実行する。しかし、この時には外部メモリ７にＤＭＡＣ転送済みの受信パケットデータのパケットの個数はゼロであるので、転送パケット数取得は０バイトとなる。従って、次のステップ１１Ｊで転送パケットインデックスを０バイトに更新して、更にステップ１１Ｋで、ＣＰＵ１３のＴＳ解析データ処理部１３２は、トランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動する。しかし、この時にはステップ１１Ｉで取得された転送パケット数は０バイトとなっているので、(４)デコード処理は実際には実行されない。
このようにして、優先度の低いタイマ割り込みの処理が実行されたので、次のステップ１１ＬにてＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行する。
図１２は、図１０の処理でタイマ割り込みよりもＤＭＡ転送完了割り込みの優先度を高く設定した場合に、優先度の低いタイマ割り込みがＤＭＡ転送完了割り込みよりも先に発生した場合の処理を説明する図である。
図１２(Ａ)は優先度が低いタイマ割り込み発生１２Ｃと優先度が高いＤＭＡ転送完了割り込み発生１２Ｅとの時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の処理を説明する図であり、図１２(Ｂ)は優先度が低いタイマ割り込み発生１２Ｃと優先度が高いＤＭＡ転送完了割り込み発生１２Ｅとの時間差が比較的小さな場合の処理を説明する図である。
まず図１２(Ａ)では図１１と同様に、複数の割り込み要因としてタイマ割り込み要因１２ＡとＤＭＡ転送完了割り込み要因１２Ｂとが存在しているが、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅよりも先に優先度が低いタイマ割り込み発生１２Ｃが生じている。
優先度が低いタイマ割り込み発生１２Ｃに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得１２Ｄを行って、外部メモリ７にＤＭＡＣ転送済みの受信パケットデータに含まれたパケットの個数を認識する。例としては、図１０に示した受信中断状態前の２番目の受信パケットデータ１００ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８が外部メモリ７にＤＭＡＣ転送済みであるとする。従って、この転送パケット数取得１２Ｄによって、転送パケット数として３個のパケット分の５７６バイトが取得される。
しかし、優先度が低いタイマ割り込み発生１２Ｃに応答した転送パケット数取得１２Ｄの直後に、タイマ割り込みによるデコード処理が滞っているときに優先度が高いＤＭＡ転送完了割り込み発生１２Ｅが発生するものである。従って、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅの処理が終了するまで、タイマ割り込み発生１２Ｃの処理は待機状態とされる。その結果、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅの処理が開始される。例として、図１０に示した受信再開後の３番目の受信パケットデータ１００ｃの合計３８４バイトの２個のパケットＰ１７、Ｐ１８である。
この優先度が高いＤＭＡ転送完了割り込み発生１２Ｅに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は転送パケット数取得１２Ｆを行って、外部メモリ７にＤＭＡＣ転送済みの３番目の受信パケットデータ１００ｃの合計３８４バイトのパケットＰ１７、Ｐ１８の２個のパケット個数を取得する。
転送パケット数取得１２Ｆで取得された転送パケット数に従って、ステップ１２Ｇで転送パケットインデックスを３８４バイトに更新して、更に、次のステップ１２Ｈで、ＣＰＵ１３のＴＳ解析データ処理部１３２は２個のパケットＰ１７、Ｐ１８のトランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動する。また、その次のステップ１２Ｉでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。
その後、優先度が低いタイマ割り込み発生１２Ｃの処理に戻り、ステップ１２Ｊにて転送パケットインデックスの更新が実行される。しかし以前の転送パケット数取得１２Ｄにて、転送パケット数として３個のパケットＰ６〜Ｐ８の分の５７６バイトが取得されていた。従って、ステップ１２Ｊでの転送パケットインデックスの更新によって、転送パケットインデックスは以前の転送パケット数取得１２Ｄで取得された古い３個のパケットＰ６〜Ｐ８の分の５７６バイトに更新されることになる。
その結果、次のステップ１２ＫでＣＰＵ１３のＴＳ解析データ処理部１３２は、古い３個のパケットＰ６〜Ｐ８のトランスポートストリーム解析とデータ処理による(４)デコード処理のタスクを起動してデコード処理を実行する。またその次のステップ１２Ｌで、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行する。
このようにして、優先度の低いタイマ割り込みの処理が実行されたので、次のステップ１２ＬにてＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行する。
以上説明したように、図１２(Ａ)に示すように優先度の低いタイマ割り込み１２Ｄが優先度の高いＤＭＡ転送完了割り込み１２Ｅよりも先に発生した場合に、割り込み処理が実行されるものである。
しかし、図１２(Ａ)に示した複数の割り込み要因に対する処理には、以下のような問題が有ることが本発明者等による検討によって明らかとされた。
最初は、先の低優先度のタイマ割り込み発生１２Ｃに応答する転送パケット数取得１２Ｄにより取得される転送パケット数(５７６バイト)と後の高優先度のＤＭＡ転送完了割り込み発生１２Ｅに応答する転送パケット数取得１２Ｆにより取得される転送パケット数(３８４バイト)とが、図１２(Ａ)の１２Ｍに示すように値が異なることである。
次は、ステップ１２Ｈの(４)デコード処理とステップ１２Ｋの(４)デコード処理とが実行されて、図１２(Ａ)の１２Ｎに示すように逆転処理が行われることである。
後の高優先度のＤＭＡ転送完了割り込み発生１２Ｅに応答する転送パケット数取得１２Ｆにより取得される転送パケット数によって、受信中断後の受信再開による受信パケットデータ１００ｃの合計３８４バイトの２個のパケットＰ１７、Ｐ１８の(４)デコード処理をステップ１２Ｈで実行することができる。
しかし、先の低優先度のタイマ割り込み発生１２Ｃに応答する転送パケット数取得１２Ｄにより取得される転送パケット数によって、受信中断前の受信パケットデータ１００ｂの古い３個のパケットＰ６〜Ｐ８もステップ１２Ｋで(４)デコード処理が実行されてしまう。一方、冒頭で説明したように、弱電界前の古い３個のパケットＰ６〜Ｐ９に番組時刻基準値情報ＰＣＲが含まれていた場合には、この古い時刻情報の無視が実行されなければならない。そうでないと、弱電界後の新しい２個のパケットＰ１７、Ｐ１８に含まれる現在の番組時刻基準値情報ＰＣＲに古い時刻情報が反映されて、誤動作の原因となる。具体的に言えば、古い音声や映像が２度出力され、新しい音声や映像が出力されないような誤動作が発生するものである。
優先度が低いタイマ割り込み発生１２Ｃと優先度が高いＤＭＡ転送完了割り込み発生１２Ｅとの時間差が比較的小さな場合の図１２(Ｂ)でも、時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の図１２(Ａ)と同様に、複数の割り込み要因としてタイマ割り込み要因１２ＡとＤＭＡ転送完了割り込み要因１２Ｂとが存在しているが、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅよりも少し先に優先度が低いタイマ割り込み発生１２Ｃが生じている。
優先度が低いタイマ割り込み発生１２Ｃに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得１２Ｄを行って、外部メモリ７にＤＭＡＣ転送済みの受信パケットデータに含まれたパケットの個数を認識する。例としては、図１０において、タイマ割り込み発生直前に、強電界に復帰して、ＤＭＡ転送完了割り込みが発生したとする。この時に、５パケット取得して、タイマ割り込みとＤＭＡ転送完了割り込みが同時に発生したとする。図１０に示した受信中断状態前の２番目の受信パケットデータ１００ｂと１００ｃの合計９６０バイトの５個のパケットＰ６〜Ｐ８、Ｐ１７，Ｐ１８が外部メモリ７にＤＭＡＣ転送済みであるとする。従って、この転送パケット数取得１２Ｄによって、転送パケット数として５個のパケット分の９６０バイトが取得される。
しかし、優先度が低いタイマ割り込み発生１２Ｃに応答した転送パケット数取得１２Ｄの直後に、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅが発生するものである。従って、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅの処理が終了するまで、タイマ割り込み発生１２Ｃの処理は待機状態とされる。その結果、優先度が高いＤＭＡ転送完了割り込み発生１２Ｅの処理が開始される。例として、図１０に示した受信中断状態前の２番目の受信パケットデータ１００ｂと受信再開後の３番目の受信パケットデータ１００ｃの合計９６０バイトの５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８である。
この優先度が高いＤＭＡ転送完了割り込み発生１２Ｅに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は転送パケット数取得１２Ｆを行って、外部メモリ７にＤＭＡＣ転送済みの２番目の受信パケットデータ１００ｂと３番目の受信パケットデータ１００ｃの合計９６０バイトのパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８の５個のパケット個数を取得する。
転送パケット数取得１２Ｆで取得された転送パケット数に従って、ステップ１２Ｇで転送パケットインデックスを更新して、更に、次のステップ１２Ｈで、ＣＰＵ１３のＴＳ解析データ処理部１３２は５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８のトランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動する。また、その次のステップ１２Ｉでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。
その後、優先度が低いタイマ割り込み発生１２Ｃの処理に戻り、ステップ１２Ｊにて転送パケットインデックスの更新が実行される。しかし以前の転送パケット数取得１２Ｄにて、転送パケット数として５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８の分の９６０バイトが取得されていた。その結果、次のステップ１２ＫでＣＰＵ１３のＴＳ解析データ処理部１３２は、５個のパケットＰ６〜Ｐ８、Ｐ１７，Ｐ１８のトランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動してデコード処理を実行する。またその次のステップ１２Ｌで、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行する。
このようにして、優先度の低いタイマ割り込みの処理が実行されたので、次のステップ１２ＬにてＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行する。
以上説明したように、図１２(Ｂ)に示すように優先度の低いタイマ割り込み１２Ｄが優先度の高いＤＭＡ転送完了割り込み１２Ｅよりも先に発生した場合に、割り込み処理が実行されるものである。
しかし、図１２(Ｂ)に示した複数の割り込み要因に対する処理には、以下のような問題が有ることが本発明者等による検討によって明らかとされた。
最初は、先の低優先度のタイマ割り込み発生１２Ｃに応答する転送パケット数取得１２Ｄにより取得される転送パケットＰ６〜８、Ｐ１７、Ｐ１８と後の高優先度のＤＭＡ転送完了割り込み発生１１Ｃに応答する転送パケット数取得１２Ｆにより取得される転送パケットＰ６〜８、Ｐ１７、Ｐ１８とが、図１２(Ｂ)の１２Ｍに示すように同じパケットになることである。
次は、ステップ１２Ｈの(４)デコード処理とステップ１２Ｋの(４)デコード処理とが実行されて、図１２(Ｂ)の１１２Ｎに示すように重複処理が行われることである。
後の高優先度のＤＭＡ転送完了割り込み発生１１Ｃに応答する転送パケット数取得１２Ｆにより取得される転送パケット数によって、受信中断状態前の受信パケットデータ１００ｂと受信中断後の受信再開による受信パケットデータ１００ｃの合計９６０バイトの５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８の(４)デコード処理をステップ１２Ｈで実行することができる。
要するに、タイマ割込みとデータ転送完了割込みが同時に発生すると同一の５パケットをタイマ割込みによるデコード処理とデータ転送割込みによるデコード処理を重複処理してしまい、例えば、同じ画像が２度出力される等の誤動作が起きる。
図１３は、図１２に示す複数の割り込み要因に対する処理での重複処理の問題を解決するために、本発明に先立って本発明者等によって検討された処理を説明する図である。
図１３でも図１２と同様に、複数の割り込み要因としてタイマ割り込み要因１３ＡとＤＭＡ転送完了割り込み要因１３Ｂが存在しており、優先度が高いＤＭＡ転送完了割り込み発生１３Ｆよりも先に優先度が低いタイマ割り込み発生１３Ｃが生じている。
しかし、図１３に示す処理は、上述の重複処理の問題を解決するために、ステップ１３Ｄのセマフォ設定の処理を含むものである。セマフォは、並列処理において矛盾を解消するための排他処理を意味するものである。
すなわち、先の優先度が低いタイマ割り込み発生１３Ｃに応答してステップ１３Ｄのセマフォ設定が実行されることによって、先に優先度が低いタイマ割り込みの処理(ステップ１３Ｅ、１３Ｇ〜１３Ｊ)の方を先に実行するものである。このようにして、後の優先度が高いＤＭＡ転送完了割り込み発生１３Ｆに応答する処理(１３Ｋ〜１３Ｎ)の方を後に実行することにより、上述した重複処理の矛盾を解消するものである。
図１３の処理では、先の低優先度のタイマ割り込み発生１３Ｃに応答してステップ１３Ｄのセマフォ設定が実行される。すると、セマフォ処理の間に、ステップ１３Ｅの転送パケット数取得が実行される。例として、図１０に示す受信中断状態前の２番目の受信パケットデータ１００ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８が外部メモリ７にＤＭＡＣ転送済みとする。従って、この転送パケット数取得１３Ｅにより、転送パケット数として３個のパケット分の５７６バイトが取得される。
ステップ１３Ｅの転送パケット数取得の後に、後の高優先度のＤＭＡ転送完了割り込み発生１３Ｆが生じる。しかし、ステップ１３Ｄのセマフォ設定によって、図１３のその後の処理がＤＭＡ転送完了割り込みの処理１３Ｋ〜Ｎの方が先に実行することが禁止され、タイマ割り込みの処理のステップ１３Ｅ、１３Ｇ〜Ｊの方が先に実行されるものである。
ステップ１３Ｄのセマフォ設定によって、後の高優先度のＤＭＡ転送完了割り込み発生１３Ｆが生じたのにもかかわらず、先の低優先度のタイマ割り込み発生１３Ｃに応答してＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得１３Ｅを実行して、外部メモリ７にＤＭＡＣ転送済みの受信パケットデータに含まれたパケットの個数を取得する。例として、図１０に示した受信中断状態前の２番目の受信パケットデータ１００ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８が外部メモリ７にＤＭＡＣ転送済みであるとする。従って、この転送パケット数取得１３Ｅによって、転送パケット数として３個のパケットＰ６〜Ｐ８の５７６バイトが取得される。
転送パケット数取得１３Ｅで取得された転送パケット数に従って、ステップ１３Ｇで転送パケットインデックスを５７６バイトに更新する。更に次のステップ１３Ｈで、ＣＰＵ１３のＴＳ解析データ処理部１３２は３個のパケットＰ６〜Ｐ８のトランスポートストリーム解析とデータ処理とによる(４)デコード処理のタスクを起動する。また、その次のステップ１３Ｉで、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行して、更に次のステップ１３Ｊで、セマフォの開放が実行される。
ステップ１３Ｊでセマフォの開放が実行されると、図１３の処理はＤＭＡ転送完了割り込みの処理１３Ｋ〜１３Ｎに移行される。まずステップ１３Ｋの(６)転送パケット数取得が実行され、外部メモリ７にＤＭＡＣ転送済みである３番目の受信パケットデータ１００ｃの合計３８４バイトのパケットＰ１７、Ｐ１８の２個のパケット個数を取得する。
転送パケット数取得１３Ｋで取得された転送パケット数に従って、ステップ１３Ｌで転送パケットインデックスを３８４バイトに更新して、更に次のステップ１３Ｍで、ＣＰＵ１３のＴＳ解析データ処理部１３２は２個のパケットＰ１７、Ｐ１８のトランスポートストリーム解析とデータ処理による(４)デコード処理のタスクを起動する。また、その次のステップ１３Ｎでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。
このように図１３に示す処理の実行により、古い方の２番目の受信パケットデータ１００ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８の(４)デコード処理が先に実行され、新しい方の３番目の受信パケットデータ１００ｃの合計３８４バイトのパケットＰ１７、Ｐ１８の(４)デコード処理が後に実行される。このように、図１３に示す処理の実行によれば、図１２に示す複数の割り込み要因に対する処理での重複処理の矛盾を解消することが可能となる。
しかし、本発明に先立った本発明者等による検討によって、図１３に示した処理のステップ１３Ｄのセマフォ設定とステップ１３Ｊのセマフォ開放には長い処理時間が必要であって、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３の処理負荷が大きくなると言う問題が明らかとされた。
従って、ＩＳＤＢ−Ｔｍｍと呼ばれる次世代ワンセグ放送を受信可能な携帯電話機端末に搭載されるアプリケーションプロセッサ等の半導体集積回路の内蔵ＣＰＵの消費電力が増大すると言う問題が発生するものである。また、複数の割り込み要因を処理するための内蔵ＣＰＵの制御ソフトウェアが複雑化して、ソフトウェアを格納するための内蔵不揮発性メモリのメモリ容量も増加すると言う問題も発生するものである。
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
従って、本発明の目的とするところは、複数の割り込み要因に対する処理での重複処理の矛盾を解消する際の負担が軽減された半導体集積回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、本発明の代表的な半導体集積回路(１)は、受信インターフェース(１１)と、メモリインターフェース(１７)と、データ転送ユニット(１２)と、処理ユニット(１３、１８)とを具備する(図１５参照)。
データ転送ユニット(１２)が所定のパケット数の複数の受信パケットデータのバッファ(１１１)から外部メモリ(７)へのデータ転送を完了すると、データ転送完了割り込みが処理ユニット(１３、１８)に通知される。
受信中断の間に、タイマ(１１３)によるカウント時間の間に所定のパケット数の受信パケットデータのデータ転送が未完了の場合には、タイマ割り込みが処理ユニット(１３、１８)に通知される。
データ転送完了割り込みおよびタイマ割り込みに応答して処理ユニット(１３、１８)が外部メモリ(７)に格納された複数の受信パケットデータの処理を開始する以前に、処理ユニット(１３、１８)はパケットカウンタ(１１４)から転送パケット数を取得する。
処理ユニット(１３、１８)によるパケットカウンタ(１１４)からの転送パケット数の取得の後に、パケットカウンタ(１１４)の値はゼロにリセットされる(図１４参照)。
受信再開後に、パケットカウンタ(１１４)はデータ転送ユニット(１２)により外部メモリ(７)に転送再開される再開受信パケットデータの転送再開パケット数を格納する。
受信中断の前に外部メモリ(７)に格納された受信パケットデータの転送パケット数を、タイマ割り込みの発生(１８Ｃ)に応答して、処理ユニットがパケットカウンタ(１１４)から取得(１８Ｄ)した後に、データ転送完了割り込みの発生(１８Ｅ)が生じる。
タイマ割り込みの発生に応答して処理ユニットがパケットカウンタから取得した転送パケット数に従って、受信中断の前に外部メモリ(７)に格納された受信パケットデータのタイマ割り込みの発生(１８Ｃ)に応答する処理(図１８(Ａ)：１８Ｉ)もしくは外部メモリ(７)に格納された複数の受信パケットデータのデータ転送完了割り込みの発生(１８Ｅ)に応答する処理(図１８(Ｂ)：１８Ｇ)のいずれかの処理の実行が省略されることを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、複数の割り込み要因に対する処理での重複処理の矛盾を解消する際の負担が軽減された半導体集積回路を提供することができる。
図１は、本発明に先立って本発明者等によって検討されたアプリケーションプロセッサの構成を示す図である。 図２は、図１に示したアプリケーションプロセッサ１に含まれるトランスポートストリームインターフェース(ＴＳＩＦ)１１の構成を示す図である。 図３は、図１に示したアプリケーションプロセッサ１の内部でのＭＰＥＧ２−トランスポートストリーム(ＭＰＥＧ２−ＴＳ)の流れを説明する図である。 図４は、図３に示したＭＰＥＧ２−ＴＳの流れを図１に示したアプリケーションプロセッサ１の外部デジタルテレビチューナー３、ＴＳＩＦ１１、ＤＭＡＣ１２、外部メモリ７の各点で観測した図である。 図５は、図１に示したアプリケーションプロセッサ１の内部のＭＰＥＧ２−ＴＳの流れの制御を説明する図である。 図６は、強電界の場合でのＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１のＴＳＩＦ１１、ＤＭＡＣ１２、ＣＰＵ１３、外部メモリ７の各点で詳細に観測した図である。 図７は、弱電界の場合でのＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１のＴＳＩＦ１１、ＤＭＡＣ１２、ＣＰＵ１３、外部メモリ７の各点で詳細に観測した図である。 図８は、次世代ワンセグ放送の受信に際して割り込み間隔が短くなると言う問題を解決するため複数パケット単位の割り込み通知方式を採用して強電界の場合のたＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。 図９は、図８に示した複数パケット単位の割り込み通知方式を採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。 図１０は、複数パケット単位のＤＭＡ転送完了割り込みとタイマ割り込みを採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１に示したアプリケーションプロセッサ１の各部で詳細に観測した図である。 図１１は、図１０の処理でタイマ割り込みよりもＤＭＡ転送完了割り込みの優先度を高く設定した場合に、優先度の高いＤＭＡ転送完了割り込みがタイマ割り込みよりも先に発生した場合の処理を説明する図である。 図１２は、図１０の処理でタイマ割り込みよりもＤＭＡ転送完了割り込みの優先度を高く設定した場合に、優先度の低いタイマ割り込みがＤＭＡ転送完了割り込みよりも先に発生した場合の処理を説明する図である。 図１３は、図１２に示す複数の割り込み要因に対する処理での重複処理の問題を解決するために、本発明に先立って本発明者等によって検討された処理を説明する図である。 図１４は、図１５に示すアプリケーションプロセッサ１に含まれたＴＳＩＦ１１の構成を示す図である。 図１５は、本発明の実施の形態１によるアプリケーションプロセッサの構成を示すブロック図である。 図１６は、強電界の場合のＭＰＥＧ２−ＴＳの流れの制御を図１４に示すＴＳＩＦ１１を含む図１５に示すアプリケーションプロセッサ１の各部で詳細に観測した図である。 図１７は、複数パケット単位のＤＭＡ転送完了割り込みとタイマ割り込みを採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１５に示した本発明の実施の形態１によるアプリケーションプロセッサ１の各部で詳細に観測した図である。 図１８は、図１７の処理で後の高優先度の(３)ＤＭＡＣ転送完了割り込みに応答した先のデコード処理と先の低優先度の(７)タイマ割り込みに応答した後のデコード処理との逆転処理あるいは重複処理を回避する処理を説明する図である。
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態は、受信インターフェース(１１)と、メモリインターフェース(１７)と、データ転送ユニット(１２)と、処理ユニット(１３、１８)とを具備する半導体集積回路(１)である。
前記受信インターフェース(１１)は、複数の受信パケットデータ(Ｐ１、Ｐ２、Ｐ３…)を逐次に蓄積可能なバッファ(１１１)と、計数動作を行うタイマ(１１３)とを含むものである。
前記メモリインターフェース(１７)は、外部メモリ(７)と接続可能とされている。
前記データ転送ユニット(１２)は、前記バッファ(１１１)に蓄積される前記複数の受信パケットデータを、前記メモリインターフェース(１７)に接続される前記外部メモリ(７)に転送可能とされている。
前記処理ユニット(１３、１８)は、前記外部メモリ(７)に転送され格納される前記複数の受信パケットデータを処理可能とされている(図１５参照)。
前記データ転送ユニット(１２)が所定のパケット数の前記複数の受信パケットデータの前記バッファから前記外部メモリへのデータ転送を完了すると、前記データ転送ユニット(１２)はデータ転送完了割り込みを前記処理ユニット(１３、１８)に通知可能とされている。
前記データ転送ユニット(１２)からの前記データ転送完了割り込みの発生に応答して、前記処理ユニット(１３、１８)は前記外部メモリ(７)に格納された前記複数の受信パケットデータの処理を開始可能とされたものである。
前記受信インターフェース(１１)への前記複数の受信パケットデータの受信中断の間に、前記タイマ(１１３)は前記計数動作を実行するものである。
前記受信中断の間に、前記計数動作による所定のカウント時間の間に前記所定のパケット数を有した前記複数の受信パケットデータの前記データ転送が未完了の場合には、前記タイマ(１１３)はタイマ割り込みを前記処理ユニット(１３、１８)に通知可能とされている。
前記タイマ(１１３)からの前記タイマ割り込みの発生に応答して、前記処理ユニット(１３、１８)は前記受信中断の前に前記外部メモリ(７)に格納された受信パケットデータの処理を開始可能とされたものである(図１７参照)。
前記受信インターフェース(１１)は、前記データ転送ユニット(１２)による前記外部メモリ(７)に転送済みの受信パケットデータの転送パケット数を格納するパケットカウンタ(１１４)を更に含むものである。
前記データ転送完了割り込みの発生に応答して前記処理ユニット(１３、１８)が前記外部メモリ(７)に格納された前記複数の受信パケットデータの処理を開始する以前に、前記処理ユニット(１３、１８)は前記パケットカウンタ(１１４)から前記転送パケット数を取得可能とされたものである。
前記タイマ割り込みの発生に応答して、前記処理ユニット(１３、１８)が前記受信中断の前に前記外部メモリ(７)に格納された前記受信パケットデータの処理を開始する以前に、前記処理ユニット(１３、１８)は前記パケットカウンタ(１１４)から前記転送パケット数を取得可能とされたものである。
前記処理ユニット(１３、１８)による前記パケットカウンタ(１１４)からの前記転送パケット数の取得の後に、前記パケットカウンタ(１１４)の値はゼロにリセットされるものである(図１４参照)。
前記受信中断の後の受信再開後に、前記パケットカウンタ(１１４)は前記データ転送ユニット(１２)により前記外部メモリ(７)に転送再開される再開受信パケットデータの転送再開パケット数を格納するものである(図１７参照)。
前記受信中断の前に前記外部メモリ(７)に格納された前記受信パケットデータの前記転送パケット数を、前記タイマ割り込みの前記発生(１８Ｃ)に応答して、前記処理ユニットが前記パケットカウンタ(１１４)から取得(１８Ｄ)した後に、前記データ転送完了割り込みの前記発生(１８Ｅ)が生じるものである(図１８参照)。
前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数に従って、前記外部メモリ(７)に格納された前記受信パケットデータの前記タイマ割り込みの前記発生(１８Ｃ)に応答する前記処理(図１８(Ａ)：１８Ｉ)もしくは前記外部メモリ(７)に格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生(１８Ｅ)に応答する前記処理(図１８(Ｂ)：１８Ｇ)のいずれかの処理の実行が省略されることを特徴とするものである。
前記実施の形態によれば、複数の割り込み要因に対する処理での重複処理の矛盾を解消する際の負担が軽減された半導体集積回路を提供することができる。
好適な実施の形態では、前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数が前記所定のパケット数よりも小さい場合には、前記受信中断の前に前記外部メモリ(７)に格納された前記受信パケットデータの前記タイマ割り込みの前記発生(１８Ｃ)に応答する前記処理(１８Ｉ)の実行が省略される一方、前記外部メモリ(７)に格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生(１８Ｅ)に応答する前記処理(１８Ｇ)が実行されるものである(図１８(Ａ)参照)。
前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数が前記所定のパケット数と等しい場合には、前記受信中断の前および前記受信再開後に前記外部メモリ(７)に格納された前記受信パケットデータの前記タイマ割り込みの前記発生(１８Ｃ)に応答する前記処理(１８Ｉ)の実行される一方、前記外部メモリ(７)に格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生(１８Ｅ)に応答する前記処理(１８Ｇ)の実行が省略されるものである(図１８(Ｂ)参照)。
他の好適な実施の形態では、前記処理ユニットは中央処理ユニット(ＣＰＵ)を含み、前記データ転送ユニット(１２)はダイレクトメモリアクセスコントローラ(ＤＭＡＣ)である(図１５参照)。
更に他の好適な実施の形態では、前記受信インターフェース(１１)は、ＭＰＥＧのトランスポートストリームの形態である複数の受信パケットデータを受信可能とされている(図１５参照)。
より好適な実施の形態では、前記処理ユニットの前記中央処理ユニット(ＣＰＵ)は前記ＭＰＥＧのトランスポートストリームの形態で前記外部メモリ(７)に格納された前記複数の受信パケットデータをデマルチプレックスの処理よって映像および音声のエレメンタリー・ストリームに分離するものである。
具体的な実施の形態では、前記処理ユニットは、ＭＰＥＧデコーダ(１８)と、表示制御装置(１４)と、音声出力制御部(１９)とを更に含む。
前記中央処理ユニット(ＣＰＵ)によって分離された前記映像および音声のエレメンタリー・ストリームは、前記ＭＰＥＧデコーダ(１８)によって映像再生信号と音声再生信号とに復号化される。
前記映像再生信号の出力同期が前記表示制御装置(１４)で実行され、前記音声再生信号の出力同期が前記音声出力制御部(１９)で実行されるものである。
より具体的な実施の形態では、前記データ転送完了割り込みの優先度は前記タイマ割り込みの優先度よりも高く設定されたものである。
〔２〕本発明の別の観点の代表的な実施の形態は、入力インターフェース(１１)と、第１処理ユニット(１２)と、第２処理ユニット(１３、１８)とを具備する半導体集積回路(１)である。
前記入力インターフェース(１１)は、複数の入力パケットデータ(Ｐ１、Ｐ２、Ｐ３…)を逐次に蓄積可能なバッファ(１１１)と、計数動作を行うタイマ(１１３)とを含むものである。
前記第１処理ユニット(１２)は前記バッファ(１１１)に蓄積される前記複数の入力パケットデータを処理可能とされ、前記第２処理ユニット(１３、１８)は前記第１処理ユニット(１２)の処理結果を処理可能とされている(図１５参照)。
前記第１処理ユニット(１２)が所定のパケット数の前記複数の入力パケットデータを前記バッファから読み出して、前記第１処理ユニット(１２)が読み出しデータの第１処理を完了すると、前記第１処理ユニット(１２)は第１処理完了割り込みを前記第２処理ユニット(１３、１８)に通知可能とされている。
前記第１処理ユニット(１２)からの前記第１処理完了割り込みの発生に応答して、前記第２処理ユニット(１３、１８)は前記第１処理ユニット(１２)の前記処理結果の第２処理を開始可能とされたものである。
前記入力インターフェース(１１)への前記複数の入力パケットデータの入力中断の間に、前記タイマ(１１３)は前記計数動作を実行するものである。
前記入力中断の間に、前記計数動作による所定のカウント時間の間に前記所定のパケット数を有した前記複数の入力パケットデータの前記第１処理が未完了の場合には、前記タイマ(１１３)はタイマ割り込みを前記第２処理ユニット(１３、１８)に通知可能とされている。
前記タイマ(１１３)からの前記タイマ割り込みの発生に応答して、前記第２処理ユニット(１３、１８)は前記入力中断の前に前記第１処理ユニット(１２)によって処理された処理済みデータの前記第２処理を開始可能とされたものである(図１７参照)。
前記入力インターフェース(１１)は、前記第１処理ユニット(１２)によって処理された処理済みデータの処理済みパケット数を格納するパケットカウンタ(１１４)を更に含むものである。
前記第１処理完了割り込みの前記発生に応答して前記第２処理ユニット(１３、１８)が前記第２処理を開始する以前に、前記第２処理ユニット(１３、１８)は前記パケットカウンタ(１１４)から前記処理済みパケット数を取得可能とされたものである。
前記タイマ割り込みの前記発生に応答して、前記第２処理ユニット(１３、１８)が前記入力中断の前に前記第１処理ユニット(１２)によって処理された前記処理済みデータの処理済みパケット数を前記パケットカウンタ(１１４)から取得可能とされたものである。
前記第２処理ユニット(１３、１８)による前記パケットカウンタ(１１４)からの前記処理済みパケット数の取得の後に、前記パケットカウンタ(１１４)の値はゼロにリセットされるものである(図１４参照)。
前記入力中断の後の入力再開後に、前記パケットカウンタ(１１４)は入力再開される再開入力パケットデータの入力再開パケット数を格納するものである。
前記タイマ割り込みの前記発生(１８Ｃ)に応答して、前記入力中断の前に入力された前記入力パケットデータの前記パケット数を、前記第２処理ユニットが前記パケットカウンタ(１１４)から取得(１８Ｄ)した後に、前記第１処理完了割り込みの前記発生(１８Ｅ)が生じるものである(図１８参照)。
前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数に従って、前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記タイマ割り込みの前記発生(１８Ｃ)に応答する処理(図１８(Ａ)：１８Ｉ)もしくは前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記第１処理完了割り込みの前記発生(１８Ｅ)に応答する前記第２処理(図１８(Ｂ)：１８Ｇ)のいずれかの処理の実行が省略されることを特徴とするものである。
前記実施の形態によれば、複数の割り込み要因に対する処理での重複処理の矛盾を解消する際の負担が軽減された半導体集積回路を提供することができる。
好適な実施の形態では、前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数が前記所定のパケット数よりも小さい場合には、前記入力中断の前に前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記タイマ割り込みの前記発生(１８Ｃ)に応答する前記処理(１８Ｉ)の実行が省略される一方、前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記第１処理完了割り込みの前記発生(１８Ｅ)に応答する前記第２処理(１８Ｇ)が実行されるものである(図１８(Ａ)参照)。
前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数が前記所定のパケット数と等しい場合には、前記入力中断の前および前記入力再開後に前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記タイマ割り込みの前記発生(１８Ｃ)に応答する前記処理(１８Ｉ)の実行される一方、前記第１処理ユニット(１２)によって処理された前記処理済みデータの前記第２処理ユニット(１３、１８)による前記第１処理完了割り込みの前記発生(１８Ｅ)に応答する前記第２処理(１８Ｇ)の実行が省略されるものである(図１８(Ｂ)参照)。
他の好適な実施の形態では、前記第２処理ユニット(１３、１８)は中央処理ユニット(ＣＰＵ)を含み、前記第１処理ユニット(１２)は他の処理ユニット(ＤＭＡＣ) を含むものである(図１５参照)。
より好適な実施の形態では、前記第１処理完了割り込みの優先度は前記タイマ割り込みの優先度よりも高く設定されたものである。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
［実施の形態１］
《アプリケーションプロセッサの構成》
図１５は、本発明の実施の形態１によるアプリケーションプロセッサの構成を示すブロック図である。
図１５に示すアプリケーションプロセッサ１は、図１と同様にＴＳＩＦ１１、ＤＭＡＣ１２、ＣＰＵ１３、ＬＣＤ制御部１４、データバス１５、メモリインターフェース１７、ＭＰＥＧデコーダ１８、音声出力制御部１９を含んでいる。
図１と同様に図１５では携帯電話端末に搭載されるデジタルテレビアンテナ２によってＩＳＤＢ−Ｔｍｍの次世代ワンセグ放送が受信され、外部デジタルテレビチューナー３の出力端子からアプリケーションプロセッサ１のＴＳＩＦ１１の入力端子にＭＰＥＧ２−ＴＳのパケットデータが供給される。外部のシステムクロック発生器４からＴＳＩＦ１１に、基準クロックとしてのシステムクロック信号が供給される。また更に、ＴＳＩＦ１１に供給されたＭＰＥＧ２−ＴＳのパケットデータは、内蔵ＤＭＡＣ１２にて実行されるＤＭＡ転送によってデータバス１５とメモリインターフェース１７とを介して外部のメモリ７に転送される。外部メモリ７としては、高速・大容量の同期ＤＲＡＭが使用可能である。
図１５に示すアプリケーションプロセッサ１に含まれた各構成要素１１〜１５、１７〜１９は図１に示すアプリケーションプロセッサ１に含まれたそれらと同一の動作であるので、これらの説明は省略する。
しかし、図１５に示すアプリケーションプロセッサ１では、図１に示すアプリケーションプロセッサ１に含まれたタイマ１６が省略されている。その代わり、図１５で省略された図１のタイマ１６と同等の機能は、図１５に示すアプリケーションプロセッサ１に含まれたＴＳＩＦ１１によって実現されるものである。
《ＴＳＩＦの構成》
図１４は、図１５に示すアプリケーションプロセッサ１に含まれたＴＳＩＦ１１の構成を示す図である。
図１４に示すＴＳＩＦ１１は、図２に示したＴＳＩＦ１１と同様に、タイムスタンプ付加部１１０と、ＴＳ(トランスポートストリーム)バッファ１１１と、ＤＭＡＣ制御部１１２とを含むだけではなく、ＴＳＩＦタイマ１１３とバケットカウンタ１１４とが追加されている。
図１４に示すＴＳＩＦ１１のタイムスタンプ付加部１１０とＴＳバッファ１１１とＤＭＡＣ制御部１１２の構成と動作は、図２に示したＴＳＩＦ１１のそれらと同様であるので、これらの説明は省略する。
ＴＳＩＦタイマ１１３は、図１のタイマ１６の代わりに、ＣＰＵ１３にタイマ割込みを発生させる機能を有している。このタイマ１１３のリソースは、タイムスタンプを付加するために使用しているシステムクロック生成器４から供給されるシステムクロック信号を利用するものである。この例ではシステムクロックを利用しているが、別のクロック信号を利用することもできる。また更に、ＴＳＩＦタイマ１１３外部のクロック生成器を利用することもできる。タイマ１６と同様に、ＴＳＩＦタイマ１１３はカウンタによって構成されて、ＴＳＩＦタイマ１１３はＣＰＵ１３のＤＭＡＣタイマ制御部１３３によって(５)タイマ設定されることによって計数動作を実行する。この計数動作による所定のカウント時間の間にＭＰＥＧ２−ＴＳの所定数の複数パケットのＤＭＡＣ１２によるＤＭＡＣ転送が未完了の場合には、ＴＳＩＦタイマ１１３はＣＰＵ１３のＤＭＡＣタイマ制御部１３３に(７)タイマ割り込みを実行する。この(７)タイマ割り込みに応答して、ＣＰＵ１３は外部メモリ７にＤＭＡＣ転送済みのパケットの早期のトランスポートストリーム(ＴＳ)解析とデータ処理による(４)デコード処理を開始するものである。
パケットカウンタ１１４は、ＤＭＡＣ１２によるＤＭＡ転送を完了した１９２バイトのパケットの転送数をカウントする機能を有している。図１４の右下に示すように、例えばパケットカウンタ１１４のカウント値ＰＡＣＫＥＴ＿ＣＮＴは３２ビットである。カウント値ＰＡＣＫＥＴ＿ＣＮＴの初期値はゼロであって、ＤＭＡＣ１２による１９２バイトのパケットのＤＭＡ転送毎にカウントアップされる。パケットカウンタ１１４の読み出し動作Ｒによって、ＣＰＵ１３がカウント値ＰＡＣＫＥＴ＿ＣＮＴを読み出すと、カウント値ＰＡＣＫＥＴ＿ＣＮＴはゼロにリセットされる。
《強電界の場合の制御》
図１６は、強電界の場合のＭＰＥＧ２−ＴＳの流れの制御を図１４に示すＴＳＩＦ１１を含む図１５に示すアプリケーションプロセッサ１の各部で詳細に観測した図である。
図１６では図１０と異なり、ＣＰＵ１３のＤＭＡタイマ制御部１３３は、タイマ１６に(５)タイマ設定を実行するのではなく、図１４のＴＳＩＦ１１に含まれたＴＳＩＦタイマ１１３に(５)タイマ設定を実行する。
また、図１６では、ＤＭＡＣ１２によるＤＭＡ転送済みの転送パケット数は、図１４に示したＴＳＩＦ１１のパケットカウンタ１１４に格納されることが可能である。すなわち、ＭＰＥＧ２−ＴＳの１９２バイトの１個のパケットのＤＭＡＣ１２によるＴＳＩＦ１１のＴＳバッファ１１１から外部メモリ７へのＤＭＡ転送の実行が完了する毎に、パケットカウンタ１１４に格納される転送パケット数が１個のパケット分、増加される。このようにして、複数のパケットのＤＭＡ転送の間に、パケットカウンタ１１４に格納される転送パケット数は更新される。
また、(３)ＤＭＡ転送完了割り込みもしくは(７)タイマ割り込みに応答して、ＣＰＵ１３のＴＳ解析データ処理部１３２は(６)転送パケット数取得を行って、外部メモリ７にＤＭＡＣ転送済みの受信パケットデータに含まれたパケットの個数を認識する。この(６)転送パケット数取得では、ＣＰＵ１３のＴＳ解析データ処理部１３２はＴＳＩＦ１１のパケットカウンタ１１４の更新値を読み出し、その後の(４)デコード処理にて処理されるパケットの個数が取得される。このようにして、ＣＰＵ１３によるＴＳＩＦ１１のパケットカウンタ１１４の更新値の読み出しが完了すると、パケットカウンタ１１４の値ＰＡＣＫＥＴ＿ＣＮＴはゼロにリセットされる。
図１６でも図８と同様に、最初にＣＰＵ１３のＤＭＡタイマ制御部１３３は、ＤＭＡＣ１２に(１)ＤＭＡ設定を実行する。この(１)ＤＭＡ設定では、例えば５パケット(１９２バイト×５)のＤＭＡ転送データサイズが指定される。すると、ＤＭＡＣ１２は、ＴＳＩＦ１１のＤＭＡＣ制御部１１２からのＤＭＡＣ転送要求を待つ状態となる。
次に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの最初のパケットＰ１の受信が完了すると、ＴＳＩＦ１１のＤＭＡＣ制御部１１２はＤＭＡＣ１２に(２)ＤＭＡ転送要求を出力する。ＴＳＩＦ１１のＴＳバッファ１１１への最初のパケットＰ１の受信完了により出力される(２)ＤＭＡ転送要求に応答して、ＣＰＵ１３のＤＭＡタイマ制御部１３３はＴＳＩＦ１１に含まれたＴＳＩＦタイマ１１３の計数動作を開始する。更にＤＭＡＣ１２は上述の(２)ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された最初のパケットＰ１を読み出して、外部メモリ７へのＤＭＡ転送を実行する。同様に、ＴＳＩＦ１１のＴＳバッファ１１１へのＭＰＥＧ２−ＴＳの２番目のパケットＰ２、３番目のパケットＰ３、４番目のパケットＰ４、５番目のパケットＰ５の受信がそれぞれ完了すると、各受信完了時点でＴＳＩＦ１１のＤＭＡＣ制御部１１２はＤＭＡＣ１２に(２)ＤＭＡ転送要求をそれぞれ出力する。更に、ＤＭＡＣ１２は(２)各ＤＭＡ転送要求に応答してＴＳＩＦ１１のＴＳバッファ１１１に一時的に格納された２番目のパケットＰ２から５番目のパケットＰ５までのデータを読み出し、外部メモリ７へのＤＭＡ転送を実行する。
このようにして、最初のパケットＰ１から５番目のパケットＰ５までのデータ１６０ａのＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送が完了すると、ＤＭＡＣ１２はＣＰＵ１３のＤＭＡタイマ制御部１３３に(３)５パケット単位のデータ１６０ａのＤＭＡ転送完了割り込みを通知する。するとＣＰＵ１３のＴＳ解析データ処理部１３２は、５パケット単位のＤＭＡ転送完了割り込みに応答して、５パケット単位のデータ１６０ａのトランスポートストリーム解析とデータ処理とによる(４)デコード処理を実行する。尚、この(４)デコード処理の開始に先立って、ＣＰＵ１３のＴＳ解析データ処理部１３２はＴＳＩＦ１１のパケットカウンタ１１４の読み出しによる(６)転送パケット数取得を行って、外部メモリ７にＤＭＡＣ転送済みの１番目の受信パケットデータ１６０ａに含まれたパケットＰ１〜Ｐ５の個数を認識する。更にＭＰＥＧ２−ＴＳの後続の５パケット単位のパケットＰ６〜Ｐ１０、Ｐ１１〜Ｐ１５のデータ１６０ｂ、１６０ｃに関して、上述と同様な５パケット単位のデータのＤＭＡ転送完了割り込みおよび５パケット単位のデータのＴＳ解析とデータ処理とによる(４)デコード処理が繰り返される。
《弱電界の場合の制御》
図１７は、複数パケット単位のＤＭＡ転送完了割り込みとタイマ割り込みを採用した際に強電界から弱電界に変化する場合のＭＰＥＧ２−ＴＳの流れの制御を図１５に示した本発明の実施の形態１によるアプリケーションプロセッサ１の各部で詳細に観測した図である。
図１７(Ａ)は(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みの時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の処理を説明する図であり、図１７(Ｂ)は(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みの時間差が比較的小さな場合の処理を説明する図である。
(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みとの時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の図１７(Ａ)では、特にＴＳＩＦ１１の直下に、ＴＳＩＦ１１のパケットカウンタ１１４の値が示されている。パケットカウンタ１１４の値は、(２)ＤＭＡ転送要求に応答するＭＰＥＧ２−ＴＳの１９２バイトの１個のパケットのＤＭＡＣ１２によるＴＳＩＦ１１のＴＳバッファ１１１から外部メモリ７へのＤＭＡ転送の実行が完了する毎に、１個のパケット分増加される。また、パケットカウンタ１１４の値は、(６)転送パケット数取得に応答して、ＣＰＵ１３のＴＳ解析データ処理部１３２がＴＳＩＦ１１のパケットカウンタ１１４の更新値を読み出すと、ゼロにリセットされる。
図１７(Ａ)でも、図９と図１０と図１６と同様に最初の５パケット単位のパケットＰ１〜Ｐ５のデータ１７０ａに関して、ＴＳＩＦ１１への受信、ＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送、ＣＰＵ１３によるＴＳ解析とデータ処理による(４)デコード処理が実行される。図１７(Ａ)のこの動作は、図９と図１０と図１６と全く同様であるので、詳細な説明を省略する。
また図１７(Ａ)でも、図９と図１０と同様に、２番目の５パケット単位のデータ１７０ｂの３個のパケットＰ６〜Ｐ８に関して、ＴＳＩＦ１１への受信とＤＭＡＣ１２によるＴＳＩＦ１１から外部メモリ７へのＤＭＡ転送とが実行された後、強電界から弱電界に変化して、データ１７０ｂに含まれるパケットＰ９〜Ｐ１６のＭＰＥＧ２−ＴＳがＴＳＩＦ１１によって受信不可能の受信中断状態となる。
更に図１７(Ａ)でも、図９と図１０と同様に、同様に弱電界から強電界へ復帰すると、３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８がＴＳＩＦ１１によって受信されるようになる。
図１０の処理では、図１２の処理に示したように、弱電界による受信中断状態の間にタイマ１６による低優先度の(７)タイマ割り込み１２Ｃが弱電界から強電界への復帰の後のＤＭＡＣ１２による高優先度の(３)ＤＭＡＣ転送完了割り込み１２Ｅよりも先に発生すると、誤動作が発生されるものであった。
すなわち、図１０の処理では、図１２の処理に示したように、後の高優先度の(３)ＤＭＡＣ転送完了割り込み１２Ｅに応答した先の(４)デコード処理１２Ｈと先の低優先度の(７)タイマ割り込み１２Ｃに応答した後の(４)デコード処理１２Ｋとの重複処理１２Ｍによって、誤動作が発生していた。尚、後の高優先度の(３)ＤＭＡＣ転送完了割り込み１２Ｅに応答する先の(４)デコード処理１２Ｈは、受信再開後に受信された３番目の受信パケットデータ１００ｃの２個のパケットＰ１７、Ｐ１８の(４)デコード処理である。また、先の低優先度の(７)タイマ割り込み１２Ｃに応答する後の(４)デコード処理１２Ｋは、弱電界による受信中断状態前に受信された２番目の受信パケットデータ１００ｂに含まれた３個のパケットＰ６〜Ｐ８の(４)デコード処理１２Ｋである。
しかし図１７(Ａ)の処理では、弱電界による受信中断状態の間にタイマ１１３による低優先度の(７)タイマ割り込みに応答したＣＰＵ１３のＴＳ解析データ処理部１３２の(６)転送パケット数取得後、何らかの要因によりデコード処理が滞った状態で、しばらくして弱電界から強電界への復帰の後のＤＭＡＣ１２による高優先度の(３)ＤＭＡＣ転送完了割り込みが発生している。このような場合には、先の低い優先度の(７)タイマ割り込みによる(６)転送パケット数取得に応答する受信中断状態前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(４)デコード処理は、高優先度の(３)ＤＭＡＣ転送完了割り込みによって、実行されずに、保留される。しかし、弱電界による受信中断状態の間に低い優先度の(７)タイマ割り込みに応答したＣＰＵ１３の(６)転送パケット数取得の後、所定の経過時間内に高優先度の(３)ＤＭＡＣ転送完了割り込みが発生しない場合には、保留されていた受信中断状態の前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(４)デコード処理が所定の経過時間の経過後に実行されるものである。また弱電界による受信中断状態の間に低優先度の(７)タイマ割り込みに応答したＣＰＵ１３の(６)転送パケット数取得の後、所定の経過時間内に高い優先度の(３)ＤＭＡＣ転送完了割り込みが発生しないことは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３に配置されるタイマによって検出することが可能である。
更に、強電界への復帰の後のＤＭＡＣ１２による高優先度の(３)ＤＭＡＣ転送完了割り込みに応答して、ＣＰＵ１３のＴＳ解析データ処理部１３２はＴＳＩＦ１１のパケットカウンタ１１４から(６)転送パケット数取得を実行する。この時には、受信再開後の３番目の受信パケットデータ１７０ｃの合計３８４バイトの２個のパケットＰ１７、Ｐ１８に関してＤＭＡＣ１２によるＤＭＡＣ転送が完了している。従って、後の高い優先度の(３)ＤＭＡＣ転送完了割り込みによる(６)転送パケット数取得に応答する受信再開後の３番目の受信パケットデータ１７０ｃの合計３８４バイトの２個のパケットＰ１７、Ｐ１８に関して、(４)デコード処理が実行されるものとなる。受信再開後の３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８に関する(６)転送パケット数取得による(４)デコード処理の実行時には、受信中断状態の前の２番目の受信パケットデータ１７０ｂの３個のパケットＰ６〜Ｐ８に関する(６)転送パケット数取得の情報と(４)デコード処理のための情報とが破棄される。
このようにして、図１７(Ａ)の処理では、図１０の処理で発生していた後の高優先度の(３)ＤＭＡＣ転送完了割り込みに応答した先の(４)デコード処理と先の低優先度の(７)タイマ割り込みに応答した後の(４)デコード処理との逆転処理と誤動作との発生を回避することが可能となる。
(７)タイマ割り込みと(３)ＤＭＡ転送完了割り込みとの時間差が比較的小さな場合の図１７(Ｂ)でも、特にＴＳＩＦ１１の直下に、ＴＳＩＦ１１のパケットカウンタ１１４の値が示されている。図１７(Ｂ)でも、図１７(Ａ)と同様に、強電界から弱電界への変化による受信中断と弱電界から強電界への変化による受信再開とが発生している。しかし、図１７(Ｂ)では、弱電界の受信中断状態によるタイマ１１３による低優先度の(７)タイマ割り込み発生のタイミングが、弱電界から強電界への変化による受信再開後の状態まで遅延している。従って、先の低い優先度の(７)タイマ割り込みによる(６)転送パケット数取得に応答して、受信中断状態前に受信された２番目の受信パケット１７０ｂの３個のパケットＰ６〜Ｐ８と受信再開の後の３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８の合計５個のパケットの値がＴＳＩＦ１１のパケットカウンタ１１４の値としてＣＰＵ１３のＴＳ解析データ処理部１３２により読み出される。このようにして、受信中断状態前に受信された２番目の受信パケット１７０ｂの３個のパケットＰ６〜Ｐ８と受信再開の後の３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８の合計５個のパケットに関して、(４)デコード処理が実行されるものとなる。
このようにして、図１７(Ｂ)の処理では、図１０の処理で発生していた後の高優先度の(３)ＤＭＡＣ転送完了割り込みに応答した先の(４)デコード処理と先の低優先度の(７)タイマ割り込みに応答した後の(４)デコード処理との重複処理と誤動作との発生を回避することが可能となる。
《重複処理を回避する処理》
図１８は、図１７の処理で後の高優先度の(３)ＤＭＡＣ転送完了割り込みに応答した先のデコード処理と先の低優先度の(７)タイマ割り込みに応答した後のデコード処理との逆転処理あるいは重複処理を回避する処理を説明する図である。
図１８(Ａ)は優先度が低いタイマ割り込み発生１８Ｃと優先度が高いＤＭＡ転送完了割り込み発生１８Ｅとの時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の処理を説明する図であり、図１８(Ｂ)は優先度が低いタイマ割り込み発生１８Ｃと優先度が高いＤＭＡ転送完了割り込み発生１８Ｅとの時間差が比較的小さな場合の処理を説明する図である。
時間差が比較的大きく、タイマ割り込みによるデコード処理が滞った場合の図１８(Ａ)でも、図１２(Ａ)と同様に複数の割り込み要因としてタイマ割り込み要因１８ＡとＤＭＡ転送完了割り込み要因１８Ｂとが存在しているが、優先度が高い(３)ＤＭＡ転送完了割り込み発生１８Ｅより先に優先度が低い(７)タイマ割り込み発生１８Ｃが発生している。しかし、この先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した受信中断状態前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(６)転送パケット数取得１８Ｄの後、タイマ割り込みによるデコード処理が滞った状態でしばらくして後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅが発生している。従って、先の低優先度の(７)タイマ割り込み１８Ｃによる(６)転送パケット数取得１８Ｄに応答する受信中断状態前の２番目の受信パケットデータ１７０ｂの３個のパケットＰ６〜Ｐ８に関する(４)デコード処理は、高優先度の(３)ＤＭＡＣ転送完了割り込みによって、実行されずに保留される。尚、先の低い優先度の(７)タイマ割り込み発生１８Ｃに応答した(６)転送パケット数取得１８Ｄによって、ＴＳＩＦ１１のパケットカウンタ１１４の値はゼロにリセットされる。しかし、弱電界による受信中断状態の間に低優先度の(７)タイマ割り込み１８Ｃに応答したＣＰＵ１３の(６)転送パケット数取得１８Ｄの後、所定の経過時間内に高優先度の(３)ＤＭＡＣ転送完了割り込み１８Ｅが発生しない場合には、保留されていた受信中断状態の前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(４)デコード処理が所定の経過時間の経過後にステップ１８Ｉで実行されるものである。上述したように、弱電界による受信中断状態の間に低優先度の(７)タイマ割り込み１８Ｃに応答したＣＰＵ１３の(６)転送パケット数取得１８Ｄの後、所定の経過時間内に高優先度の(３)ＤＭＡＣ転送完了割り込み１８Ｅが発生しないことは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３に配置されるタイマによって検出することが可能である。
その後、後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅに応答した(６)転送パケット数取得１８Ｆによって、受信再開後の３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８に関する転送パケット数が取得される。その結果、その後の(４)デコード処理のステップ１８Ｇにて、後の高優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅによる(６)転送パケット数取得１８Ｆに応答する受信再開の後の３番目の受信パケットデータ１７０ｃの２個のパケットＰ１７、Ｐ１８に関して(４)デコード処理１８Ｇが実行されることが可能となる。尚、後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅによる(６)転送パケット数取得１８Ｆによって、ＴＳＩＦ１１のパケットカウンタ１１４の値はゼロにリセットされる。尚、(４)デコード処理１８Ｇの実行時には、受信中断状態の前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(６)転送パケット数取得の情報と(４)デコード処理のための情報とは破棄されるものである。
また、その次のステップ１８Ｈでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。その後、優先度が低いタイマ割り込みに関する(４)デコード処理のステップ１８Ｉの処理に戻される。しかし、(６)転送パケット数取得１８Ｄによって、先の低い優先度の(７)タイマ割り込み発生１８に関するＴＳＩＦ１１のパケットカウンタ１１４の値はゼロにリセットされ、受信中断状態前の２番目の受信パケットデータ１７０ｂの合計５７６バイトの３個のパケットＰ６〜Ｐ８に関する(６)転送パケット数取得の情報と(４)デコード処理のための情報とは破棄されているので、ステップ１８Ｉの(４)デコード処理では実際のデコード処理は実行されない。またその次のステップ１８Ｊでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行するものである。
時間差が比較的小さな場合の図１８(Ｂ)でも、時間差が比較的大きな場合の図１８(Ａ)と同様に複数の割り込み要因としてタイマ割り込み要因１８ＡとＤＭＡ転送完了割り込み要因１８Ｂが存在しているが、優先度が高い(３)ＤＭＡ転送完了割り込み発生１８Ｅより先に優先度が低い(７)タイマ割り込み発生１８Ｃが発生している。しかし、この先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した受信中断状態前の２番目の受信パケットデータ１７０ｂと受信中断後の受信再開による受信パケットデータ１７０ｃの合計５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８に関する(６)転送パケット数取得１８Ｄの直後に、後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅが発生している。その結果、後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅによって先の低優先度の(７)タイマ割り込み１８Ｃによる(６)転送パケット数取得１８Ｄに応答する合計５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８に関する(４)デコード処理は、実行されずに一時的に保留されることになる。尚、先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した(６)転送パケット数取得１８Ｄによって、ＴＳＩＦ１１のパケットカウンタ１１４の値はゼロにリセットされる。
その後、処理は先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した処理から、後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅに応答した処理に移行するものである。その結果、後の高優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅに応答した(６)転送パケット数取得１８Ｆによって、パケットカウンタ１１４からリセットされた値であるゼロが読み出される。従って、その後の(４)デコード処理のステップ１８Ｇでは実質的なデコード処理は実行されない。(４)デコード処理のステップ１８Ｇでは実質的なデコード処理は実行されないことによって、受信中断状態の前後の合計５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８に関する(６)転送パケット数取得１８Ｄの情報と(４)デコード処理のための情報とは、破棄されることなく、ＣＰＵ１３のＴＳ解析データ処理部１３２の内部に保存されている。その次のステップ１８Ｈでは、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(１)ＤＭＡ設定を実行する。その後に、処理は後の高い優先度の(３)ＤＭＡ転送完了割り込み発生１８Ｅに応答した処理から、先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した処理に移行するものである。
このようにして、優先の低優先度の(７)タイマ割り込み発生１８Ｃに応答した(４)デコード処理のステップ１８Ｉの処理に戻される。上述したように、先の低い優先度の(７)タイマ割り込み発生１８Ｃに応答した(６)転送パケット数取得１８Ｄに関する合計５個のパケットＰ６〜Ｐ８、Ｐ１７、Ｐ１８の(４)デコード処理の情報は、ＣＰＵ１３のＴＳ解析データ処理部１３２の内部に保存されている。従って、ステップ１８Ｉの(４)デコード処理が再開されて、パケット数５個のＰ６〜Ｐ８、Ｐ１７、Ｐ１８のデコード処理が実行される。またステップ１８Ｊで、ＣＰＵ１３のＤＭＡＣタイマ制御部１３３は(５)タイマ設定を実行するものである。
このようにして、図１４から図１８に示した本発明の実施の形態１によれば、図１３に示したような長い処理時間の必要なセマフォ制御を採用する必要が無いので、複数の割り込み要因を処理する際の処理の負担を軽減することが可能となる。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
［他の実施の形態］
例えば、本発明の実施の形態によるアプリケーションプロセッサは、地上ディジタル放送のワンセグ放送の受信に限定されるものではなく、ワンセグ放送以外のブルートース電波の受信や無線ＬＡＮの電波を受信する際等にも広く適用することができる。
従って、図１５に示すアプリケーションプロセッサ１においては、ＭＰＥＧ２−ＴＳを受信するＴＳＩＦ(トランスポートストリームインターフェース)１１の代わりに、種々の受信電波に基づく受信ビットストリームデータを入力してまた送信電波を生成するため送信ビットストリームを出力するデータＩ／Ｏインターフェースを使用することも可能である。
また、図１５に示すアプリケーションプロセッサ１において、(７)タイマ割り込み、もしくは、(３)ＤＭＡ転送完了割り込みに応答して実行される処理は、ＣＰＵ１３によるデマルチプレックス(ＤＥＭＵＸ)処理の後のＭＰＥＧデコーダ１８による映像および音声の復号による(４)デコード処理に限定されるものではない。例えば、それ以外の処理としては、ＣＰＵ１３または他のコプロセッサや他のアクセラレータによる種々のデータ処理が想定されるものである。
更に、図１５に示すアプリケーションプロセッサ１において、(７)タイマ割り込み、もしくは、(３)ＤＭＡ転送完了割り込みを生成する処理は、ＤＭＡＣ１２によるＤＭＡ転送に限定されるものではない。例えば、それ以外の処理としては、ＣＰＵ１３または他のコプロセッサや他のアクセラレータによる長い処理時間で重い処理負担の種々のデータ処理が想定されるものである。
１…アプリケーションプロセッサ
２…デジタルテレビアンテナ
３…外部デジタルテレビチューナー
４…システムクロック生成器
５…液晶表示装置
６…スピーカ
７…外部メモリ
１１…トランスポートストリームインターフェース(ＴＳＩＦ)
１２…ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)
１３…中央処理ユニット(ＣＰＵ)
１４…液晶表示制御部
１５…データバス
１６…タイマ
１７…メモリインターフェース
１８…ＭＰＥＧデコーダ
１９…音声出力制御部
１１０…タイムスタンプ付加部
１１１…トランスポートストリームバッファ
１１２…ＤＭＡＣ制御部
１１３…ＴＳＩＦタイマ
１１４…パケットカウンタ
１３１…ＤＭＡＣ制御処理部
１３２…ＴＳ解析データ処理部
１３３…ＤＭＡＣタイマ制御部

Claims (9)

  1. 受信インターフェースと、メモリインターフェースと、データ転送ユニットと、処理ユニットとを具備する半導体集積回路であって、
    前記受信インターフェースは、複数の受信パケットデータを逐次に蓄積可能なバッファと、計数動作を行うタイマとを含むものであり、
    前記メモリインターフェースは、外部メモリと接続可能とされており、
    前記データ転送ユニットは、前記バッファに蓄積される前記複数の受信パケットデータを、前記メモリインターフェースに接続される前記外部メモリに転送可能とされており、
    前記処理ユニットは、前記外部メモリに転送され格納される前記複数の受信パケットデータを処理可能とされており、
    前記データ転送ユニットが所定のパケット数の前記複数の受信パケットデータの前記バッファから前記外部メモリへのデータ転送を完了すると、前記データ転送ユニットはデータ転送完了割り込みを前記処理ユニットに通知可能とされており、
    前記データ転送ユニットからの前記データ転送完了割り込みの発生に応答して、前記処理ユニットは前記外部メモリに格納された前記複数の受信パケットデータの第１処理を開始可能とされたものであり、
    前記受信インターフェースへの前記複数の受信パケットデータの受信中断により、前記タイマは前記計数動作を実行するものであり、
    前記受信中断による前記計数動作による所定のカウント時間の間に前記所定のパケット数を有した前記複数の受信パケットデータの前記データ転送が未完了の場合には、前記タイマはタイマ割り込みを前記処理ユニットに通知可能とされており、
    前記タイマからの前記タイマ割り込みの発生に応答して、前記処理ユニットは前記受信中断の前に前記外部メモリに格納された受信パケットデータの第２処理を開始可能とされたものであり、
    前記受信インターフェースは、前記データ転送ユニットによる前記外部メモリに転送済みの受信パケットデータの転送パケット数を格納するパケットカウンタ更に含むものであり、
    前記データ転送完了割り込みの前記発生に応答して前記処理ユニットが前記外部メモリに格納された前記複数の受信パケットデータの前記第１処理を開始する以前に、前記処理ユニットは前記パケットカウンタから前記転送パケット数を取得可能とされたものであり、
    前記タイマ割り込みの前記発生に応答して、前記処理ユニットが前記受信中断の前に前記外部メモリに格納された前記受信パケットデータの前記第２処理を開始する以前に、前記処理ユニットは前記パケットカウンタから前記転送パケット数を取得可能とされたものであり、
    前記処理ユニットによる前記パケットカウンタからの前記転送パケット数の取得の後に、前記パケットカウンタの値はゼロにリセットされるものであり、
    前記受信中断の後の受信再開後に、前記パケットカウンタは前記データ転送ユニットにより前記外部メモリに転送再開される再開受信パケットデータの転送再開パケット数を格納するものであり、
    前記受信中断の前に前記外部メモリに格納された前記受信パケットデータの前記転送パケット数を、前記タイマ割り込みの前記発生に応答して、前記処理ユニットが前記パケットカウンタから取得した後に、前記データ転送完了割り込みの前記発生が生じるものであり、
    前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数の大きさに従って、前記外部メモリに格納された前記受信パケットデータの前記タイマ割り込みの前記発生に応答する前記第２処理もしくは前記外部メモリに格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生に応答する前記第１処理のいずれかの処理の実行が省略され、
    前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数が前記所定のパケット数よりも小さい場合には、前記受信中断の前に前記外部メモリに格納された前記受信パケットデータの前記タイマ割り込みの前記発生に応答する前記第２処理の実行が省略される一方、前記外部メモリに格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生に応答する前記第１処理が実行されるものであり、
    前記タイマ割り込みの前記発生に応答して前記処理ユニットが前記パケットカウンタから取得した前記転送パケット数が前記所定のパケット数と等しい場合には、前記受信中断の前および前記受信再開後に前記外部メモリに格納された前記受信パケットデータの前記タイマ割り込みの前記発生に応答する前記第２処理が実行される一方、前記外部メモリに格納された前記複数の受信パケットデータの前記データ転送完了割り込みの前記発生に応答する前記第１処理の実行が省略されることを特徴とする半導体集積回路。
  2. 前記処理ユニットは中央処理ユニットを含み、前記データ転送ユニットはダイレクトメモリアクセスコントローラである請求項１に記載の半導体集積回路。
  3. 前記受信インターフェースは、ＭＰＥＧのトランスポートストリームの形態である複数の受信パケットデータを受信可能とされている請求項２に記載の半導体集積回路。
  4. 前記処理ユニットの前記中央処理ユニットは前記ＭＰＥＧのトランスポートストリームの形態で前記外部メモリに格納された前記複数の受信パケットデータをデマルチプレックスの処理よって映像および音声のエレメンタリー・ストリームに分離するものである請求項３に記載の半導体集積回路。
  5. 前記処理ユニットは、ＭＰＥＧデコーダと、表示制御装置と、音声出力制御部とを更に含み、
    前記中央処理ユニットによって分離された前記映像および音声のエレメンタリー・ストリームは、前記ＭＰＥＧデコーダによって映像再生信号と音声再生信号とに復号化され、
    前記映像再生信号の出力同期が前記表示制御装置で実行され、前記音声再生信号の出力同期が前記音声出力制御部で実行されるものである請求項４に記載の半導体集積回路。
  6. 前記データ転送完了割り込みの優先度は前記タイマ割り込みの優先度よりも高く設定されたものである請求項１乃至請求項５のいずれかに記載の半導体集積回路。
  7. 入力インターフェースと、第１処理ユニットと、第２処理ユニットとを具備する半導体集積回路であって、
    前記入力インターフェースは、複数の入力パケットデータを逐次に蓄積可能なバッファと、計数動作を行うタイマとを含むものであり、
    前記第１処理ユニットは前記バッファに蓄積される前記複数の入力パケットデータを処理可能とされ、前記第２処理ユニットは前記第１処理ユニットの処理結果を処理可能とされており、
    前記第１処理ユニットが所定のパケット数の前記複数の入力パケットデータを前記バッファから読み出して、前記第１処理ユニットが読み出しデータの第１処理を完了すると、前記第１処理ユニットは第１処理完了割り込みを前記第２処理ユニットに通知可能とされており、
    前記第１処理ユニットからの前記第１処理完了割り込みの発生に応答して、前記第２処理ユニットは前記第１処理ユニットの前記処理結果の第２処理を開始可能とされたものであり、
    前記入力インターフェースへの前記複数の入力パケットデータの入力中断により、前記タイマは前記計数動作を実行するものであり、
    前記入力中断による前記計数動作による所定のカウント時間の間に前記所定のパケット数を有した前記複数の入力パケットデータの前記第１処理が未完了の場合には、前記タイマはタイマ割り込みを前記第２処理ユニットに通知可能とされており、
    前記タイマからの前記タイマ割り込みの発生に応答して、前記第２処理ユニットは前記入力中断の前に前記第１処理ユニットによって前記第１処理に関して処理された処理済みデータの前記第３処理を開始可能とされたものであり、
    前記入力インターフェースは、前記第１処理ユニットによって前記第１処理に関して処理された処理済みデータの処理済みパケット数を格納するパケットカウンタを更に含むものであり、
    前記第１処理完了割り込みの前記発生に応答して前記第２処理ユニットが前記第２処理を開始する以前に、前記第２処理ユニットは前記パケットカウンタから前記処理済みパケット数を取得可能とされたものであり、
    前記タイマ割り込みの前記発生に応答して、前記第２処理ユニットが前記入力中断の前に前記第２処理ユニットが前記第３処理を開始する前に前記第１処理ユニットによって処理された前記処理済みデータの処理済みパケット数を前記パケットカウンタから取得可能とされたものであり、
    前記第２処理ユニットによる前記パケットカウンタからの前記処理済みパケット数の取得の後に、前記パケットカウンタの値はゼロにリセットされるものであり、
    前記入力中断の後の入力再開後に、前記パケットカウンタは入力再開される再開入力パケットデータの入力再開パケット数を格納するものであり、
    前記タイマ割り込みの前記発生に応答して、前記入力中断の前に入力された前記入力パケットデータの前記パケット数を、前記第２処理ユニットが前記パケットカウンタから取得した後に、前記第１処理完了割り込みの前記発生が生じるものであり、
    前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数の大きさに従って、前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記タイマ割り込みの前記発生に応答する前記第３処理もしくは前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記第１処理完了割り込みの前記発生に応答する前記第２処理のいずれかの処理の実行が省略され、
    前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数が前記所定のパケット数よりも小さい場合には、前記入力中断の前に前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記タイマ割り込みの前記発生に応答する前記第３処理の実行が省略される一方、前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記第１処理完了割り込みの前記発生に応答する前記第２処理が実行されるものであり、
    前記タイマ割り込みの前記発生に応答して前記第２処理ユニットが前記パケットカウンタから取得した前記処理済みパケット数が前記所定のパケット数と等しい場合には、前記入力中断の前および前記入力再開後に前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記タイマ割り込みの前記発生に応答する前記第３処理が実行される一方、前記第１処理ユニットによって処理された前記処理済みデータの前記第２処理ユニットによる前記第１処理完了割り込みの前記発生に応答する前記第２処理の実行が省略されることを特徴とする半導体集積回路。
  8. 前記第２処理ユニットは中央処理ユニットを含み、前記第１処理ユニットは他の処理ユニットを含むものである請求項７に記載の半導体集積回路。
    ひ
  9. 前記第１処理完了割り込みの優先度は前記タイマ割り込みの優先度よりも高く設定されたものである請求項７乃至請求項８のいずれかに記載の半導体集積回路。
JP2009130939A 2009-05-29 2009-05-29 半導体集積回路 Expired - Fee Related JP5496548B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009130939A JP5496548B2 (ja) 2009-05-29 2009-05-29 半導体集積回路
US12/783,320 US8238440B2 (en) 2009-05-29 2010-05-19 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009130939A JP5496548B2 (ja) 2009-05-29 2009-05-29 半導体集積回路

Publications (3)

Publication Number Publication Date
JP2010277434A JP2010277434A (ja) 2010-12-09
JP2010277434A5 JP2010277434A5 (ja) 2012-04-12
JP5496548B2 true JP5496548B2 (ja) 2014-05-21

Family

ID=43220197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009130939A Expired - Fee Related JP5496548B2 (ja) 2009-05-29 2009-05-29 半導体集積回路

Country Status (2)

Country Link
US (1) US8238440B2 (ja)
JP (1) JP5496548B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8402190B2 (en) 2008-12-02 2013-03-19 International Business Machines Corporation Network adaptor optimization and interrupt reduction
US9411644B2 (en) 2014-03-07 2016-08-09 Cavium, Inc. Method and system for work scheduling in a multi-chip system
US9529532B2 (en) 2014-03-07 2016-12-27 Cavium, Inc. Method and apparatus for memory allocation in a multi-node system
US10592459B2 (en) * 2014-03-07 2020-03-17 Cavium, Llc Method and system for ordering I/O access in a multi-node environment
US9372800B2 (en) 2014-03-07 2016-06-21 Cavium, Inc. Inter-chip interconnect protocol for a multi-chip system
US10199848B2 (en) * 2014-07-28 2019-02-05 Qualcomm Incorporated Apparatuses, methods, and systems for enabling higher current charging of Universal Serial Bus (USB) specification revision 2.0 (USB 2.0) portable electronic devices from USB 3.X hosts

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818539A (en) * 1996-03-29 1998-10-06 Matsushita Electric Corporation Of America System and method for updating a system time constant (STC) counter following a discontinuity in an MPEG-2 transport data stream
US5943479A (en) * 1997-01-02 1999-08-24 Digital Equipment Corporation Method for reducing the rate of interrupts in a high speed I/O controller
JP4541007B2 (ja) * 2004-03-19 2010-09-08 株式会社リコー ネットワーク割り込み制御方法、情報処理装置及び画像形成装置
JP2007201983A (ja) 2006-01-30 2007-08-09 Renesas Technology Corp 放送局同期方法、及び制御装置
KR101381476B1 (ko) * 2006-02-14 2014-04-10 삼성전자주식회사 디지털 방송 시스템에서 방송 서비스 정보를 수신하기 위한방법 및 장치
US8396133B2 (en) * 2009-04-21 2013-03-12 Qualcomm Incorporated Synchronizing video frames without hardware timestamps

Also Published As

Publication number Publication date
JP2010277434A (ja) 2010-12-09
US8238440B2 (en) 2012-08-07
US20100303157A1 (en) 2010-12-02

Similar Documents

Publication Publication Date Title
JP5496548B2 (ja) 半導体集積回路
JP3883637B2 (ja) プログラムカウンタ基準の受け取りを操作する方法、ならびに不連続性指標の受け取りを操作する装置および方法
US5987556A (en) Data processing device having accelerator for digital signal processing
US20060212612A1 (en) I/O controller, signal processing system, and method of transferring data
US8769255B2 (en) Information processing system and method of executing firmware
US8634310B2 (en) Methods and apparatus for improved program acquisition for use with MPEG-2 based systems
US10674188B2 (en) Playback apparatus, method of controlling playback apparatus, playback method and server apparatus
JP4636460B2 (ja) ストリーム再生装置
KR100810288B1 (ko) 정보 처리 장치 및 방법과 기록매체
JP2005101766A (ja) 電子装置及びその制御方法
US20170078682A1 (en) Decoding device, image transmission system, and decoding method
CN108093258B (zh) 码流数据的解码方法、计算机装置及计算机可读存储介质
JP2007304832A (ja) メモリアクセス制御装置、メモリアクセスシステム、情報再生装置及び電子機器
US20080091438A1 (en) Audio signal decoder and resource access control method
JPH09261279A (ja) バッファメモリを有するデータ処理装置
JP2008022330A (ja) 情報再生装置及び電子機器
JP2010028447A (ja) ディジタル放送受信装置
JP2006332821A (ja) デジタル放送受信装置、およびデジタル放送受信方法
JP3963457B2 (ja) 無線装置
JP2001103116A (ja) ストリーム生成装置
JP2007288566A (ja) 情報記録再生装置及び電子機器
JP2001339676A (ja) 情報処理装置
US7925753B2 (en) Stream data processing apparatus
JP2002252852A (ja) 符号供給装置および半導体集積回路
CN117812285A (zh) 数据处理方法、装置、电子设备及存储介质

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130814

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140305

R150 Certificate of patent or registration of utility model

Ref document number: 5496548

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees