JP2001217750A - メモリ回路および同期検波回路 - Google Patents
メモリ回路および同期検波回路Info
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Abstract
(57)【要約】
【課題】 ＣＤＭＡレイク受信機における、内挿
同期検波回路のメモリ部の消費電力を削減すること。 【解決手段】 多重コード通信にダイナミックに対応
するべく、メモリ領域をコード毎に区切って、各々の領
域毎にアクセス可能とし、さらに、スロット単位で、領
域を分割する（シンボル蓄積メモリ２ａ〜２ｉ）。メモ
リ動作制御部３は、多重コード数の情報（ＭＣＮ）とス
ロット情報に基づき、分割されたメモリ領域の動作／非
動作を個別に制御する。
同期検波回路のメモリ部の消費電力を削減すること。 【解決手段】 多重コード通信にダイナミックに対応
するべく、メモリ領域をコード毎に区切って、各々の領
域毎にアクセス可能とし、さらに、スロット単位で、領
域を分割する（シンボル蓄積メモリ２ａ〜２ｉ）。メモ
リ動作制御部３は、多重コード数の情報（ＭＣＮ）とス
ロット情報に基づき、分割されたメモリ領域の動作／非
動作を個別に制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ方式に適
用でき、情報シンボルに一定周期で挿入された既知のパ
イロットシンボルを利用して位相変動を推定し、情報シ
ンボルの位相を補償する同期検波回路に関する。
用でき、情報シンボルに一定周期で挿入された既知のパ
イロットシンボルを利用して位相変動を推定し、情報シ
ンボルの位相を補償する同期検波回路に関する。
【０００２】
【従来の技術】移動体通信における多元接続の方法とし
て、近年ＣＤＭＡ（Code Division Multiple Access：
符号分割多重接続）方式が注目されている。
て、近年ＣＤＭＡ（Code Division Multiple Access：
符号分割多重接続）方式が注目されている。
【０００３】移動体通信環境下では、送信された情報シ
ンボルは、レイリーフェージングの影響により振幅変動
および位相変動され、受信される。
ンボルは、レイリーフェージングの影響により振幅変動
および位相変動され、受信される。
【０００４】受信側における前記情報シンボルの位相を
補償する同期検波の方法として、情報シンボルに一定周
期（例えば、1.25ｍs毎）に挿入された既知のパイロッ
トシンボルを利用し位相変動を推定する内挿同期検波方
式が提案されている。
補償する同期検波の方法として、情報シンボルに一定周
期（例えば、1.25ｍs毎）に挿入された既知のパイロッ
トシンボルを利用し位相変動を推定する内挿同期検波方
式が提案されている。
【０００５】内挿同期検波は、パイロットシンボルの復
調結果とパイロットシンボルの理想的な位相（本来の位
相）とを比較し、位相誤差を算出するという動作を複数
のスロットについて実行して、その位相誤差算出結果か
らパイロットシンボル間の情報シンボルの位相を内挿補
間し、同期検波を行うものである。なお、内挿同期検波
に関しては、例えば、「広帯域ＣＤＭＡ野外伝送結果
（ＲＣＳ９７−３）」に記載されている。
調結果とパイロットシンボルの理想的な位相（本来の位
相）とを比較し、位相誤差を算出するという動作を複数
のスロットについて実行して、その位相誤差算出結果か
らパイロットシンボル間の情報シンボルの位相を内挿補
間し、同期検波を行うものである。なお、内挿同期検波
に関しては、例えば、「広帯域ＣＤＭＡ野外伝送結果
（ＲＣＳ９７−３）」に記載されている。
【０００６】図６は、内挿同期検波を行う際に用いられ
る受信信号の構成例を示している。図中のパイロットシ
ンボル１４０，１５０，１６０，１７０は、スロット毎
に挿入された既知のシンボルであり、複数のシンボルに
よって構成されている。検波対象スロット１８は検波対
象となる１スロット分の情報シンボルであり、この１ス
ロット分の情報シンボルの位相を補償するために、その
前後数スロットにわたるパイロットシンボルを用いて位
相補償量を推定するのが一般的である。
る受信信号の構成例を示している。図中のパイロットシ
ンボル１４０，１５０，１６０，１７０は、スロット毎
に挿入された既知のシンボルであり、複数のシンボルに
よって構成されている。検波対象スロット１８は検波対
象となる１スロット分の情報シンボルであり、この１ス
ロット分の情報シンボルの位相を補償するために、その
前後数スロットにわたるパイロットシンボルを用いて位
相補償量を推定するのが一般的である。
【０００７】例えば、図６に示す構成の信号を連続で受
信しているものとし、パイロットシンボル１４〜１７を
用いる内挿同期検波を行う場合、検波対象となるのは、
現受信スロットの２スロット前の情報シンボル、すなわ
ち検波対象スロット１８のシンボルである。よって、回
線推定が終了するまで、先に受信した情報シンボル（２
スロット前の情報シンボル）を一時的に蓄積しておく必
要がある。すなわち、同期検波回路では、少なくとも３
スロット分のシンボルを蓄積することがメモリが必要と
なる。
信しているものとし、パイロットシンボル１４〜１７を
用いる内挿同期検波を行う場合、検波対象となるのは、
現受信スロットの２スロット前の情報シンボル、すなわ
ち検波対象スロット１８のシンボルである。よって、回
線推定が終了するまで、先に受信した情報シンボル（２
スロット前の情報シンボル）を一時的に蓄積しておく必
要がある。すなわち、同期検波回路では、少なくとも３
スロット分のシンボルを蓄積することがメモリが必要と
なる。
【０００８】また、ＣＤＭＡ方式におけるデータ伝送手
段の一つにマルチコード伝送がある。これはデータ量の
大小に応じて多重させるコード数を変化させることによ
り、コード資源を有効に使うというデータ伝送手段であ
る。例えば、データを伝送する論理チャネルが音声や小
容量パケットの場合には、１つの物理チャネルに１つの
拡散コードを割り当ててデータ伝送を行うが、それが大
容量データを伝送する場合には、それを複数の物理チャ
ネルに分割し、各物理チャネルにそれぞれ１つづつ拡散
コードを割り当てて、分割した物理チャネルを多重しデ
ータ伝送を行うというものである。
段の一つにマルチコード伝送がある。これはデータ量の
大小に応じて多重させるコード数を変化させることによ
り、コード資源を有効に使うというデータ伝送手段であ
る。例えば、データを伝送する論理チャネルが音声や小
容量パケットの場合には、１つの物理チャネルに１つの
拡散コードを割り当ててデータ伝送を行うが、それが大
容量データを伝送する場合には、それを複数の物理チャ
ネルに分割し、各物理チャネルにそれぞれ１つづつ拡散
コードを割り当てて、分割した物理チャネルを多重しデ
ータ伝送を行うというものである。
【０００９】
【発明が解決しようとする課題】マルチコード伝送は、
常時、すべてのコードを使用するというものではなく、
状況に応じて、動的に使用するコードが決定されるもの
である。しかし、すべてのチャネルが使用された場合を
想定して、内挿同期検波を行うためのメモリ領域を確保
しておく必要がある。
常時、すべてのコードを使用するというものではなく、
状況に応じて、動的に使用するコードが決定されるもの
である。しかし、すべてのチャネルが使用された場合を
想定して、内挿同期検波を行うためのメモリ領域を確保
しておく必要がある。
【００１０】この場合、メモリの構成方法は種々ある
が、複数のメモリを設けてそれぞれを個別に管理するよ
りも、共通のメモリを設けて一元的に管理する方が、占
有面積，消費電力，管理の容易さのいずれの点でも、有
利なのは当然のことである。
が、複数のメモリを設けてそれぞれを個別に管理するよ
りも、共通のメモリを設けて一元的に管理する方が、占
有面積，消費電力，管理の容易さのいずれの点でも、有
利なのは当然のことである。
【００１１】しかし、マルチコードの数に対応可能な、
シンボル蓄積用のメモリ領域を一括して設けると、以下
のような問題を生じる。
シンボル蓄積用のメモリ領域を一括して設けると、以下
のような問題を生じる。
【００１２】すなわち、多重されているコード数に関わ
らず、アクセスするメモリ領域が同じであるため、１コ
ードでデータ伝送をしている場合でも、複数コードが多
重されている場合でも、メモリアクセスによる消費電力
は変わらないという問題がある。
らず、アクセスするメモリ領域が同じであるため、１コ
ードでデータ伝送をしている場合でも、複数コードが多
重されている場合でも、メモリアクセスによる消費電力
は変わらないという問題がある。
【００１３】さらに、複数スロットにまたがる複数のパ
イロットシンボルを用いる内挿同期検波において、メモ
リアクセスが発生するのは、現受信スロットの情報シン
ボルを書き込む時と、検波対象スロットの情報シンボル
を読み出す時であり、それ以外のスロットは、メモリア
クセスする必要はないはずであるが、従来の同期検波回
路におけるシンボル蓄積メモリの構成では、メモリ領域
が同じであるために、アクセスしなくてもよいメモリ領
域にもアクセスが発生し、その分、無駄な電力を消費し
てしまうという問題がある。
イロットシンボルを用いる内挿同期検波において、メモ
リアクセスが発生するのは、現受信スロットの情報シン
ボルを書き込む時と、検波対象スロットの情報シンボル
を読み出す時であり、それ以外のスロットは、メモリア
クセスする必要はないはずであるが、従来の同期検波回
路におけるシンボル蓄積メモリの構成では、メモリ領域
が同じであるために、アクセスしなくてもよいメモリ領
域にもアクセスが発生し、その分、無駄な電力を消費し
てしまうという問題がある。
【００１４】本発明は、このような考察に基づいてなさ
れたものであり、同期検波回路の低消費電力化を図るこ
とを目的とする。
れたものであり、同期検波回路の低消費電力化を図るこ
とを目的とする。
【００１５】
【課題を解決するための手段】本発明では、情報シンボ
ル蓄積メモリのメモリ領域を、マルチコード通信のコー
ド毎に電気的に区切り、コードに対応する、区切られた
メモリ領域毎にアクセス可能とする。また、メモリ領域
を、受信スロット毎に電気的に区切り、検波対象のスロ
ットに対応したメモリ領域および現受信スロットに対応
したメモリ領域に対して、個別にアクセス可能とする。
ル蓄積メモリのメモリ領域を、マルチコード通信のコー
ド毎に電気的に区切り、コードに対応する、区切られた
メモリ領域毎にアクセス可能とする。また、メモリ領域
を、受信スロット毎に電気的に区切り、検波対象のスロ
ットに対応したメモリ領域および現受信スロットに対応
したメモリ領域に対して、個別にアクセス可能とする。
【００１６】このようなメモリを用いることにより、書
き込みや読み出しの必要がないスロットの情報シンボル
を蓄積しているメモリ領域へのクロック供給を停止する
などの対策をとることで、消費電力を削減することが可
能となる。
き込みや読み出しの必要がないスロットの情報シンボル
を蓄積しているメモリ領域へのクロック供給を停止する
などの対策をとることで、消費電力を削減することが可
能となる。
【００１７】
【発明の実施の形態】本発明の一つの態様では、内挿同
期検波回路のシンボル蓄積メモリにおいて、多重された
コード毎にメモリ領域を電気的に区切り、ダイナミック
に可変するコード数に対して、対応するメモリ領域だけ
を動作させ、さらにコード数が少ない場合に、領域とし
ては確保してあるが使用しないメモリ領域に関して、動
作クロックの供給を停止するなどして、回路の低消費電
力化を達成する。
期検波回路のシンボル蓄積メモリにおいて、多重された
コード毎にメモリ領域を電気的に区切り、ダイナミック
に可変するコード数に対して、対応するメモリ領域だけ
を動作させ、さらにコード数が少ない場合に、領域とし
ては確保してあるが使用しないメモリ領域に関して、動
作クロックの供給を停止するなどして、回路の低消費電
力化を達成する。
【００１８】また、スロット毎に電気的にメモリ領域を
区切り、書き込みや読み出しの必要がないスロットの情
報シンボルを蓄積しているメモリ領域へのクロック供給
を停止することで、回路の、さらなる低消費電力化を図
ることができる以下、本発明の実施の形態について説明
する。
区切り、書き込みや読み出しの必要がないスロットの情
報シンボルを蓄積しているメモリ領域へのクロック供給
を停止することで、回路の、さらなる低消費電力化を図
ることができる以下、本発明の実施の形態について説明
する。
【００１９】（実施の形態１）図１は、本発明の実施の
形態１にかかる同期検波回路のブロック図であり、図５
は、本発明の同期検波回路を用いたＣＤＭＡ受信機（レ
イク受信機）の構成を示すブロック図である。
形態１にかかる同期検波回路のブロック図であり、図５
は、本発明の同期検波回路を用いたＣＤＭＡ受信機（レ
イク受信機）の構成を示すブロック図である。
【００２０】まず、ＣＤＭＡ受信機の全体構成について
説明する。
説明する。
【００２１】図５に示すように、ＣＤＭＡ受信機は、受
信アンテナ７と、所定の周波数でフィルタリングし、ベ
ースバンド信号に復調する高周波信号処理部８と、アナ
ログ信号をデジタル信号に変換するA/D変換部９と、受
信信号を所定のタイミングで逆拡散しデータを復調する
逆拡散部１０と、逆拡散後データの同期検波を行うの同
期検波部１１と、逆拡散され、同期検波されたマルチパ
スをレイク合成するレイク合成部１２と、チャネルデコ
ードを行うチャネルコーデック部１３と、マルチコード
数情報抽出部１４と、逆拡散符号生成部１５と、を備え
ている。
信アンテナ７と、所定の周波数でフィルタリングし、ベ
ースバンド信号に復調する高周波信号処理部８と、アナ
ログ信号をデジタル信号に変換するA/D変換部９と、受
信信号を所定のタイミングで逆拡散しデータを復調する
逆拡散部１０と、逆拡散後データの同期検波を行うの同
期検波部１１と、逆拡散され、同期検波されたマルチパ
スをレイク合成するレイク合成部１２と、チャネルデコ
ードを行うチャネルコーデック部１３と、マルチコード
数情報抽出部１４と、逆拡散符号生成部１５と、を備え
ている。
【００２２】逆拡散部１０は、複数の受信フィンガ１６
ａ〜１６ｎおよびサーチャ１７を具備する。マルチコー
ド数情報抽出部１４は、受信信号に挿入されている、使
用コード数に関する情報を抽出し、同期検波部１１に与
える。また、逆拡散符号生成部１５は、例えば、３つの
逆拡散用のコードＣ０〜Ｃ２を生成し、逆拡散符号生成
部１５に供給する。
ａ〜１６ｎおよびサーチャ１７を具備する。マルチコー
ド数情報抽出部１４は、受信信号に挿入されている、使
用コード数に関する情報を抽出し、同期検波部１１に与
える。また、逆拡散符号生成部１５は、例えば、３つの
逆拡散用のコードＣ０〜Ｃ２を生成し、逆拡散符号生成
部１５に供給する。
【００２３】受信信号は、高周波信号処理部８において
ベースバンド信号に復調され、Ａ/Ｄ変換されてデジタ
ルデータに変換された後、逆拡散部１０に入力される。
逆拡散部１０では、所望のマルチパス数および、多重コ
ード数分の逆拡散器により、逆拡散されデータが復調さ
れる。同期検波部１１およびレイク合成部１２では、こ
れら複数のデータについて、コード毎にマルチパスの位
相を補償し、レイク合成を行う。
ベースバンド信号に復調され、Ａ/Ｄ変換されてデジタ
ルデータに変換された後、逆拡散部１０に入力される。
逆拡散部１０では、所望のマルチパス数および、多重コ
ード数分の逆拡散器により、逆拡散されデータが復調さ
れる。同期検波部１１およびレイク合成部１２では、こ
れら複数のデータについて、コード毎にマルチパスの位
相を補償し、レイク合成を行う。
【００２４】次に、同期検波部１１の構成と動作につい
て、図１〜図４を参照して、説明する。
て、図１〜図４を参照して、説明する。
【００２５】図１に示されるように、内挿同期検波部１
１は、互いに物理的（電気的）に分離されている複数の
シンボル蓄積メモリ２ａ〜２ｉと、メモリインタフェー
ス１ａ〜１ｃと、メモリ動作制御部３と、セレクタ４
と、位相補償量推定部５と、位相補償部６と、を具備す
る。なお、図中、ＢＵＳ１〜ＢＵＳ３はライトバスであ
り、ＢＵＳ４〜ＢＵＳ６はリードバスである。
１は、互いに物理的（電気的）に分離されている複数の
シンボル蓄積メモリ２ａ〜２ｉと、メモリインタフェー
ス１ａ〜１ｃと、メモリ動作制御部３と、セレクタ４
と、位相補償量推定部５と、位相補償部６と、を具備す
る。なお、図中、ＢＵＳ１〜ＢＵＳ３はライトバスであ
り、ＢＵＳ４〜ＢＵＳ６はリードバスである。
【００２６】メモリの分割は、「コード単位（横方向の
分割）」と、「各コードにおけるシンボル単位（縦方向
の分割）」で行われる。この分割により、必要な部分の
みにアクセスすることが可能となる。
分割）」と、「各コードにおけるシンボル単位（縦方向
の分割）」で行われる。この分割により、必要な部分の
みにアクセスすることが可能となる。
【００２７】すなわち、ワード線とビット線が分割され
ることにより、メモリアクセスにドライバの負荷が減少
し、充放電の電流量が減少するため、低消費電力化を図
ることができる。また、不必要なメモリについてのアド
レスデコーダにおいて、クロックの供給を停止する等の
工夫により、その回路部分における動作電流も削減する
ことができ、さらに、低消費電力化を行える。
ることにより、メモリアクセスにドライバの負荷が減少
し、充放電の電流量が減少するため、低消費電力化を図
ることができる。また、不必要なメモリについてのアド
レスデコーダにおいて、クロックの供給を停止する等の
工夫により、その回路部分における動作電流も削減する
ことができ、さらに、低消費電力化を行える。
【００２８】どのメモリをアクティブにするかは、メモ
リ動作制御部３により制御される。メモリ動作制御部３
には、図５のマルチコード数情報抽出部１４から出力さ
れる多重コード数の情報（ＭＣＮ）が入力されており、
メモリ動作制御部３は、使用されているコードに対応す
るメモリ列のみを、所定のシーケンスで動作させる。な
お、具体的な動作の手順については後述する。
リ動作制御部３により制御される。メモリ動作制御部３
には、図５のマルチコード数情報抽出部１４から出力さ
れる多重コード数の情報（ＭＣＮ）が入力されており、
メモリ動作制御部３は、使用されているコードに対応す
るメモリ列のみを、所定のシーケンスで動作させる。な
お、具体的な動作の手順については後述する。
【００２９】また、位相補償量推定部５は、各受信信号
からパイロット信号を抜き出し、位相推定（回線推定）
を行い（図６）、その位相補償量を示す信号を位相補償
部６に与える。位相補償部６は、位相補償量推定部５で
計算された位相補償量を、メモリから読み出されたシン
ボル情報に複素乗算し、その結果をレイク合成部１２へ
送る。
からパイロット信号を抜き出し、位相推定（回線推定）
を行い（図６）、その位相補償量を示す信号を位相補償
部６に与える。位相補償部６は、位相補償量推定部５で
計算された位相補償量を、メモリから読み出されたシン
ボル情報に複素乗算し、その結果をレイク合成部１２へ
送る。
【００３０】以下、図１の同期検波回路の全体の動作を
説明する。図５の逆拡散部１０から出力される、逆拡散
後の情報シンボルｆ０〜ｆｎ-１、ｆｎ〜ｆ２ｎ-１、ｆ
２ｎ〜ｆ３ｎ-１は、それぞれコード１、コード２、コ
ード３のマルチパス波をそれぞれ個別のタイミングで受
信、復号したものである。そして、本実施の形態では遅
延波を合成するレイク受信を行うため、各コードの復調
信号について、遅延量が少しずつ異なるｎ個（ｎは２以
上の自然数）の信号が、受信フィンガー（図５）から出
力されることになる。すなわち、各コードにおけるｎパ
ス分の情報シンボルは、同一情報がそれぞれ０〜Mチッ
プ（M＝１,２,３・・・）遅延している。
説明する。図５の逆拡散部１０から出力される、逆拡散
後の情報シンボルｆ０〜ｆｎ-１、ｆｎ〜ｆ２ｎ-１、ｆ
２ｎ〜ｆ３ｎ-１は、それぞれコード１、コード２、コ
ード３のマルチパス波をそれぞれ個別のタイミングで受
信、復号したものである。そして、本実施の形態では遅
延波を合成するレイク受信を行うため、各コードの復調
信号について、遅延量が少しずつ異なるｎ個（ｎは２以
上の自然数）の信号が、受信フィンガー（図５）から出
力されることになる。すなわち、各コードにおけるｎパ
ス分の情報シンボルは、同一情報がそれぞれ０〜Mチッ
プ（M＝１,２,３・・・）遅延している。
【００３１】逆拡散後の各情報シンボルｆ０〜ｆｎ-
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１には、それぞ
れ個別のタイミングで独立に受信した情報シンボルの順
番でアドレスおよびスロットナンバーが付与される。
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１には、それぞ
れ個別のタイミングで独立に受信した情報シンボルの順
番でアドレスおよびスロットナンバーが付与される。
【００３２】このとき、情報シンボルｆ０〜ｆｎ-１、
ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１のアドレスの個数
は、受信したチャネルの１スロット内にマッピングされ
たシンボル数に等しく、各アドレスは、ｆ０〜ｆｎ-
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１間で所定のオ
フセットを加えて、同一のメモリ空間に書きこまれない
ように工夫している。
ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１のアドレスの個数
は、受信したチャネルの１スロット内にマッピングされ
たシンボル数に等しく、各アドレスは、ｆ０〜ｆｎ-
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１間で所定のオ
フセットを加えて、同一のメモリ空間に書きこまれない
ように工夫している。
【００３３】各メモリインターフェース１ａ〜１ｃに
は、同一コードの逆拡散後の情報シンボルｆ０〜ｆｎ-
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１が、それぞれ
入力される。すなわちレイク合成を行うパス毎の逆拡散
後の情報シンボルがそれぞれ入力される。
は、同一コードの逆拡散後の情報シンボルｆ０〜ｆｎ-
１、ｆｎ〜ｆ２ｎ-１、ｆ２ｎ〜ｆ３ｎ-１が、それぞれ
入力される。すなわちレイク合成を行うパス毎の逆拡散
後の情報シンボルがそれぞれ入力される。
【００３４】各メモリインターフェース１ａ〜１ｃは、
パラレルに入力されたｎパス分の情報シンボルおよびア
ドレスをシリアルにライトバスへ送出し、対応するスロ
ットのシンボル蓄積メモリ２のいずれかに、時分割で蓄
積する。
パラレルに入力されたｎパス分の情報シンボルおよびア
ドレスをシリアルにライトバスへ送出し、対応するスロ
ットのシンボル蓄積メモリ２のいずれかに、時分割で蓄
積する。
【００３５】このとき、同時に２スロット前に蓄積され
た蓄積メモリの情報シンボルがセレクタ４によって選択
され、位相補償部６に送られる。上述のとおり、位相補
償部６では、位相補償量推定部５で計算された位相補償
量が複素乗算され、レイク合成部へ送られレイク合成さ
れる。
た蓄積メモリの情報シンボルがセレクタ４によって選択
され、位相補償部６に送られる。上述のとおり、位相補
償部６では、位相補償量推定部５で計算された位相補償
量が複素乗算され、レイク合成部へ送られレイク合成さ
れる。
【００３６】次に、図２および図３を参照して、図１の
シンボル蓄積メモリ２ａ〜２ｉの構成および動作を具体
的に説明する。
シンボル蓄積メモリ２ａ〜２ｉの構成および動作を具体
的に説明する。
【００３７】図２は、実施の形態１におけるシンボル蓄
積メモリにおいて、最大３コード多重されたデータを受
信でき、さらに位相補償量を検波対象となるスロットの
前後２スロットにわたるパイロットシンボル（計４つの
パイロットシンボル）から求めるために、３スロット分
の情報シンボルを格納することができるメモリ領域の構
成を示す。なお、メモリセルは、リフレッシュ不要なＳ
ＲＡＭで構成する。
積メモリにおいて、最大３コード多重されたデータを受
信でき、さらに位相補償量を検波対象となるスロットの
前後２スロットにわたるパイロットシンボル（計４つの
パイロットシンボル）から求めるために、３スロット分
の情報シンボルを格納することができるメモリ領域の構
成を示す。なお、メモリセルは、リフレッシュ不要なＳ
ＲＡＭで構成する。
【００３８】図２においては、図１とは異なる表記を用
いている。すなわち、図２において、ｃ１ｓ１、ｃ１ｓ
２、ｃ１ｓ３（以下、ｃ１ｓｘと表記：ｘは１、２、３
のいずれかを示す任意の数）は、コード１用メモリであ
る。同様に、ｃ２ｓｘはコード２用メモリであり、ｃ３
ｓｘはコード３用メモリである。また、ｃｘｓ１はスロ
ット１用メモリであり、同様にｃｘｓ２はスロット２用
メモリであり、ｃｘｓ３はスロット３用メモリである。
すなわち、メモリは、コードとスロットを変数として分
割される。なお、このメモリへのリードとライトは、同
時に行うことができる。
いている。すなわち、図２において、ｃ１ｓ１、ｃ１ｓ
２、ｃ１ｓ３（以下、ｃ１ｓｘと表記：ｘは１、２、３
のいずれかを示す任意の数）は、コード１用メモリであ
る。同様に、ｃ２ｓｘはコード２用メモリであり、ｃ３
ｓｘはコード３用メモリである。また、ｃｘｓ１はスロ
ット１用メモリであり、同様にｃｘｓ２はスロット２用
メモリであり、ｃｘｓ３はスロット３用メモリである。
すなわち、メモリは、コードとスロットを変数として分
割される。なお、このメモリへのリードとライトは、同
時に行うことができる。
【００３９】以上の構成において、以下その動作を説明
する。
する。
【００４０】図３は、図２の構成において、多重コード
数が”１”の時の動作を示すものである。
数が”１”の時の動作を示すものである。
【００４１】コード数が”１”の時の実施の形態１にお
ける本発明の動作としては、まず、逆拡散された最初の
スロットの情報シンボルｆ０〜ｆｎ-１に、スロットナ
ンバー１が付与され、蓄積メモリｃ１ｓ１にライト（格
納）される。これが動作状態１の状態である。なお、図
３ではライトを「Ｗ」で示し、リードを「Ｒ」と記載す
る。
ける本発明の動作としては、まず、逆拡散された最初の
スロットの情報シンボルｆ０〜ｆｎ-１に、スロットナ
ンバー１が付与され、蓄積メモリｃ１ｓ１にライト（格
納）される。これが動作状態１の状態である。なお、図
３ではライトを「Ｗ」で示し、リードを「Ｒ」と記載す
る。
【００４２】次に、同様に第２スロットの情報シンボル
ｆ０〜ｆｎ-１にスロットナンバー２が付与され、蓄積
メモリｃ１ｓ２にライト（格納）される。これが動作状
態２の状態である。
ｆ０〜ｆｎ-１にスロットナンバー２が付与され、蓄積
メモリｃ１ｓ２にライト（格納）される。これが動作状
態２の状態である。
【００４３】さらに第３スロットの情報シンボルはスロ
ットナンバー３が付与され蓄積メモリｃ１ｓ３にライト
（格納）されるが、このとき、同時に２スロット前に蓄
積された蓄積メモリｃ１ｓ１の情報シンボルから情報が
リード（読み出し）される。これが動作状態３の状態で
ある。読み出された情報シンボルは図１の位相補償部６
において、図１の位相補償量推定部５で計算された位相
補償量が複素乗算され、レイク合成部へ送られる。
ットナンバー３が付与され蓄積メモリｃ１ｓ３にライト
（格納）されるが、このとき、同時に２スロット前に蓄
積された蓄積メモリｃ１ｓ１の情報シンボルから情報が
リード（読み出し）される。これが動作状態３の状態で
ある。読み出された情報シンボルは図１の位相補償部６
において、図１の位相補償量推定部５で計算された位相
補償量が複素乗算され、レイク合成部へ送られる。
【００４４】さらに、第４スロットには、再びスロット
ナンバー１が付与され、前記蓄積メモリｃ１ｓ１の読み
出しが終了した後に上書きされる。このとき、同時に２
スロット前に蓄積された蓄積メモリｃ１ｓ２からは、２
スロット前の情報シンボルがリード（読み出し）され、
図１の位相補償部６へ送出される。これが動作状態４の
状態である。
ナンバー１が付与され、前記蓄積メモリｃ１ｓ１の読み
出しが終了した後に上書きされる。このとき、同時に２
スロット前に蓄積された蓄積メモリｃ１ｓ２からは、２
スロット前の情報シンボルがリード（読み出し）され、
図１の位相補償部６へ送出される。これが動作状態４の
状態である。
【００４５】同様にして、動作状態５を経て、動作状態
６に移行する。動作状態６は動作状態３と同じであるの
で、動作状態６以降は動作状態４に移行し、動作状態
４、５、６が繰り返される。
６に移行する。動作状態６は動作状態３と同じであるの
で、動作状態６以降は動作状態４に移行し、動作状態
４、５、６が繰り返される。
【００４６】このようにして、蓄積メモリへの書きこみ
においては、スロット毎に蓄積メモリｃ１ｓ１、ｃ１ｓ
２、ｃ１ｓ３と順番に書きこまれ、蓄積メモリｃ１ｓ３
へ書きこみが終了した後は、蓄積メモリｃ１ｓ１に戻っ
て再び順番に書きこみが行われるという動作をし、蓄積
メモリからの読み出しにおいては、書きこみが行われて
いる蓄積メモリの、２スロット前に書きこみが終了した
蓄積メモリより情報シンボルの読み出しを行う。
においては、スロット毎に蓄積メモリｃ１ｓ１、ｃ１ｓ
２、ｃ１ｓ３と順番に書きこまれ、蓄積メモリｃ１ｓ３
へ書きこみが終了した後は、蓄積メモリｃ１ｓ１に戻っ
て再び順番に書きこみが行われるという動作をし、蓄積
メモリからの読み出しにおいては、書きこみが行われて
いる蓄積メモリの、２スロット前に書きこみが終了した
蓄積メモリより情報シンボルの読み出しを行う。
【００４７】このような動作をすると、動作状態１〜６
のそれぞれにおいて、一つのコードに対応するメモリに
おいて、最大でも、３つのメモリのうちの２つしか動作
しないため、必ず、動作不要なメモリが存在する。
のそれぞれにおいて、一つのコードに対応するメモリに
おいて、最大でも、３つのメモリのうちの２つしか動作
しないため、必ず、動作不要なメモリが存在する。
【００４８】すなわち、アクセスする必要があるのは、
「検波対象のスロットの情報」を読み出す場合と、「現
在受信しているスロットの情報」を蓄積する場合だけで
ある。したがって、動作不要なメモリにおいて、ワード
線・ビット線を駆動しなければ、電流消費を削減でき
る。
「検波対象のスロットの情報」を読み出す場合と、「現
在受信しているスロットの情報」を蓄積する場合だけで
ある。したがって、動作不要なメモリにおいて、ワード
線・ビット線を駆動しなければ、電流消費を削減でき
る。
【００４９】つまり、本発明の構成によれば、上述の動
作により、それぞれの蓄積メモリには書きこみと読み出
しが同時には発生せず、かつ書きこみ読み出しが発生し
ない蓄積メモリは動作を停止させておくこと（つまり、
ＳＲＡＭを構成するメモリセルに対してアクセスを発生
させないようにすること）が可能であり、少なくとも、
消費電力を従来の３分の２に低減させることができる。
作により、それぞれの蓄積メモリには書きこみと読み出
しが同時には発生せず、かつ書きこみ読み出しが発生し
ない蓄積メモリは動作を停止させておくこと（つまり、
ＳＲＡＭを構成するメモリセルに対してアクセスを発生
させないようにすること）が可能であり、少なくとも、
消費電力を従来の３分の２に低減させることができる。
【００５０】また、上述の例では、コード１に対応した
蓄積メモリｃ１ｓｘのみが動作し、コード２、コード３
に対応したｃ２ｓｘ、およびｃ３ｓｘは動作を完全に停
止させることができる。
蓄積メモリｃ１ｓｘのみが動作し、コード２、コード３
に対応したｃ２ｓｘ、およびｃ３ｓｘは動作を完全に停
止させることができる。
【００５１】図３からも明らかなように、動作している
のは９つの物理的（電気的）に区切られた蓄積メモリの
うちの２つだけであり、その他の蓄積メモリは停止して
いる。従って、コード数が１の場合、単純に動作比率だ
けで消費電力を比較すると、本発明は従来構成に比べて
９分の２に消費電力を低減できる。
のは９つの物理的（電気的）に区切られた蓄積メモリの
うちの２つだけであり、その他の蓄積メモリは停止して
いる。従って、コード数が１の場合、単純に動作比率だ
けで消費電力を比較すると、本発明は従来構成に比べて
９分の２に消費電力を低減できる。
【００５２】上述の例では１コード分のデータに注目し
て述べたので、次に多重コード数が２コードとなった場
合の動作を説明する。
て述べたので、次に多重コード数が２コードとなった場
合の動作を説明する。
【００５３】コード１およびコード２は、書き込みおよ
び読み出しで、それぞれ２つのメモリ領域を動作させる
が、コード３は使用しないので停止しておける。したが
って９つの物理的（電気的）に区切られた蓄積メモリの
うち動作しているのは４つとなり、単純に動作比率だけ
で消費電力を比較すると、本発明は従来構成に比べて９
分の４に消費電力を低減できる。
び読み出しで、それぞれ２つのメモリ領域を動作させる
が、コード３は使用しないので停止しておける。したが
って９つの物理的（電気的）に区切られた蓄積メモリの
うち動作しているのは４つとなり、単純に動作比率だけ
で消費電力を比較すると、本発明は従来構成に比べて９
分の４に消費電力を低減できる。
【００５４】同様に多重コード数が３コードの場合、全
てのメモリ領域において書き込みまたは読み出しの動作
が発生するので、９つの物理的（電気的）に区切られた
蓄積メモリのうち動作しているのは６つとなり、単純に
動作比率だけで消費電力を比較すると、本発明は従来構
成に比べて９分の６に消費電力を低減できる。
てのメモリ領域において書き込みまたは読み出しの動作
が発生するので、９つの物理的（電気的）に区切られた
蓄積メモリのうち動作しているのは６つとなり、単純に
動作比率だけで消費電力を比較すると、本発明は従来構
成に比べて９分の６に消費電力を低減できる。
【００５５】なお、メモリの動作（アクティブ）／非動
作（ノンアクティブ）とする制御は、図４（ａ）に示す
ように、各メモリのアドレスデコーダ１８ａ，１８ｂ，
１８ｃにおいて、ビット線やワード線を駆動するために
必要なクロックの供給を、ゲート回路等を用いて停止さ
せることにより実現できる。図４（ｂ）には、より具体
的な回路構成が示される。
作（ノンアクティブ）とする制御は、図４（ａ）に示す
ように、各メモリのアドレスデコーダ１８ａ，１８ｂ，
１８ｃにおいて、ビット線やワード線を駆動するために
必要なクロックの供給を、ゲート回路等を用いて停止さ
せることにより実現できる。図４（ｂ）には、より具体
的な回路構成が示される。
【００５６】図４（ｂ）において、ａ１〜ａ２ｎはワー
ド線（Ｗ１〜Ｗｎ）のドライバであり、ｂ１〜ｂｍは、
ビット線（ＢＴ１〜ＢＴｍ）のドライバである。そし
て、各メモリ毎に、ドライバ（ａ１〜ａ２ｎ，ｂ１〜ｂ
ｍ）は、駆動回路（３０ａ〜３０ｃ）によって制御され
る。したがって、各駆動回路におけるクロックの供給を
コントロールすることにより、各メモリのアクティブ／
ノンアクティブを個別に制御することが可能である。
ド線（Ｗ１〜Ｗｎ）のドライバであり、ｂ１〜ｂｍは、
ビット線（ＢＴ１〜ＢＴｍ）のドライバである。そし
て、各メモリ毎に、ドライバ（ａ１〜ａ２ｎ，ｂ１〜ｂ
ｍ）は、駆動回路（３０ａ〜３０ｃ）によって制御され
る。したがって、各駆動回路におけるクロックの供給を
コントロールすることにより、各メモリのアクティブ／
ノンアクティブを個別に制御することが可能である。
【００５７】以上、本実施形態によれば、蓄積メモリ領
域をコード毎かつスロット毎に物理的（電気的）に区切
ることにより、従来の同期検波回路の蓄積メモリに比べ
て、９分の２から９分の６まで低消費電力化を図ること
ができる。
域をコード毎かつスロット毎に物理的（電気的）に区切
ることにより、従来の同期検波回路の蓄積メモリに比べ
て、９分の２から９分の６まで低消費電力化を図ること
ができる。
【００５８】なお、実施の形態１において、多重コード
数を３コードとしたが、多重コード数は何コードでもよ
い。また、実施の形態１において蓄積するスロット数を
３スロットとしたが、蓄積するスロット数は何スロット
としてもよいことは言うまでもない。
数を３コードとしたが、多重コード数は何コードでもよ
い。また、実施の形態１において蓄積するスロット数を
３スロットとしたが、蓄積するスロット数は何スロット
としてもよいことは言うまでもない。
【００５９】図５に示されるＣＤＭＡ受信機では、同期
検波部１１が低消費電力化されているため、ＩＣ化に適
し、また、携帯電話の電池の長寿命化も達成できる。
検波部１１が低消費電力化されているため、ＩＣ化に適
し、また、携帯電話の電池の長寿命化も達成できる。
【００６０】
【発明の効果】以上説明したように本発明は、ＣＤＭＡ
方式に適用される同期検波回路において、蓄積メモリ
を、多重されるコード毎かつ検波対称となる蓄積スロッ
ト毎に物理的（電気的）に区切り、それらの動作・停止
を個別に制御することにより、回路の低消費電力化を実
現することができる。
方式に適用される同期検波回路において、蓄積メモリ
を、多重されるコード毎かつ検波対称となる蓄積スロッ
ト毎に物理的（電気的）に区切り、それらの動作・停止
を個別に制御することにより、回路の低消費電力化を実
現することができる。
【図１】本発明の実施の形態にかかる同期検波回路の全
体構成を示すブロック図
体構成を示すブロック図
【図２】本発明の実施の形態にかかるシンボル蓄積メモ
リの構成を説明するための図
リの構成を説明するための図
【図３】本発明の実施の形態にかかるシンボル蓄積メモ
リの動作を説明するための図
リの動作を説明するための図
【図４】（ａ）シンボル蓄積メモリの動作を制御するた
めの構成の概要を説明するための図 （ｂ）シンボル蓄積メモリの動作を制御するための具体
的構成を説明するための図
めの構成の概要を説明するための図 （ｂ）シンボル蓄積メモリの動作を制御するための具体
的構成を説明するための図
【図５】本発明の同期検波回路を使用した受信機の構成
を示すブロック図
を示すブロック図
【図６】内挿同期検波を行う際に用いられる受信信号の
フォーマット例を示す図
フォーマット例を示す図
１ａ〜１ｃ メモリインターフェース ２ａ〜２ｉ シンボル蓄積メモリ ３ メモリ動作制御部 ４ セレクタ ５ 位相補償量推定部 ６ 位相補償部 ７ 受信アンテナ ８ 高周波信号処理部 ９ Ａ/Ｄ変換部 １０ 逆拡散部 １１ 同期検波部 １２ レイク合成部 １３ チャネルコーデック部 １８ 検波対象スロット
Claims (7)
- 【請求項１】 マルチコード送信されてきたＣＤＭＡ方
式の信号を、受信して内挿同期検波する際に、情報シン
ボルを蓄積するためのメモリ回路であって、 メモリ領域を、前記マルチコード通信のコード毎に電気
的に区切り、コードに対応する、区切られたメモリ領域
毎にアクセス可能としたことを特徴とするメモリ回路。 - 【請求項２】 さらに、前記メモリ領域を、受信スロッ
ト毎に電気的に区切り、検波対象のスロットに対応した
メモリ領域、および現受信スロットに対応したメモリ領
域に対して、個別にアクセス可能としたことを特徴とす
る請求項１記載のメモリ回路。 - 【請求項３】 アクセスが発生しないメモリ領域を非動
作状態とする、メモリ動作制御部を設けたことを特徴と
する、請求項１または請求項２記載のメモリ回路。 - 【請求項４】 情報シンボルに一定周期で挿入された既
知のパイロットシンボルを利用して位相変動を推定し、
情報シンボルの位相を補償する内挿同期検波回路におい
て、逆拡散され復調された複数コードの情報シンボルを
コード毎およびスロット毎の単位で個別に格納する領域
を具備するシンボル蓄積メモリと、検波対象となるスロ
ットを選択するセレクタ部と、検波対象となるスロット
の前後数スロットにわたる既知のパイロットシンボルを
用いて位相補償量の推定を行う位相補償推定部と、前記
シンボル蓄積メモリに格納された情報シンボルと前記位
相補償推定部で求められた位相補償量を複素乗算するこ
とにより情報シンボルの位相を補償する位相補償部と、
多重コード数およびスロットの情報により前記シンボル
蓄積メモリの動作領域と停止領域を区別し、クロックの
供給を個別に制御することができるメモリ動作制御部を
具備することを特徴とする同期検波回路。 - 【請求項５】 前記シンボル蓄積メモリへのデータの書
き込みを制御するメモリインタフェース回路を、さらに
有し、このメモリインタフェース回路は、複数のレイク
フィンガーから出力される、各コード毎の複数の遅延波
の逆拡散後のデータを受け、前記シンボル蓄積メモリ
に、時分割でライトすることを特徴とする請求項４記載
の同期検波回路。 - 【請求項６】 受信アンテナと、所定の周波数でフィル
タリングしベースバンド信号に復調する高周波信号処理
部と、アナログ信号をデジタル信号に変換するA/D変換
部と、受信信号を所定のタイミングで逆拡散しデータを
復調する逆拡散部と、逆拡散後データの同期検波を行う
請求項４記載の同期検波部と、逆拡散され、同期検波さ
れたマルチパスをレイク合成するレイク合成部と、チャ
ネルデコードを行うチャネルコーデック部とを具備した
ＣＤＭＡ受信装置。 - 【請求項７】 マルチコード送信されてきたＣＤＭＡ方
式の信号を、受信して内挿同期検波する際に使用される
情報シンボル蓄積用メモリを、コードおよびスロットを
変数として複数のブロックに電気的に分割し、多重され
ているコード数の情報に基づいて、各ブロックについて
動作を個別に制御し、これにより、アクセスが必要とな
るブロックのみを動作状態として、前記情報シンボル蓄
積用メモリの消費電力を削減する方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026306A JP3419726B2 (ja) | 2000-02-03 | 2000-02-03 | メモリ回路および同期検波回路 |
| EP01949075A EP1172957A4 (en) | 2000-02-03 | 2001-02-01 | MEMORY CIRCUIT AND SYNCHRONOUS DETECTION CIRCUIT |
| KR10-2001-7012466A KR100430185B1 (ko) | 2000-02-03 | 2001-02-01 | 메모리 회로, 파일럿 신호 내삽 동기 검파 회로, cdma 수신기 및 액세스 제어 방법 |
| PCT/JP2001/000694 WO2001058071A1 (fr) | 2000-02-03 | 2001-02-01 | Circuit de memoire, et circuit de detection synchrone |
| US09/926,241 US6985468B2 (en) | 2000-02-03 | 2001-02-01 | Memory circuit and coherent detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000026306A JP3419726B2 (ja) | 2000-02-03 | 2000-02-03 | メモリ回路および同期検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217750A true JP2001217750A (ja) | 2001-08-10 |
| JP3419726B2 JP3419726B2 (ja) | 2003-06-23 |
Family
ID=18552059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000026306A Expired - Fee Related JP3419726B2 (ja) | 2000-02-03 | 2000-02-03 | メモリ回路および同期検波回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6985468B2 (ja) |
| EP (1) | EP1172957A4 (ja) |
| JP (1) | JP3419726B2 (ja) |
| KR (1) | KR100430185B1 (ja) |
| WO (1) | WO2001058071A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008012972A1 (en) * | 2006-07-27 | 2008-01-31 | Megachips Corporation | Receiver for digital broadcasting |
| JP2008527910A (ja) * | 2005-01-14 | 2008-07-24 | トムソン ライセンシング | Ｃｄｍａシステム用の効率的な最大比合成器 |
| WO2018070167A1 (ja) * | 2016-10-13 | 2018-04-19 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置、および通信システム |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7133437B2 (en) * | 2002-01-31 | 2006-11-07 | Qualcomm Incorporated | Pilot interpolation for a gated pilot with compensation for induced phase changes |
| FR2855342B1 (fr) * | 2003-05-20 | 2008-09-05 | St Microelectronics Sa | Procede pour retarder des symboles au sein d'un recepteur "rake", et recepteur "rake" correspondant |
| JP4091578B2 (ja) * | 2004-08-11 | 2008-05-28 | 株式会社東芝 | 無線通信装置及びアンテナ数の推定方法 |
| US8170087B2 (en) * | 2007-05-10 | 2012-05-01 | Texas Instruments Incorporated | Correlation coprocessor |
| US8745346B2 (en) * | 2008-03-18 | 2014-06-03 | Microsoft Corporation | Time managed read and write access to a data storage device |
| US8811453B2 (en) | 2011-09-22 | 2014-08-19 | Ericsson Modems Sa | Dynamic power scaling of an intermediate symbol buffer associated with covariance computations |
| JP6378144B2 (ja) * | 2015-07-31 | 2018-08-22 | ファナック株式会社 | 学習メモリの割り当てを最適化する機能を有する学習制御装置を備えたサーボ制御システム |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05135592A (ja) | 1991-11-14 | 1993-06-01 | Nec Corp | メモリ制御システム |
| JPH0636567A (ja) | 1992-07-20 | 1994-02-10 | Ricoh Co Ltd | 半導体メモリ装置 |
| US5692015A (en) * | 1994-06-22 | 1997-11-25 | Ntt Mobile Communications Network, Inc. | Coherent detector and a coherent detection method for a digital communication receiver |
| JP2924730B2 (ja) * | 1995-09-13 | 1999-07-26 | 日本電気株式会社 | 信号受信方法 |
| JP3247038B2 (ja) | 1995-10-13 | 2002-01-15 | 沖電気工業株式会社 | レイク受信装置及び復調データ合成装置 |
| US6028887A (en) * | 1996-07-12 | 2000-02-22 | General Electric Company | Power efficient receiver |
| JP2751959B2 (ja) * | 1996-07-15 | 1998-05-18 | 日本電気株式会社 | Ｃｄｍａ受信装置の受信タイミング検出回路 |
| JPH10190626A (ja) * | 1996-12-27 | 1998-07-21 | Matsushita Electric Ind Co Ltd | Ｃｄｍａ受信装置 |
| JPH10233713A (ja) | 1997-02-20 | 1998-09-02 | Kokusai Electric Co Ltd | 同期検波回路 |
| JPH10233756A (ja) | 1997-02-20 | 1998-09-02 | Kokusai Electric Co Ltd | マルチパスの最大比合成回路 |
| JPH10257021A (ja) * | 1997-03-14 | 1998-09-25 | Kokusai Electric Co Ltd | 同期回路 |
| JPH11177490A (ja) | 1997-12-05 | 1999-07-02 | Yozan Inc | Ｃｄｍａセルラ方式および信号受信装置 |
| EP0884865A3 (en) | 1997-06-12 | 2001-05-30 | Sharp Kabushiki Kaisha | Method of coding signal for digital optical communication |
| JP3204925B2 (ja) | 1997-06-18 | 2001-09-04 | 株式会社エヌ・ティ・ティ・ドコモ | Ｃｄｍａ通信システムにおける信号受信装置 |
| JP3441638B2 (ja) * | 1997-12-18 | 2003-09-02 | 株式会社エヌ・ティ・ティ・ドコモ | チャネル推定値を求める装置および方法 |
| US6078576A (en) * | 1998-02-04 | 2000-06-20 | Golden Bridge Technology, Inc. | High processing gain CDMA/TDMA system and method |
| JP3029031B2 (ja) | 1998-09-03 | 2000-04-04 | 日本電気株式会社 | 内挿同期検波方法と無線通信システム |
| US6278703B1 (en) * | 1998-12-09 | 2001-08-21 | Qualcomm Incorporated | Method and apparatus for improving neighbor searching performance |
| JP3264259B2 (ja) | 1998-12-10 | 2002-03-11 | 日本電気株式会社 | Ｃｄｍａ受信装置 |
| US6728302B1 (en) * | 1999-02-12 | 2004-04-27 | Texas Instruments Incorporated | STTD encoding for PCCPCH |
-
2000
- 2000-02-03 JP JP2000026306A patent/JP3419726B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-01 US US09/926,241 patent/US6985468B2/en not_active Expired - Fee Related
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- 2001-02-01 KR KR10-2001-7012466A patent/KR100430185B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527910A (ja) * | 2005-01-14 | 2008-07-24 | トムソン ライセンシング | Ｃｄｍａシステム用の効率的な最大比合成器 |
| WO2008012972A1 (en) * | 2006-07-27 | 2008-01-31 | Megachips Corporation | Receiver for digital broadcasting |
| WO2018070167A1 (ja) * | 2016-10-13 | 2018-04-19 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置、および通信システム |
| US10797804B2 (en) | 2016-10-13 | 2020-10-06 | Sony Semiconductor Solutions Corporation | Communication unit and communication system |
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