JP2000252861A - デジタル相関器 - Google Patents
デジタル相関器Info
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Abstract
(57)【要約】
【課題】 簡単な構成で入力信号とＰＮ信号との相関特
性を算出する。 【解決手段】 入力信号と所定ビット周期長を有したＰ
Ｎ信号との間の相関特性を算出するデジタル相関器にお
いて、入力信号をデジタルの入力信号にＡ／Ｄ変換する
Ａ／Ｄ変換器２１と、Ａ／Ｄ変換器から出力されたデジ
タルの入力信号を入力順に複数の部分データに分割して
記憶する複数の記憶部２２ａ〜２２ｄと、各記憶部に記
憶された各部分データとＰＮ信号と間の部分相関特性ｃ
を順次算出していく相関部２４と、相関部で順次算出さ
れた各部分データに対応する各部分相関特性を加算して
入力信号のＰＮ信号に対する相関特性ｄを得る相関加算
器２６とを備えている。
性を算出する。 【解決手段】 入力信号と所定ビット周期長を有したＰ
Ｎ信号との間の相関特性を算出するデジタル相関器にお
いて、入力信号をデジタルの入力信号にＡ／Ｄ変換する
Ａ／Ｄ変換器２１と、Ａ／Ｄ変換器から出力されたデジ
タルの入力信号を入力順に複数の部分データに分割して
記憶する複数の記憶部２２ａ〜２２ｄと、各記憶部に記
憶された各部分データとＰＮ信号と間の部分相関特性ｃ
を順次算出していく相関部２４と、相関部で順次算出さ
れた各部分データに対応する各部分相関特性を加算して
入力信号のＰＮ信号に対する相関特性ｄを得る相関加算
器２６とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号と所定ビ
ット周期長を有したＰＮ（擬似雑音）信号との間の相関
特性を算出するデジタル相関器に関する。
ット周期長を有したＰＮ（擬似雑音）信号との間の相関
特性を算出するデジタル相関器に関する。
【０００２】
【従来の技術】携帯電話やＰＨＳ等の移動体通信システ
ムにおいては、通信回線数を確保するために、ＣＤＭＡ
（code division multiple access）通信方式の採用が
進められている。このようなＣＤＭＡ通信方式が採用さ
れた移動体通信システムにおいて、任意の位置におい
て、中継局（中継アンテナ）から発信されるＣＤＭＡ信
号の電波を正常に受信できるか否かを試験する試験端末
は例えば図４に示すように構成されている。
ムにおいては、通信回線数を確保するために、ＣＤＭＡ
（code division multiple access）通信方式の採用が
進められている。このようなＣＤＭＡ通信方式が採用さ
れた移動体通信システムにおいて、任意の位置におい
て、中継局（中継アンテナ）から発信されるＣＤＭＡ信
号の電波を正常に受信できるか否かを試験する試験端末
は例えば図４に示すように構成されている。
【０００３】ＰＮ（擬似雑音）信号でスペクトラム拡散
されかつ直交変調されたＣＤＡＭ信号の高周波の電波は
アンテナ１で受信される。アンテナ１で受信された高周
波のＣＤＭＡ信号は入力ＲＦインタフェース２で中間周
波数のＣＤＭＡ信号ａに変換された後、直交復調部３へ
入力される。直交復調部３は入力されたＣＤＭＡ信号ａ
を一対のベースバンド信号Ｉ、Ｑに復調してＡ／Ｄ変換
器４へ送出する。
されかつ直交変調されたＣＤＡＭ信号の高周波の電波は
アンテナ１で受信される。アンテナ１で受信された高周
波のＣＤＭＡ信号は入力ＲＦインタフェース２で中間周
波数のＣＤＭＡ信号ａに変換された後、直交復調部３へ
入力される。直交復調部３は入力されたＣＤＭＡ信号ａ
を一対のベースバンド信号Ｉ、Ｑに復調してＡ／Ｄ変換
器４へ送出する。
【０００４】Ａ／Ｄ変換器４は直交復調部３から出力さ
れたベースバンド信号Ｉ、Ｑを例えば８ビット構成のデ
ジタルのベースバンド信号Ｉ、Ｑに変換してデジタル相
関器５へ送出する。デジタル相関器５は、入力された各
デジタルのベースバンド信号Ｉ、Ｑと、前記ＣＤＭＡ信
号に対するスペクトラム拡散に用いたＰＮ信号と同一の
PN信号との間における図６に示す相関特性ＲI 、ＲQ を
算出する。デジタル相関器５から出力されたデジタルの
相関特性ＲI 、ＲQはＤ／Ａ変換器６でアナログの相関
特性ＲI 、ＲQに変換されたのち表示器等の出力部７へ
表示出力される。
れたベースバンド信号Ｉ、Ｑを例えば８ビット構成のデ
ジタルのベースバンド信号Ｉ、Ｑに変換してデジタル相
関器５へ送出する。デジタル相関器５は、入力された各
デジタルのベースバンド信号Ｉ、Ｑと、前記ＣＤＭＡ信
号に対するスペクトラム拡散に用いたＰＮ信号と同一の
PN信号との間における図６に示す相関特性ＲI 、ＲQ を
算出する。デジタル相関器５から出力されたデジタルの
相関特性ＲI 、ＲQはＤ／Ａ変換器６でアナログの相関
特性ＲI 、ＲQに変換されたのち表示器等の出力部７へ
表示出力される。
【０００５】そして、試験担当者は、この出力部７に表
示出力された各ベースバンド信号毎の相関特性ＲI 、Ｒ
Qの図６に示す波形に基づいてスペクトラム拡散された
ＣＤＭＡ信号電波の受信状況を評価する。
示出力された各ベースバンド信号毎の相関特性ＲI 、Ｒ
Qの図６に示す波形に基づいてスペクトラム拡散された
ＣＤＭＡ信号電波の受信状況を評価する。
【０００６】このような試験端末において、ＣＤＭＡ信
号に対するスペクトラム拡散に用いたＰＮ信号のビット
周期を（２10―１）＝１０２３とし、このビット周期の
４倍のデータ長である４０９２個のデータに対する相関
を算出するとする。この場合、デジタル相関器５におけ
る相関演算対象のＰＮ信号のビット周期も（２10―１）
＝１０２３となる。
号に対するスペクトラム拡散に用いたＰＮ信号のビット
周期を（２10―１）＝１０２３とし、このビット周期の
４倍のデータ長である４０９２個のデータに対する相関
を算出するとする。この場合、デジタル相関器５におけ
る相関演算対象のＰＮ信号のビット周期も（２10―１）
＝１０２３となる。
【０００７】このような相関演算を実施するデジタル相
関器５は、図５に示すように、高速ＲＡＭ１１と、８ビ
ット構成の４０９２個のデータを記憶する４０９２個の
レジスタで構成された入力データメモり１２と、４０９
２個のEXNOR回路１３と、相関加算器１４と、基準ＰＮ
パターンメモリ１５と、波形メモリ１６と、クロック発
振器１７とで構成されている。
関器５は、図５に示すように、高速ＲＡＭ１１と、８ビ
ット構成の４０９２個のデータを記憶する４０９２個の
レジスタで構成された入力データメモり１２と、４０９
２個のEXNOR回路１３と、相関加算器１４と、基準ＰＮ
パターンメモリ１５と、波形メモリ１６と、クロック発
振器１７とで構成されている。
【０００８】高速ＲＡＭ１１は、Ａ／Ｄ変換器５でＡ／
Ｄ変換された８ビット構成の４０９２個分のデータを一
時格納するとともに、記憶した４０９２個のデータを入
力データメモり１２の１番から４０９２番までの各レジ
スタへ書込む。
Ｄ変換された８ビット構成の４０９２個分のデータを一
時格納するとともに、記憶した４０９２個のデータを入
力データメモり１２の１番から４０９２番までの各レジ
スタへ書込む。
【０００９】基準ＰＮパターンメモリ１５は４０９２個
のレジスタを直列接続してなるシフトレジスタで構成さ
れており、４０９２個のレジスタには、ＣＤＭＡ信号に
対するスペクトラム拡散に用いたＰＮ信号と同一のＰＮ
信号の１０２３ビット周期のビットパターンが４個直列
に書込まれている。
のレジスタを直列接続してなるシフトレジスタで構成さ
れており、４０９２個のレジスタには、ＣＤＭＡ信号に
対するスペクトラム拡散に用いたＰＮ信号と同一のＰＮ
信号の１０２３ビット周期のビットパターンが４個直列
に書込まれている。
【００１０】入力データメモり１２の各レジスタから出
力された８ビット構成のデータと、基準ＰＮパターンメ
モリ１５上の対応レジスタ位置のＰＮパターンのビット
値との間のEXNOR値がEXNOR回路１３で算出される。４０
９２個のEXNOR回路１３で算出された４０９２個の算出
値は相関加算部１４で加算されて、波形メモリ１６内
に、一つの相関値として時系列的に記憶保持される。
力された８ビット構成のデータと、基準ＰＮパターンメ
モリ１５上の対応レジスタ位置のＰＮパターンのビット
値との間のEXNOR値がEXNOR回路１３で算出される。４０
９２個のEXNOR回路１３で算出された４０９２個の算出
値は相関加算部１４で加算されて、波形メモリ１６内
に、一つの相関値として時系列的に記憶保持される。
【００１１】次に、クロック発振器１７から基準ＰＮパ
ターンメモリ１５にクロックを出力して、基準ＰＮパタ
ーンメモリ１５の各レジスタの記憶ビット値を１レジス
タ移動させる。そして、このビット値が移動した状態
で、前述と同様に、４０９２個のEXNOR回路１３で４０
９２個のEXNOR値が算出され、そしてこれら４０９２個
の算出値は相関加算器１４で加算されて、同じ波形メモ
リ１６内に一つの相関値とし時系列的に記憶保持され
る。
ターンメモリ１５にクロックを出力して、基準ＰＮパタ
ーンメモリ１５の各レジスタの記憶ビット値を１レジス
タ移動させる。そして、このビット値が移動した状態
で、前述と同様に、４０９２個のEXNOR回路１３で４０
９２個のEXNOR値が算出され、そしてこれら４０９２個
の算出値は相関加算器１４で加算されて、同じ波形メモ
リ１６内に一つの相関値とし時系列的に記憶保持され
る。
【００１２】このように、基準ＰＮパターンメモリ１５
の各レジスタに記憶されたビット値を１レジスタずつシ
フトさせながら、各相関値を波形メモリ１６内に書込ん
でいく。
の各レジスタに記憶されたビット値を１レジスタずつシ
フトさせながら、各相関値を波形メモリ１６内に書込ん
でいく。
【００１３】そして、基準ＰＮパターンメモリ１５の各
レジスタのビット値を一巡させたのち、該当波形メモリ
１６内に時系列的に記憶された各相関値を時系列的に並
べることによって、対応する高速ＲＡＭ１１内に記憶さ
れた４０９２個分のデータの相関特性が得られる。
レジスタのビット値を一巡させたのち、該当波形メモリ
１６内に時系列的に記憶された各相関値を時系列的に並
べることによって、対応する高速ＲＡＭ１１内に記憶さ
れた４０９２個分のデータの相関特性が得られる。
【００１４】なお、図５の説明においては、説明を簡単
にするために、直交復調器３で復調された一対のベース
バンド信号Ｉ、Ｑのうち一方のベースバンド信号に対す
る相関演算処理について述べた。しかし、実際の回路
は、両方のベースバンド信号Ｉ，Ｑが同時に並列的に演
算処理される。その結果、各ベースバンド信号Ｉ、Ｑに
対応する相関特性ＲI 、RQ が同時に得られる。
にするために、直交復調器３で復調された一対のベース
バンド信号Ｉ、Ｑのうち一方のベースバンド信号に対す
る相関演算処理について述べた。しかし、実際の回路
は、両方のベースバンド信号Ｉ，Ｑが同時に並列的に演
算処理される。その結果、各ベースバンド信号Ｉ、Ｑに
対応する相関特性ＲI 、RQ が同時に得られる。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た図４に示す試験端末に組込まれたデジタル相関器５に
おいてもまだ改良すべき次のような課題があった。
た図４に示す試験端末に組込まれたデジタル相関器５に
おいてもまだ改良すべき次のような課題があった。
【００１６】すなわち、図５に示すように、ＰＮ信号と
の間の相関を算出すべき４０９２個のデータが一度に入
力データメモり１２へ書込まれる。したがって、基準Ｐ
Ｎパターンメモリ１５にも、入力データメモり１２のレ
ジスタ数に等しい数の４０９２個のレジスタが必要であ
る。また、入力データメモり１２のレジスタ数に等しい
数の４０９２個のEXNOR回路１３が必要である。さら
に、相関加算部１４の回路構成が複雑化する。
の間の相関を算出すべき４０９２個のデータが一度に入
力データメモり１２へ書込まれる。したがって、基準Ｐ
Ｎパターンメモリ１５にも、入力データメモり１２のレ
ジスタ数に等しい数の４０９２個のレジスタが必要であ
る。また、入力データメモり１２のレジスタ数に等しい
数の４０９２個のEXNOR回路１３が必要である。さら
に、相関加算部１４の回路構成が複雑化する。
【００１７】このように、ＰＮ信号との間の相関を算出
すべき入力信号のデータ量が増加すると、増加データ量
に対応してデジタル相関器６に組込まれる部品点数が加
速度的に増加する問題がある。
すべき入力信号のデータ量が増加すると、増加データ量
に対応してデジタル相関器６に組込まれる部品点数が加
速度的に増加する問題がある。
【００１８】本発明は、このような事情に鑑みてなされ
たものであり、相関を算出すべき入力データを分割して
ＰＮ信号と相関をとることによって、相関器としての相
関精度を低下することなく、部品点数を減少でき、かつ
回路構成を大幅に簡素化できるデジタル相関器を提供す
ることを目的とする。
たものであり、相関を算出すべき入力データを分割して
ＰＮ信号と相関をとることによって、相関器としての相
関精度を低下することなく、部品点数を減少でき、かつ
回路構成を大幅に簡素化できるデジタル相関器を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解消するため
に、本発明は、入力信号と所定ビット周期長を有したＰ
Ｎ信号との間の相関特性を算出するデジタル相関器にお
いて、入力信号をデジタルの入力信号にＡ／Ｄ変換する
Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出力されたデジタル
の入力信号を入力順に複数の部分データに分割して記憶
する複数の記憶部と、各記憶部に記憶された各部分デー
タとＰＮ信号と間の部分相関特性を順次算出していく相
関部と、相関部で順次算出された各部分データに対応す
る各部分相関特性を加算して入力信号のＰＮ信号に対す
る相関特性を得る相関加算器とを備えている。
に、本発明は、入力信号と所定ビット周期長を有したＰ
Ｎ信号との間の相関特性を算出するデジタル相関器にお
いて、入力信号をデジタルの入力信号にＡ／Ｄ変換する
Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出力されたデジタル
の入力信号を入力順に複数の部分データに分割して記憶
する複数の記憶部と、各記憶部に記憶された各部分デー
タとＰＮ信号と間の部分相関特性を順次算出していく相
関部と、相関部で順次算出された各部分データに対応す
る各部分相関特性を加算して入力信号のＰＮ信号に対す
る相関特性を得る相関加算器とを備えている。
【００２０】このように構成されたデジタル相関器にお
いては、入力信号はＡ／Ｄ変換された後、入力順に複数
の部分データに分割されて、それぞれ異なる記憶部に記
憶される。この各記憶部に記憶された各部分データが相
関部にて読出されて、この相関部でこの読出した部分デ
ータとＰＮ信号との間の相関演算が実施され、部分デー
タに対する部分相関特性が得られる。
いては、入力信号はＡ／Ｄ変換された後、入力順に複数
の部分データに分割されて、それぞれ異なる記憶部に記
憶される。この各記憶部に記憶された各部分データが相
関部にて読出されて、この相関部でこの読出した部分デ
ータとＰＮ信号との間の相関演算が実施され、部分デー
タに対する部分相関特性が得られる。
【００２１】したがって、相関部で各記憶部に記憶され
た各部分データに対する各部分相関特性を算出して、そ
れらを時系列的に加算すれば、入力信号全体の相関特性
が得られる。
た各部分データに対する各部分相関特性を算出して、そ
れらを時系列的に加算すれば、入力信号全体の相関特性
が得られる。
【００２２】したがって、入力信号を各部分データに分
割する場合における各部分データのデータ長をＰＮ信号
のビット周期に設定することによって、相関部で相関演
算するときに用いるＰＮ信号のビット数を、最大、ＰＮ
信号のビット周期の１周期分まで減少できる。よって、
相関部の必要とする部品数を、使用ビット数が複数周期
分必要であった前述した従来のデジタル相関器に比較し
て、大幅に減少できる。
割する場合における各部分データのデータ長をＰＮ信号
のビット周期に設定することによって、相関部で相関演
算するときに用いるＰＮ信号のビット数を、最大、ＰＮ
信号のビット周期の１周期分まで減少できる。よって、
相関部の必要とする部品数を、使用ビット数が複数周期
分必要であった前述した従来のデジタル相関器に比較し
て、大幅に減少できる。
【００２３】また、別の発明は、上述した発明のデジタ
ル相関器における相関部を、各記憶部から入力された部
分データの各データをそれぞれ記憶する複数のレジスタ
からなる入力データメモリと、ＰＮ信号の各ビットデー
タをそれぞれ記憶する複数のレジスタからなるＰＮパタ
ーンメモリと、入力データメモリの各レジスタとＰＮパ
ターンメモリの対応するレジスタとの間に設けられ、入
力データメモリの該当レジスタに記憶されたデータとＰ
Ｎパターンメモリの対応するレジスタに記憶されたビッ
トデータとのEXNOR値を算出して出力する複数のEXNOR回
路と、各EXNOR回路がEXNOR値を出力する毎に、入力デー
タメモリの各レジスタ又はＰＮパターンメモリの各レジ
スタのデータを次のレジスタにシフトさせるシフト制御
部と、各EXNOR回路から順次出力されるEXNOR値を加算し
て部分相関特性として出力する部分相関加算器とで構成
されている。
ル相関器における相関部を、各記憶部から入力された部
分データの各データをそれぞれ記憶する複数のレジスタ
からなる入力データメモリと、ＰＮ信号の各ビットデー
タをそれぞれ記憶する複数のレジスタからなるＰＮパタ
ーンメモリと、入力データメモリの各レジスタとＰＮパ
ターンメモリの対応するレジスタとの間に設けられ、入
力データメモリの該当レジスタに記憶されたデータとＰ
Ｎパターンメモリの対応するレジスタに記憶されたビッ
トデータとのEXNOR値を算出して出力する複数のEXNOR回
路と、各EXNOR回路がEXNOR値を出力する毎に、入力デー
タメモリの各レジスタ又はＰＮパターンメモリの各レジ
スタのデータを次のレジスタにシフトさせるシフト制御
部と、各EXNOR回路から順次出力されるEXNOR値を加算し
て部分相関特性として出力する部分相関加算器とで構成
されている。
【００２４】このように構成されたデジタル相関器にお
いては、前述したように、入力信号を各部分データに分
割する場合における各部分データのデータ長をＰＮ信号
のビット周期に設定することによって、相関部内に設定
する基本ＰＮパターンメモリのレジスタ数をＰＮ信号の
ビット周期の１周期分まで減少でき、これに対応してEX
NOR回路の設置数もＰＮ信号の１周期分まで減少でき
る。
いては、前述したように、入力信号を各部分データに分
割する場合における各部分データのデータ長をＰＮ信号
のビット周期に設定することによって、相関部内に設定
する基本ＰＮパターンメモリのレジスタ数をＰＮ信号の
ビット周期の１周期分まで減少でき、これに対応してEX
NOR回路の設置数もＰＮ信号の１周期分まで減少でき
る。
【００２５】
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて説明する。図１は、本発明の実施形態に係わる
デジタル相関器の概略構成を示すブロック図である。こ
の実施形態のデジタル相関器は、従来のデジタル相関器
５との差異を明確にするために、図４に示すＣＤＭＡ信
号を受信する試験端末に組込まれているとする。
を用いて説明する。図１は、本発明の実施形態に係わる
デジタル相関器の概略構成を示すブロック図である。こ
の実施形態のデジタル相関器は、従来のデジタル相関器
５との差異を明確にするために、図４に示すＣＤＭＡ信
号を受信する試験端末に組込まれているとする。
【００２６】したがって、この実施形態のデジタル相関
器には、直交復調器３から出力された一対のベースバン
ド信号Ｉ、Ｑが入力される。直交復調される前のＣＤＭ
Ａ信号は例えばビット周期が１０２３であるＰＮ信号で
スペクトラム拡散されている。また、入力されるベース
バンド信号のうちのＰＮ信号の周期の４倍の４０９２個
のデータに対してＰＮ信号との間の相関特性ＲI 、ＲQ
を算出する場合を例にして説明する。さらに、図１にお
いては、説明を簡単にするために、一対のベースバンド
信号のうち一方のベースバンド信号に対してのみ相関特
性を算出する場合を説明する。
器には、直交復調器３から出力された一対のベースバン
ド信号Ｉ、Ｑが入力される。直交復調される前のＣＤＭ
Ａ信号は例えばビット周期が１０２３であるＰＮ信号で
スペクトラム拡散されている。また、入力されるベース
バンド信号のうちのＰＮ信号の周期の４倍の４０９２個
のデータに対してＰＮ信号との間の相関特性ＲI 、ＲQ
を算出する場合を例にして説明する。さらに、図１にお
いては、説明を簡単にするために、一対のベースバンド
信号のうち一方のベースバンド信号に対してのみ相関特
性を算出する場合を説明する。
【００２７】図１に示すように、実施形態のデジタル相
関器は大きく分けて、Ｉ、Ｑいずれかのベースバンド信
号からなる入力信号ｂを例えば８ビット構成のデジタル
の入力信号ｂ1 に変換するＡ／Ｄ変換器２１と、それぞ
れ８ビット構成の１０２３個のデータを格納可能な複数
の記憶部としての４個の高速ＲＡＭ２２ａ、２２ｂ、２
２ｃ、２２ｄと、一対のバンク切換スイッチ２３ａ、２
３ｂと、相関部２４と、４個の部分波形メモリ２５ａ、
２５ｂ、２５ｃ、２５ｄと、相関加算器２６とで構成さ
れている。
関器は大きく分けて、Ｉ、Ｑいずれかのベースバンド信
号からなる入力信号ｂを例えば８ビット構成のデジタル
の入力信号ｂ1 に変換するＡ／Ｄ変換器２１と、それぞ
れ８ビット構成の１０２３個のデータを格納可能な複数
の記憶部としての４個の高速ＲＡＭ２２ａ、２２ｂ、２
２ｃ、２２ｄと、一対のバンク切換スイッチ２３ａ、２
３ｂと、相関部２４と、４個の部分波形メモリ２５ａ、
２５ｂ、２５ｃ、２５ｄと、相関加算器２６とで構成さ
れている。
【００２８】Ａ／Ｄ変換器２１でデジタルデータに変換
された８ビット構成の４０９２個のデジタルの入力信号
ｂ1 は、入力順に、それぞれ１０２３個のデータからな
る４個の部分データに分割されて、１番から４番までの
各高速ＲＡＭ２２ａ、２２ｂ、２２ｃ、２２ｄへ書込ま
れる。各高速ＲＡＭ２２ａ〜２２ｄに書込まれた１０２
３個のデータからなる部分データは、バンク切換スイッ
チ２３ａを介して順番に相関部２４へ入力される。
された８ビット構成の４０９２個のデジタルの入力信号
ｂ1 は、入力順に、それぞれ１０２３個のデータからな
る４個の部分データに分割されて、１番から４番までの
各高速ＲＡＭ２２ａ、２２ｂ、２２ｃ、２２ｄへ書込ま
れる。各高速ＲＡＭ２２ａ〜２２ｄに書込まれた１０２
３個のデータからなる部分データは、バンク切換スイッ
チ２３ａを介して順番に相関部２４へ入力される。
【００２９】なお、相関部２４の両側に位置する一対の
バンク切換スイッチ２３ａ、２３ｂはデジタル相関器全
体の動作を制御する制御部３２からの切換信号に応動し
て連動して切換え制御される。
バンク切換スイッチ２３ａ、２３ｂはデジタル相関器全
体の動作を制御する制御部３２からの切換信号に応動し
て連動して切換え制御される。
【００３０】相関部２４は、図示するように、８ビット
構成の１０２３個のデータを記憶する１０２３個のレジ
スタで構成された入力データメモり２７と、１０２３個
のEXNOR回路２９と、部分相関加算器３０と、基準ＰＮ
パターンメモリ２８と、シフト制御部としてのクロック
発振器３１とで構成されている。
構成の１０２３個のデータを記憶する１０２３個のレジ
スタで構成された入力データメモり２７と、１０２３個
のEXNOR回路２９と、部分相関加算器３０と、基準ＰＮ
パターンメモリ２８と、シフト制御部としてのクロック
発振器３１とで構成されている。
【００３１】バンク切換スイッチ２３ａを介して入力さ
れた一つの高速ＲＡＭ２２ａ（２２ｂ〜２２ｄ）から読
出された８ビット構成の１０２３個のデータは入力デー
タメモり２７の１番から１０２３番までの各レジスタへ
書込まれる。
れた一つの高速ＲＡＭ２２ａ（２２ｂ〜２２ｄ）から読
出された８ビット構成の１０２３個のデータは入力デー
タメモり２７の１番から１０２３番までの各レジスタへ
書込まれる。
【００３２】基準ＰＮパターンメモリ２８は１０２３個
のレジスタを直列接続してなるシフトレジスタで構成さ
れており、１０２３個のレジスタには、ＣＤＭＡ信号に
対するスペクトラム拡散に用いたＰＮ信号と同一のＰＮ
信号の１０２３ビット周期のビットパターンが順番に書
込まれている。
のレジスタを直列接続してなるシフトレジスタで構成さ
れており、１０２３個のレジスタには、ＣＤＭＡ信号に
対するスペクトラム拡散に用いたＰＮ信号と同一のＰＮ
信号の１０２３ビット周期のビットパターンが順番に書
込まれている。
【００３３】入力データメモり２７の各レジスタから出
力された８ビット構成のデータと、基準ＰＮパターンメ
モリ２８上の対応レジスタ位置のＰＮパターンのビット
値との間のEXNOR値がEXNOR回路２９で算出される。１０
２３個のEXNOR回路２９で算出された１０２３個の算出
値は部分相関加算部３０で加算されて、現在時点でバン
ク切換スイッチ２３ｂが切換接続されている部分波形メ
モリ２５ａ（２５ｂ〜２５ｄ）内に、一つの相関値とし
て時系列的に記憶保持される。
力された８ビット構成のデータと、基準ＰＮパターンメ
モリ２８上の対応レジスタ位置のＰＮパターンのビット
値との間のEXNOR値がEXNOR回路２９で算出される。１０
２３個のEXNOR回路２９で算出された１０２３個の算出
値は部分相関加算部３０で加算されて、現在時点でバン
ク切換スイッチ２３ｂが切換接続されている部分波形メ
モリ２５ａ（２５ｂ〜２５ｄ）内に、一つの相関値とし
て時系列的に記憶保持される。
【００３４】次に、クロック発振器３１から基準ＰＮパ
ターンメモリ２８に対してクロックを出力して、基準Ｐ
Ｎパターンメモリ２８の各レジスタの記憶ビット値を１
レジスタ移動させる。そして、このビット値が移動した
状態で、前述と同様に、１０２３個のEXNOR回路２９で
１０２３個のEXNOR値が算出され、そしてこれら１０２
３個の算出値は部分相関加算器３０で加算され、バンク
切換スイッチ２３ｂが指定する同じ部分波形メモリ２５
ａ（２５ｂ〜２５ｄ）内に一つの相関値とし時系列的に
記憶保持される。
ターンメモリ２８に対してクロックを出力して、基準Ｐ
Ｎパターンメモリ２８の各レジスタの記憶ビット値を１
レジスタ移動させる。そして、このビット値が移動した
状態で、前述と同様に、１０２３個のEXNOR回路２９で
１０２３個のEXNOR値が算出され、そしてこれら１０２
３個の算出値は部分相関加算器３０で加算され、バンク
切換スイッチ２３ｂが指定する同じ部分波形メモリ２５
ａ（２５ｂ〜２５ｄ）内に一つの相関値とし時系列的に
記憶保持される。
【００３５】このように、基準ＰＮパターンメモリ２８
の各レジスタの記憶ビット値を１レジスタずつシフトさ
せながら、各相関値を該当する部分波形メモリ２５ａ
（２５ｂ〜２５ｄ）内に書込んでいく。
の各レジスタの記憶ビット値を１レジスタずつシフトさ
せながら、各相関値を該当する部分波形メモリ２５ａ
（２５ｂ〜２５ｄ）内に書込んでいく。
【００３６】そして、基準ＰＮパターンメモリ２８の各
レジスタを一巡させると、該当部分波形メモリ２５ａ
（２５ｂ〜２５ｄ）内に時系列的に記憶された各相関値
を時系列的に並べることによって、対応する高速ＲＡＭ
２２ａ（２２ｂ〜２２ｄ）内に記憶された一つの部分デ
ータに対する部分相関特性ｃが得られる。
レジスタを一巡させると、該当部分波形メモリ２５ａ
（２５ｂ〜２５ｄ）内に時系列的に記憶された各相関値
を時系列的に並べることによって、対応する高速ＲＡＭ
２２ａ（２２ｂ〜２２ｄ）内に記憶された一つの部分デ
ータに対する部分相関特性ｃが得られる。
【００３７】一つの高速ＲＡＭ２２ａ（２２ｂ〜２２
ｄ）に記憶された部分データに対する部分相関特性ｃが
対応する部分波形メモり２５ａ（２５ｂ〜２５ｄ）内に
形成されると、制御部３２は、各バンク切換スイッチ２
３ａを次のバンク番号の高速ＲＡＭ２２ｂ及び部分波形
メモリ２５ｂへ切り換える。
ｄ）に記憶された部分データに対する部分相関特性ｃが
対応する部分波形メモり２５ａ（２５ｂ〜２５ｄ）内に
形成されると、制御部３２は、各バンク切換スイッチ２
３ａを次のバンク番号の高速ＲＡＭ２２ｂ及び部分波形
メモリ２５ｂへ切り換える。
【００３８】すると、次のバンク番号の高速ＲＡＭ２２
ｂに記憶された部分データが入力データメモり２７の各
レジスタ書込まれる。その結果、基準ＰＮパターンメモ
リ２８の各レジスタのビット値がシフトされながら、次
のバンク番号の部分波形メモリ２５ｂ内に、該当部分デ
ータの部分相関特性ｃが作成されていく。
ｂに記憶された部分データが入力データメモり２７の各
レジスタ書込まれる。その結果、基準ＰＮパターンメモ
リ２８の各レジスタのビット値がシフトされながら、次
のバンク番号の部分波形メモリ２５ｂ内に、該当部分デ
ータの部分相関特性ｃが作成されていく。
【００３９】すなわち、いまここで、基準ＰＮパターン
メモリ２８の各レジスタの各ビット値をＮ回シフトさせ
た時点で、入力データメモり２７の部分データと基準Ｐ
Ｎパターンメモリ２８のＰＮ信号とが同期したと仮定す
る。この状態においては、入力データメモり２７の各レ
ジスタのデータ値と対応する基準ＰＮパターンメモリ２
８の各レジスタの各ビット値とは一致している確率が最
も高い。よって、この場合、１０２３個のEXNOR回路の
うち「１」値を出力するEXNOR回路２９の数が最も多
い。よって、このビット位置の相関値が最も高くなり、
この部部相関特性ｃにおいてピーク値が生じる。
メモリ２８の各レジスタの各ビット値をＮ回シフトさせ
た時点で、入力データメモり２７の部分データと基準Ｐ
Ｎパターンメモリ２８のＰＮ信号とが同期したと仮定す
る。この状態においては、入力データメモり２７の各レ
ジスタのデータ値と対応する基準ＰＮパターンメモリ２
８の各レジスタの各ビット値とは一致している確率が最
も高い。よって、この場合、１０２３個のEXNOR回路の
うち「１」値を出力するEXNOR回路２９の数が最も多
い。よって、このビット位置の相関値が最も高くなり、
この部部相関特性ｃにおいてピーク値が生じる。
【００４０】４個全部の高速ＲＡＭ２２ａ〜２２ｄの各
部分データに対する各部分相関特性ｃが各部分波形メモ
リ２５ａ〜２５ｄ内に形成されると、制御部３２からの
指示に応じて、相関加算器２６で各部分波形メモリ２５
ａ〜２５ｄ内に形成された各部分相関特性ｃを加算する
ことによって１つの入力信号ｂに対する相関特性ｄを得
る。
部分データに対する各部分相関特性ｃが各部分波形メモ
リ２５ａ〜２５ｄ内に形成されると、制御部３２からの
指示に応じて、相関加算器２６で各部分波形メモリ２５
ａ〜２５ｄ内に形成された各部分相関特性ｃを加算する
ことによって１つの入力信号ｂに対する相関特性ｄを得
る。
【００４１】図２は、各部分相関特性ｃを４個加算して
１つの相関特性ｄを得る相関加算器２６の動作を示す波
形図である。各高速ＲＡＭ２２ａ〜２２ｄには時系列的
にずれて各部分データが記憶されているので、各部分相
関特性ｃを加算する場合、時間軸をずらせて加算する。
１つの相関特性ｄを得る相関加算器２６の動作を示す波
形図である。各高速ＲＡＭ２２ａ〜２２ｄには時系列的
にずれて各部分データが記憶されているので、各部分相
関特性ｃを加算する場合、時間軸をずらせて加算する。
【００４２】図３は、試験端末において、入力ＲＦイン
タフェース２で中間周波数に周波数変換された後の入力
信号ａの波形（図３（ａ））と該当入力信号ａにおける
相関特性ｄ（図３（ｂ））との関係を示す対比図であ
る。このように、デジタル相関器を用いることによっ
て、簡単にＰＮ信号に対する同期点を特定できる。
タフェース２で中間周波数に周波数変換された後の入力
信号ａの波形（図３（ａ））と該当入力信号ａにおける
相関特性ｄ（図３（ｂ））との関係を示す対比図であ
る。このように、デジタル相関器を用いることによっ
て、簡単にＰＮ信号に対する同期点を特定できる。
【００４３】なお、前述したように、図１においては、
説明を簡単にするために、図４で示した試験端末におけ
る直交復調器３で復調された一対のベースバンド信号
Ｉ、Ｑのうち一方のベースバンド信号に対する相関演算
処理について述べた。しかし、実際の回路は、両方のベ
ースバンド信号Ｉ，Ｑが同時に並列的に演算処理され
る。その結果、各ベースバンド信号Ｉ、Ｑに対応する相
関特性ＲI 、RQ がＤ／Ａ変換器６へ出力される。
説明を簡単にするために、図４で示した試験端末におけ
る直交復調器３で復調された一対のベースバンド信号
Ｉ、Ｑのうち一方のベースバンド信号に対する相関演算
処理について述べた。しかし、実際の回路は、両方のベ
ースバンド信号Ｉ，Ｑが同時に並列的に演算処理され
る。その結果、各ベースバンド信号Ｉ、Ｑに対応する相
関特性ＲI 、RQ がＤ／Ａ変換器６へ出力される。
【００４４】このように構成されたデジタル相関器にお
いては、入力信号ｂはＡ／Ｄ変換器２１で８ビット構成
のデジタルデータにＡ／Ｄ変換された後、入力順に４個
の部分データに分割されて、それぞれ異なる高速ＲＡＭ
２２ａ〜２２ｄに書込まれる。この高速ＲＡＭ２２ａ〜
２２ｄに書込まれ各部分データがバンク切換スイッチ２
３ａを介して相関部２４に順次読出されて、この相関部
２４でこの読出した部分データとＰＮ信号との間の相関
演算が実施され、部分データに対する各部分相関特性ｃ
が順次得られる。相関加算器２６で、図２に示すよう
に、相関部２４で順次得られる各部分データに対する各
部分相関特性ｃを時系列的に加算すれば、入力信号全体
の相関特性ｄが得られる。
いては、入力信号ｂはＡ／Ｄ変換器２１で８ビット構成
のデジタルデータにＡ／Ｄ変換された後、入力順に４個
の部分データに分割されて、それぞれ異なる高速ＲＡＭ
２２ａ〜２２ｄに書込まれる。この高速ＲＡＭ２２ａ〜
２２ｄに書込まれ各部分データがバンク切換スイッチ２
３ａを介して相関部２４に順次読出されて、この相関部
２４でこの読出した部分データとＰＮ信号との間の相関
演算が実施され、部分データに対する各部分相関特性ｃ
が順次得られる。相関加算器２６で、図２に示すよう
に、相関部２４で順次得られる各部分データに対する各
部分相関特性ｃを時系列的に加算すれば、入力信号全体
の相関特性ｄが得られる。
【００４５】したがって、例えば、入力信号ｂを各部分
データに分割する場合における各部分データのデータ長
をスペクトラム拡散に用いたＰＮ信号のビット周期に設
定することによって、相関部２４に設定する基本ＰＮパ
ターンメモリ２８のレジスタ数、及び入力データメモり
２７のレジスタ数をＰＮ信号のビット周期の１周期分ま
で減少でき、これに対応してEXNOR回路２９の設置数も
ＰＮ信号の１周期分まで減少できる。
データに分割する場合における各部分データのデータ長
をスペクトラム拡散に用いたＰＮ信号のビット周期に設
定することによって、相関部２４に設定する基本ＰＮパ
ターンメモリ２８のレジスタ数、及び入力データメモり
２７のレジスタ数をＰＮ信号のビット周期の１周期分ま
で減少でき、これに対応してEXNOR回路２９の設置数も
ＰＮ信号の１周期分まで減少できる。
【００４６】よって、相関部２４の必要とする部品数
を、使用ビット数が複数周期分必要であった前述した従
来のデジタル相関器５に比較して、大幅に減少できる。
を、使用ビット数が複数周期分必要であった前述した従
来のデジタル相関器５に比較して、大幅に減少できる。
【００４７】なお、本発明は上述した実施形態に限定さ
れるものではない。実施形態のデジタル相関器における
相関部２４においては、図１に示すように、各高速ＲＡ
Ｍ２２ａ〜２２ｄから入力データメモり２７内の各レジ
スタに入力された部分データの各ビットデータを固定し
て、基準ＰＮパターンメモリ２８の各レジスタのビット
データを順番にシフトするようにした。しかし、逆に、
基準ＰＮパターンメモリ２８のビットデータを固定し
て、入力データメモり２７の各レジスタに入力された部
分データの各データを順番にシフトさせてもよい。
れるものではない。実施形態のデジタル相関器における
相関部２４においては、図１に示すように、各高速ＲＡ
Ｍ２２ａ〜２２ｄから入力データメモり２７内の各レジ
スタに入力された部分データの各ビットデータを固定し
て、基準ＰＮパターンメモリ２８の各レジスタのビット
データを順番にシフトするようにした。しかし、逆に、
基準ＰＮパターンメモリ２８のビットデータを固定し
て、入力データメモり２７の各レジスタに入力された部
分データの各データを順番にシフトさせてもよい。
【００４８】また、実施形態のデジタル相関器において
は、入力信号ｂをスペクトラム拡散に用いたＰＮ信号の
ビット周期で除算した値である４で分割して、各高速Ｒ
ＡＭ２２ａ〜２２ｄへ書込んだ。そして、この４個の部
分データに対して、相関部２４で順番に部分相関特性ｃ
を算出していった。
は、入力信号ｂをスペクトラム拡散に用いたＰＮ信号の
ビット周期で除算した値である４で分割して、各高速Ｒ
ＡＭ２２ａ〜２２ｄへ書込んだ。そして、この４個の部
分データに対して、相関部２４で順番に部分相関特性ｃ
を算出していった。
【００４９】しかし、入力信号ｂをスペクトラム拡散に
用いたＰＮ信号の２倍のビット周期で除算した値である
２で分割して、２個の各高速ＲＡＭへ書込むことも可能
である。この場合、相関部２４の入力データメモり２
７、基準ＰＮパターンメモリ２８のレジスタ数及びEXNO
R回路の設置数が倍の２０４６個になる。その反面、相
関部２４が実施する相関演算の回数は半分の２回となる
ので、デジタル相関器全体の相関演算処理速度を上昇で
きる。
用いたＰＮ信号の２倍のビット周期で除算した値である
２で分割して、２個の各高速ＲＡＭへ書込むことも可能
である。この場合、相関部２４の入力データメモり２
７、基準ＰＮパターンメモリ２８のレジスタ数及びEXNO
R回路の設置数が倍の２０４６個になる。その反面、相
関部２４が実施する相関演算の回数は半分の２回となる
ので、デジタル相関器全体の相関演算処理速度を上昇で
きる。
【００５０】
【発明の効果】以上説明したように、本発明のデジタル
相関器においては、ＰＮ信号との間の相関を算出すべき
入力信号を複数の部分データに分割して、この各部分デ
ータに対して相関部で順番にＰＮ信号との間の相関を取
り、その後、各部分データに対する部分相関特性を加算
することによって、入力信号全体の相関特性を得るよう
にしている。
相関器においては、ＰＮ信号との間の相関を算出すべき
入力信号を複数の部分データに分割して、この各部分デ
ータに対して相関部で順番にＰＮ信号との間の相関を取
り、その後、各部分データに対する部分相関特性を加算
することによって、入力信号全体の相関特性を得るよう
にしている。
【００５１】したがって、デジタル相関器としての相関
精度を低下することなく、部品点数を減少でき、かつ回
路構成を大幅に簡素化できる。
精度を低下することなく、部品点数を減少でき、かつ回
路構成を大幅に簡素化できる。
【図１】本発明の一実施形態に係わるデジタル相関器の
概略構成を示すブロック図
概略構成を示すブロック図
【図２】同デジタル相関器に組込まれた相関加算器にお
ける部分相関特性の加算動作を示す図
ける部分相関特性の加算動作を示す図
【図３】同デジタル相関器における入力信号波形と相関
特性との比較を示す図
特性との比較を示す図
【図４】一般的なＣＤＭＡ信号に対する試験端末の概略
構成を示すブロック図
構成を示すブロック図
【図５】同試験端末に組込まれた従来のデジタル相関器
の概略構成を示すブロック図
の概略構成を示すブロック図
【図６】デジタル相関器で得られる各ベースバンド信号
とＰＮ信号との相関特性を示す図
とＰＮ信号との相関特性を示す図
２１…Ａ／Ｄ変換器 ２２ａ，２２ｂ，２２ｃ，２２ｄ…高速ＲＡＭ ２３ａ，２３ｂ…バンク切換スイッチ ２４…相関部 ２５ａ，２５ｂ，２５ｃ，２５ｄ…部分波形メモリ ２６…波形加算部 ２７…入力データメモり ２８…基準ＰＮパターンメモリ ２９…EXNOR回路 ３０…部分相関加算部 ３１…クロック発振器 ３２…制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 輝也 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内 Ｆターム(参考） 5K022 EE02 EE32 EE36 5K047 AA16 BB01 CC01 GG34 GG37 HH01 HH15 MM24 MM27 MM28 MM53 5K067 BB02 CC10 DD25 DD27 EE02 EE10 LL08
Claims (2)
- 【請求項１】 入力信号と所定ビット周期長を有したＰ
Ｎ信号との間の相関特性を算出するデジタル相関器にお
いて、 前記入力信号をデジタルの入力信号にＡ／Ｄ変換するＡ
／Ｄ変換器（２１）と、 このＡ／Ｄ変換器から出力されたデジタルの入力信号を
入力順に複数の部分データに分割して記憶する複数の記
憶部（２２ａ〜２２ｄ）と、 この各記憶部に記憶された各部分データと前記ＰＮ信号
と間の部分相関特性を順次算出していく相関部（２４）
と、 この相関部で順次算出された各部分データに対応する各
部分相関特性を加算して前記入力信号の前記ＰＮ信号に
対する相関特性を得る相関加算器（２６）とを備えたデ
ジタル相関器。 - 【請求項２】 前記相関部（２４）は、 前記各記憶部から入力された部分データの各データをそ
れぞれ記憶する複数のレジスタからなる入力データメモ
リ（２７）と、 前記ＰＮ信号の各ビットデータをそれぞれ記憶する複数
のレジスタからなるＰＮパターンメモリ（２８）と、 前記入力データメモリの各レジスタと前記ＰＮパターン
メモリの対応するレジスタとの間に設けられ、前記入力
データメモリの該当レジスタに記憶されたデータと前記
ＰＮパターンメモリの対応するレジスタに記憶されたビ
ットデータとのEXNOR値を算出して出力する複数のEXNOR
回路（２９）と、 この各EXNOR回路がEXNOR値を出力する毎に、前記入力デ
ータメモリの各レジスタ又は前記ＰＮパターンメモリの
各レジスタのデータを次のレジスタにシフトさせるシフ
ト制御部（３１）と、 前記各EXNOR回路から順次出力されるEXNOR値を加算して
部分相関特性として出力する部分相関加算器（３０）と
を有することを特徴する請求項１記載のデジタル相関
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11048121A JP2000252861A (ja) | 1999-02-25 | 1999-02-25 | デジタル相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11048121A JP2000252861A (ja) | 1999-02-25 | 1999-02-25 | デジタル相関器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252861A true JP2000252861A (ja) | 2000-09-14 |
Family
ID=12794508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11048121A Pending JP2000252861A (ja) | 1999-02-25 | 1999-02-25 | デジタル相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060632A (ja) * | 2001-01-19 | 2009-03-19 | Qualcomm Inc | 通信システムにおける通信資源の効率的な使用のための方法及び装置 |
-
1999
- 1999-02-25 JP JP11048121A patent/JP2000252861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060632A (ja) * | 2001-01-19 | 2009-03-19 | Qualcomm Inc | 通信システムにおける通信資源の効率的な使用のための方法及び装置 |
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