KR20000035012A

KR20000035012A - 간략한 제1 및 제2 스테이지용 셀 서치 스킴

Info

Publication number: KR20000035012A
Application number: KR1019990044667A
Authority: KR
Inventors: 다백아난드지.; 호서스리나스; 스리람선다라라잔
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1998-10-16
Filing date: 1999-10-15
Publication date: 2000-06-26
Also published as: EP0994572A2; US6345069B1; JP4426678B2; EP0994572B1; KR100773172B1; JP2000124836A; EP0994572A3

Abstract

클럭 신호에 응답하여 입력 신호를 수신하도록 결합된 제1 직렬 회로를 구비한 신호 검출 회로가 설계된다. 제1 직렬 회로(121)는 입력 신호(111)로부터 복수의 제1 탭 신호 각각을 발생시키도록 배열된 N개의 탭(142∼146)을 갖는다. 제1 논리 회로(130, 132, 134, 148)는 복수의 제1 탭 신호, 및 N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수를 수신하도록 결합된다. 제1 논리 회로는 클럭 신호, 복수의 제1 탭 신호, 및 N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수에 응답하여 제1 출력 신호(150)를 발생시킨다. 제2 직렬 회로가 제1 출력 신호를 수신하도록 결합된다. 제2 직렬 회로는 제1 출력 신호로부터 복수의 제2 탭 신호 각각을 발생시키도록 배열된 M개의 탭(150, 172∼184)을 갖고, 이때 N/M의 비율은 4이하이다. 제2 논리 회로(186)가 복수의 제2 탭 신호 각각의 기수(true)와 보수(complement) 중 하나를 수신하도록 결합된다. 제2 논리 회로는 복수의 제2 탭 신호 각각의 기수와 보수 중 하나에 응답하여 제2 출력 신호(188)를 발생시킨다.

Description

간략한 제1 및 제2 스테이지용 셀 서치 스킴{SIMPLIFIED CELL SEARCH SCHEME FOR FIRST AND SECOND STAGE}

본 발명은 통신 시스템용 광대역 코드 분할 다중 액세스(WCDMA)에 관한 것으로서, 특히 간략한 WCDMA용 셀 서치 스킴에 관한 것이다.

최근 코든 분할 다중 액세스(CDMA) 시스템은 각각의 신호에 단일 코드를 할당함으로써 공통 채널에 걸친 다른 데이타 신호의 동시 송신을 그 특징으로 한다. 이러한 단일 코드는 선택된 수신기의 코드와 일치하여, 적절한 데이타 신호의 수신을 결정한다. 이렇게 다른 신호들이 그라운드 클러터(ground clutter) 또는 예측할 수 없는 신호 반사에 따라 다중 경로를 통해 수신기에 도착한다. 수신기에서의 이들 다중 데이타 신호의 또 다른 효과에 의해, 명백한 페이딩 또는 수신된 신호 길이의 다양성이 발생하게 된다. 일반적으로, 다중 데이타 경로에 따른 이러한 페이딩은 송신된 에너지를 광대역폭에서 걸쳐 확산함으로써 감소될 수 있다. 이러한 광대역폭은 주파수 분할 다중 액세스(FDMA) 또는 시분할 다중 액세스(TDMA)와 같은 협대역폭 송신 모드에 비해 페이딩을 크게 감소시킨다.

이하, 참고 문헌으로 결합되고 1998년 4월 27일에 출원된 미국 특허 출원 번호 No.90/067,594의 Spread-Spectrum Telephony with Accelerated Code Acquisition에 개시된 바와 같은 차세대 대역폭 코드 분할 다중 액세스(WCDMA) 통신 시스템이 새로운 표준으로 계속적으로 나타나고 있다. 이러한 WCDMA 시스템은 채널 평가 기술을 지원하는 파일롯 심벌을 갖는 간섭 통신 시스템이다. 이들 파일롯 심벌이 선정된 시간 프레임에서 셀 또는 범위 내의 수신기로의 데이타로 공지된 구적 위상 시프트 키(quadrature phase shift keyed : QPSK)로서 송신된다. 프레임은 셀 내의 불연속 송신(DTX) 모드에서 지연될 수 있다. 음성 트래픽의 경우, 사용자가 말할 때 사용자 데이타의 송신이 발생하나, 사용자가 침묵할 때는 데이타 심벌 송신이 발생하지 않는다. 패킷 데이타의 경우도 마찬가지로, 사용자 데이타는 패킷이 침묵할 준비가 될 때만 송신될 수 있다. 프레임은 파일롯 심벌 뿐 아니라 송신 전력 제어(TPC) 심벌과 레이트 정보(RI) 심벌과 같은 다른 제어 심벌도 포함한다. 이들 제어 심벌은 데이타 비트로부터 구별하도록 칩으로 공지된 다중 비트를 포함한다. 따라서, 칩 송신 시간(TC)은 심벌(N) 내에서 복수의 칩에 의해 분할된 심벌 타임 레이트(T)와 동일하다. 심벌 내의 칩의 수가 확산 계수이다.

WCDMA 이동 통신 시스템은 초기에 원격 기지국으로부터 신호를 수신하여 셀 내에서 통신을 성립시켜야 한다. 그러나, 초기의 수신은, 셀 내의 다른 이동 시스템에서 의도한 기지국으로부터 뿐 아니라 다른 기지국으로부터의 다중 비관련 신호에 의해 복잡하게 된다. 또한, 각각의 기지국으로부터의 정규 신호가 인접 기지국으로부터 이를 구별하는 공통 스크램블링 코드 또는 롱 코드에 의해 변조된다. 이들 롱 코드의 존속 기간은 통상적으로 빠른 신호 수신을 못하게 한다. 따라서, 기지국은 비콘(beacon)과 아주 유사한 방식으로, 퍼치 채널 상의 16 KSPS에서 특정 신호를 연속적으로 송신함으로써, 이러한 초기 수신을 용이하게 한다. 퍼치 채널 포맷은, 각각의 존속 기간이 0.625㎳인 16개의 타임 슬롯을 갖는 프레임을 포함한다. 각각의 타임 슬롯은 4개의 공통 파일롯 심벌, 4개의 수송 채널 데이타 심벌, 및 2개의 서치 코드 심벌을 포함한다. 이들 서치 코드 심벌은 병렬로 송신된 제1 서치 코드(FSC) 심벌과 제2 서치 코드(SSC)심벌을 포함한다. 이들 서치 코드 심벌은 롱 코드에 의해 변조되지 않으므로, 이동 수신기는 신호를 수신하도록 각 코드의 존속 기간 동안 각각의 512 롱코드를 관찰할 필요가 없다. 반면, 퍼치 채널의 서치 코드 심벌의 확산 변조는 256 칩 골드(Gold) 시퀀스에 의해 제한된다.

도 3a를 참조하여, 제1 및 제2 서치 코드를 송신하기 위한 종래의 송신기의 간략한 블럭도가 도시된다. 회로(302, 310)는 각각 256 사이클 아다마르(Hadamard) 시퀀스를 발생시킨다. 두 시퀀스 모두는 64 사이클 골드(Gold) 시퀀스의 보수와 3개의 사이클 골드 시퀀스에 의해 변조되어, 256 칩 SSC 심벌과 병렬로 256 칩 FSC 심벌을 발생시킨다. 도 3b의 블럭도는 도 3a의 FSC 심벌을 검출하기 위한 종래의 회로를 도시한다. 회로는 리드(311) 상에서 입력 신호로서 FSC 심벌을 수신한다. 신호가 클럭 신호에 응답하여 직렬 레지스터(321)에 의해 주기적으로 샘플된다. 회로는 64 출력 신호를 생성하도록 의사 노이즈(PN) 신호에 대하여 다중화된 64 탭을 갖는다. 합산기(348)는 이들 64 출력 신호를 합산하여, 단자(350)에서 출력 신호의 시퀀스를 발생시킨다. 이들 출력 신호가 직렬 레지스터(391) 내로 로드된다. 레지스터 탭(350∼376)으로부터의 신호 샘플은 합산기(386)가 리드(388)에서 일치 신호 MAT를 발생시키도록 합산하는 샘플 출력을 발생시킨다. 제로 타임 시프트에서, 수신된 FSC 심벌과 골드 PN 시퀀스 각각의 칩의 일치에 의해 모든 256 칩의 높은 상관 관계를 초래하게 된다. 그러나, 골드 PN 시퀀스에 대한 FSC 심벌의 수신된 칩 내의 어떠한 시프트도 70 칩의 최대 피크를 갖는 매우 저하된 상관 관계를 초래하게 된다. 따라서, 높은 상관 관계는 기지국으로부터 FSC 심벌의 일치 또는 수신을 나타낸다.

도 3b에 도시된 회로는 이상적인 것에 비해 몇 가지 문제점이 있다. 먼저, 64 칩 누산기는 64개의 탭과 64개의 논리 게이트를 요구한다. 두번째, 논리 게이트는 오버샘플링 레이트에 의해 다중화된 칩 레이트에서 64개의 입력 합산기에 의해 결합될 64개의 출력 신호를 발생시킨다. 따라서, 이들 회로 성분은 초과된 레이아웃 영역을 요구하고, 전력 소모를 증가시킨다. 후자의 문제점은 이동 통신 시스템에서 특히 문제가 된다.

이러한 문제점들이 클럭 신호에 응답하여 입력 신호를 수신하도록 결합된 제1 직렬 회로에 의해 해결된다. 제1 직렬 회로는 입력 신호로부터 복수의 제1 탭 신호 각각을 발생시키도록 배열된 N개의 탭을 갖는다. 제1 논리 회로는 복수의 제1 탭 신호와, N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수를 수신하도록 결합된다. 제1 논리 회로는 클럭 신호, 복수의 제1 탭 신호, 및 N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수에 응답하여 제1 출력 신호를 발생시킨다. 제2 직렬 회로가 제1 출력 신호를 수신하도록 결합된다. 제2 직렬 회로는 제1 출력 신호로부터 복수의 제2 탭 신호 각각을 발생시키도록 배열된 M개의 탭을 갖으며, 이 때 N/M 비율은 4이하이다. 제2 논리 회로는 복수의 제2 탭 신호의 기수(true)와 보수(complement) 중 하나를 수신하도록 결합된다. 제2 논리 회로는 복수의 제2 탭 신호 각각의 기수와 보수 중 하나에 응답하여 제2 출력 신호를 발생시킨다.

본 발명은 종래의 회로에 필적할 만한 동기 능력을 제공한다. 게이트 카운트와 신호 탭 뿐 아니라 전력 소모를 포함하는 회로의 복잡성이 크게 감소된다.

도 1a는 본 발명의 제1 실시예에 따른 제1 및 제2 서치 코드를 송신하기 위한 송신기의 간략화된 블럭도.

도 1b는 본 발명의 제1 실시예에 따른 도 1a의 제1 서치 코드를 검출하기 위한 회로의 블럭도.

도 2a는 본 발명의 제2 실시예에 따른 제1 및 제2 서치 코드를 송신하기 위한 송신기의 간략화된 블럭도.

도 2b는 본 발명의 제2 실시예에 따른 도 2a의 제1 서치 코드를 검출하기 위한 회로의 블럭도.

도 3a는 제1 및 제2 서치 코드를 송신하기 위한 종래의 송신기의 간략화된 블럭도.

도 3b는 도 3a의 제1 서치 코드를 검출하기 위한 종래의 회로의 블럭도.

도 4는 도 1b의 검출 회로의 상관도.

도 5는 도 2b의 검출 회로의 상관도.

도 6은 도 3b의 검출 회로의 상관도.

도 7은 본 발명의 시퀀스 W, X, 및 Y와 린드너(Lindner) 시퀀스 Z를 비교한 상관도.

도 8은 도 2b의 검출 회로에서 사용된 16 심벌 누산기 회로의 다른 실시예를 도시하는 블럭도.

〈도면의 주요 부분에 대한 부호의 설명〉

108 : 회로

111 : 리드

121 : 직렬 레지스터

130, 132, 134 : XOR

131, 133, 135 :출력 신호

142∼146, 150, 172∼182 : 탭

148 : 합산기 회로

150 : 단자

185 : 인버터

186 : 합산기

191 : 직렬 레지스터

도 1a는 본 발명에 따른 제1 및 제2 서치 코드를 송신하기 위한 송신기의 간략화된 블럭도이다. 회로(102, 110) 각각은 256 사이클 아다마르(Hadamard) 시퀀스를 발생시킨다. 두 시퀀스 모두가 32 사이클 골드 시퀀스 Z의 기수 또는 보수에 의해 선택적으로 변조된다. 각각의 32 사이클 골드 시퀀스 그룹의 기수 또는 보수 상태는 골드 시퀀스 발생기(108)에서의 (Z, -Z, -Z, Z, -Z, Z, Z, Z)와 같은 상태를 나타낸다. 일반적으로, 이는 N(32) 논리 신호의 M(8) 그룹의 256 비트 시퀀스로서 표현된다. 배타적 논리합(XOR) 회로(112, 104) 각각은 리드(111, 103)에서 256 사이클 시퀀스를 각각 변조하여, 256 칩 제2 서치 코드(SSC) 코드와 직렬인 256 칩 제1 서치 코드(FSC) 심벌을 발생시킨다. 이들 FSC, SCC 심벌은 이동 원격국에 의한 신호 수신을 용이하게 하도록 기지국에 의해 송신된 일치 신호이다.

도 1b는 도 1a의 FSC 심벌을 검출하기 위한 본 발명에 따른 검출 회로의 블럭도이다. 회로는 리드(111) 상에서 입력 신호 IN로서 FSC 신호를 수신한다. 신호가 클럭 신호에 응답하여 직렬 레지스터(121)에 의해 주기적으로 샘플된다. 샘플 레이트는 오버샘플링 레이트 n에 의한 칩 레이트 보다 큰 것이 바람직하다. 오버샘플링 레이트는 2가 바람직하고, 정확도, 회로 복잡성, 및 전력 소모간의 수용할 수 있는 절충을 요구한다. 따라서, 직렬 레지스터(121)는 입력 신호 IN의 각각의 연속적인 샘플을 저장하기 위한 31*n 스테이지를 갖는다. 직렬 레지스터(121)는 32개의 각각의 병렬 탭 신호를 발생시키는 32(N) 탭(142∼146)을 갖는다. 각각의 탭 신호가 n개의 스테이지 또는 샘플에 의해 분리되고, 오버샘플링이 없을 때 n은 1이다. 32 XOR 회로(130, 132, 134)를 포함하는 논리 회로(32)는 32 각각의 탭 신호 뿐 아니라 각각의 의사 노이즈(PN) 신호를 수신하여, 32 출력 신호(131, 133, 135)를 발생시킨다. 이러한 PN 시퀀스는 회로(108)로부터 송신된 시퀀스와 일치하고, 골드 시퀀스가 바람직하다. 합산기 회로(148)는 32 출력 신호를 수신하고, 이들을 합산함으로써 오버 샘플링 레이트 n에 대응하는 단자(150)에서 출력 신호의 시퀀스를 발생시킨다.

리드(150) 상에서 이들 출력 신호가 직렬 레지스터(191) 내로 로드된다. 직렬 레지스터(191)는 224*n 스테이지와 8(M) 탭(150, 172∼182)을 포함한다. 직렬 레지스터(191)의 탭으로부터의 신호 샘플은 병렬로 8 샘플 출력을 발생시킨다. 이들 8 샘플 출력 신호가 선택적으로 반전되어, 회로(108)의 시퀀스 반전과 일치하게 된다(도 1a). 예를 들면, 인버터(185)는 회로(108)의 시퀀스에서 5번째 반전된 심벌에 대응한다. 합산기(186)는 이들 탭 신호의 기수 또는 보수를 수신한 후 합산하여 리드(188)에서 일치 신호 MAT를 발생시킨다. 제로 타임 시프트에서 수신된 FSC 심벌과 골드 PN 시퀀스의 각각의 칩이 일치하여, 모든 256 칩은 높은 상관 관계를 갖게 된다. 그러나, 골드 PN 시퀀스에 대한 FSC 심벌의 수신된 칩 내에서의 시프트에 의해, 50 칩 이하의 최대 피크를 갖는 매우 약한 상관 관계를 갖게 된다. 따라서, 높은 상관 관계는 기지국으로부터의 FSC 심벌의 일치 또는 수신을 나타낸다. 본 발명의 높은 상관 관계와 낮은 상관 관계는 종래의 검출 회로(도 3b)에 필적할만하다. 그러나, 본 발명은 회로의 단순성과 대응 전력 감소에 의해 명백하게 이점을 제공한다. 본 발명의 실시예는 32 칩 누산기 회로(120)용의 32 탭과 32 대응 XOR 회로를 요구한다. 또한, 합산기 회로(148)는 32 신호만을 합산하여, 리드(150) 상의 출력 신호를 발생시킨다. 비교해 보면, 도 3b에 도시된 종래의 64 칩 누산기는 64 탭과 64 대응 XOR 회로를 요구한다. 합산기는 64 입력 신호를 합산해야 한다. 따라서, 본 발명은 레이아웃 영역, 논리 게이트, 및 기생 커패시턴스에서의 실질적인 감소를 제공한다. 추가적인 논리 게이트와 대응 기생 커패시턴스는 본 발명에 비해 더 많은 전력을 소모한다.

도 2a는 본 발명의 다른 실시예에 따른 제1 및 제2 서치 코드를 송신하기 위한 송신기의 간략화된 블럭도이다. 회로(202, 210) 각각은 상술한 바와 같이 256 사이클 아다마르 시퀀스를 발생시킨다. 그러나, 두 시퀀스 모두는 16 사이클 골드 시퀀스 Z의 기수 또는 보수에 의해 선택적으로 변조된다. 각각의 16 사이클 골드 시퀀스 그룹의 기수 또는 보수 상태는 골드 시퀀스 발생기 회로(208)에서 (Z, Z, Z, -Z, Z, Z, -Z, -Z, Z, -Z, Z, -Z, -Z, -Z, -Z, Z)와 같이 표현된다. 일반적으로, 이는 N(16) 논리 신호의 M(16) 그룹의 256 비트 시퀀스와 같이 표현된다. XOR 회로(212, 204)는 리드(211, 203) 각각에서 256 사이클 시퀀스를 각각 변조하므로, 256 칩 제2 서치 코드(SCC) 심벌과 병렬로 256 칩 제1 서치 코드(FSC) 심벌을 발생시킨다.

도 2b의 검출 회로는 리드(211) 상의 입력 신호 IN와 같이 도 2a의 송신기로부터 FSC 심벌을 수신한다. 신호가 클럭 신호에 응답하여 직렬 레지스터(221)에 의해 오버샘플링 레이트 n에서 주기적으로 샘플된다. 따라서, 직렬 레지스터(221)는 각각의 16 병렬 탭 신호를 발생시키는 16(N) 탭(242∼246)을 갖는다. 16 XOR 회로(230, 232, 234)를 포함하는 논리 회로는 각각의 탭 신호 뿐 아니라 16 각각의 의사 노이즈(PN) 신호를 수신하여, 16 출력 신호(231, 233, 235)를 발생시킨다. 이러한 PN 시퀀스는 회로(208)로부터 송신된 시퀀스와 일치하고, 골드 시퀀스가 바람직하다. 합산기 회로(248)는 16 출력 신호를 수신한 후 합산하여, 오버샘플링 레이트 n에 대응하는 단자(250)에서 출력 신호의 시퀀스를 발생시킨다.

리드(20) 상의 이들 출력 신호가 직렬 레지스터(291) 내로 로드된다. 직렬 레지스터(291)는 240*n 스테이지와 16(M) 탭(250, 272∼280)을 포함한다. 직렬 레지스터(291)의 탭으로부터의 신호 샘플은 병렬로 16 샘플 출력을 발생시킨다. 이들 탭 신호가 상술된 바와 같이 선택적으로 반전된 후 합산기 회로(282)에 의해 합산되어, 리드(288)에서 일치 신호 MAT를 발생시킨다. 제로 타임 시프트에서 수신된 FSC 심벌과 골드 PN 시퀀스 각각의 칩의 일치는 도 1b의 실시예에서와 같이 모든 256 칩의 동일하게 높은 상관 관계를 나타낸다(도 5). 또한, 골드 PN 시퀀스에 대한 FSC 심벌에서 수신된 다른 시프트의 거부 반응은 필적할만한 저하를 초래한다. 이러한 본 발명의 실시예는 도 1b의 실시예에서 회로의 간략화와 대응 전력의 감소와 같은 더 많은 이점을 제공한다. 본 실시예는 단지 16 칩 누산기 회로(220)용 16 탭과 16 대응 XOR 회로만을 필요로 한다. 또한, 합산기 회로(248)는 단지 16 신호만을 합산하여, 리드(250) 상에서 출력 신호를 발생시킨다. 본 발명의 명백한 특징이 도 3b의 종래 기술의 회로와 비교하여 표 1에 도시되어 있다.

	도 1b	도 2b	도 3b(종래 기술)
	32-칩누산기	8-심벌누산기	16-칩누산기	16-심벌누산기	64-칩누산기	4-심벌누산기
레지스터스테이지	31*n	224*n	15*n	240*n	63*n	192*n
레지스터탭	32	8	16	16	64	4
XOR 게이트	32	0	16	0	64	0
합산길이	32	8	16	16	64	4

표 1의 비교는 본 발명의 실시예 뿐 아니라 종래 기술이 비교적 다수의 레지스터 스테이지와 256 아다마르 시퀀스에 의해 결정된 바와 같은 대응 지연을 갖는다는 것을 나타낸다. 그러나, 도 1b와 도 2b의 실시예는 레지스터 탭, XOR 게이트, 및 합산기 길이에서 명백한 감소를 제공한다. 회로 복잡성과 대응 전력 소모의 감소는 회로 복잡성과 전력 소모가 심각한 문제인 이동 통신 시스템에서 매우 유용하다.

본 발명이 양호한 실시예를 참조하여 상세히 설명되었으나, 단지 일례에 불과한 것이며, 한계를 설정하기 위한 것이 아니라는 것이 자명하다. 예를 들면, 검출 회로 설계는 송신기 회로 설계에 대응할 필요가 없다. 도 2b의 검출 회로가 도 1a 또는 도 3a의 송신기와 함께 사용될 수 있다. 도 1a의 송신기와 함께 사용될 때, 16 심벌 누산기 회로(290)가 16 심벌의 반으로서 8 심벌을 검출할 수 있으며, 인버터(285)와 같은 2개의 인버터는 반전된 심벌에 대응하는 각각의 탭쌍에 필요할 수 있다. 이와 같이, 도 2b의 검출 회로의 4개의 인접 탭은 도 3a의 송신기로부터 하나의 심벌을 검출할 수 있다. 각각의 경우, 칩 누산기(220)에 인가된 PN 시퀀스가 송신된 시퀀스의 적절한 부분에 대응할 수 있다. 또한, 본 발명의 새로운 개념은 골드 PN 시퀀스에 제한되지 않으며, 린드너(Lindner) 시퀀스와 같은 당업자에게 널리 공지된 다른 시퀀스까지 확장될 수 있다. 또한, 출원인은 본 발명의 다른 특징과 결합되면 크게 유리한 이하 도시된 3개의 다른 16 사이클 시퀀스를 발견하였다. 이하 도시된 이들 시퀀스 W, X, 및 Y가 표 2에서 린드너 시퀀스 및 골드 시퀀스와 비교된다.

W={-1, -1, 1, 1, 1, 1, 1, -1, 1, 1, -1, 1, -1, 1, -1, -1}

X={1, 1, 1, 1, 1, -1, -1, 1, 1, -1, -1, 1, -1, 1, -1, -1}

Y={1, 1, 1, 1, -1, -1, 1, 1, -1, 1, 1, -1, 1, -1, 1, -1}

상관 관계	W	X	Y	린드너	골드
최대 사이드	32	34	48	34	18
평균 사이드	5.24	3.90	2.45	4.04	5.50

이제, 도 7와 표 2를 참조하여, 시퀀스 W, X, 및 Y를 린드너 시퀀스와 비교한다. 도 7의 가로축은 이상적인 일치로부터의 칩 내의 타임 시프트를 나타낸다. 세로축은 심벌의 상관 관계를 나타낸다. 칩 내의 제로 시프트에 대응하는 정확한 일치의 상관 관계가 생략되어 있으므로, 세로 스케일은 다른 타임 시프트값에 인접할 수 있다. 예를 들면, 시퀀스 X의 최대 사이드 상관 관계는 34로서 3.90의 평균 사이드 상관 관계를 갖는다. 이는 동일한 최대 사이드 상관 관계를 갖는 린드너 시퀀스의 4.04의 평균 사이드 상관 관계보다 조금 낫다. 또 다른 방식으로, 시퀀스 Y(2.45)의 평균 사이드 상관 관계는 린드너 시퀀스보다 훨씬 나으나, 최대 사이드 상관 관계 48는 나쁘다.

이하, 도 8을 참조하여, 도 2b의 검출 회로와 함께 사용되는 16 심벌 누산기 회로의 다른 실시예의 블럭도를 나타낸다. 누산기 회로가 합산기 회로(248)로부터 리드(250) 상에서 부분적인 상관 관계 신호를 수신하도록 결합된다(도 2b). 직렬 회로(800)는 직렬 데이타 각각의 샘플을 수신하도록 배열된 레지스터(810∼813)의 뱅크를 포함하여, 직렬 데이타의 각각의 샘플을 수신한다. 각각의 레지스터로부터의 데이타가 버스(820)를 통해 논리 회로(822)에 인가된다. 버스를 통해 논리 회로(822)에 인가된 PN 코드는 인버터(285)의 기능과 유사한 방식으로 데이타 신호를 선택적으로 반전한다(도 2b). 합산기는 버스(824) 상에서 각각의 신호를 수신하여, 리드(832) 상의 누적된 결과에 이를 합산한다. 그 결과가 누적기-버퍼 회로(830)에 저장된다. 최후 결과는 리드(834) 상에서 일치 신호 MAT를 발생시킨다. 레지스터 누산기 회로는 직렬 데이타를 효과적으로 프로세싱 하는데 매우 유리하다. 또한, 이는 레지스터 길이와 PN 코드 선택에서 프로그램 가능한 가요성을 제공한다. 이러한 직렬 회로는 다른 상술된 직렬 회로 대신에 사용될 수 있다. 회로 버퍼, 어드레스 가능한 메모리, 시프트 레지스터, 및 디지탈 신호 프로세서와 같은 직렬 회로가 당업자에게 자명한 액세스를 갖는 본 발명의 다른 실시예에 적용될 수 있다.

본 발명의 실시예에 대한 상세의 다양한 변형이 당분야의 숙련자에게는 가능하다는 것이 자명하게 나타날 것이다. 이러한 변화 및 추가적인 실시예는 본 발명의 사상 및 측면 내에서 이하 청구된 바와 같이 설명될 수 있다.

본 발명은 통신 시스템용 광대역 코드 분할 다중 액세스(WCDMA)에 관한 것으로서, 특히 간략한 WCDMA용 셀 서치 기술에 관한 것이다. 또한, 본 발명은 종래의 회로에 필적할 만한 동기 능력을 제공하므로, 게이트 카운트와 신호 탭 뿐 아니라 전력 소모를 포함하는 회로의 복잡성이 크게 감소하게 된다.

Claims

신호를 검출하기 위한 회로에 있어서,

M개의 그룹의 제1 시퀀스를 발생시키도록 배열된 제1 회로-각각의 그룹은 N개의 논리 신호를 가지고, 제1 복수의 M개의 그룹 각각은 선정된 시퀀스를 가지며, 제2 복수의 M개의 그룹 각각은 선정된 시퀀스의 보수의 하나임-;

논리 신호의 제2 시퀀스를 발생시키도록 배열된 제2 회로-상기 논리 신호의 제2 시퀀스의 수는 M과 N의 곱과 같음-; 및

제1 및 제2 시퀀스를 수신하도록 결합된 제3 회로-상기 제3 회로는 상기 제1 및 제2 시퀀스에 응답하여 일치 신호를 발생시킴-

를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 복수의 M개의 그룹의 선정된 시퀀스가 골드 시퀀스인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 시퀀스가 아다마르(Hadamard) 시퀀스인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 M이 8이고, 상기 N은 32인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 M이 16이고, 상기 N은 16인 것을 특징으로 하는 회로.
제1항에 있어서, 일치 신호를 발생시키는 상기 제3 회로는, 제1 시퀀스로부터의 각각의 신호와 제2 시퀀스로부터의 각각의 신호의 논리 XOR을 발생시키는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 일치 신호가 제1 서치 코드 신호인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 및 제2 회로 각각은 시프트 레지스터를 포함하는 것을 특징으로 하는 회로.
신호를 검출하기 위한 회로에 있어서,

클럭 신호에 응답하여 입력 신호를 수신하도록 결합된 제1 직렬 회로-상기 제1 직렬 회로는 상기 입력 신호로부터 복수의 제1 탭 신호를 각각 발생시키도록 배열된 N개의 탭을 가짐-;

복수의 제1 탭 신호, 및 N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수를 수신하도록 결합된 제1 논리 회로-상기 제1 논리 회로는 상기 클럭 신호, 상기 복수의 제1 탭 신호, 및 상기 N개의 선정된 신호 중 하나와 N개의 선정된 신호 중의 보수에 응답하여 제1 출력 신호를 발생시킴-

상기 제1 출력 신호를 수신하도록 결합된 제2 직렬 회로-상기 제2 직렬 회로는 상기 제1 출력 신호로부터 상기 복수의 제2 탭 신호를 각각 발생시키도록 배열된 M개의 탭을 가지고, 이때 N/M의 비율은 4이하임-; 및

각각의 복수의 제2 탭 신호의 기수(true) 또는 보수(complement) 중 하나를 수신하도록 결합된 제2 논리 회로-상기 제2 논리 회로는 상기 각각의 복수의 제2 탭 신호의 기수와 보수 중 하나에 응답하여 제2 출력 신호를 발생시킴-

를 포함하는 것을 특징으로 하는 회로.
제9항에 있어서, 상기 입력 신호가 아다마르 시퀀스인 것을 특징으로 하는 회로.
제10항에 있어서, 상기 N개의 선정된 신호가 골드 시퀀스인 것을 특징으로 하는 회로.
제9항에 있어서, 상기 N개의 선정된 신호가 린드너 시퀀스, W 시퀀스, X 시퀀스, 및 Y 시퀀스 중 하나인 것을 특징으로 하는 회로.
제9항에 있어서, 상기 M이 8이고, 상기 N은 32인 것을 특징으로 하는 회로.
제9항에 있어서, 상기 M이 16이고, 상기 N은 16인 것을 특징으로 하는 회로.
제9항에 있어서, 상기 제2 출력 신호가 일치 신호이고, 상기 일치 신호는 입력 신호와 N개의 선정된 신호간의 실질적 일치에 응답하여 적어도 제2 출력 신호값의 2배의 값을 갖는 것을 특징으로 하는 회로.
제15항에 있어서, 상기 일치 신호가 제1 서치 채널 신호에 대응하는 것을 특징으로 하는 회로.
제16항에 있어서, 상기 각각의 제1 및 제2 직렬 회로가 시프트 레지스터인 것을 특징으로 하는 회로.
제17항에 있어서, 상기 제1 및 제2 직렬 회로 각각은 각각의 탭간에 n의 정수배의 스테이지를 포함하는 것을 특징으로 하는 회로.
제9항에 있어서, 상기 제1 논리 회로는

N개의 선정된 신호와 복수의 제1 탭 신호를 수신하도록 결합되어, 각각의 복수의 N개의 논리 신호를 발생시키는 복수의 N개의 논리 게이트; 및

N개의 논리 신호를 수신하도록 결합되어 제1 출력 신호를 발생시키는 제1 합산기 회로

를 더 포함하는 것을 특징으로 하는 회로.
제19항에 있어서, 상기 제2 논리 회로가 복수의 제2 탭 신호 각각의 기수 또는 보수 중 하나를 수신하도록 결합된 제2 합산기 회로를 더 포함하는 것을 특징으로 하는 회로.
신호를 검출하기 위한 회로에 있어서,

클럭 신호에 응답하여 입력 신호를 수신하도록 결합된 제1 직렬 회로-상기 제1 직렬 회로는 입력 신호로부터 복수의 제1 탭 신호 각각을 발생시키도록 배열된 N개의 탭을 가짐-;

복수의 제1 탭 신호와 N개의 선정된 신호를 수신하도록 결합된 제1 논리 회로-상기 제1 논리 회로는 복수의 제1 탭 신호와 N개의 선정된 신호에 응답하여 제1 출력 신호를 발생시킴-;

제1 출력 신호를 수신하도록 결합된 제2 직렬 회로-상기 제2 직렬 회로는 상기 출력 신호의 제1 복수의 샘플과, 상기 제2 복수의 제1 출력 신호의 보수의 샘플을 발생시키도록 배열된 M개의 탭을 가짐-; 및

상기 제1 복수의 샘플과 상기 제2 복수의 보수의 샘플을 수신하도록 결합된 제2 논리 회로-상기 제2 논리 회로는 제1 복수의 샘플과 제2 복수의 보수의 샘플의 논리적 결합에 응답하여 제2 출력 신호를 발생시킴-

를 포함하는 것을 특징으로 하는 회로.
제21항에 있어서, 상기 입력 신호가 아다마르 시퀀스인 것을 특징으로 하는 회로.
제21항에 있어서, 상기 N개의 선정된 신호가 골드 시퀀스인 것을 특징으로 하는 회로.
제21항에 있어서, 상기 N개의 선정된 신호가 린드너 시퀀스, W 시퀀스, X 시퀀스, 및 Y 시퀀스 중 하나인 것을 특징으로 하는 회로.
제21항에 있어서, 상기 M이 8이고, 상기 N은 32인 것을 특징으로 하는 회로.
제21항에 있어서, 상기 M이 16이고, 상기 N은 16인 것을 특징으로 하는 회로.
제21항에 있어서, 상기 제2 출력 신호가 일치 신호이고, 상기 일치 신호는 상기 입력 신호와 상기 N개의 선정된 신호간의 실질적인 일치에 응답하여 적어도 제2 출력 신호값의 2배의 값을 갖는 것을 특징으로 하는 회로.
제27항에 있어서, 상기 일치 신호는 제1 서치 채널 신호에 응답하는 것을 특징으로 하는 회로.
제28항에 있어서, 상기 각각의 제1 및 제2 직렬 회로가 시프트 레지스터인 것을 특징으로 하는 회로.
제29항에 있어서, 상기 제1 및 제2 직렬 회로 각각은 각각의 탭간에 n의 정수배의 스테이지를 더 포함하는 것을 특징으로 하는 회로.
제21항에 있어서, 상기 제1 논리 회로는

N개의 선정된 신호와 복수의 제1 탭 신호를 수신하도록 결합되어, 복수의 N개의 논리 신호를 발생시키는 복수의 N개의 논리 게이트;

상기 N개의 논리 신호를 수신하도록 결합되어, 제1 출력 신호를 발생시키는 제1 합산기 회로

를 더 포함하는 것을 특징으로 하는 회로.
제31항에 있어서, 상기 제2 논리 회로는 복수의 제2 탭 신호 각각의 기수 또는 보수 중 하나를 수신하도록 결합된 제2 합산기 회로를 더 포함하는 것을 특징으로 하는 회로.
이동 통신 시스템에서 신호를 검출하기 위한 방법에 있어서,

원격 송신기로부터 입력 신호를 수신하는 단계;

클럭 신호에 응답하여 입력 신호로부터 각각의 N개의 신호의 M개의 그룹을 샘플링하는 단계;

각 그룹의 N개의 신호, 및 신호의 선정된 시퀀스 중 하나와 신호의 선정된 시퀀스 중의 보수를 비교하는 단계;

상기 각 그룹의 비교 단계에 응답하여 복수의 M개의 신호를 발생시키는 단계; 및

복수의 M개의 신호에 응답하여 일치 신호를 발생시키는 단계

를 포함하는 것을 특징으로 하는 방법.
제33항에 있어서, 상기 수신 단계는 아다마르 시퀀스를 갖는 입력 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
제33항에 있어서, 상기 샘플링 단계는

상기 클럭 신호에 응답하여 각각의 주기 시간에서 복수의 입력 신호값을 결정하는 단계; 및

상기 각각의 값을 시프트 레지스터에 저장하는 단계

를 더 포함하는 것을 특징으로 하는 방법.
제33항에 있어서, 상기 비교 단계는

N개의 선정된 신호와 N개의 신호의 각각의 논리적 결합에 응답하여 N개의 논리 신호를 발생시키는 단계;

상기 N개의 논리 신호를 합산하는 단계; 및

상기 합산 단계에 응답하여 M개의 신호들 중 하나를 발생시키는 단계

를 포함하는 것을 특징으로 하는 방법.
제33항에 있어서, 상기 일치 신호를 발생시키는 단계는

복수의 M개의 신호 각각의 기수와 보수 중 하나를 합산하는 단계; 및

상기 합산 단계에 응답하여 상기 일치 신호를 발생시키는 단계

를 포함하는 것을 특징으로 하는 방법.