JP4426678B2 - 第１および第２ステージ用の簡略化セル検索方式 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は通信システム用の広帯域シー・ディー・エム・エー（ＷＣＤＭＡ）に関するものであり、更に詳細にはＷＣＤＭＡ用の簡略化したセル検索方式に関する。
【０００２】
【従来の技術】
現在のシー・ディー・エム・エー（ＣＤＭＡ）システムは、各信号に対してユニークなコードを割り当てることによって、共通チャネル上へ異なるデータ信号を同時に送信することで特徴づけられる。このユニークなコードが、選ばれた受信機のコードと一致することでデータ信号の正しい受け手を決定する。これらの異なるデータ信号は、地面クラッター（ｇｒｏｕｎｄ ｃｌｕｔｔｅｒ）および予想できない信号反射によって多様な経路を経由して受信機に到達する。受信機においてこれらの多重データ信号が重畳すると、受信される信号強度に顕著なフェージングや変動を生じる。一般に、多様なデータ経路によるこのフェージングは、送信エネルギーを広帯域幅にわたって拡散させることによって減らすことができる。この広帯域幅の効果は、周波数分割式多元接続（ＦＤＭＡ）や時分割式多元接続（ＴＤＭＡ）のような狭帯域通信モードと比べて大幅にフェージングを低減する。
【０００３】
ここに参照によって引用する、１９９８年４月２７日に出願され、“加速コード取得によるスペクトル拡散電話技術”（Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ Ｔｅｌｅｐｈｏｎｙ ｗｉｔｈ Ａｃｃｅｌｅｒａｔｅｄ Ｃｏｄｅ Ａｃｑｕｉｓｉｔｉｏｎ）と題する米国特許出願第０９／０６７，５９４号に述べられているように、次世代の広帯域シー・ディー・エム・エー（ＷＣＤＭＡ）通信システム用の新しい標準が次々と生まれてきている。それらのＷＣＤＭＡシステムは、パイロットシンボル（ｐｉｌｏｔ ｓｙｍｂｏｌ）支援のチャネル推定方式を備えるコヒーレントな通信システムである。それらのパイロットシンボルは、そのセル内または範囲内にある任意の受信機へ予め定められたタイムフレーム間に、４位相シフトキーイング（ＱＰＳＫ）された既知のデータとして送信される。これらフレームはセル内を不連続通信（ＤＴＸ）モードで伝搬する。音声通信では、ユーザーデータの送信はユーザーが話す時に発生し、ユーザーが話さない時はデータシンボルの送信は行われない。同様に、パケットデータに関しては、パケットが送信準備できた時のみ、ユーザーデータが送信される。フレームには、送信電力制御（ＴＰＣ）シンボルおよびレート情報（ＲＩ）シンボルのようなその他の制御シンボルと一緒に、パイロットシンボルが含まれる。これらの制御シンボルには多重ビットが含まれており、それらはあるいは、データビットからそれらを区別するためのチップとして知られている。チップ送信時間（Ｔｃ）は、従って、シンボルタイムレート（Ｔ）をシンボル中のチップ数（Ｎ）で割ったものに等しい。このシンボル中のチップ数は拡散因子である。
【０００４】
【発明の解決しようとする課題】
ＷＣＤＭＡ移動通信システムは１つのセル内で通信を確立するために、最初に遠隔基地局から信号を取得しなければならない。しかし、この初期の取得は、他の基地局からの信号に加えて、そのセル内の他の移動システム用の基地局からの関係のない多重信号の存在によって複雑化している。更に、各基地局からの通常の信号は、それを隣接する基地局から区別するために、共通暗号化コードまたはロングコード（ｌｏｎｇ ｃｏｄｅ）によって変調されている。通常、これらのロングコードの期間中は高速な信号取得が禁止される。従って基地局は、この初期の取得を容易にするために、むしろビーコンのように、パーチチャネル（ｐｅｒｃｈ ｃｈａｎｎｅｌ）上へ１６ＫＳＰＳで特殊な信号を連続的に送信する。パーチチャネルフォーマットは、各々が０．６２５ミリ秒の長さを有する１６のタイムスロットを備える１つのフレームを含む。各タイムスロットは、４つの共通パイロットシンボル、４つのトランスポートチャネルデータシンボル、および２つの検索コードシンボルを含む。これらの検索コードシンボルは、並列的に送信される第１検索コード（ＦＳＣ）および第２検索コード（ＳＳＣ）を含む。これらの検索コードはロングコードによって変調されないので、移動受信機は信号を取得するために、各コードの期間にわたり、５１２個のロングコードの各々を調べる必要がない。むしろ、パーチチャネルの検索コードシンボルの拡散変調は２５６チップのゴールド（Ｇｏｌｄ）シーケンスに限られる。
【０００５】
図３Ａを参照すると、第１および第２の検索コードを送信するための従来技術の送信機の簡略化したブロック図が示されている。回路３０２および３１０は各々、２５６サイクルのアダマール（Ｈａｄａｍａｒｄ）シーケンスを生成する。両シーケンスとも、１つの６４サイクルのゴールドシーケンスおよび３つの６４サイクルゴールドシーケンスの補数によって変調されて、それによって２５６チップのＳＳＣシンボルと並列的に２５６チップのＦＳＣシンボルを生成する。図３Ｂのブロック図は、図３ＡのＦＳＣシンボルを検出するための従来技術の回路を示す。この回路はリード３１１上の入力信号としてＦＳＣシンボルを受信する。この信号は、クロック信号に応答して、シリアルレジスタ３２１によって周期的にサンプリングされる。この回路は６４個のタップを有し、それらは、対応する擬似雑音（ＰＮ）信号を乗ずることによって６４個の出力信号を生成する。加算器３４８はこれらの６４の出力信号を加算して、端子３５０に出力信号シーケンスを発生する。これらの出力信号はシリアルレジスタ３９１へロードされる。レジスタタップ３５０−３７６からの信号サンプルはサンプル出力を発生し、それらを加算器３８６が加算してリード３８８に一致信号ＭＡＴを生成する。受信したＦＳＣシンボルの各チップがゼロタイムシフト（図３）でゴールドＰＮシーケンスと一致すれば、２５６チップすべてで高い相関が得られる。しかし、ＦＳＣシンボルの受信チップの中で、ゴールドＰＮシーケンスに対して何らかのシフトがあれば、７０チップの最大ピークを有する、ひどく劣化した相関が得られる。このように、高い相関は、一致または基地局からのＦＳＣシンボルの取得を意味する。
【０００６】
図３Ｂの回路に付随するいくつかの問題点は、この解決策を理想からほど遠いものとする。第１に、６４チップのアキュムレータは６４個のタップおよび６４個の論理ゲートを必要とする。第２に、論理ゲートは６４個の出力信号を発生し、それらは、オーバーサンプリングレートを乗じたチップレートで以て、６４入力の加算器によって組み合わされる必要がある。最後に、これら回路要素は拡大したレイアウト面積を必要とし、電力消費を増大させる。この最後の２点は移動通信システム用としては特に不利である。
【０００７】
【課題を解決するための手段】
これらの問題は、クロック信号に応答して入力信号を受信するようにつながれた第１シリアル回路によって解決する。この第１シリアル回路は、前記入力信号から対応する複数の第１タップ信号を生成するように配置されたＮ個のタップを有する。第１論理回路が、複数の第１タップ信号、Ｎ個の予め定められた信号の１つ、およびＮ個の予め定められた信号の補数を受信するようにつながれる。前記第１論理回路は、前記クロック信号、前記複数の第１タップ信号、Ｎ個の予め定められた信号の前記１つ、およびＮ個の予め定められた信号の前記補数に応答して、第１出力信号を発生する。前記第１出力信号を受信するように第２のシリアル回路がつながれる。前記第２シリアル回路は、前記第１出力信号から、対応する複数の第２タップ信号を生成するように配置されたＭ個のタップを有する。ここで、Ｎ／Ｍの比は４以下である。前記複数の第２タップ信号の各々の真および補数のうちの１つを受信するように、第２論理回路がつながれる。前記第２論理回路は、前記複数の第２タップ信号の各々の真および補数のうちの前記１つに応答して第２出力信号を発生する。
【０００８】
本発明は、従来技術の回路と同等な同期能力を提供する。ゲート数および信号タップを含む回路の複雑さは、電力消費とともに大幅に削減される。
【０００９】
本発明のより完全な理解は、図面を参照しながら以下の詳細な説明を読むことによって得られよう。
【００１０】
【発明の実施の形態】
図１Ａを参照すると、本発明に従って第１および第２検索コードを送信するための送信機の簡略化したブロック図が示されている。回路１０２および１１０は各々、２５６サイクルのアダマールシーケンスを生成する。両シーケンスとも、３２サイクルのゴールドシーケンスＺの真または補数のいずれかによって選択的に変調される。各３２サイクルゴールドシーケンス群の真または補数の状態は、ゴールドシーケンス発生器回路１０８によって（Ｚ，−Ｚ，−Ｚ，Ｚ，−Ｚ，Ｚ，Ｚ，Ｚ）のように表わされる。一般に、これはＮ（３２）個の論理信号のＭ（８）群の２５６ビットシーケンスとして表すことができる。排他的ＯＲ（ＸＯＲ）回路１１２および１０４は、それぞれリード１１１および１０３における対応する２５６サイクルシーケンスを変調して、それによって２５６チップの第２検索コード（ＳＳＣ）シンボルと並列に２５６チップの第１検索コード（ＦＳＣ）シンボルを生成する。これらのＦＳＣおよびＳＳＣシンボルは、移動遠隔局による信号取得を容易にするために、基地局によって送信される一致信号である。
【００１１】
次に図１Ｂを参照すると、図１ＡのＦＳＣシンボルを検出するための本発明の検出回路のブロック図が示されている。この回路はＦＳＣシンボルをリード１１１上の入力信号ＩＮとして受信する。この信号は、シリアルレジスタ１２１によってクロック信号に応答して周期的にサンプリングされる。サンプリングレートは、好ましくは、チップレートよりもオーバーサンプリングレートｎ分だけ大きい。好ましくは２であるオーバーサンプリングレートは、正確さ、回路の複雑さ、および電力消費の相互間で許容できる妥協点を提供する。従って、シリアルレジスタ１２１は、入力信号ＩＮの各引き続くサンプルを記憶するために３１＊ｎ個のステージを有する。シリアルレジスタ１２１は、３２（Ｎ）個のタップ１４２−１４６を有し、それらは３２個の対応する並列的タップ信号を発生する。タップ信号の各々はｎ個のステージまたはサンプルによって分離されており、ここでオーバーサンプリングがない時にはｎは１である。３２個のＸＯＲ回路（１３０，１３２，１３４）を含む論理回路は、３２個の対応する擬似雑音（ＰＮ）信号とともに、対応するタップ信号を受信して、３２個の出力信号（１３１，１３３，１３５）を生成する。このＰＮシーケンスは回路１０８から送信されるシーケンスと一致する、好ましくはゴールドシーケンスである。加算器回路１４８は３２個の出力信号を受信して、それらを加えることによって、オーバーサンプリングレートｎに対応する出力信号のシーケンスを端子１５０へ発生する。
【００１２】
リード１５０上のこれらの出力信号はシリアルレジスタ１９１へロードされる。シリアルレジスタ１９１は２２４＊ｎ個のステージおよび８（Ｍ）個のタップ（１５０，１７２−１８２）を含む。シリアルレジスタ１９１のタップからの信号サンプルは８個のサンプル出力を並列的に発生する。これらの８個の出力信号は、回路１０８（図１Ａ）のシーケンス反転と一致するように選択的に反転される。例えば、インバータ１８５は、回路１０８のシーケンス中の５番目の反転されたシーケンスに対応する。加算器１８６はこれらのタップ信号の真または補数を受信し、それらを加算して、リード１８８上へ一致信号ＭＡＴを生成する。受信したＦＳＣシンボルの各チップがゴールドＰＮシーケンスとゼロタイムシフト（図４）で一致することは、２５６チップすべてに高い相関をもたらす。しかし、ＦＳＣシンボルの受信チップに、ゴールドＰＮシーケンスに対する何らかのシフトがあれば、５０チップよりも少ない最大ピークを有するひどく劣化した相関をもたらすことになる。このように、高い相関は、一致または基地局からのＦＳＣシンボルの取得を意味する。本発明の高い相関一致および低い相関排除は両方共に、従来技術の検出回路（図３Ｂ）と互角である。しかし、本発明は従来技術と比べて、回路の単純さとそれに対応する電力節約という重要な特長を提供する。本発明の本実施例は３２チップのアキュムレータ回路１２０用として、３２個のタップとそれに対応して３２個のＸＯＲ回路しか必要としない。更に、加算器回路１４８はリード１５０上の出力信号を生成するために３２個だけの信号を加算すればよい。これと比べて、図３Ｂの従来技術の６４チップアキュムレータは６４個のタップとそれに対応する６４個のＸＯＲ回路を必要とする。加算器は６４個の入力信号を加算しなければならない。このように、本発明はレイアウト面積、論理ゲート、および寄生容量において本質的な削減を提供する。付加的な論理ゲートおよび対応する寄生容量は本発明よりも大幅に大きい電力を消費する。
【００１３】
ここで図２Ａに進むと、本発明の別の実施例に従って第１および第２検索コードを送信するための送信機の簡略化したブロック図が示されている。回路２０２および２１０は各々、既に述べたように、２５６サイクルのアダマールシーケンスを生成する。しかし、どちらのシーケンスも１６サイクルのゴールドシーケンスＺの真または補数のいずれかによって選択的に変調される。各１６サイクルゴールドシーケンス群の真または補数状態は、ゴールドシーケンス発生器回路２０８に（Ｚ，Ｚ，Ｚ，−Ｚ，Ｚ，Ｚ，−Ｚ，−Ｚ，Ｚ，−Ｚ，Ｚ，−Ｚ，−Ｚ，−Ｚ，−Ｚ，Ｚ）のように表示されている。一般に、これはＮ（１６）個の論理信号のＭ（１６）群の２５６ビットシーケンスとして表すことができる。ＸＯＲ回路２１２および２０４はそれぞれリード２１１および２０３上の対応する２５６サイクルシーケンスを変調して、それによって２５６チップの第２検索コード（ＳＳＣ）シンボルと並列に２５６チップの第１検索コード（ＦＳＣ）シンボルを生成する。
【００１４】
図２Ｂの検出回路は、図２Ａの送信機からのＦＳＣシンボルをリード２１１上の入力信号ＩＮとして受信する。この信号はシリアルレジスタ２２１によって、クロック信号に応答してオーバーサンプリングレートｎで周期的にサンプリングされる。従って、シリアルレジスタ２２１は入力信号ＩＮの引き続く各サンプルを記憶するために１５＊ｎ個のステージを有する。シリアルレジスタ２２１は１６（Ｎ）個のタップ２４２−２４６を有しており、それらは１６個の対応する並列的タップ信号を発生する。１６個のＸＯＲ回路（２３０，２３２，２３４）を含む論理回路は、１６個の対応する擬似雑音（ＰＮ）信号とともに、対応するタップ信号を受信することによって、１６個の出力信号（２３１，２３３，２３５）を生成する。このＰＮシーケンスは回路２０８からの送信されるシーケンスと一致する、好ましくはゴールドシーケンスである。加算器回路２４８は１６個の出力信号を受信し、それらを加算して、オーバーサンプリングレートｎに対応する出力信号シーケンスを端子２５０に発生する。
【００１５】
リード２５０上のこれらの出力信号はシリアルレジスタ２９１にロードされる。シリアルレジスタ２９１は２４０＊ｎ個のステージおよび１６（Ｍ）個のタップ（２５０，２７２−２８０）を含む。シリアルレジスタ２９１のタップからの信号サンプルは１６個のサンプル出力を並列に発生する。これらのタップ信号は既に述べたように、選択的に反転され、加算器回路２８２によって加算されて、リード２８８上に一致信号ＭＡＴを発生する。受信されたＦＳＣシンボルの各チップがゴールドＰＮシーケンスとゼロタイムシフトで一致することは（図５）、図１Ｂの実施例と同じ高い相関が図４でも２５６チップすべてに存在することを示す。更に、ＦＳＣシンボルの受信されたチップに、ゴールドＰＮシーケンスと比べて何らかのシフトがあれば排除することは、相応の劣化をもたらす。本発明のこの実施例は、図１Ｂの実施例よりも優れた回路の単純さおよびそれに対応する電力節約の特長を提供する。本実施例は１６チップのアキュムレータ回路２２０に対して１６個のタップと１６個の対応するＸＯＲ回路しか要求しない。更に、加算器回路２４８は、リード２５０上へ出力信号を発生するために、１６個の信号だけを加算する。本発明の顕著な特長を図３Ｂの従来技術の回路と比べて要約したものが表１に与えられている。
【００１６】
【表１】

【００１７】
表１の比較は、本発明の２つの実施例は従来技術とともに、２５６サイクルのアダマールシーケンスによって決定されるのと同等のレジスタステージ数および対応する遅延を有することを示している。しかし、図１Ｂおよび図２Ｂの両実施例は、レジスタタップ、ＸＯＲゲート、および加算器長を大幅に低減する。この回路の複雑さの低減および対応する電力消費の削減は、回路の複雑さおよび電力消費が致命的な因子である移動通信システムでは非常に有利である。
【００１８】
本発明はそれの好適実施例に関して説明してきたが、この説明はほんの一例であって限定的な意図のものではないことを理解されるべきである。例えば、検出回路設計は送信機回路設計に対応するものである必要はない。図２Ｂの検出回路は図１Ａまたは図３Ａの送信機と一緒に使用することができる。図１Ａの送信機と一緒に使用する時は、１６シンボルのアキュムレータ回路２９０は、８シンボルを１６個の半シンボルとして検出するであろうし、また反転されたシンボルに対応するタップ対の各々に対してインバータ２８５のような２つのインバータが必要であろう。同様に、図２Ｂの検出回路の隣接する４個のタップが図３Ａの送信機からの１つのシンボルを検出してもよい。いずれの場合でも、チップアキュムレータ２２０に供給されるＰＮシーケンスは、送信されるシーケンスの適当な部分に対応することになろう。更に、本発明の新規な概念はゴールドＰＮシーケンスのみに限定されず、当業者には既知のその他のシーケンス、例えば、リンドナー（Ｌｉｎｄｎｅｒ）シーケンスにも拡張される。更に、出願人は、本発明のその他の特徴と組合せて非常に有利となるものとして、以下の示すその他の３種類の１６サイクルシーケンスを発見した。以下に示されるそれらのシーケンス、Ｗ、Ｘ、およびＹをリンドナーシーケンスおよびゴールドシーケンスと比較した結果を表２に示す。
【００１９】
【表２】

【００２０】
ここで図７を参照して、表２を参照しながらシーケンスＷ、Ｘ、およびＹをリンドナーシーケンスと比較しよう。図７の水平軸は、チップ中の理想的な一致からのタイムシフトを示している。垂直軸はシンボルの相関を示す。ゼロタイムシフトに対応するチップ中の正確な一致の相関は省略してあり、従って縦軸は、その他のタイムシフト値に対して調節される。例えば、Ｘシーケンスに関する最大サイド（ｓｉｄｅ）相関は３４であり、平均サイド相関は３．９０である。これはリンドナーシーケンスの平均サイド相関４．０４よりわずかに優れているが、最大サイド相関は同じである。あるいは、シーケンスＹの平均サイド相関（２．４５）はリンドナーシーケンスよりもはるかに優れているが、最大サイド相関の４８は劣っている。
【００２１】
次に図８を参照すると、図２Ｂの検出回路と一緒に使用できる１６シンボルのアキュムレータ回路の別の実施例のブロック図が示されている。このアキュムレータ回路は、加算器回路２４８（図２Ｂ）からのリード２５０上の部分相関信号を受信するようにつながれている。シリアル回路８００はシリアルデータの対応するサンプルを受信するように配置されたレジスタ８１０−８１３のバンクを含む。各レジスタからのデータはバス８２０を介して論理回路８２２へ供給される。バス８２６を介して論理回路８２２へ供給されるＰＮコードは、インバータ２８５（図２Ｂ）の機能と同じようにデータ信号を選択的に反転させる。加算器はバス８２４上の各信号を受信して、それをリード８３２上の累積された結果へ加える。この結果はアキュムレータバッファ回路８３０に記憶される。最終的な加算によってリード８３４上へ一致信号ＭＡＴが生成される。このレジスタ・アキュムレータ回路はシリアルデータの効率的な処理に関して非常に有利である。更に、それはレジスタ長およびＰＮコード選択のプログラム可能な柔軟性を提供する。このシリアル回路は既に述べたシリアル回路の任意のものの代わりに使用されよう。シリアル回路のその他の実施例、例えば、回路バッファ、アドレス指定可能なメモリ、シフトレジスタ、およびデジタル信号プロセッサを本発明に適用することは、本明細書を参照することによって当業者には理解されよう。
【００２２】
本発明の実施例の詳細に関する数多くの変更が、本明細書を参照することによって当業者には明らかとなることを理解されるべきである。そのような変更や付加的な実施例は、特許請求の範囲に開示される本発明の精神およびスコープに含まれる。
【００２３】
以上の説明に関して更に以下の項を開示する。
（１）信号検出用の回路であって、
各群がＮ個の論理信号を有するＭ群の第１シーケンスを発生するように配置された第１回路であって、ここにおいて、第１の複数のＭ群の各々が予め定められたシーケンスを有しており、またここにおいて、第２の複数のＭ群の各々が前記予め定められたシーケンスの補数である第１回路、
論理信号の第２シーケンスを発生するように配置された第２回路であって、ここにおいて、論理信号の前記第２シーケンスの数がＭとＮの積に等しい第２回路、および
前記第１および第２シーケンスを受信するようにつながれた第３回路であって、前記第１および第２シーケンスに応答して一致信号を発生する第３回路、
を含む回路。
【００２４】
（２）第１項記載の回路であって、ここにおいて、前記第１の複数のＭ群の前記予め定められたシーケンスがゴールド（Ｇｏｌｄ）シーケンスである回路。
【００２５】
（３）第１項記載の回路であって、ここにおいて、前記第２シーケンスがアダマール（Ｈａｄａｍａｒｄ）シーケンスである回路。
【００２６】
（４）第１項記載の回路であって、ここにおいて、Ｍが８でＮが３２である回路。
【００２７】
（５）第１項記載の回路であって、ここにおいて、Ｍが１６でＮが１６である回路。
【００２８】
（６）第１項記載の回路であって、一致信号を発生する前記第３回路が、第２シーケンスからの各信号と第１シーケンスからの各信号との論理ＸＯＲを生成することを含んでいる回路。
【００２９】
（７）第１項記載の回路であって、ここにおいて、前記一致信号が第１の検索コード信号である回路。
【００３０】
（８）第１項記載の回路であって、ここにおいて、前記第１および第２回路の各々がシフトレジスタを含んでいる回路。
【００３１】
（９）信号検出用の回路であって、
クロック信号に応答して入力信号を受信するようにつながれた第１シリアル回路であって、前記入力信号から、対応する複数の第１タップ信号を発生するように配置されたＮ個のタップを有する第１シリアル回路、
前記複数の第１タップ信号、Ｎ個の予め定められた信号の１つ、およびＮ個の予め定められた信号の補数を受信するようにつながれた第１論理回路であって、前記クロック信号、前記複数の第１タップ信号、Ｎ個の予め定められた信号の前記１つ、およびＮ個の予め定められた信号の前記補数に応答して、第１出力信号を発生する第１論理回路、
前記第１出力信号を受信するようにつながれた第２シリアル回路であって、前記第１出力信号から、対応する複数の第２タップ信号を発生するように配置されたＭ個のタップを有する第２シリアル回路であって、ここにおいて、Ｎ／Ｍの比が４よりも大きくない第２シリアル回路、および
前記複数の第２タップ信号の各々の真および補数のうちの１つを受信するようにつながれた第２論理回路であって、前記複数の第２タップ信号の各々の真および補数のうちの前記１つに応答して第２出力信号を発生する第２論理回路、
を含む回路。
【００３２】
（１０）第９項記載の回路であって、ここにおいて、前記入力信号がアダマール（Ｈａｄａｍａｒｄ）シーケンスである回路。
【００３３】
（１１）第１０項記載の回路であって、ここにおいて、前記Ｎ個の予め定められた信号がゴールド（Ｇｏｌｄ）シーケンスである回路。
【００３４】
（１２）第９項記載の回路であって、ここにおいて、前記Ｎ個の予め定められた信号が、リンドナー（Ｌｉｎｄｎｅｒ）シーケンス、Ｗシーケンス、Ｘシーケンス、およびＹシーケンスの１つである回路。
【００３５】
（１３）第９項記載の回路であって、ここにおいて、Ｍが８でＮが３２である回路。
【００３６】
（１４）第９項記載の回路であって、ここにおいて、Ｍが１６でＮが１６である回路。
【００３７】
（１５）第９項記載の回路であって、ここにおいて、前記第２出力信号が一致信号であり、前記一致信号が、前記入力信号と前記Ｎ個の予め定められた信号との間の本質的一致に応答する前記第２出力信号の別の値の少なくとも２倍の値を有している回路。
【００３８】
（１６）第１５項記載の回路であって、ここにおいて、前記一致信号が第１検索チャネル信号に対応している回路。
【００３９】
（１７）第１６項記載の回路であって、ここにおいて、前記第１および第２シリアル回路の各々がシフトレジスタである回路。
【００４０】
（１８）第１７項記載の回路であって、ここにおいて、前記第１および第２シリアルレジスタの各々が、更に、対応する各タップ間にｎステージの整倍数を含んでいる回路。
【００４１】
（１９）第９項記載の回路であって、ここにおいて、前記第１論理回路が更に、
前記Ｎ個の予め定められた信号と前記複数の第１タップ信号とを受信するようにつながれた複数のＮ個の論理ゲートであって、対応する複数のＮ個の論理信号を発生するＮ個の論理ゲート、
前記Ｎ個の論理信号を受信するようにつながれた第１加算器回路であって、前記第１出力信号を発生する第１加算器回路、
を含んでいる回路。
【００４２】
（２０）第１９項記載の回路であって、ここにおいて、前記第２論理回路が更に、前記複数の第２タップ信号の各々の真および補数のうちの１つを受信するようにつながれた第２加算器回路を含んでいる回路。
【００４３】
（２１）信号検出用の回路であって、
クロック信号に応答して入力信号を受信するようにつながれた第１シリアル回路であって、前記入力信号から、対応する複数の第１タップ信号を発生するように配置されたＮ個のタップを有する第１シリアル回路、
前記複数の第１タップ信号と複数のＮ個の予め定められた信号とを受信するようにつながれた第１論理回路であって、前記複数の第１タップ信号と前記Ｎ個の予め定められた信号とに応答して第１出力信号を発生する第１論理回路、
前記第１出力信号を発生するようにつながれた第２シリアル回路であって、前記第１出力信号の第１の複数サンプルと前記第２出力信号の第２の複数補数サンプルとを発生するように配置されたＭ個のタップを有する第２シリアル回路、および
前記第１の複数サンプルと前記第２の複数補数サンプルとを受信するようにつながれた第２論理回路であって、前記第１の複数サンプルと前記第２の複数補数サンプルとの論理的組合せに応答して第２出力信号を発生する第２論理回路、
を含む回路。
【００４４】
（２２）第２１項記載の回路であって、ここにおいて、前記入力信号がアダマールシーケンスである回路。
【００４５】
（２３）第２１項記載の回路であって、ここにおいて、前記Ｎ個の予め定められた信号がゴールドシーケンスである回路。
【００４６】
（２４）第２１項記載の回路であって、ここにおいて、前記Ｎ個の予め定められた信号がリンドナー（Ｌｉｎｄｎｅｒ）シーケンス、Ｗシーケンス、Ｘシーケンス、およびＹシーケンスのうちの１つである回路。
【００４７】
（２５）第２１項記載の回路であって、ここにおいて、Ｍが８でＮが３２である回路。
【００４８】
（２６）第２１項記載の回路であって、ここにおいて、Ｍが１６でＮが１６である回路。
【００４９】
（２７）第２１項記載の回路であって、ここにおいて、前記第２出力信号が一致信号であり、前記一致信号が、前記入力信号と前記Ｎ個の予め定められた信号との間の本質的一致に応答する前記第２出力信号の別の値の少なくとも２倍の値を有している回路。
【００５０】
（２８）第２７項記載の回路であって、ここにおいて、前記一致信号が第１検索チャネル信号に対応している回路。
【００５１】
（２９）第２８項記載の回路であって、ここにおいて、前記第１および第２シリアル回路の各々がシフトレジスタである回路。
【００５２】
（３０）第２９項記載の回路であって、ここにおいて、前記第１および第２シリアル回路の各々が更に、対応する各タップ間にｎステージの整倍数を含んでいる回路。
【００５３】
（３１）第２１項記載の回路であって、ここにおいて、前記第１論理回路が更に、
前記Ｎ個の予め定められた信号と前記複数の第１タップ信号とを受信するようにつながれた複数のＮ個の論理ゲートであって、対応する複数のＮ個の論理信号を発生するＮ個の論理ゲート、
前記Ｎ個の論理信号を受信するようにつながれた第１加算器回路であって、前記第１出力信号を発生する第１加算器回路、
を含む回路。
【００５４】
（３２）第３１項記載の回路であって、ここにおいて、前記第２論理回路が更に、前記複数の第２タップ信号の各々の真および補数のうちの前記１つを受信するようにつながれた第２加算器回路を含んでいる回路。
【００５５】
（３３）移動通信システムにおいて信号を検出する方法であって、次の工程、
遠隔送信機から入力信号を受信する工程、
クロック信号に応答して、前記入力信号から各々Ｎ個の信号のＭ群をサンプリングする工程、
各群のＮ個の信号を、予め定められた信号シーケンスの１つおよび前記予め定められた信号シーケンスの補数と比較する工程、
各々の対応する群の前記比較工程に応答して、複数のＭ個の信号を発生する工程、
前記複数のＭ個の信号に応答して、一致信号を発生する工程、
を含む方法。
【００５６】
（３４）第３３項記載の方法であって、ここにおいて、前記受信する工程がアダマールシーケンスを有する前記入力信号を受信する工程を含んでいる方法。
【００５７】
（３５）第３３項記載の方法であって、ここにおいて、前記サンプリング工程が次の工程、
前記クロック信号に応答して周期的な時刻毎に前記入力信号の複数の値を決定する工程、および
各値をシフトレジスタに記憶する工程、
を含んでいる方法。
【００５８】
（３６）第３３項記載の方法であって、ここにおいて、前記比較する工程が、
前記Ｎ個の予め定められた信号と前記Ｎ個の信号とのそれぞれ対応する論理的組合せに応答して、Ｎ個の論理信号を発生する工程、
前記Ｎ個の論理信号を加算する工程、および
前記加算する工程に応答して、Ｍ個の信号のうちの１つを発生する工程、
を含んでいる方法。
【００５９】
（３７）第３３項記載の方法であって、ここにおいて、一致信号を発生する前記工程が、
前記複数のＭ個の信号の真および補数のうちの１つを加算する工程、および
前記加算する工程に応答して、前記一致信号を発生する工程、
を含んでいる方法。
【００６０】
（３８）信号を検出するための回路は、クロック信号に応答して入力信号を受信するようにつながれた第１シリアル回路を備えて設計される。第１シリアル回路１２１は入力信号１１１から、対応する複数の第１タップ信号を発生するように配置されたＮ個のタップ１４２−１４６を有する。第１論理回路１３０，１３２，１３４，１４８が、複数の第１タップ信号と、Ｎ個の予め定められた信号の１つおよびＮ個の予め定められた信号の補数を受信するようにつながれる。第１論理回路は、クロック信号、複数の第１タップ信号、Ｎ個の予め定められた信号の１つ、およびＮ個の予め定められた信号の補数に応答して第１出力信号を発生する。第２シリアル回路が第１出力信号を受信するようにつながれる。第２シリアル回路は、第１出力信号から、対応する複数の第２タップ信号を発生するように配置されたＭ個のタップ１５０，１７２−１８４を有する。ここにおいて、Ｎ／Ｍの比は４よりも大きくない。第２論理回路１８６が複数の第２タップ信号の各々の真および補数のうちの１つを受信するようにつながれる。第２論理回路は、複数の第２タップ信号の各々の真および補数のうちの１つに応答して第２出力信号１８８を発生する。
【図面の簡単な説明】
【図１】Ａは本発明の第１実施例に従って、第１および第２検索コードを送信するための送信機の簡略化したブロック図。Ｂは本発明の第１実施例に従って、図１Ａの前記第１検索コードを検出するための回路のブロック図。
【図２】Ａは本発明の第２実施例に従って、第１および第２検索コードを送信するための送信機の簡略化したブロック図。Ｂは本発明の第２実施例に従って、図２Ａの前記第１検索コードを検出するための回路のブロック図。
【図３】Ａは第１および第２検索コードを送信するための、従来技術の送信機の簡略化したブロック図。Ｂは図３Ａの前記第１検索コードを検出するための、従来技術の回路のブロック図。
【図４】図１Ｂの前記検出回路の相関図。
【図５】図２Ｂの前記検出回路の相関図。
【図６】図３Ｂの前記検出回路の相関図。
【図７】本発明のＷ、Ｘ、およびＹシーケンスと比べたリンドナー（Ｌｉｎｄｎｅｒ）シーケンスＺの相関図。
【図８】図２Ｂの検出回路で使用できる１６シンボルのアキュムレータ回路の別の実施例のブロック図。
【符号の説明】
１０２ 回路
１０３ リード
１０４ ＸＯＲ回路
１０８ ゴールドシーケンス発生回路
１１０ 回路
１１１ リード
１１２ ＸＯＲ回路
１２０ アキュムレータ回路
１２１ シリアルレジスタ
１３０，１３２，１３４ ＸＯＲ回路
１３１，１３３，１３５ 出力信号
１４８ 加算器回路
１５０ リード
１８５ インバータ
１８６ 加算器
１８８ リード
１９１ シリアルレジスタ
２０２ 回路
２０３ リード
２０４ ＸＯＲ回路
２１０ 回路
２１１ リード
２１２ ＸＯＲ回路
２２０ アキュムレータ回路
２２１ シリアルレジスタ
２３０，２３２，２３４ ＸＯＲ回路
２３１，２３３，２３５ 出力信号
２４８ 加算器回路
２５０ 端子
２７０−２８０ タップ
２８２ 加算器回路
２８５ インバータ
２８８ リード
２９０ アキュムレータ回路
２９１ シリアルレジスタ
８００ シリアル回路
８１０−８１３ レジスタ
８２０，８２２ 論理回路
８２４，８２６ バス
８３０ アキュムレータバッファ
８３２，８３４ リード

Claims (3)

1. 同期信号を検出する回路であって、
   各群がＮ個の論理信号を有するＭ群の第１シーケンスを生成するように配置された第１回路であって、Ｎ／Ｍの比が４以下であり、第１の複数のＭ群の各々が予め定められたシーケンスを有しており、そして、第２の複数のＭ群の各々が前記予め定められたシーケンスの補数である、第１回路と、
   論理信号の第２シーケンスを生成するように配置された第２回路であって、前記論理信号の第２シーケンスの数がＭとＮの積に等しい、第２回路と、
   前記第１および第２シーケンスを受信するように結合された第３回路であって、前記第１および第２シーケンスに応答して一致信号を生成する第３回路と、
   を含む回路。
2. 移動通信システムにおいて同期信号を検出する方法であって、
   遠隔送信機から入力信号を受信する工程と、
   クロック信号に応答して、前記入力信号から各々Ｎ個の信号のＭ群をサンプリングする工程であって、Ｎ／Ｍの比が４以下であり、第１の複数のＭ群の各々が予め定められたシーケンスを有しており、そして、第２の複数のＭ群の各々が前記予め定められたシーケンスの補数である、工程と、
   各群のＮ個の信号を、前記予め定められたシーケンスの１つおよび前記予め定められたシーケンスの補数と比較する工程と、
   各々の対応する群の前記比較工程に応答して、複数のＭ個の信号を生成する工程と、
   前記複数のＭ個の信号に応答して、一致信号を発生する工程と、
   を含む方法。
3. 通信システムにおいて同期信号を生成する方法であって、
   クロック信号に応答して各々Ｎ個の信号のＭ群を生成する工程であって、Ｎ／Ｍの比が４以下であり、第１の複数のＭ群の各々が予め定められたシーケンスを有しており、そして、第２の複数のＭ群の各々が前記予め定められたシーケンスの補数である、工程と、
   前記同期信号を生成するために、ＭとＮの積に等しい長さを有する符号シーケンスで前記Ｎ個の信号のＭ群を変調する工程と、
   前記同期信号を送信する工程と、
   を含む、方法。

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