KR100406319B1 - 전력증폭회로 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

전력증폭회로 중의 전계효과 트랜지스터(FET)에 의하여 증폭된 고주파 신호 파형의 온도에 의한 변화를 저감한다. 그 때문에, 반절연성 GaAs 기판의 (1 0 0) 결정 평면 상에 n형 활성층과 소스전극, 드레인전극, 게이트전극을 구비한 FET를 제작하고, 이 FET를 패시베이션막으로 보호한다. 게다가, 게이트전극의 길이축 방향이 < 0 -1 -1 > 방향으로 이루는 각도 θ는 이 FET 임계값 전압의 온도계수가 전원으로부터 게이트전극에 인가되는 게이트 바이어스전압의 온도계수와 실질적으로 같아지도록 n형 활성층의 불순물 농도에 따라서 0° 에서 90° 까지 사이의 어느 각도로 설정된다. 각도 θ를 45° 로 설정하면 FET 임계값 전압의 온도계수는 0으로 된다.

Description

전력증폭회로
( 발명의 배경 )
본 발명은 전계효과 트랜지스터(이하, FET라 함)를 이용한 고주파용 전력증폭회로에 관한 것이다.
최근의 디지털 통신기술에 있어서, 갈륨비소(GaAs) 등의 화합물 반도체를 이용한 고주파 증폭용 FET가 알려져 있다. FET를 이용하여 전력증폭을 행하는 경우, 이 FET의 소스전극을 접지하고, 드레인전극 및 게이트전극에 각각 드레인 바이어스 전압 VDD 및 게이트 바이어스전압 VGG를 인가함으로써, 고정된 바이어스점을 설정한다. 게이트전극에 고주파 신호를 중첩 입력하면 증폭된 고주파 출력신호가 드레인전극에서 얻어진다.
그런데, 전력증폭회로의 이득을 최대로 하기 위해서는, 신호원으로부터 가능한한 큰 전력(최대 유효전력)을 인출하여 이것을 FET에 공급하는 것이 필요하다.이 때문에, 신호원과 FET의 게이트 전극 사이에 입력정합회로(input matiching circuit)가 삽입된다. 이 때, 입력정합회로와 FET의 접속점에서 고주파 신호의 반사가 생기지 않도록, 공역 임피던스 정합을 실현하는 것이 아주 중요하다.
게이트 바이어스전압 발생회로에 의하여 생성되는 게이트 바이어스전압 VGG에는, 일반적으로 온도에 의한 변화, 즉 온도계수가 존재한다. 이 때문에, 주위온도의 변화에 의하여 FET의 바이어스점이 이동하면, 전력이득, 출력 왜곡 등이 변동한다. 한편, 화합물 반도체를 이용한 FET의 상호 컨덕턴스 gm, 임계치전압 Vth, 드레인전류 ID 등의 직류특성에도 온도계수가 존재한다. 특히, 임계치전압 Vth의 온도계수는 전달특성, 즉 게이트전압 대 드레인전류의 특성곡선(VG-ID곡선)을 시프트시키므로, 상기 게이트 바이어스 전압 VGG의 온도계수와 마찬가지로 바이어스점 이동의 원인으로 된다.
제 11 도는, 종래의 FET 게이트전극에 인가되는 게이트 바이어스전압 VGG와 이 FET 자체의 임계치전압 Vth'의 각각이 온도 T의 변화에 따라서 변화하는 예를 나타내고 있다. 일반적으로, FET를 이용하여 신호의 증폭을 행하는 경우, 예를들면, 우선, 어느 온도 T0에서 FET 임계치전압 Vth0'와 같은 게이트 바이어스 전압 VGG를 설정한다. 결국, 온도 T0에서 Vth0'=VGG0가 성립한다. 그런데, 온도 T가 T1 이나 T2, T3으로 변화함에 따라, Vth1'≠VGG1, Vth2'≠VGG2, Vth3'≠VGG3가 된다. 제 12 도는, 제 11 도의 변화에 따라서 FET의 전달특성(VG-ID곡선) 상의 바이어스점이 이동하는 상태를 나타내고 있다. 온도 T0에서 Vth0'=VGG0의 조건으로 결정되는 바이어스점에서는 드레인전류가 ID0이다. 그러나, 온도 T가 T1 이나 T2, T3으로변화함에 따라서 바이어스점이 도시하는 바와 같이 이동하는 결과, 드레인 바이어스전류는 ID1, ID2, ID3으로 변화한다. 제 13 도는, 온도 T의 변화에 따라서 바이어스점의 드레인전류 ID가 크게 변화하는 것을 나타내고 있다. 결국, 종래의 전력증폭회로에는 고주파 출력신호의 파형이 온도에 의하여 변화하고 만다는 문제가 존재하였다.
입력정합회로의 출력임피던스에도, 또 FET의 입력임피던스에도 일반적으로 온도계수가 존재한다. 주위온도의 변화에 의하여 양 임피던스의 부정합이 발생하면 입력정합회로와 FET의 접속점에서의 고주파 신호의 반사가 커지기 때문에, 전력 이득, 출력 왜곡 등이 변동한다.
( 발명의 개요 )
본 발명의 목적은, FET를 이용한 전력증폭회로의 증폭특성의 온도에 의한 변화를 저감하는 것에 있다.
본 발명은, 화합물 반도체를 이용한 FET 게이트전극의 장축 배치방향을 바꾸는 것에 의하여, 이 FET 임계치전압의 온도계수와, 이 FET 입력임피던스 실수부의 온도계수를 임의로 제어할 수 있는 것에 착안하여 이루어진 것이다. 따라서, FET의 임계치전압의 온도계수를 이 FET의 게이트전극에 인가되는 게이트 바이어스전압의 온도계수와 실질적으로 같게하는 것이 가능하게 된다. 또, FET의 입력임피던스 실수부의 온도계수를 입력정합회로의 출력임피던스 실수부의 온도계수와 실질적으로 같게하는 것이 가능하게 된다.
구체적으로 설명하면, 본 발명에 의하면, FET를 구비한 전력증폭회로에 있어서, 이 FET 임계치전압의 온도계수가 게이트 바이어스전압의 온도계수와 실질적으로 같아지도록, 또는 이 FET 입력임피던스 실수부의 온도계수가 입력정합회로의 출력임피던스 실수부의 온도계수와 실질적으로 같아지도록, 이 FET 게이트전극의 장축 방향이 화합물 반도체 기판의 < 0 -1 -1 > 방향과 이루는 각도 θ가 0° 에서 90° 까지 사이(0 ≤ θ ≤ 90° )의 어느 각도로 설정된다.
실험에 의하면, FET 임계치전압의 온도계수는, 각도 θ가 0° 에서 45°까지의 범위에서는 활성층의 불순물 농도에 따른 마이너스 값이고, 각도 θ가 45°와 같은 경우에는 활성층의 불순물 농도에 관계없이 0이고, 각도 θ가 45°에서 90°까지의 범위에서는 활성층의 불순물 농도에 따른 플러스 값인 것이 판명되었다. 따라서, 게이트 바이어스전압의 온도계수가 마이너스인 경우에는 활성층의 불순물 농도에 따라서 각도 θ가 0°에서 45°까지 사이의 어느 각도로 설정되고, 게이트 바이어스전압의 온도계수가 0인 경우에는 각도 θ가 45° 로 설정되며, 게이트 바이어스전압의 온도계수가 플러스인 경우에는 활성층의 불순물 농도에 따라서 각도 θ가 45°에서 90°까지 사이의 어느 각도로 설정된다. 각도 θ를 45°로 설정하면, FET 임계치전압의 온도계수가 0으로 되므로, 게이트 바이어스 전압의 온도계수의 여하에 관계없이 이 게이트 바이어스전압의 온도계수와 FET 임계치전압의 온도계수의 차를 작게할 수 있다.
또 실험에 의하면, FET 입력임피던스 실수부의 온도계수는, 각도 θ가 0°에서 45°까지의 범위에서는 활성층의 불순물 농도에 따른 마이너스 값이고, 각도 θ가 45°와 같은 경우에는 활성층의 불순물 농도에 관계없이 0 이며, 각도 θ가 45°에서 90°까지의 범위에서는 활성층의 불순물 농도에 따른 플러스 값인 것이 판명되었다. 따라서, 입력정합회로의 출력임피던스 실수부의 온도계수가 마이너스인 경우에는 활성층의 불순물 농도에 따라서 각도 θ가 0°에서 45°까지 사이의 어느 각도로 설정되고, 입력정합회로의 출력임피던스 실수부의 온도계수가 0인 경우에는 각도 θ가 45°로 설정되고, 입력정합회로의 출력임피던스 실수부의 온도계수가 플러스인 경우에는 활성층의 불순물 농도에 따라서 각도 θ가 45°에서 90°까지 사이의 어느 각도로 설정된다. 각도 θ를 45°로 설정하면, FET 입력임피던스 실수부의 온도계수가 0 으로 되므로, 입력정합회로의 출력임피던스 실수부의 온도계수의 여하에 관계없이, 이 입력정합회로의 출력임피던스 실수부의 온도계수와 FET 입력임피던스 실수부의 온도계수의 차를 작게할 수 있다.
또, 게이트 바이어스전압의 온도계수가 마이너스이고, 또 입력정합회로의 출력임피던스 실수부의 온도계수가 플러스인 경우나, 그 반대인 경우에는 게이트 바이어스전압의 온도변화와, 입력정합회로의 출력임피던스 실수부의 온도변화 중 중대한 영향을 미치는 쪽에 따라서 각도 θ가 결정된다.
이상과 같이, 본 발명에 의하면, 화합물 반도체를 이용한 FET 게이트전극의 장축 배치방향을 바꾸는 것에 의하여, 이 FET 임계치전압의 온도계수를 게이트 바이어스전압의 온도계수와 실질적으로 일치시키거나 이 FET 입력임피던스 실수부의 온도계수를 입력정합회로의 출력임피던스 실수부의 온도계수와 실질적으로 일치시켰으므로, 이 FET를 이용한 전력증폭회로의 증폭온도 특성이 개선되며, 그 효과는 켜지는 것이다.
( 실 시 예 )
제 1 도는 본 발명에 관한 전력증폭회로의 구성예를 나타내고 있다. 제 1 도의 전력증폭회로는 도시하지 않은 신호원으로부터 주어진 고주파 입력신호 RFIN의 전력을 증폭하여 고주파 출력신호 RFOUT를 도시하지 않은 마이너스 전하로 공급하는 것이다. 이 회로는, 반절연성 GaAs 기판의 (1 0 0) 결정 평면 상에 제작된 FET(10)와, 이 FET(10)의 드레인전극에 드레인 바이어스전압 VDD를 공급하도록 이 드레인전극에 접속된 마이크로 스트립라인(15)과, 이 FET(10)의 게이트전극에 게이트 바이어스전압 VGG를 공급하기 위한 게이트 바이어스전압 발생회로(20)를 구비하고 있다. FET(10)의 소스전극은 접지되어 있다. 신호원과 FET(10)의 게이트전극 사이에는 입력정합회로(30)가 삽입되어 있다. 입력정합회로(30)는 2개의 커패시터(31, 33)와, 1개의 마이크로 스트립라인(32)으로 구성되어 있다.
구체적으로는, 입력신호 RFIN의 주파수는 1GHz, 드레인 바이어스전압 VDD는 4V, 게이트 바이어스전압 VGG는 -1V이다. 입력정합회로(30)의 한쪽 커패시터(31)의 정전용량은 8pF, 다른쪽 커패시터(33)의 정전용량은 1000pF이다. 마이크로 스트립라인(32)의 폭은 200㎛, 그 길이는 2mm이다. 게이트 바이어스전압 VGG의 온도계수는 0.5mV/℃이고, 입력정합회로(30)의 출력임피던스 실수부의 온도계수는 -12mΩ /℃이다.
제 2 도는 제 1 도 중의 FET(10)를 나타내는 모식 평면도이다. 제 3 도는 제 2 도의 III-III 단면도이다. FET(10)는 다음과 같이 하여 제작된 것이다. 우선, 반절연성 GaAs 기판(1)의 (1 0 0) 결정 평면 상에 n형 불순물을 포함한 층, 즉 n형활성층(2)을 형성한다. 이 n형 활성층(2) 위에 두께 200nm의 Au-Ge-Ni 합금 2개의 영역을 형성하고, 불활성 가스분위기 중에서 400℃의 열처리를 행함으로써 양 영역이 n형 활성층(2)과의 사이에서 각각 옴성 접합(ohmic junction)을 이루도록 하며, 이들을 소스전극(3) 및 드레인전극(4)이라 한다. 소스전극(3)과 드레인전극(4) 중간의 n형 활성층(2) 위에 이 n형 활성층(2)과의 사이에서 쇼트키 접합(schottky junction)을 이루는 금속으로서 알루미늄(Al)의 영역을 두께 500nm, 폭 20mm, 길이 1㎛로 형성하고, 이것을 게이트전극(5)이라 한다. 또, FET의 표면보호를 위하여 플라즈마 CVD법에 의하여 실리콘 질화막(p-SiN 막)을 300nm 퇴적하고, 이것을 패시베이션막(6)이라 한다. 제 2 도에서, 배향 평판(orientation flat)(9)에 따르는 방향이 < 0 -1 -1 > 방향이고, 게이트전극(5)의 장축 방향 DG와 < 0 -1 -1 > 방향이 이루는 각도가 게이트 방위를 나타내는 각도 θ로서 정의된다. 또, 제 2 도에는 패시베이션막(6)을 제거한 상태가 그려져 있다.
제 4 도는, 상기 각도 θ와 FET(10) 임계치전압 Vth의 온도계수(dVth/dT)의 관계를, n형 활성층(2)의 불순물농도 ND를 파라미터로서 나타내는 도면이다. 제 4 도에 의하면, 각도 θ가 0° 에서 45° 까지의 범위에서는 dVth/dT < 0이고, 각도 θ가 45° 와 같은 경우에는 dVth/dT=0이며, 각도 θ가 45° 에서 90° 까지의 범위에서는 dVth/dT > 0이다. 또, 패시베이션막(6)의 두께나 이 막에 내재하는 응력에 의하여 다소의 변화는 있으나, 기본적으로 θ=45°인 경우에 dVth/dT=0으로 되는 성질은 변하지 않는다. 또, 반절연성 GaAs 기판(1)의 FET 제작평면이 (1 0 0) 결정 평면으로부터 10°정도 경사진 것이라도 제 4 도에 나타낸 성질은 기본적으로마찬가지이다.
제 1 도의 예에 의하면, FET(10)에 주어지는 게이트 바이어스전압 VGG의 온도계수(dVGG/dT)가 0.5mV/℃이므로, 이 게이트 바이어스전압 VGG의 온도변화를 중시하는 경우에는, 제 4 도의 관계로부터 FET(10)에서 ND=9x 1017cm-3, θ =54° 로 설정된다. 이 때, dVth/dT=dVGG/dT=0.5mV/℃로 된다.
제 5 도는, 이상과 같이 설계된 FET(10) 임계치전압 Vth의 온도에 의한 변화를 게이트 바이어스전압 VGG의 온도에 의한 변화와 함께 나타낸 도면이다. dVth/dT=dVGG/dT이기 때문에, 어느 온도 T0에서 종래와 마찬가지로 Vth0=VGG0을 성립시키면, 임의의 온도 T에서 Vth=VGG가 성립한다. 즉, 온도 T가 T1이나 T2, T3으로 변화하여도, Vth1=VGG1, Vth2=VGG2, Vth3=VGG3이 계속해서 성립한다. 제 6 도는 제 5 도의 변화에 따라서 FET(10)의 전달특성(VG-ID곡선)상의 바이어스 점이 이동하는 상태를 나타내고 있다. 온도 T가 변화함에 따라서 바이어스점은 이동하지만, 온도 T0, T1, T2, T3 각각에서의 드레인 바이어스전류는 일정값 ID0 이다. 결국, 온도 T가 변화하여도 바이어스점의 ID 축방향의 위치는 변화하지 않는다. 제 7 도는 온도 T의 변화에 따라서 제 6 도와 같이 바이어스점이 이동하여도 드레인 바이어스전류가 일정한 것을 나타내고 있다. 그 결과로서, 제 1 도의 고주파 출력신호 RFOUT에는 온도에 의한 파형변화가 발생하지 않는다.
제 8 도는, 상기 각도 θ와 FET(10) 입력임피던스 실수부 Z(Re)의 온도계수(dZ(Re)/dT)의 관계를, n형 활성층(2)의 불순물농도 ND를 파라미터로서 나타내는 도면이다. 제 8 도에 의하면, 각도 θ가 0° 에서 45° 까지의 범위에서는 dZ(Re)/dT < 0이고, 각도 θ 가 45° 와 같은 경우에는 dZ(Re)/dT=0이며, 각도 θ가 45° 에서 90° 까지의 범위에서는 dZ(Re)/dT > 0이다.
제 1 도의 예에 의하면, 입력정합회로(30)의 출력임피던스 실수부의 온도계수가 -12mΩ /℃이므로, 임피던스 정합을 중시하는 경우에는, 제 8 도의 관계로부터 FET(10)에서 ND=9x 1017cm-3, θ =20°로 설정된다. 이 때, FET(10) 입력임피던스 실수부의 온도계수 dZ(Re)/dT가 -12mΩ /℃로 되므로, 온도 T0에서 임피던스 정합을 실현하여 두면, 주위 온도가 변화하여도 입력정합회로(30)와 FET(10) 접속점에서의 고주파 신호의 반사가 커지는 일은 없다.
또, 상기의 예에서 각도 θ를 45° 로 설정하면, FET(10) 임계치전압의 온도 계수가 0 으로 되므로, 게이트 바이어스전압 VGG의 온도계수의 여하에 관계없이, 이 게이트 바이어스전압 VGG의 온도계수와 이 FET(10)의 임계치전압의 온도계수의 차를 작게할 수 있다. 또, FET(10) 입력임피던스 실수부의 온도계수가 0 으로 되므로, 입력정합회로(30)의 출력임피던스 실수부의 온도계수의 여하에 관계없이, 이 입력정합회로(30)의 출력임피던스 실수부의 온도계수와 이 FET(10) 입력임피던스 실수부의 온도계수의 차를 작게할 수 있다.
제 9 도는 게이트바이어스 전압발생회로의 내부구성예를 나타내고 있다. 제 9 도의 게이트바이어스 전압발생회로(20a)는 12V의 직류입력전압 VIN으로부터 약 5V의 직류출력전압 VOUT를 생성하는 것이고, 3단자를 가지는 전압조정기 IC(21)와,2개의 커패시터(22, 23)로 구성되어 있다.
구체적으로는, 전압조정기 IC(21)는 마쯔시다 회사제품의 AN6545이고, 양 커패시터(22, 23)의 정전용량은 모두 10 μ F이다. 제 9 도 중의 한쪽 출력단자(24)는 전력증폭회로 중의 FET 게이트전극에 접속되고, 다른쪽의 출력단자(25)는 이 FET 소스전극에 접속된다. 결국, 제 9 도 회로의 출력전압 VOUT와 게이트 바이어스전압(소스전극에 대한 게이트전극의 전위) VGG의 관계는, VOUT = -VGG로 주어진다.
제 10 도는 제 9 도 회로의 출력전압 VOUT의 주위온도에 의한 변화를 나타내는 도면이다. 제 10 도에 의하면, 제 9 도 회로의 동작보증범위인 0℃에서 100℃까지의 온도범위 평균값으로서, dVOUT/dT=-0.5mV/℃가 얻어진다. 결국, 제 9 도의 회로에 의하여 생성되는 게이트 바이어스전압 VGG의 온도계수는 0.5mV/℃이다. 따라서, 이 게이트 바이어스전압 VGG의 온도계수를 상쇄하기 위해서는, 제 1 도의 예와 마찬가지로, 제 4 도의 관계로부터 ND=9x 1017cm-3, θ =54° 설정의 FET가 채용된다.
또, FET의 단면구조, 각 부의 재료 및 치수, 활성층의 불순물 농도와 제조방법은 상기의 예에 한정되지 않는다. 예를들면, 고주파용 트랜지스터로 자주 이용되도록 게이트전극 주변에 리세스 구조를 채용하는 경우나 반절연성 GaAs 기판 상에 형성되는 반도체층을 다층구조로 하는 경우에도 본 발명은 적용 가능하다. 패시베이션막으로서 실리콘 산화막 등 다른 유전체막을 상기와는 다른 퇴적방법으로 형성하는 경우나, 패시베이션막을 형성하지 않는 경우에도 본 발명은 적용 가능하다.
제 1 도는 본 발명에 관한 전력증폭회로의 구성예를 나타내는 블록도.
제 2 도는 반절연성 GaAs기판의 (1 0 0) 결정평면상에 제작된 제 1 도 중의 FET를 나타내는 모식평면도.
제 3 도는 제 2 도의 III-III 단면도.
제 4 도는 제 2 도의 FET 게이트전극의 장축 방향과 < 0 -1 -1 > 방향이 이루는 각도 θ 와 이 FET 임계값전압 Vth의 온도계수의 관계를, 이 FET의 n형 활성층의 불순물 농도 ND를 파라미터로서 나타내는 도면.
제 5 도는 제 1 도 중의 FET 게이트전극에 인가되는 게이트 바이어스전압 VGG 및 이 FET 자체의 임계치전압 Vth와 온도 T의 관계를 나타내는 도면.
제 6 도는 제 1 도 중의 FET 게이트전압 VG와 드레인전류 ID와의 관계의 온도에 의한 변화를 나타내는 도면.
제 7 도는 제 1 도중의 FET 드레인전류 ID와 온도 T의 관계를 나타내는 도면.
제 8 도는 제 2 도의 FET 게이트전극의 장축 방향과 < 0 -1 -1 > 방향이 이루는 각도 θ와 이 FET 입력임피던스 실수부 Z(Re)의 온도계수의 관계를 이 FET의 n형 활성층의 불순물 농도 ND를 파라미터로서 나타내는 도면.
제 9 도는 게이트 바이어스전압 발생회로의 내부 구성예를 나타내는 회로도.
제 10 도는 제 9 도 회로의 출력전압 VOUT와 주위온도의 관계를 나타내는 도면.
제 11 도는 종래 FET의 게이트전극에 인가되는 게이트 바이어스전압 VGG 및 이 FET 자체의 임계치전압 Vth'와, 온도 T의 관계를 나타내는 도면.
제 12 도는 종래 FET의 게이트전압 VG와 드레인전류 ID와의 관계의 온도에 의한 변화를 나타내는 도면.
제 13 도는 종래 FET의 드레인전류 ID와 온도 T의 관계를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반절연성 GaAs 기판
2 : n형 활성층
3 : 소스전극
4 : 드레인전극
5 : 게이트전극
6 : 패시베이션막
9 : 배향 평판
10 : FET
15 : 마이크로 스트립라인
20 : 전압발생회로
20a : 게이트바이어스 전압발생회로
21 : 전압조정기 IC
22, 23 : 커패시터
24, 25 : 출력단자
30 : 입력정합회로
31, 33 : 커패시터
32 : 마이크로 스트립라인

Claims (6)

  1. 화합물 반도체 기판의 (1 0 0) 평면상에 형성된 게이트전극, 소스전극 및 드레인전극을 갖는 전계효과 트랜지스터와 상기 게이트전극에 게이트 바이어스전압을 인가하기 위한 전압발생회로를 가지며,
    상기 게이트전극의 장축방향이 상기 화합물 반도체 기판의 <0 -1 -1> 방향과 이루는 각도 θ를, 상기 게이트 바이어스 전압의 온도계수가 0 이하인 경우는 0° ≤ θ ≤ 45° 로 하고, 상기 게이트 바이어스 전압의 온도계수가 0 이상인 경우는 45° ≤ θ ≤ 90° 로 하는 것을 특징으로 하는 전력증폭회로.
  2. 제 1항에 있어서,
    상기 각도 θ는 상기 화합물 반도체 기판의 (1 0 0) 평면상에 형성된 활성층의 불순물 농도에 따라 설정된 각도인 것을 특징으로 하는 전력증폭회로.
  3. 제 1항에 있어서,
    상기 각도 θ는 45° 인 것을 특징으로 하는 전력증폭회로.
  4. 화합물 반도체 기판의 (1 0 0) 평면상에 형성된 게이트전극, 소스전극 및 드레인전극을 갖는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 게이트전극에 접속된 입력정합회로를 가지며,
    상기 게이트전극의 장축방향이 상기 화합물 반도체 기판의 <0 -1 -1> 방향과 이루는 각도 θ를, 상기 입력정합회로의 출력 임피던스 실수부의 온도계수가 0 이하인 경우는 0° ≤ θ ≤ 45° 로 하고, 상기 입력정합회로의 출력 임피던스 실수부의 온도계수가 0 이상인 경우는 45° ≤ θ ≤ 90° 로 한 것을 특징으로 하는 전력증폭회로.
  5. 제 4항에 있어서,
    상기 각도 θ는 상기 화합물 반도체 기판의 (1 0 0) 평면상에 형성된 활성층의 불순물 농도에 따라 설정된 각도인 것을 특징으로 하는 전력증폭회로.
  6. 제 4항에 있어서,
    상기 각도 θ는 45° 인 것을 특징으로 하는 전력증폭회로.
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