JPS58139420A - 化合物半導体集積回路基板 - Google Patents
化合物半導体集積回路基板Info
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- JPS58139420A JPS58139420A JP2225082A JP2225082A JPS58139420A JP S58139420 A JPS58139420 A JP S58139420A JP 2225082 A JP2225082 A JP 2225082A JP 2225082 A JP2225082 A JP 2225082A JP S58139420 A JPS58139420 A JP S58139420A
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- compound semiconductor
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- 235000012431 wafers Nutrition 0.000 abstract description 41
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、化合物半導体集積回路を製造する上で、基板
ウェハ上に形成される数多くの同形ＦＥＴ（電界効果ト
ランジスタ）間のソース・ドレイン間電流、しきい値電
圧等の特性のバラツキを抑制できる高密度集積回路実現
に適した基板ウェハに関す゛るものである。
ウェハ上に形成される数多くの同形ＦＥＴ（電界効果ト
ランジスタ）間のソース・ドレイン間電流、しきい値電
圧等の特性のバラツキを抑制できる高密度集積回路実現
に適した基板ウェハに関す゛るものである。
近年、Ｓｊの集積回路よりも高速ｌヒ動作する化合物半
導体結晶を用いた高速論理集積回路が注目され、特にＧ
ａ Ａｓ結晶が最有力候補とされ、研究開発されている
。
導体結晶を用いた高速論理集積回路が注目され、特にＧ
ａ Ａｓ結晶が最有力候補とされ、研究開発されている
。
従来、上記ＧａＡｓ集積回路製造に用いられているＧａ
Ａｓ結晶基板ウェハは、結晶学的方位面（１００）をも
つ円形ウェハで、ウェハ周辺の（１１Ｏ）面の一つが平
らな、第１図に示すような形状のものか用いられている
。
Ａｓ結晶基板ウェハは、結晶学的方位面（１００）をも
つ円形ウェハで、ウェハ周辺の（１１Ｏ）面の一つが平
らな、第１図に示すような形状のものか用いられている
。
第１図において、ｘ、ｙ、ｚは直交座標軸で、各々の方
向を〈１℃ｏ＞、 ＜ｏｉｏ＞、 ＜００１＞結晶軸と
する一般的表現にとると、符号ｌは（００１）面をもつ
ＧａＡｓウェハ、２は（１１０）面をもつオリエンテー
ション・フラット、であり、（００１）と（１１０）は
互に直角である。以下、このウェハをＣ１００〕（１１
０）ウェハと称す。このオリエンテーション・フラット
（以下、ＯＦと称す）はＧａＡｓ集積回路製造工程にお
いて、各種プロセス装置（例えば、露光装置）内でのウ
ェハ位置を決める基準になるもので不可欠である。そし
て、上記ＯＦ面が（１１０）面で代表される（ １１０
）面であるのは、Ｇａ Ａｓに代表される■−Ｖ族化
合物半導体結晶に共通した個有の最稠密面で最もへき開
し易い面である。従って、（１０ｏ ）方位ウェノ１に
容易に（１００）ＯＦを形成できることから、従来は（
１００） （１００）ウェハが用いられている。
向を〈１℃ｏ＞、 ＜ｏｉｏ＞、 ＜００１＞結晶軸と
する一般的表現にとると、符号ｌは（００１）面をもつ
ＧａＡｓウェハ、２は（１１０）面をもつオリエンテー
ション・フラット、であり、（００１）と（１１０）は
互に直角である。以下、このウェハをＣ１００〕（１１
０）ウェハと称す。このオリエンテーション・フラット
（以下、ＯＦと称す）はＧａＡｓ集積回路製造工程にお
いて、各種プロセス装置（例えば、露光装置）内でのウ
ェハ位置を決める基準になるもので不可欠である。そし
て、上記ＯＦ面が（１１０）面で代表される（ １１０
）面であるのは、Ｇａ Ａｓに代表される■−Ｖ族化
合物半導体結晶に共通した個有の最稠密面で最もへき開
し易い面である。従って、（１０ｏ ）方位ウェノ１に
容易に（１００）ＯＦを形成できることから、従来は（
１００） （１００）ウェハが用いられている。
一方、上記［１００） ｔ １００ ）ウェハ上にＦＥ
Ｔ（電界効果トランジスタ）を形成すると、汎用プロセ
ス装置を用いるとＦＥＴのゲート方位は互に直交する二
つの〔１１０〕方向（例えば、＜ １１０ ＞と＜１１
０＞）に平行となるが、この両者に対するＦＥＴ特性は
全く異なる。これはＧａＡｓの結晶構造はｚｉｎｃ ｂ
ｌｅｎｄｅ形で魚群４３ｍに属し、上記二ツノ［１１０
）方向は結晶学的に等価ではないことによる。四つの〔
１００〕方向は、逆に、等価であることから、ＦＥＴの
ゲート方向を（１００）方向に平行に形成すれば、各々
のＦＥＴ間の特性バラツキは最小限に抑えられることに
なる。
Ｔ（電界効果トランジスタ）を形成すると、汎用プロセ
ス装置を用いるとＦＥＴのゲート方位は互に直交する二
つの〔１１０〕方向（例えば、＜ １１０ ＞と＜１１
０＞）に平行となるが、この両者に対するＦＥＴ特性は
全く異なる。これはＧａＡｓの結晶構造はｚｉｎｃ ｂ
ｌｅｎｄｅ形で魚群４３ｍに属し、上記二ツノ［１１０
）方向は結晶学的に等価ではないことによる。四つの〔
１００〕方向は、逆に、等価であることから、ＦＥＴの
ゲート方向を（１００）方向に平行に形成すれば、各々
のＦＥＴ間の特性バラツキは最小限に抑えられることに
なる。
しかるに、現在の汎用的プロセス装置はＯＦを基準とし
ていることから、これまでの（１００）（１１０）ウェ
ハを用いて上記［： １００ ］方位ゲートのＦＥＴ集
積回路を製造するには、上記プロセス装置内のウェハ位
置検出系を改造するなどの処置が必要で、一般に普及し
ているこれら汎用装置の改造には多額の費用と時間が必
要である。
ていることから、これまでの（１００）（１１０）ウェ
ハを用いて上記［： １００ ］方位ゲートのＦＥＴ集
積回路を製造するには、上記プロセス装置内のウェハ位
置検出系を改造するなどの処置が必要で、一般に普及し
ているこれら汎用装置の改造には多額の費用と時間が必
要である。
本発明の目的とするところは、Ｇａ Ａｓで代表される
ｍ−ｖ族化合物半導体集積回路基板における、上記した
ような欠点を根本的に解決し、現在普及している汎用プ
ロセス装置を改造することなく、特性バラツキの少いＦ
ＥＴ集積回路を再現性よく製造することのできる化合物
半導体集積回路基板を提供することにある。
ｍ−ｖ族化合物半導体集積回路基板における、上記した
ような欠点を根本的に解決し、現在普及している汎用プ
ロセス装置を改造することなく、特性バラツキの少いＦ
ＥＴ集積回路を再現性よく製造することのできる化合物
半導体集積回路基板を提供することにある。
本発明は、上記の目的のために（１００）方位ウェハを
用いて、（１００）面をＯＦとする［１００）（１００
）ウェハを集積回路基板としたものである、すなわち、
本発明の化合物半導体集積回路基板の特徴とするところ
は、ｔｔｔ−ｖ族化合物半導体結晶を用いて高速論理集
積回路を実現する結晶基板ウェハとして、結晶学的方位
（１００）をもつウェハでＯＦは結晶学的面（１００）
’）もつことにある。
用いて、（１００）面をＯＦとする［１００）（１００
）ウェハを集積回路基板としたものである、すなわち、
本発明の化合物半導体集積回路基板の特徴とするところ
は、ｔｔｔ−ｖ族化合物半導体結晶を用いて高速論理集
積回路を実現する結晶基板ウェハとして、結晶学的方位
（１００）をもつウェハでＯＦは結晶学的面（１００）
’）もつことにある。
以下に、本発明を実施例につき、図面を参照して、従来
例と対照して、さらに具体的に説明する。
例と対照して、さらに具体的に説明する。
第２図は本発明の実施例になるＧａ Ａｓ集積回路用基
板ウェハの形状を示したものである。
板ウェハの形状を示したものである。
第２図において、符号１は（１００，）方位ウェハ、３
は（１００）面ＯＦである。図中、Ｘ、 ｙ、Ｚは、従
来例である第１図におけるものと同様直交座標軸で、各
々＜１００＞、 ＜０１０＞、 ＜００１＞方向に対応
する。以下、（１００） （１００）ウェハと称す。
は（１００）面ＯＦである。図中、Ｘ、 ｙ、Ｚは、従
来例である第１図におけるものと同様直交座標軸で、各
々＜１００＞、 ＜０１０＞、 ＜００１＞方向に対応
する。以下、（１００） （１００）ウェハと称す。
本実施例のＣｌ０Ｑ） （１００）ウエノ１と、従来例
の（１００） （１１０）ウェハを、それぞれ、全（同
じ汎用プロセス装置を用いて、〔１００〕方向面上にＦ
ＥＴ集積回路を形成すると、第３図に示すようになる。
の（１００） （１１０）ウェハを、それぞれ、全（同
じ汎用プロセス装置を用いて、〔１００〕方向面上にＦ
ＥＴ集積回路を形成すると、第３図に示すようになる。
第３図において、（ａ）は本実施例の（： １００１）
（１００）ウェハの場合、（ｂ）は従来例の（１００）
（１１０）ウェハの場合で、各々ウニ／％上面より見た
図面である。図中のｘ、ｙは各々結晶学的方位＜ １０
０ ＞、 ＜ ０１０ ＞の直交座標で、２は＜００１
＞方向で紙面に垂直（上方）である。■は（１００＞ゲ
ートＦＥＴ、ＩＩは＜０１０＞ゲートＦＥＴ、■は〈ｌ
ｌＯ〉ゲー） ＦＥＴ、■は＜ １１０ ＞ゲー） Ｆ
ＥＴで、各々のＦＥＴはソース電極４、ドレイン電極５
、ゲート電極６で構成されており、ＦＥＴの活性層チャ
ンネルは４および５の間にイオン注入等で形成された。
（１００）ウェハの場合、（ｂ）は従来例の（１００）
（１１０）ウェハの場合で、各々ウニ／％上面より見た
図面である。図中のｘ、ｙは各々結晶学的方位＜ １０
０ ＞、 ＜ ０１０ ＞の直交座標で、２は＜００１
＞方向で紙面に垂直（上方）である。■は（１００＞ゲ
ートＦＥＴ、ＩＩは＜０１０＞ゲートＦＥＴ、■は〈ｌ
ｌＯ〉ゲー） ＦＥＴ、■は＜ １１０ ＞ゲー） Ｆ
ＥＴで、各々のＦＥＴはソース電極４、ドレイン電極５
、ゲート電極６で構成されており、ＦＥＴの活性層チャ
ンネルは４および５の間にイオン注入等で形成された。
両者の間での相異は、ゲート方位が結晶軸方位〔１００
〕ニ対して平行（ａ）か、４５°傾イテイル（ｂ）かで
ある。これは、あらかじめ形成したＯＦが本実施例では
（１００１面、従来例では（１１０）面であることによ
る。
〕ニ対して平行（ａ）か、４５°傾イテイル（ｂ）かで
ある。これは、あらかじめ形成したＯＦが本実施例では
（１００１面、従来例では（１１０）面であることによ
る。
こうして形成された四つのＦＥＴの静特性を示したのが
第４図である。各（Ｉ）、 ＋ＩＩＩ、 ｌ）、囮はそ
れぞれ上記のゲー）ＦＥＴ、 Ｉ、 Ｕ、 ＩＩＩ
、・■に対応する。いずれも、ゲート電圧を等間隔に掃
引して、ソースとドレイン間の電流・電圧変化を測定し
たものである。
第４図である。各（Ｉ）、 ＋ＩＩＩ、 ｌ）、囮はそ
れぞれ上記のゲー）ＦＥＴ、 Ｉ、 Ｕ、 ＩＩＩ
、・■に対応する。いずれも、ゲート電圧を等間隔に掃
引して、ソースとドレイン間の電流・電圧変化を測定し
たものである。
第４図から分かるように、■の＜１１０＞ゲートＦＥＴ
と■の＜１１０＞ゲートＦＥＴの特性間には大きな違い
があり、従って、同一特性のＦＥＴ集積回路製造には、
例えば（１１０）方位ゲー） ＦＥＴのみにする必要が
あり、集積度の向上は見込めない他方、本実施例による
（ １００ ） （ｉｏＯ）ウェハを用いれば、ゲート
方向か互いに直交しているＦＥＴ、■と■での特性差は
ほとんどなく、より高均質な安定した集積回路が容易に
製造でき、集積度も、上記一方向にゲート方向をそろえ
たＦＥＴによる回路構成に比べ格段によい。
と■の＜１１０＞ゲートＦＥＴの特性間には大きな違い
があり、従って、同一特性のＦＥＴ集積回路製造には、
例えば（１１０）方位ゲー） ＦＥＴのみにする必要が
あり、集積度の向上は見込めない他方、本実施例による
（ １００ ） （ｉｏＯ）ウェハを用いれば、ゲート
方向か互いに直交しているＦＥＴ、■と■での特性差は
ほとんどなく、より高均質な安定した集積回路が容易に
製造でき、集積度も、上記一方向にゲート方向をそろえ
たＦＥＴによる回路構成に比べ格段によい。
以上の実施例から分かる通り、ｚｉｎｃ ｂｌｅｎｄｅ
構造の結晶異方性がない方向にＦＥＴゲートを配列する
ために、従来とは全く異にしたオリエンテーション・フ
ラット面を形成した効果が明らかである。
構造の結晶異方性がない方向にＦＥＴゲートを配列する
ために、従来とは全く異にしたオリエンテーション・フ
ラット面を形成した効果が明らかである。
本発明は、上記の実施例で示したＧａ Ａｓに限定する
ものではな（、ｚｉｎｃ ｂｌｅｎｄｅ構造をもつ他の
■−Ｖ族化合物半導体結晶の、ＩｎＰ、 ＩｎＡｓ 、
ＧａＳｂなど、またこれらの三元、四元混晶であるＩｎ
ＧａＡｓ 、 Ｉｎ Ｇａ ＡｓＰなどのウェハでも、
全く同様の効果が生ずることは、結晶対称性が４３ｍで
あることから自明である。
ものではな（、ｚｉｎｃ ｂｌｅｎｄｅ構造をもつ他の
■−Ｖ族化合物半導体結晶の、ＩｎＰ、 ＩｎＡｓ 、
ＧａＳｂなど、またこれらの三元、四元混晶であるＩｎ
ＧａＡｓ 、 Ｉｎ Ｇａ ＡｓＰなどのウェハでも、
全く同様の効果が生ずることは、結晶対称性が４３ｍで
あることから自明である。
なお、本発明における（１００）ＯＦに関し、（１００
）基板ウェハへ（１００）ＯＦを形成する方法に関して
は限定するものでない。例えば、＜００１＞軸引上ケＧ
ａ Ａｓ単結晶＋ｃ （ｌｏｏ ）ＯＦｉつけるには、
結晶底面を研磨後エッチピットを検出し単色光による光
像法で方位出しをして結晶側面の（１００）面を研削す
るか、あるいは引上げ用種子結晶にあらかじめ（１００
）面を整形してお（か、あるいはＸ線ラウェ法による方
位決定で（ＩＯＣＢＯＦを研削する、など種々の方法が
考えられる。
）基板ウェハへ（１００）ＯＦを形成する方法に関して
は限定するものでない。例えば、＜００１＞軸引上ケＧ
ａ Ａｓ単結晶＋ｃ （ｌｏｏ ）ＯＦｉつけるには、
結晶底面を研磨後エッチピットを検出し単色光による光
像法で方位出しをして結晶側面の（１００）面を研削す
るか、あるいは引上げ用種子結晶にあらかじめ（１００
）面を整形してお（か、あるいはＸ線ラウェ法による方
位決定で（ＩＯＣＢＯＦを研削する、など種々の方法が
考えられる。
以上説明したように、本発明は、Ｇａ Ａｓに代表され
るｚｉｎｃ ｂｌｅｎｄｅ形ｍ−ｖ族化合物半導体結晶
特有である、（１００）方位ウェハ面内の互いに直交す
る二つのｃ １１０ ：］方向の異方性をさけて、該ウ
ェハ面上にＦＥＴゲート積回路を形成するために、該（
１００）方位ウェハに（１００１面オリエンテーション
・フラットを整形しであるから、従来普及している汎用
各種プロセス装置を充分活用できて、しかも該ウェハ上
のＦＥＴ間の特性が変らない、ＦＥＴ集積回路を容易に
構成することが出来、少滴りおよび再現性よく、大規模
集積回路が実現できる利点がある。
るｚｉｎｃ ｂｌｅｎｄｅ形ｍ−ｖ族化合物半導体結晶
特有である、（１００）方位ウェハ面内の互いに直交す
る二つのｃ １１０ ：］方向の異方性をさけて、該ウ
ェハ面上にＦＥＴゲート積回路を形成するために、該（
１００）方位ウェハに（１００１面オリエンテーション
・フラットを整形しであるから、従来普及している汎用
各種プロセス装置を充分活用できて、しかも該ウェハ上
のＦＥＴ間の特性が変らない、ＦＥＴ集積回路を容易に
構成することが出来、少滴りおよび再現性よく、大規模
集積回路が実現できる利点がある。
第１図は従来例の（１００）（１１０）ウェハ形状を示
す斜視図にして、第２図は本発明の実施例の（ｔｏｏ
） （１００）ウェハの形状を示す斜視図である。 第３図は、Ｃ１００）方位ウェハに形成したＦ’ＥＴの
向きと結晶方向、ウェハ形状との相対関係を示した頂面
図にして（ａ）は本発明実施例の（１００〕（１００ｊ
’） ｓ ｔ’（０８合、（ｂｌ ハ従来例〕〔１ｏ
ｏ〕（１１０）ウェハの場合である。 第４図は、四つの異なるゲート方位にょるＦＥＴの静特
性のＩ−Ｖ曲線を示すグラフである。 １・・・（１００）面ウェハ； ２・・・（１１０）オリエンテーション・フラット；３
・・・（１００）オリエンテーション・フラット；４・
・・ソース電極； ５・・・ドレイン電極； ６・・・ゲート電極； ■・・・＜ １００ ＞方位ゲートＦＥＴ ｉ■・・・
（０１０）方位ゲートＦＥＴ ；■・・・＜ １１０
）方位ゲートＦＥＴ ；■・・・（１１０）方位ゲート
ＦＥＴ。 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 第１ ■ 第４図
す斜視図にして、第２図は本発明の実施例の（ｔｏｏ
） （１００）ウェハの形状を示す斜視図である。 第３図は、Ｃ１００）方位ウェハに形成したＦ’ＥＴの
向きと結晶方向、ウェハ形状との相対関係を示した頂面
図にして（ａ）は本発明実施例の（１００〕（１００ｊ
’） ｓ ｔ’（０８合、（ｂｌ ハ従来例〕〔１ｏ
ｏ〕（１１０）ウェハの場合である。 第４図は、四つの異なるゲート方位にょるＦＥＴの静特
性のＩ−Ｖ曲線を示すグラフである。 １・・・（１００）面ウェハ； ２・・・（１１０）オリエンテーション・フラット；３
・・・（１００）オリエンテーション・フラット；４・
・・ソース電極； ５・・・ドレイン電極； ６・・・ゲート電極； ■・・・＜ １００ ＞方位ゲートＦＥＴ ｉ■・・・
（０１０）方位ゲートＦＥＴ ；■・・・＜ １１０
）方位ゲートＦＥＴ ；■・・・（１１０）方位ゲート
ＦＥＴ。 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 第１ ■ 第４図
Claims (1)
- 【特許請求の範囲】 ｔｎ−ｖ族化合物半導体結晶を用いて高速論理集積回路
を実現する結晶基板ウェハとして、結晶学的方位〔１０
０〕をもつウェハでオリエンテーション・フラットは結
晶学的面（１００）を有してなることを特徴とする化合
物半導体集積回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225082A JPS58139420A (ja) | 1982-02-15 | 1982-02-15 | 化合物半導体集積回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225082A JPS58139420A (ja) | 1982-02-15 | 1982-02-15 | 化合物半導体集積回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58139420A true JPS58139420A (ja) | 1983-08-18 |
Family
ID=12077539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225082A Pending JPS58139420A (ja) | 1982-02-15 | 1982-02-15 | 化合物半導体集積回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3514691A1 (de) * | 1984-04-30 | 1985-10-31 | Rca Corp., Princeton, N.J. | Verfahren zum herstellen eines halbleiterbauelements in einem halbleiterscheibchen und entsprechendes halbleiterscheibchen mit diamantgitterstruktur |
| US5708292A (en) * | 1995-08-29 | 1998-01-13 | Matsushita Electronics Corporation | Power amplification circuit |
-
1982
- 1982-02-15 JP JP2225082A patent/JPS58139420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3514691A1 (de) * | 1984-04-30 | 1985-10-31 | Rca Corp., Princeton, N.J. | Verfahren zum herstellen eines halbleiterbauelements in einem halbleiterscheibchen und entsprechendes halbleiterscheibchen mit diamantgitterstruktur |
| US5708292A (en) * | 1995-08-29 | 1998-01-13 | Matsushita Electronics Corporation | Power amplification circuit |
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