JPH03171737A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH03171737A JPH03171737A JP31138589A JP31138589A JPH03171737A JP H03171737 A JPH03171737 A JP H03171737A JP 31138589 A JP31138589 A JP 31138589A JP 31138589 A JP31138589 A JP 31138589A JP H03171737 A JPH03171737 A JP H03171737A
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- annealing
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- ions
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、化合物半導体装置の製造方法に係り、特に基
板面内での素子特性の均一性を向上させる方広に関する
。
板面内での素子特性の均一性を向上させる方広に関する
。
（従来の技術）
近年、コンピュータや光通信等の分野で、ＧａＡｓ集積
回路の高集積化への期待が高くなっている。ＧａＡｓ集
積回路は、Ｓｉ集積回路に比べて高速性に優れているた
めである。ＧａＡｓ集積回路の高集積化を進めるために
は、製造プロセス上の課題と共に、ＧａＡｓ結晶基板自
体が有する問題がある。
回路の高集積化への期待が高くなっている。ＧａＡｓ集
積回路は、Ｓｉ集積回路に比べて高速性に優れているた
めである。ＧａＡｓ集積回路の高集積化を進めるために
は、製造プロセス上の課題と共に、ＧａＡｓ結晶基板自
体が有する問題がある。
ＧａＡｓ結品基板は通常、液体封止チョクラルスキー法
（ＬＥＣ法）により引き上げＧａＡｓ結晶インゴットか
ら切り出されている。こうして得られるＧａＡｓ結晶基
板では、その低転位化が大きい課題であった。ところが
最近、このＱａＡｓ結晶基板では転位密度の大きさだけ
が問題ではなく、転位の分布が、基板内に形威されるＦ
ＥＴのしきい値電圧に直接影響することが明らかになっ
た，ＬＥＣ法によるＧａＡｓ結晶基板中の転位の面内分
布は、中心部と周辺部で転位密度が相対的に高く、図に
表すとＷ型の分布を示すことは従来より知られていた。
（ＬＥＣ法）により引き上げＧａＡｓ結晶インゴットか
ら切り出されている。こうして得られるＧａＡｓ結晶基
板では、その低転位化が大きい課題であった。ところが
最近、このＱａＡｓ結晶基板では転位密度の大きさだけ
が問題ではなく、転位の分布が、基板内に形威されるＦ
ＥＴのしきい値電圧に直接影響することが明らかになっ
た，ＬＥＣ法によるＧａＡｓ結晶基板中の転位の面内分
布は、中心部と周辺部で転位密度が相対的に高く、図に
表すとＷ型の分布を示すことは従来より知られていた。
この様なＧａＡｓ基板に例えｌｆＭＥｓＦＥＴを多数形
成すると、ＭＥＳＦＥＴのしきい値の分布は、第３図に
示すように、転位分布に対応したＷ型となる。この様な
しきい値電圧の分布は、ＧａＡｓ基板に集積回路を形成
してこれをチップに分割したときに、チップによって回
路特性が大きく変動する原因となる。
成すると、ＭＥＳＦＥＴのしきい値の分布は、第３図に
示すように、転位分布に対応したＷ型となる。この様な
しきい値電圧の分布は、ＧａＡｓ基板に集積回路を形成
してこれをチップに分割したときに、チップによって回
路特性が大きく変動する原因となる。
この問題を解決する方法として、これまで考えられてい
るのは、ＧａＡｓインゴットの状態で、またはインゴッ
トからＧａＡｓ基板に切り出した状態で長時間アニール
を施すことである。この方法によって、ＧａＡｓ基板面
内のＦＥＴのしきい値電圧のばらつきはある程度改善さ
れる。これは、転位にゲッタされていた不純物や欠陥が
再分布するためと考えられている。
るのは、ＧａＡｓインゴットの状態で、またはインゴッ
トからＧａＡｓ基板に切り出した状態で長時間アニール
を施すことである。この方法によって、ＧａＡｓ基板面
内のＦＥＴのしきい値電圧のばらつきはある程度改善さ
れる。これは、転位にゲッタされていた不純物や欠陥が
再分布するためと考えられている。
しかしながらこの従来の処理方法は、あくまでもインゴ
ット毎に有している結晶の特徴をそのまま保って、ＦＥ
Ｔのしきい値分布を均一化しようとするもので、均一化
は十分ではない。また、結晶成長工程に依存した転位分
布等の特徴はそのまま残るので、成長条件の異なるＧａ
Ａｓ結晶に対゛してはそれぞれ穴なるアニール条件を採
用しなければならない、という問題もある。
ット毎に有している結晶の特徴をそのまま保って、ＦＥ
Ｔのしきい値分布を均一化しようとするもので、均一化
は十分ではない。また、結晶成長工程に依存した転位分
布等の特徴はそのまま残るので、成長条件の異なるＧａ
Ａｓ結晶に対゛してはそれぞれ穴なるアニール条件を採
用しなければならない、という問題もある。
（発明が解決しようとする課題）
以上のように、ＬＥＣ法によるＧａＡｓ結晶基板にＦＥ
Ｔを集積形成した場合、基板の面内転位分布に対応した
しきい値電圧の分布が認められ、特性の揃った集積回路
を作ることが出来ない、という問題があった。
Ｔを集積形成した場合、基板の面内転位分布に対応した
しきい値電圧の分布が認められ、特性の揃った集積回路
を作ることが出来ない、という問題があった。
本発明は、この様な問題を解決して、結晶或長条件の如
何に拘らずしきい値電圧の均一な面内分布を実現できる
ようにした化合物半導体装置の製造方法を提供すること
を目的とする。
何に拘らずしきい値電圧の均一な面内分布を実現できる
ようにした化合物半導体装置の製造方法を提供すること
を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、素子形成に先立って、化合物半導体結晶基板
の表面全面に均一に、基板に対して不活性なイオン種に
より物理的衝撃を与えてダメージ層を形成し、次いで基
板構成元素が飛散しない状態で基板にアニールを施すこ
とを特徴とする。
の表面全面に均一に、基板に対して不活性なイオン種に
より物理的衝撃を与えてダメージ層を形成し、次いで基
板構成元素が飛散しない状態で基板にアニールを施すこ
とを特徴とする。
（作用）
本発明によれば、結晶成長によって基板表面に生じた不
均一な結晶特性は物理的衝撃によって一旦破壊され、そ
の後のアニールによって表面結晶層が再構築される。ま
たインゴットから基板を切り出した際のポリッシングに
よるダメージ層の影響も除去される。したがって表面結
晶層には、結晶成長条件に依存する特性の履歴がなくな
り、均一性の優れた結晶層が得られる。この様な処理を
施した基板を用いて集積回路を形成すれば、従来のよう
に転位分布による基板面内のしきい値電圧のばらつきが
なくなり、一定の特性の集積回路が得られる。
均一な結晶特性は物理的衝撃によって一旦破壊され、そ
の後のアニールによって表面結晶層が再構築される。ま
たインゴットから基板を切り出した際のポリッシングに
よるダメージ層の影響も除去される。したがって表面結
晶層には、結晶成長条件に依存する特性の履歴がなくな
り、均一性の優れた結晶層が得られる。この様な処理を
施した基板を用いて集積回路を形成すれば、従来のよう
に転位分布による基板面内のしきい値電圧のばらつきが
なくなり、一定の特性の集積回路が得られる。
（実施例）
以下、本発明の丈施例を説明する。
第１図（ａ） 〜（ｃ）は、ＬＥＣ法によるＧａＡｓ結
晶基板にＭＥＳＦＥＴを集積形成した実施例の工程であ
る。アンドーブの３インチＧａＡｓ結晶基板１を用意し
、素子形成の前処理として、第１図（ａ）に示すように
、基板全面にＰ＋を加速電圧１５０ｋｅＶ， ドーズ
Ｊｌ２Ｘ１０１３／ｃｎ＋２の条件でイオン注入した。
晶基板にＭＥＳＦＥＴを集積形成した実施例の工程であ
る。アンドーブの３インチＧａＡｓ結晶基板１を用意し
、素子形成の前処理として、第１図（ａ）に示すように
、基板全面にＰ＋を加速電圧１５０ｋｅＶ， ドーズ
Ｊｌ２Ｘ１０１３／ｃｎ＋２の条件でイオン注入した。
これにより、基板１の表面全面に均一にダメージ層２が
形成される。次にこの基板１をアルシン雰囲気中に入れ
、８００℃，３０分のアニールを行った。
形成される。次にこの基板１をアルシン雰囲気中に入れ
、８００℃，３０分のアニールを行った。
この様な前処理を行ったＧａＡｓ結晶基板１に、各素子
形威領域に２８５ Ｂ ＋の選択イオン注入を行った。
形威領域に２８５ Ｂ ＋の選択イオン注入を行った。
イオン注入条件は、加速電圧１５０ｋｅＶ，ドーズｊｔ
３ Ｘ １ ０ ”／ａｍ２である。イオン注入後、ア
ルシン雰囲気中で８００℃．１５分のアニールを行って
、各素子形成領域に第１図（ｂ）に示すようにｎ型活性
層３を形成した。
３ Ｘ １ ０ ”／ａｍ２である。イオン注入後、ア
ルシン雰囲気中で８００℃．１５分のアニールを行って
、各素子形成領域に第１図（ｂ）に示すようにｎ型活性
層３を形成した。
そして活性層３上に、通常の素子工程にしたがって、第
１図（Ｃ）に示すように、ショットキーゲー．ト電極４
を形成し、２８５ １＋のイオン注入によりソース，ド
レイン領域に高濃度のｎ１型層５．６を形成し、オーミ
ック電極７，８を形成した。
１図（Ｃ）に示すように、ショットキーゲー．ト電極４
を形成し、２８５ １＋のイオン注入によりソース，ド
レイン領域に高濃度のｎ１型層５．６を形成し、オーミ
ック電極７，８を形成した。
第２図は、この様にして基板内に多数形成したＧ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきいｆｉ電圧ｖｔ
ｈの面内分布を測定した結果である。しきい値電圧の分
布は、Ｗ型を示すことなく、基板内でほほ均一である。
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきいｆｉ電圧ｖｔ
ｈの面内分布を測定した結果である。しきい値電圧の分
布は、Ｗ型を示すことなく、基板内でほほ均一である。
Ｐ＋イオン注入とアニールという前処理を行わない他、
同様の条件でＭＥＳＦＥＴを形威した場合のしきい値電
圧の面内分布は、第３図である。これらを比較して明ら
かなように、Ｐ＋イオン注入とアニールによって、しき
い値電圧の面内分布の均一化が図られる。従来、Ｇ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ集積回路の歩留まり
は、５％程度であったが、この実施例のように前処理を
行うことによって、歩留まりはおよそ８％程度となるこ
とが確認された。
同様の条件でＭＥＳＦＥＴを形威した場合のしきい値電
圧の面内分布は、第３図である。これらを比較して明ら
かなように、Ｐ＋イオン注入とアニールによって、しき
い値電圧の面内分布の均一化が図られる。従来、Ｇ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ集積回路の歩留まり
は、５％程度であったが、この実施例のように前処理を
行うことによって、歩留まりはおよそ８％程度となるこ
とが確認された。
実施例では、前処理のイオン注入にＰ゛イオンを用いた
が、これは基板表面に物理的衝撃によってダメージ層を
形或するのが目的であって、基板に対して不活性なイオ
ン種、すなわち基板の導電型および導電率に影響を与え
ないものであればよい。その様なイオン種として、Ｐイ
オンのばか例えば、Ｂ，Ｎ，Ｆやこれらの水素化物イオ
ン，弗化物イオン、さらにＡｒやＮｅ等の不活性ガスイ
オンを用いることができる。またイオン注入の他、スバ
ッタリンクによってダメージ層を形成してもよい。
が、これは基板表面に物理的衝撃によってダメージ層を
形或するのが目的であって、基板に対して不活性なイオ
ン種、すなわち基板の導電型および導電率に影響を与え
ないものであればよい。その様なイオン種として、Ｐイ
オンのばか例えば、Ｂ，Ｎ，Ｆやこれらの水素化物イオ
ン，弗化物イオン、さらにＡｒやＮｅ等の不活性ガスイ
オンを用いることができる。またイオン注入の他、スバ
ッタリンクによってダメージ層を形成してもよい。
また基板表面層改変のためのアニールは、基板構成元素
の飛散しない状態で行われればよく、例えば絶縁膜で表
面を覆ってアニールを行う所請キャップ・アニールであ
ってもよい。またこのアニールは後の素子工程でのアニ
ールで兼用することも可能である。
の飛散しない状態で行われればよく、例えば絶縁膜で表
面を覆ってアニールを行う所請キャップ・アニールであ
ってもよい。またこのアニールは後の素子工程でのアニ
ールで兼用することも可能である。
更に実施例ではＧａＡｓ結晶基板を説明したが、ＩｎＰ
等他の化合物半導体結晶基板を用いた場合にも本発明は
有効である。
等他の化合物半導体結晶基板を用いた場合にも本発明は
有効である。
［発明の効果］
以上述べたように本発明によれば、化合物半導体結晶基
板の表面層を改変して、素子特性の均一化，歩留まり向
上を図ることができる。
板の表面層を改変して、素子特性の均一化，歩留まり向
上を図ることができる。
第１図（ａ）〜（Ｃ）は、本発明の一実施例によるＧａ
Ａｓ集積回路の製造工程を示す図、第２図は、実施例に
よるＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきい
値電圧の基板面内分布を示す図、第３図は、従来のＧ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきい値電圧の
基板而内分布を示す図である。 １・・・ＧａＡｓ結晶基板、２・・・ダメージ層、３・
・・ｎ型活性層、４・・・ショットキーゲート電極、５
．６・・・ｎ＋型層、７．８・・・オーミック電極。
Ａｓ集積回路の製造工程を示す図、第２図は、実施例に
よるＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきい
値電圧の基板面内分布を示す図、第３図は、従来のＧ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのしきい値電圧の
基板而内分布を示す図である。 １・・・ＧａＡｓ結晶基板、２・・・ダメージ層、３・
・・ｎ型活性層、４・・・ショットキーゲート電極、５
．６・・・ｎ＋型層、７．８・・・オーミック電極。
Claims (1)
- 【特許請求の範囲】 化合物半導体結晶基板の表面全面に均一に、基板に対し
て不活性なイオン種により物理的衝撃を与えてダメージ
層を形成する工程と、 前記ダメージ層が形成された基板を、その基板の構成元
素が飛散しない状態でアニールする工程と、 前記基板表面に素子を形成する工程と、 を有することを特徴とする化合物半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31138589A JPH03171737A (ja) | 1989-11-30 | 1989-11-30 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31138589A JPH03171737A (ja) | 1989-11-30 | 1989-11-30 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171737A true JPH03171737A (ja) | 1991-07-25 |
Family
ID=18016547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31138589A Pending JPH03171737A (ja) | 1989-11-30 | 1989-11-30 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693969A (en) * | 1995-03-06 | 1997-12-02 | Motorola | MESFET having a termination layer in the channel layer |
-
1989
- 1989-11-30 JP JP31138589A patent/JPH03171737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693969A (en) * | 1995-03-06 | 1997-12-02 | Motorola | MESFET having a termination layer in the channel layer |
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