JPS6158228A - 半導体基板 - Google Patents
半導体基板Info
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- JPS6158228A JPS6158228A JP17823184A JP17823184A JPS6158228A JP S6158228 A JPS6158228 A JP S6158228A JP 17823184 A JP17823184 A JP 17823184A JP 17823184 A JP17823184 A JP 17823184A JP S6158228 A JPS6158228 A JP S6158228A
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- JP
- Japan
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- plane
- semiconductor substrate
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- Pending
Links
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- 239000013078 crystal Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、ダイナミック・ランダム・メそ゛すＬＳＩ
製造用の半導体基板に関する。
製造用の半導体基板に関する。
（従来の技術）
従来ＭＯ８型集積回路の製造には、Ｓｉ結晶の（１００
）面を表面にしたシリコンウェハが用いられている。こ
れはＭＯ８型素子の重要な特性である酸化膜とシリコン
との界面準位を小さくすることを目的としている（たと
えば特公昭４２−２１９７６号公報）。
）面を表面にしたシリコンウェハが用いられている。こ
れはＭＯ８型素子の重要な特性である酸化膜とシリコン
との界面準位を小さくすることを目的としている（たと
えば特公昭４２−２１９７６号公報）。
一方、シリコンウェハには、通常オリエンテーションフ
ラットと呼ぶ切り込みが入れである。これは円形のシリ
コンウェハの上下の識別その他ＬＳＩ製造工程上の便宜
上付けられているものである。
ラットと呼ぶ切り込みが入れである。これは円形のシリ
コンウェハの上下の識別その他ＬＳＩ製造工程上の便宜
上付けられているものである。
従来、このオリエンテーションフラットはウニ八表面の
（１００）面に垂直な（１１０）面（四つの等価な面が
あ夛、そのうちの一つ）に付けられていた。この様子を
第４図および第５図に示す。第４図は斜視図、第５図は
平面図であシ、この両図に示す場合、ウェハ上に形成し
たＩＣをそれぞれのチップに分割する際に、（１１０）
面にオリエンテーションフラットＡを形成するのは、ウ
ェハのカケが少ないという理由からであった。したがっ
て、ウェハ上に形成するＭＯ８素子の特性と、オリエン
テーションフラットＡを付ける結晶面とは何ら関係がな
かった。
（１００）面に垂直な（１１０）面（四つの等価な面が
あ夛、そのうちの一つ）に付けられていた。この様子を
第４図および第５図に示す。第４図は斜視図、第５図は
平面図であシ、この両図に示す場合、ウェハ上に形成し
たＩＣをそれぞれのチップに分割する際に、（１１０）
面にオリエンテーションフラットＡを形成するのは、ウ
ェハのカケが少ないという理由からであった。したがっ
て、ウェハ上に形成するＭＯ８素子の特性と、オリエン
テーションフラットＡを付ける結晶面とは何ら関係がな
かった。
しかし、最近ＬＳＩの集積度が向上するにしたがい、従
来ウェハ表面にだけ形成していたＭＯ８素子をウェハに
溝を掘るなどしてウエノ・表面と垂直方向に形成する必
要がでてきた（たとえば特公昭５８−１２７３９号公報
）。
来ウェハ表面にだけ形成していたＭＯ８素子をウェハに
溝を掘るなどしてウエノ・表面と垂直方向に形成する必
要がでてきた（たとえば特公昭５８−１２７３９号公報
）。
これは、たとえば溝掘フキャパシタと呼ばれるものであ
シ、第６図によシ説明する。この第６図において、１は
半導体基板、２は酸化膜、３は多結晶シリコン電極であ
る。このように半導体基板中に溝を掘って、その部分に
ＭＯ８構造のキャパシタを形成することによシ、ウェハ
面上では小さい面積しか占めないが、キャパシタの面積
としては大きいものができる。
シ、第６図によシ説明する。この第６図において、１は
半導体基板、２は酸化膜、３は多結晶シリコン電極であ
る。このように半導体基板中に溝を掘って、その部分に
ＭＯ８構造のキャパシタを形成することによシ、ウェハ
面上では小さい面積しか占めないが、キャパシタの面積
としては大きいものができる。
このような構造の素子を通常行なわれているように（１
１０）面のオリエンテーションフラットに平行あるいは
垂直にパターニングして形成した場合、キャパシタの大
部分を占める溝の側面は（１１０）面になる。ＭＯ３素
子では酸化膜とシリコンとの界面準位が小さいこと゛が
望ましく、このためには結晶面は（１１０）面よフも（
１００）面の方が望ましい。このことは、次の第１表に
示すように各面方位における界面準位密度の違いからも
明らかである。
１０）面のオリエンテーションフラットに平行あるいは
垂直にパターニングして形成した場合、キャパシタの大
部分を占める溝の側面は（１１０）面になる。ＭＯ３素
子では酸化膜とシリコンとの界面準位が小さいこと゛が
望ましく、このためには結晶面は（１１０）面よフも（
１００）面の方が望ましい。このことは、次の第１表に
示すように各面方位における界面準位密度の違いからも
明らかである。
く第１表〉
（発明が解決しようとする問題点）
従来の半導体基板を用いて、溝掘りキャパシタを（１０
０）面に形成するためには、ＬＳＩパターンをオリエン
テーションフラットに対して４５°回転したような形で
形成する必要があった。
０）面に形成するためには、ＬＳＩパターンをオリエン
テーションフラットに対して４５°回転したような形で
形成する必要があった。
（問題点を解決するための手段）
この発明は、基板表面に（１００）結晶面を有する半導
体基板において、表面の（１００）面に対して垂直な位
置関係にある（０１０）、（００１）。
体基板において、表面の（１００）面に対して垂直な位
置関係にある（０１０）、（００１）。
（０Ｔ０）、（００Ｔ）のうちのいずれか一つの結晶面
に平行な面の切シ込みを設けたものである。
に平行な面の切シ込みを設けたものである。
（作用）
この発明によれば、以上のようなオリエンテーション７
ラツトを（１００）面に対して垂直な位置関係にある（
０１０）、（００１）、（０Ｔ０）、（００Ｔ）のいず
れかに設けたので、オリエンテーションフラットに対し
て集積回路のパターンが平行あるいは垂直になるように
形成させた場合に、パターンの１辺が（Ｚｏｏ）面方向
を向くようになシ、したがって、パターンを回転させる
ことなく、オリエンテーションフラットを（１００）面
に形成させることができるとともに、溝掘シキャパシタ
を形成したときの界面準位密度を低減できるばかシか、
従来よシも１０〜３０％程度長い横方向のエピタキシャ
ル成長が実現できるものである。
ラツトを（１００）面に対して垂直な位置関係にある（
０１０）、（００１）、（０Ｔ０）、（００Ｔ）のいず
れかに設けたので、オリエンテーションフラットに対し
て集積回路のパターンが平行あるいは垂直になるように
形成させた場合に、パターンの１辺が（Ｚｏｏ）面方向
を向くようになシ、したがって、パターンを回転させる
ことなく、オリエンテーションフラットを（１００）面
に形成させることができるとともに、溝掘シキャパシタ
を形成したときの界面準位密度を低減できるばかシか、
従来よシも１０〜３０％程度長い横方向のエピタキシャ
ル成長が実現できるものである。
°（実施例）
以下、この発明の半導体基板の実施例について図面に基
づき説明する。第１図および第２図はその一実施例を示
すものであフ、第１図は平面図で、第２図はそのが［親
図であシ、シリコンウェハの結晶面とオリエンテーショ
ンフラットとの関係を示している。
づき説明する。第１図および第２図はその一実施例を示
すものであフ、第１図は平面図で、第２図はそのが［親
図であシ、シリコンウェハの結晶面とオリエンテーショ
ンフラットとの関係を示している。
この両図に示すように、この発明による半導体基板では
基板表面の（１００）面Ｂに対して垂直な関係にある（
０Ｔ０）面をオリエンテーションフラット面Ｃにしてい
ることが特徴である。
基板表面の（１００）面Ｂに対して垂直な関係にある（
０Ｔ０）面をオリエンテーションフラット面Ｃにしてい
ることが特徴である。
ここでは、（０Ｔ０）面をオリエンテーションフラット
面Ｃにしたが、他に（０１０）、（００Ｔ）。
面Ｃにしたが、他に（０１０）、（００Ｔ）。
（００１）面も（１００）面に対して垂直であフ、（０
Ｔ０）面とは全く等価な関係にあるので、これらのうち
のいずれか一つをオリエンテーションフラット面にして
もよいことはいうまでもないにのような半導体基板に集
積回路を形成する場合には、通常行なわれているように
オリエンテーションフラットに対して、集積回路のパタ
ーンが平行あるいは垂直になるように形成させた場合に
、パターンの１辺は＜１００＞方向を向くようになる。
Ｔ０）面とは全く等価な関係にあるので、これらのうち
のいずれか一つをオリエンテーションフラット面にして
もよいことはいうまでもないにのような半導体基板に集
積回路を形成する場合には、通常行なわれているように
オリエンテーションフラットに対して、集積回路のパタ
ーンが平行あるいは垂直になるように形成させた場合に
、パターンの１辺は＜１００＞方向を向くようになる。
これを従来性なわれている（ＯＴＩ）面りにオリエンテ
ーションフラットを形成した場合（第７図）とこの発明
の場合（第３図）とを比較して示している。この第３図
と第７図で円形で示したのが半導体基板であフ、半導体
基板中に正方形で示したのが、模式的なＬＳＩパターン
である。
ーションフラットを形成した場合（第７図）とこの発明
の場合（第３図）とを比較して示している。この第３図
と第７図で円形で示したのが半導体基板であフ、半導体
基板中に正方形で示したのが、模式的なＬＳＩパターン
である。
この第７図に示したように、従来の方法では、パターン
が＜１１０＞方向を向いているが、本発明による方法で
は＜１００＞方向を向いている。
が＜１１０＞方向を向いているが、本発明による方法で
は＜１００＞方向を向いている。
この発明による半導体基板を用いて、たとえばダイナミ
ック・ランダム・メモリに使用される溝掘９キヤパシタ
を形成すると、溝の中のすべての結晶面が（１００）面
にな夛、界面準位密度の小さいＭＯ８構造を形成するこ
とが可能となる。
ック・ランダム・メモリに使用される溝掘９キヤパシタ
を形成すると、溝の中のすべての結晶面が（１００）面
にな夛、界面準位密度の小さいＭＯ８構造を形成するこ
とが可能となる。
このようＫ（１００）面にＭ ＯＳ Ｇｔ造を形成し、
界面準位密度の小さい電荷蓄積キャパシタを形成すれば
、記憶保持時間の長いメモリセルを形成することができ
る。
界面準位密度の小さい電荷蓄積キャパシタを形成すれば
、記憶保持時間の長いメモリセルを形成することができ
る。
（発明の効果ン
以上詳細に説明したように、この発明によれば、（１０
０）面に対して垂直な位置関係にある（０１０）。
０）面に対して垂直な位置関係にある（０１０）。
（００１）、（０Ｔ０）、（００Ｔ）のうちのいずれか
一つの結晶面に平行な面にオリエンテーションフラット
を設けたので、ＬＳＩのパターンを（１００］面と平行
に形成できるという利点がある。これにともない、溝掘
シキャパシタを形成したときの界面準位密度を低減でき
るだけでなく、半導体基板上べ堆積したアモルファスシ
リコンを絶縁膜上まで横方向の同相エピタキシャル成長
させ、絶縁膜上に結晶半導体を形成させる技術において
も従来の基板を用いた場合に比べて、１０〜３０％程度
長い横方向のエピタキシャル成長が実現できるなどの長
所がある。
一つの結晶面に平行な面にオリエンテーションフラット
を設けたので、ＬＳＩのパターンを（１００］面と平行
に形成できるという利点がある。これにともない、溝掘
シキャパシタを形成したときの界面準位密度を低減でき
るだけでなく、半導体基板上べ堆積したアモルファスシ
リコンを絶縁膜上まで横方向の同相エピタキシャル成長
させ、絶縁膜上に結晶半導体を形成させる技術において
も従来の基板を用いた場合に比べて、１０〜３０％程度
長い横方向のエピタキシャル成長が実現できるなどの長
所がある。
第１図はこの発明の半導体基板の一実施例の平面図、第
２図は同上半導体基板の斜視図、第３図は同上半導体基
板に形成した模式的なＬＳＩノくターンを示す平面図、
第４図は従来の半導体基板の斜視図、第５図は従来の半
導体基板の平面図、第６図は従来の半導体基板に形成し
た溝掘シキャ／＜シタと結晶方向の関係を示す図、第７
図は従来の半導体基板に形成し７°こ模式的なＬＳＩパ
ターンを示す平面図である。 Ｂ・・・（１００）面、Ｃ・・・（０Ｔ０）面。
２図は同上半導体基板の斜視図、第３図は同上半導体基
板に形成した模式的なＬＳＩノくターンを示す平面図、
第４図は従来の半導体基板の斜視図、第５図は従来の半
導体基板の平面図、第６図は従来の半導体基板に形成し
た溝掘シキャ／＜シタと結晶方向の関係を示す図、第７
図は従来の半導体基板に形成し７°こ模式的なＬＳＩパ
ターンを示す平面図である。 Ｂ・・・（１００）面、Ｃ・・・（０Ｔ０）面。
Claims (1)
- 基板表面に（１００）結晶面を有する半導体基板におい
て、表面の（１００）面に対して垂直な位置関係にある
（０１０）面、（００１）面、（０Ｔ０）面、（００Ｔ
）面のうちのいずれか一つにオリエンテーションフラッ
ト面を付けたことを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17823184A JPS6158228A (ja) | 1984-08-29 | 1984-08-29 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17823184A JPS6158228A (ja) | 1984-08-29 | 1984-08-29 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158228A true JPS6158228A (ja) | 1986-03-25 |
Family
ID=16044883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17823184A Pending JPS6158228A (ja) | 1984-08-29 | 1984-08-29 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354449A2 (en) * | 1988-08-08 | 1990-02-14 | Seiko Epson Corporation | Semiconductor single crystal substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102027A (ja) * | 1981-12-11 | 1983-06-17 | Hitachi Ltd | 液体燃料気化バ−ナの制御装置 |
-
1984
- 1984-08-29 JP JP17823184A patent/JPS6158228A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102027A (ja) * | 1981-12-11 | 1983-06-17 | Hitachi Ltd | 液体燃料気化バ−ナの制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354449A2 (en) * | 1988-08-08 | 1990-02-14 | Seiko Epson Corporation | Semiconductor single crystal substrate |
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