JPH0224024B2 - - Google Patents
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- JPH0224024B2 JPH0224024B2 JP59148500A JP14850084A JPH0224024B2 JP H0224024 B2 JPH0224024 B2 JP H0224024B2 JP 59148500 A JP59148500 A JP 59148500A JP 14850084 A JP14850084 A JP 14850084A JP H0224024 B2 JPH0224024 B2 JP H0224024B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタ（FET）等
の半導体装置の製造方法に関するものである。
の半導体装置の製造方法に関するものである。
（従来技術とその問題点）
金属−半導体電界効果トランジスタ
（MESFET）の一般的製法は、周知である。すな
わち、N+導電性を示すような十分な量のＮ形不
純物を基板（サブストレート）内に打込むことに
よつてソース領域及びドレイン領域を形成し、こ
のソース領域及びドレイン領域間にN-導電性を
示す程度の低濃度のＮ形不純物でチヤネル領域を
形成する。ソース領域及びドレイン領域には、オ
ーミツク・コンタクトが形成される。その後、チ
ヤネル領域は選択的にエツチングされてチヤネル
領域の一部の基板が除去され、それにより生じた
凹部にゲート電極が着設される。エンハンスメン
ト・モード（Ｅモード）MESFET閾値電圧（す
なわち、ソース及びドレイン間に電流を流し始め
るためにゲート電極に印加しなければならない電
圧）は、ゲート凹部の底部からチヤネル領域と基
板との境界までの距離の関数である。本明細書で
は、この距離のことを「チヤネル深さ」と呼ぶ。
デプリーシヨン・モード（Ｄモード）MESFET
のピンチオフ電圧（すなわち、電流をカツトオフ
させるためにゲート電極に印加しなければならな
い電圧）も、チヤネル深さの関数である。Ｅモー
ドMESFETの閾値電圧及びＤモードMESFETの
ピンチオフ電圧を以下総称して「臨界ゲート電
圧」という。ＥモードMESFETの臨界ゲート電
圧の大きさは、ＤモードMESFETのそれよりか
なり小さい。定数は異なるが、いずれの型の
MESFETの臨界ゲート電圧も、チヤネル領域の
不純物濃度とチヤネル深さの２乗との積に比例す
る（後述参照）。したがつて、ＥモードMESFET
とＤモードMESFETのチヤネル深さを等しくす
れば、異なる臨界ゲート電圧を得るのに各々の
MESFETのゲート領域の不純物濃度を違える必
要がある。このことは、２つの別個のチヤネル打
込工程が必要であり、打込領域を定めるための異
なる２つのマスクを使用しなければならないこと
を意味する。
（MESFET）の一般的製法は、周知である。すな
わち、N+導電性を示すような十分な量のＮ形不
純物を基板（サブストレート）内に打込むことに
よつてソース領域及びドレイン領域を形成し、こ
のソース領域及びドレイン領域間にN-導電性を
示す程度の低濃度のＮ形不純物でチヤネル領域を
形成する。ソース領域及びドレイン領域には、オ
ーミツク・コンタクトが形成される。その後、チ
ヤネル領域は選択的にエツチングされてチヤネル
領域の一部の基板が除去され、それにより生じた
凹部にゲート電極が着設される。エンハンスメン
ト・モード（Ｅモード）MESFET閾値電圧（す
なわち、ソース及びドレイン間に電流を流し始め
るためにゲート電極に印加しなければならない電
圧）は、ゲート凹部の底部からチヤネル領域と基
板との境界までの距離の関数である。本明細書で
は、この距離のことを「チヤネル深さ」と呼ぶ。
デプリーシヨン・モード（Ｄモード）MESFET
のピンチオフ電圧（すなわち、電流をカツトオフ
させるためにゲート電極に印加しなければならな
い電圧）も、チヤネル深さの関数である。Ｅモー
ドMESFETの閾値電圧及びＤモードMESFETの
ピンチオフ電圧を以下総称して「臨界ゲート電
圧」という。ＥモードMESFETの臨界ゲート電
圧の大きさは、ＤモードMESFETのそれよりか
なり小さい。定数は異なるが、いずれの型の
MESFETの臨界ゲート電圧も、チヤネル領域の
不純物濃度とチヤネル深さの２乗との積に比例す
る（後述参照）。したがつて、ＥモードMESFET
とＤモードMESFETのチヤネル深さを等しくす
れば、異なる臨界ゲート電圧を得るのに各々の
MESFETのゲート領域の不純物濃度を違える必
要がある。このことは、２つの別個のチヤネル打
込工程が必要であり、打込領域を定めるための異
なる２つのマスクを使用しなければならないこと
を意味する。
（発明の目的）
本発明の目的は、工程数を削減できるFET等
の半導体装置の製造方法を提供することにある。
の半導体装置の製造方法を提供することにある。
（発明の概要）
本発明による半導体装置の製造方法は、単結晶
化合物半導体材料の基板の主表面において２つの
細長いゲート領域を定め、その際、これらのゲー
ト領域を一方のゲート領域の方が他方のゲート領
域より基板材料がエツチングされ易いようにそれ
らの長手方向を基板の結晶軸に対して互いに異な
らせ、この半導体材料の両ゲート領域を同じエツ
チング剤で同時にエツチングし、これによりそれ
ぞれ異なる深さのゲート凹部を形成し、このゲー
ト凹部に金属を着設して半導体装置を構成するよ
うにしたものである。
化合物半導体材料の基板の主表面において２つの
細長いゲート領域を定め、その際、これらのゲー
ト領域を一方のゲート領域の方が他方のゲート領
域より基板材料がエツチングされ易いようにそれ
らの長手方向を基板の結晶軸に対して互いに異な
らせ、この半導体材料の両ゲート領域を同じエツ
チング剤で同時にエツチングし、これによりそれ
ぞれ異なる深さのゲート凹部を形成し、このゲー
ト凹部に金属を着設して半導体装置を構成するよ
うにしたものである。
（実施例）
第１図は、従来、集積回路（IC）製造用に市
販されている半絶縁性ガリウム砒素（GaAs）の
ウエハ２を示す平面図である。その上部すなわち
ウエハ２の平らな表面４は（100）結晶面に平行
であり、平面６は〈110〉結晶方向に平行である。
このような単結晶化合物半導体材料は異方性を有
し、異なる方向には異なる速度でエツチングされ
ることが知られている。
販されている半絶縁性ガリウム砒素（GaAs）の
ウエハ２を示す平面図である。その上部すなわち
ウエハ２の平らな表面４は（100）結晶面に平行
であり、平面６は〈110〉結晶方向に平行である。
このような単結晶化合物半導体材料は異方性を有
し、異なる方向には異なる速度でエツチングされ
ることが知られている。
第２〜第１０図は、それぞれ金属−半導体
FETの製造過程におけるウエハの互いに直角方
向の１対の拡大断面図である。２酸化シリコンの
層８（第２図）がウエハの表面４上に形成され、
フオトレジストの層１０が層８上に設けられる。
層１０は、第３図に示すように、層８の下のウエ
ハ表面に長方形の領域１２及び１４を定めるため
にパターン化される。
FETの製造過程におけるウエハの互いに直角方
向の１対の拡大断面図である。２酸化シリコンの
層８（第２図）がウエハの表面４上に形成され、
フオトレジストの層１０が層８上に設けられる。
層１０は、第３図に示すように、層８の下のウエ
ハ表面に長方形の領域１２及び１４を定めるため
にパターン化される。
シリコンの如きＮ形不純物のイオンが層８を通
してウエハ内に打込まれ、長方形領域１２及び１
４下にN-導電性の活性領域１６及び１８が形成
される。層１０のフオトレジストは、活性領域１
６，１８を囲む領域をマスクする。その後、層１
０は除去され、フオトレジストの第２の層２０が
層８上に設けられる（第４図）。層２０は領域１
２，１４内の長方形領域２２，２４，２６，２８
を定めるためにパターン化され、Ｎ形不純物のイ
オンが再び層８を通してウエハ内に打込まれ、表
面領域２２〜２８下にN+導電性の領域３０，３
２，３４，３６が形成される。領域３０及び３６
は最終的にMESFETのソース領域となり、領域
３２及び３４はドレイン領域となる。領域１６，
１８のN+領域３０，３２間及び３４，３６間に
定められた各N-部分１６′，１８′は、MESFET
のチヤネル領域になる。
してウエハ内に打込まれ、長方形領域１２及び１
４下にN-導電性の活性領域１６及び１８が形成
される。層１０のフオトレジストは、活性領域１
６，１８を囲む領域をマスクする。その後、層１
０は除去され、フオトレジストの第２の層２０が
層８上に設けられる（第４図）。層２０は領域１
２，１４内の長方形領域２２，２４，２６，２８
を定めるためにパターン化され、Ｎ形不純物のイ
オンが再び層８を通してウエハ内に打込まれ、表
面領域２２〜２８下にN+導電性の領域３０，３
２，３４，３６が形成される。領域３０及び３６
は最終的にMESFETのソース領域となり、領域
３２及び３４はドレイン領域となる。領域１６，
１８のN+領域３０，３２間及び３４，３６間に
定められた各N-部分１６′，１８′は、MESFET
のチヤネル領域になる。
N+領域の形成後、層２０の残存しているフオ
トレジストが除去され、ウエハの結晶欠陥を回復
させるためウエハのアニーリングが行なわれ、こ
れによつてこの装置を電気的に活性化させる。こ
のアニーリング工程の間、層８はアニーリング・
キヤツプとしてそのまま残る。アニーリング終了
後、層８は除去され、窒化珪素の層３８が表面４
上に形成される（第５図）。表面領域２２〜２８
を露出させるため層３８にバイア（via）が切込
まれ、このバイアに従来のリフト・オフ（lift−
off）工程によりAu−Ge−Niのオーミツク金属
コンタクト４０〜４６が形成される（第６図）。
このコンタクト４０〜４６は、ウエハを合金化さ
れる。
トレジストが除去され、ウエハの結晶欠陥を回復
させるためウエハのアニーリングが行なわれ、こ
れによつてこの装置を電気的に活性化させる。こ
のアニーリング工程の間、層８はアニーリング・
キヤツプとしてそのまま残る。アニーリング終了
後、層８は除去され、窒化珪素の層３８が表面４
上に形成される（第５図）。表面領域２２〜２８
を露出させるため層３８にバイア（via）が切込
まれ、このバイアに従来のリフト・オフ（lift−
off）工程によりAu−Ge−Niのオーミツク金属
コンタクト４０〜４６が形成される（第６図）。
このコンタクト４０〜４６は、ウエハを合金化さ
れる。
次に、第７図に示すように、層３８及びコンタ
クト４０〜４６を被う窒素珪素の第２の層４８が
形成される。オーミツク・コンタクト４０〜４６
を露出させるため層４８にバイアが切込まれると
共に、チヤネル領域１６′，１８′を露出させるた
めに層３８，４８にバイア５０及び５２（第８
図）が切込まれる。バイア５０，５２を上部から
見た形状は、長方形である。バイア５２の長手方
向はウエハの〈110〉方向に平行であり、バイア
５０の長手方向はこの〈10〉方向に直角である。
ウエハは、ゲート凹部５４，５６形成のため、両
バイア５０，５２を通して同時にエツチングされ
る。バイア５０及び５２の方向性のため、ウエハ
はバイア５２を通してよりもバイア５０を通して
の方が速くエツチングされ、その結果、凹部５４
は凹部５６よりも深くなる。そして、従来のリフ
ト・オフ工程を用いてゲート金属（Ti−Pd−
Au）がオーミツク・コンタクト上及びゲート凹
部内に着設される（第９図）。これで２つの
FET、すなわち、ゲート金属で形成されたソー
ス電極５８、ゲート電極６０、ドレイン電極６２
を有するＥモードMESFET７０と、ゲート金属
で形成されたソース電極６４、ゲート電極６６、
ドレイン電極６８を有するＤモードMESFET７
２とが完成する。
クト４０〜４６を被う窒素珪素の第２の層４８が
形成される。オーミツク・コンタクト４０〜４６
を露出させるため層４８にバイアが切込まれると
共に、チヤネル領域１６′，１８′を露出させるた
めに層３８，４８にバイア５０及び５２（第８
図）が切込まれる。バイア５０，５２を上部から
見た形状は、長方形である。バイア５２の長手方
向はウエハの〈110〉方向に平行であり、バイア
５０の長手方向はこの〈10〉方向に直角である。
ウエハは、ゲート凹部５４，５６形成のため、両
バイア５０，５２を通して同時にエツチングされ
る。バイア５０及び５２の方向性のため、ウエハ
はバイア５２を通してよりもバイア５０を通して
の方が速くエツチングされ、その結果、凹部５４
は凹部５６よりも深くなる。そして、従来のリフ
ト・オフ工程を用いてゲート金属（Ti−Pd−
Au）がオーミツク・コンタクト上及びゲート凹
部内に着設される（第９図）。これで２つの
FET、すなわち、ゲート金属で形成されたソー
ス電極５８、ゲート電極６０、ドレイン電極６２
を有するＥモードMESFET７０と、ゲート金属
で形成されたソース電極６４、ゲート電極６６、
ドレイン電極６８を有するＤモードMESFET７
２とが完成する。
FETと他のオン・チンプ回路素子との間の接
続及びFETと外部回路接続用端子との間の相互
接続は、従来のエア・ブリツジ工程によつて達成
される。例として、第１０図に、FET７０のド
レイン６２とFET７２のドレイン６８との間の
Ti−Auによるエア・ブリツジ相互接続７４を示
す。
続及びFETと外部回路接続用端子との間の相互
接続は、従来のエア・ブリツジ工程によつて達成
される。例として、第１０図に、FET７０のド
レイン６２とFET７２のドレイン６８との間の
Ti−Auによるエア・ブリツジ相互接続７４を示
す。
ガリウム砒素MESFETの臨界ゲート電圧は、
次式で与えられる。
次式で与えられる。
Ｖ＝−qNa2／2〓r〓ｏ＋φ
ここに、ｑは電子の電荷、Ｎはチヤネル領域の不
純物濃度、ａはチヤネル深さ、〓ｒはガリウム砒素
の比誘電率、〓ｏは空気の誘電率、φはシヨツトキ
障壁高さである。或るＮの値に対し、チヤネル深
さを変えることにより異なるＶの値が得られるこ
とは、この式から明白であろう。これは、ウエハ
の異なる方向における異なるエツチング速度を利
用した上述の工程によつて達成される。上述の工
程におけるａの値は、ＥモードMESFET７０に
対しては、0.1μｍ、ＤモードMESFET７２に対
しては0.15μｍである。Ｎの値１×1017cm-3のと
き、Ｖの値は、ＥモードMESFETで0.1ボルト、
ＤモードMESFETで−0.8ボルトとなる。
純物濃度、ａはチヤネル深さ、〓ｒはガリウム砒素
の比誘電率、〓ｏは空気の誘電率、φはシヨツトキ
障壁高さである。或るＮの値に対し、チヤネル深
さを変えることにより異なるＶの値が得られるこ
とは、この式から明白であろう。これは、ウエハ
の異なる方向における異なるエツチング速度を利
用した上述の工程によつて達成される。上述の工
程におけるａの値は、ＥモードMESFET７０に
対しては、0.1μｍ、ＤモードMESFET７２に対
しては0.15μｍである。Ｎの値１×1017cm-3のと
き、Ｖの値は、ＥモードMESFETで0.1ボルト、
ＤモードMESFETで−0.8ボルトとなる。
インバータの如き種々の回路機能を得るために
は、Ｅモード及びＤモード半導体装置をエア・ブ
リツジを介して相互接続すればよいことがある。
第１１図にインバータの例を示す。これは、１個
のＤモードMESFET７２及び１個のＥモード
MESFET７０から成る。このインバータの信号
入力端子はFET７０のゲートに接続され、その
ソースは接地される。FET７０のドレインは、
信号出力端子、FET７２のソース及びゲートに
接続される。FET７２のドレインは、基準電圧
源VDDに接続される。FETの種々の電極への接続
及び電極間の接続は、エア・ブリツジにより行な
われる。
は、Ｅモード及びＤモード半導体装置をエア・ブ
リツジを介して相互接続すればよいことがある。
第１１図にインバータの例を示す。これは、１個
のＤモードMESFET７２及び１個のＥモード
MESFET７０から成る。このインバータの信号
入力端子はFET７０のゲートに接続され、その
ソースは接地される。FET７０のドレインは、
信号出力端子、FET７２のソース及びゲートに
接続される。FET７２のドレインは、基準電圧
源VDDに接続される。FETの種々の電極への接続
及び電極間の接続は、エア・ブリツジにより行な
われる。
奇数個のインバータを用いると、リング発振器
を構成することができる。例えば、第１２図に示
したリング発振器は、７個のインバータ段により
構成される。すなわち、第１２図の発振器は、７
個のＥモードFET７０ａ〜７０ｇ及びこれらと
対になつた７個のＤモードFET７２ａ〜７２ｇ
から成る。正方形で表わした領域７６，７８，８
０は、それぞれ発振器の接地端子、VDD端子、及
び出力端子を示す。端子７６は、７個のＥモード
FET７０ａ〜７０ｇのソース電極に接続され、
端子７８は、７個のＤモードFET７２ａ〜７２
ｇのドレイン電極に接続される。信号出力
（FET７０ｇのドレイン）は、２個のＤモード
FET８２，８４から成るバツフアによつて端子
８０に接続される。このバツフアは、発振器の動
作に影響を与えるものではなく、単に発振器の出
力信号の測定を容易にさせるために設けられたも
のである。第１３図は、スペクトラム・アナライ
ザによつて示される如きリング発振器の出力信号
を表わす。周波数ピークは1.089GHzに生じる。
周知のように、リング発振器のこの周波数の逆数
は、その発振器の段数に１段当たりの伝播遅延時
間の２倍を乗じたものに等しい。よつて、この１
段当たりの伝播遅延時間は、65.6psとなる。
を構成することができる。例えば、第１２図に示
したリング発振器は、７個のインバータ段により
構成される。すなわち、第１２図の発振器は、７
個のＥモードFET７０ａ〜７０ｇ及びこれらと
対になつた７個のＤモードFET７２ａ〜７２ｇ
から成る。正方形で表わした領域７６，７８，８
０は、それぞれ発振器の接地端子、VDD端子、及
び出力端子を示す。端子７６は、７個のＥモード
FET７０ａ〜７０ｇのソース電極に接続され、
端子７８は、７個のＤモードFET７２ａ〜７２
ｇのドレイン電極に接続される。信号出力
（FET７０ｇのドレイン）は、２個のＤモード
FET８２，８４から成るバツフアによつて端子
８０に接続される。このバツフアは、発振器の動
作に影響を与えるものではなく、単に発振器の出
力信号の測定を容易にさせるために設けられたも
のである。第１３図は、スペクトラム・アナライ
ザによつて示される如きリング発振器の出力信号
を表わす。周波数ピークは1.089GHzに生じる。
周知のように、リング発振器のこの周波数の逆数
は、その発振器の段数に１段当たりの伝播遅延時
間の２倍を乗じたものに等しい。よつて、この１
段当たりの伝播遅延時間は、65.6psとなる。
以上、本発明の好適な実施例について説明した
が、本発明は、上述の特定の例に限定されるもの
ではなく、特許請求の範囲に記載した本発明の要
旨を逸脱しない限り種々の変更が可能である。例
えば、本発明は、ガリウム砒素だけでなく、エツ
チングに異方性を示す他の化合物半導体を使用す
ることができる。AlGaAsの如く化合物半導体の
少なくとも１層を着設した半絶縁性のガリウム砒
素基板を用い、チヤネル領域をアルミニウム・ガ
リウム砒素内に形成するようにしたMESFET、
例えば高電子移動度トランジスタ（HEMT）及
び２次元電子ガスFET等が知られているが、本
発明はこれらの装置構成にも適用しうる。
が、本発明は、上述の特定の例に限定されるもの
ではなく、特許請求の範囲に記載した本発明の要
旨を逸脱しない限り種々の変更が可能である。例
えば、本発明は、ガリウム砒素だけでなく、エツ
チングに異方性を示す他の化合物半導体を使用す
ることができる。AlGaAsの如く化合物半導体の
少なくとも１層を着設した半絶縁性のガリウム砒
素基板を用い、チヤネル領域をアルミニウム・ガ
リウム砒素内に形成するようにしたMESFET、
例えば高電子移動度トランジスタ（HEMT）及
び２次元電子ガスFET等が知られているが、本
発明はこれらの装置構成にも適用しうる。
（発明の効果）
本発明製造方法によれば、エツチング速度の異
方性を有する単結晶化合物半導体材料の基板にイ
オン打ち込み等により同じ深さの複数の活性領域
を形成し、更にそこに異なる長手方向に同じエツ
チング剤を用いて同時に異なる深さのゲート凹部
を形成し、このゲート凹部にゲート電極を着設す
ることにより、同時にＥモード及びＤモードの両
MESFETを形成するので、両MESFETの製造に
必要な工程数が従来の製造方法に比して減少し、
生産効率が向上し、原価低減及び信頼性の改善に
寄与するという顕著な効果が得られる。
方性を有する単結晶化合物半導体材料の基板にイ
オン打ち込み等により同じ深さの複数の活性領域
を形成し、更にそこに異なる長手方向に同じエツ
チング剤を用いて同時に異なる深さのゲート凹部
を形成し、このゲート凹部にゲート電極を着設す
ることにより、同時にＥモード及びＤモードの両
MESFETを形成するので、両MESFETの製造に
必要な工程数が従来の製造方法に比して減少し、
生産効率が向上し、原価低減及び信頼性の改善に
寄与するという顕著な効果が得られる。
第１図は半絶縁性ガリウム砒素のウエハの断片
を示す平面図、第２〜第１０図はそれぞれ金属−
半導体FETの製造過程におけるウエハの互いに
直角方向の１対の拡大断面図、第１１図はインバ
ータを示す回路図、第１２図は表面にリング発振
器が形成されたガリウム砒素ウエハの一部を示す
拡大平面図、第１３図はリング発振器の出力信号
のスペクトルを示す図である。 図中、２は単結晶化合物半導体のウエハ（基
板）、５０及び５２は長方形領域としてのバイア、
５４及び５６はゲート凹部、７０及び７２はそれ
ぞれＥモードFET及びＤモードFETである。
を示す平面図、第２〜第１０図はそれぞれ金属−
半導体FETの製造過程におけるウエハの互いに
直角方向の１対の拡大断面図、第１１図はインバ
ータを示す回路図、第１２図は表面にリング発振
器が形成されたガリウム砒素ウエハの一部を示す
拡大平面図、第１３図はリング発振器の出力信号
のスペクトルを示す図である。 図中、２は単結晶化合物半導体のウエハ（基
板）、５０及び５２は長方形領域としてのバイア、
５４及び５６はゲート凹部、７０及び７２はそれ
ぞれＥモードFET及びＤモードFETである。
Claims (1)
- 【特許請求の範囲】 １ 単結晶化合物半導体材料の基板に一導電型の
同じ深さの活性領域を複数個形成することと、 該各活性領域内に、それぞれの長手方向が上記
基板の結晶軸に対して互いに異なる長手形領域を
定め、同一エツチング剤を用い同時にエツチング
して異なる深さのほぼ長方形のゲート凹部を形成
することと、 該ゲート凹部にゲート電極を着設することと、 深いゲート凹部を有する活性領域にエンハンス
メント・モード電界効果トランジスタを形成し、
浅いゲート凹部を有する活性領域にデプリーシヨ
ン・モード電界効果トランジスタを形成すること
とより成る半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US51716283A | 1983-07-25 | 1983-07-25 | |
| US517162 | 1983-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043866A JPS6043866A (ja) | 1985-03-08 |
| JPH0224024B2 true JPH0224024B2 (ja) | 1990-05-28 |
Family
ID=24058627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14850084A Granted JPS6043866A (ja) | 1983-07-25 | 1984-07-17 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0135307A3 (ja) |
| JP (1) | JPS6043866A (ja) |
| CA (1) | CA1201538A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793410B2 (ja) * | 1987-12-28 | 1995-10-09 | 三菱電機株式会社 | 半導体装置 |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| JPH01236657A (ja) * | 1988-03-17 | 1989-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| KR100436291B1 (ko) * | 1999-11-09 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| JP4825232B2 (ja) * | 2008-03-21 | 2011-11-30 | 中外炉工業株式会社 | バーナ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144181A (en) * | 1978-04-28 | 1979-11-10 | Nec Corp | Integrated inverter circuit |
-
1984
- 1984-06-27 CA CA000457573A patent/CA1201538A/en not_active Expired
- 1984-07-17 JP JP14850084A patent/JPS6043866A/ja active Granted
- 1984-07-25 EP EP84305059A patent/EP0135307A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144181A (en) * | 1978-04-28 | 1979-11-10 | Nec Corp | Integrated inverter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0135307A3 (en) | 1986-12-30 |
| CA1201538A (en) | 1986-03-04 |
| EP0135307A2 (en) | 1985-03-27 |
| JPS6043866A (ja) | 1985-03-08 |
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